KR20200021295A - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예는 영상이 표시되는 표시영역에 매트릭스 배열된 복수의 화소영역과, 상기 복수의 화소영역 중 수직방향으로 나란하게 배열되는 화소영역들로 이루어진 복수의 수직라인에 대응한 복수의 데이터라인을 포함하는 표시패널, 상기 복수의 데이터라인에 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부, 및 상기 표시패널과 상기 데이터구동부 사이에 배치되는 먹스구동부를 포함하는 표시장치를 제공한다. 여기서, 상기 먹스구동부는 상기 데이터구동부에 구비된 둘 이상의 출력단자에 대응하는 둘 이상의 먹스채널을 포함하며, 상기 각 먹스채널은 상기 복수의 데이터라인 중 둘 이상의 데이터라인에 대응한 둘 이상의 먹스 트랜지스터를 포함하고, 상기 각 먹스채널의 상기 둘 이상의 먹스 트랜지스터는 상기 복수의 화소영역 중 수평방향으로 나란하게 배열되는 화소영역들로 이루어진 각 수평라인에 대응한 각 수평기간 중 서로 다른 먹스턴온기간에 턴온되고, 서로 다른 크기로 이루어진다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 영상을 표시하는 표시장치에 관한 것이다.
표시장치(Display Device)는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에 표시장치의 박형화, 경량화 및 저소비전력화 등을 개발시키기 위한 연구가 계속되고 있다.
표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치는 영상이 표시되는 표시영역과 표시영역의 외곽인 비표시영역을 포함하는 표시패널과, 표시패널을 구동하는 패널구동부를 포함하는 것이 일반적이다.
표시패널은 표시영역에 매트릭스 배열된 복수의 화소영역, 복수의 화소영역 중 수평방향으로 배열된 각 수평라인에 대응하는 게이트라인, 및 복수의 화소영역 중 수직방향으로 배열된 각 수직라인에 대응하는 데이터라인을 포함한다.
패널구동부는 게이트라인을 구동하는 게이트구동부, 데이터라인을 구동하는 데이터구동부, 및 게이트구동부와 데이터구동부 각각의 구동 타이밍을 제어하는 타이밍 컨트롤러를 포함한다.
게이트구동부는 각 수평라인에 대응한 게이트라인에 순차적으로 게이트신호를 공급하기 위한 것이므로, 비교적 간단한 회로로 구현 가능하다.
반면, 데이터구동부는 각 수평라인에 게이트신호가 공급되는 수평기간 동안 각 수평라인에 대응한 화소영역들의 데이터신호를 공급하기 위한 것이다. 이에, 데이터구동부는 게이트구동부에 비해 복잡한 회로로 구현되므로, 별도의 집적회로 칩(IC chip; Integrated Circuit chip)으로 마련되는 것이 일반적이다.
이 경우, 표시장치의 고해상도화 또는 대형화로 인해, 수직라인의 개수가 증가될수록, 데이터구동부를 구현하는 집적회로 칩의 개수가 증가되므로, 표시장치의 제조비용이 증가되는 문제점이 있다.
본 발명은 수직라인의 개수에 대응하여 데이터구동부를 구현하는 집적회로 칩의 개수가 증가되는 것을 방지할 수 있는 표시장치를 제공하기 위한 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 예시는 영상이 표시되는 표시영역에 매트릭스 배열된 복수의 화소영역과, 상기 복수의 화소영역 중 수직방향으로 나란하게 배열되는 화소영역들로 이루어진 복수의 수직라인에 대응한 복수의 데이터라인을 포함하는 표시패널, 상기 복수의 데이터라인에 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부, 및 상기 표시패널과 상기 데이터구동부 사이에 배치되는 먹스구동부를 포함하는 표시장치를 제공한다. 여기서, 상기 먹스구동부는 상기 데이터구동부에 구비된 둘 이상의 출력단자에 대응하는 둘 이상의 먹스채널을 포함하며, 상기 각 먹스채널은 상기 복수의 데이터라인 중 둘 이상의 데이터라인에 대응한 둘 이상의 먹스 트랜지스터를 포함하고, 상기 각 먹스채널의 상기 둘 이상의 먹스 트랜지스터는 상기 복수의 화소영역 중 수평방향으로 나란하게 배열되는 화소영역들로 이루어진 각 수평라인에 대응한 각 수평기간 중 서로 다른 먹스턴온기간에 턴온되고, 서로 다른 크기로 이루어진다.
상기 둘 이상의 먹스 트랜지스터는 상기 각 수평기간 중 제 1 먹스턴온기간에 대응한 제 1 먹스 트랜지스터, 및 상기 각 수평기간 중 상기 제 1 먹스턴온기간보다 나중에 배치되는 제 2 먹스턴온기간에 대응한 제 2 먹스 트랜지스터를 포함하고, 상기 제 1 먹스 트랜지스터의 크기는 상기 제 2 먹스 트랜지스터의 크기보다 작다.
상기 제 1 먹스 트랜지스터의 채널폭은 상기 제 2 먹스 트랜지스터의 채널폭보다 작다.
상기 둘 이상의 먹스 트랜지스터는 상기 각 수평기간 중 상기 제 2 먹스턴온기간보다 나중에 배치되는 제 3 먹스턴온기간에 대응한 제 3 먹스 트랜지스터를 더 포함하며, 상기 제 2 먹스 트랜지스터의 크기는 상기 제 3 먹스 트랜지스터의 크기보다 작다.
상기 제 2 먹스 트랜지스터의 채널폭은 상기 제 3 먹스 트랜지스터의 채널폭보다 작다.
본 발명의 각 실시예에 따른 표시장치는 표시패널과 데이터구동부 사이에 배치되는 먹스구동부를 포함한다. 먹스구동부는 데이터구동부에 구비된 적어도 하나의 출력단자에 대응한 적어도 하나의 먹스채널을 포함한다. 각 먹스채널은 표시패널에 구비된 복수의 데이터라인 중 둘 이상의 데이터라인에 대응하는 둘 이상의 먹스 트랜지스터를 포함한다.
이러한 먹스구동부를 포함함에 따라, 데이터구동부의 출력단자가 표시패널의 데이터라인과 일대일로 매칭될 필요가 없으므로, 데이터구동부를 구현하는 집적회로 칩의 개수가 경감될 수 있다. 즉, 표시패널의 고해상도화 또는 대형화로 인해 데이터라인의 개수가 증가되더라도, 그에 비례하여 집적회로 칩의 개수가 증가되는 것이 방지될 수 있다. 이로써, 표시장치의 고해상도화 및 대형화에 유리해질 수 있는 장점이 있다.
그리고, 본 발명의 각 실시예에 따르면, 각 먹스채널의 둘 이상의 먹스 트랜지스터는 각 수평기간 중 서로 다른 먹스턴온기간에 턴온되고 서로 다른 크기로 이루어진다. 특히, 둘 이상의 먹스 트랜지스터는 각 수평기간 중 제 1 먹스턴온기간에 대응한 제 1 먹스 트랜지스터 및 각 수평기간 중 제 1 먹스턴온기간보다 나중에 배치되는 제 2 먹스턴온기간에 대응한 제 2 먹스 트랜지스터를 포함하고, 제 1 먹스 트랜지스터의 크기는 제 2 먹스 트랜지스터의 크기보다 작다. 즉, 각 수평기간 중 나중에 턴온되는 제 2 먹스 트랜지스터가 먼저 턴온되는 제 1 먹스 트랜지스터보다 큰 크기로 이루어진다. 이와 같이 하면, 제 2 먹스 트랜지스터의 온전류가 제 1 먹스 트랜지스터의 온전류보다 커질 수 있다. 그로 인해, 제 2 먹스 트랜지스터에 대응한 수직라인의 화소영역의 차징량(charging amount)과 제 1 먹스 트랜지스터에 대응한 수직라인의 화소영역의 차징량 간의 차이가 감소될 수 있다.
구체적으로, 제 2 먹스 트랜지스터는 제 1 먹스 트랜지스터에 대응한 제 1 먹스턴온기간보다 나중에 배치되는 제 2 먹스턴온기간에 대응함에 따라, 제 2 먹스 트랜지스터에 대응한 수직라인의 화소영역은 제 1 먹스 트랜지스터에 대응한 수직라인의 화소영역보다 짧은 기간 동안 데이터신호를 공급 받는다. 즉, 제 1 및 제 2 먹스턴온기간의 선후로 인해, 데이터신호가 공급되는 기간의 길이가 상이해짐으로써, 화소영역 간 차징량의 차이가 발생될 수 있다. 그로 인해, 일부 수직라인의 화소영역이 낮은 휘도로 발광함으로써, 얼룩 불량 등의 화질 저하가 발생될 수 있다.
그러나, 본 발명의 각 실시예에 따르면, 데이터신호가 공급되는 기간의 길이 차이가 제 1 및 제 2 먹스 트랜지스터의 크기 차이로 인한 온전류 크기 차이로 보상될 수 있으므로, 화소영역 간 차징량의 차이가 감소될 수 있다. 따라서, 먹스구동부에 의한 화질 저하가 방지될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다.
도 2는 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면이다.
도 3은 도 2의 먹스구동부를 나타낸 도면이다.
도 4는 도 3의 먹스채널을 나타낸 도면이다.
도 5는 도 4의 먹스구동부의 평면에 대한 일 예시를 나타낸 도면이다.
도 6은 도 5의 A-A'를 나타낸 도면이다.
도 7은 제 1 및 제 2 먹스턴온기간에 대응한 제 1 및 제 2 먹스 트랜지스터가 동일한 채널폭인 경우에 있어서, 제 1 및 제 2 화소영역의 차징량에 관한 예시를 나타낸 도면이다.
도 8은 먹스 트랜지스터의 채널폭이 500㎛ 및 750㎛인 경우에 있어서, 문턱전압에 대한 화소영역의 차징량을 나타낸 도면이다.
도 9는 제 1 및 제 2 먹스턴온기간에 대응한 제 1 및 제 2 먹스 트랜지스터가 상호 동일한 채널폭인 경우에 있어서, 채널폭에 대한 화소영역의 차징량을 나타낸 도면이다.
도 10은 본 발명의 각 실시예에 따른 표시장치에 있어서, 도 4의 제 1 및 제 2 먹스 트랜지스터에 대응한 제 1 및 제 2 화소영역의 차징량에 관한 예시를 나타낸 도면이다.
도 11은 본 발명의 제 3 실시예에 따른 도 3의 먹스채널을 나타낸 도면이다.
도 12는 도 11의 먹스채널을 나타낸 도면이다.
도 13은 도 11의 먹스구동부의 평면에 대한 일 예시를 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하, 본 발명의 각 실시예에 따른 표시장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9 및 도 10을 참조하여, 본 발명의 제 1 및 제 2 실시예에 따른 표시장치와, 그에 구비되는 먹스구동부에 대해 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 표시장치를 나타낸 도면이다. 도 2는 본 발명의 제 2 실시예에 따른 표시장치를 나타낸 도면이다.
도 3은 도 2의 먹스구동부를 나타낸 도면이다. 도 4는 도 3의 먹스채널을 나타낸 도면이다. 도 5는 도 4의 먹스구동부의 평면에 대한 일 예시를 나타낸 도면이다. 도 6은 도 5의 A-A'를 나타낸 도면이다.
도 7은 제 1 및 제 2 먹스턴온기간에 대응한 제 1 및 제 2 먹스 트랜지스터가 동일한 채널폭인 경우에 있어서, 제 1 및 제 2 화소영역의 차징량에 관한 예시를 나타낸 도면이다.
도 8은 먹스 트랜지스터의 채널폭이 500㎛ 및 750㎛인 경우에 있어서, 문턱전압에 대한 화소영역의 차징량을 나타낸 도면이다. 도 9는 제 1 및 제 2 먹스턴온기간에 대응한 제 1 및 제 2 먹스 트랜지스터가 상호 동일한 채널폭인 경우에 있어서, 채널폭에 대한 화소영역의 차징량을 나타낸 도면이다.
도 10은 본 발명의 각 실시예에 따른 표시장치에 있어서, 도 4의 제 1 및 제 2 먹스 트랜지스터에 대응한 제 1 및 제 2 화소영역의 차징량에 관한 예시를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 표시장치(10)는 영상이 표시되는 표시영역(DA; Display Area)에 매트릭스 배열된 복수의 화소영역(PA; Pixel Area)을 포함하는 표시패널(11), 표시패널(11)의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn; Data Line)을 구동하는 데이터구동부(D-DR; Data-DRiver)(12), 및 표시패널(11)과 데이터구동부(12) 사이에 배치되는 먹스구동부(M-DR; Mux-DRiver)(13)를 포함한다.
그리고, 표시장치(10)는 표시패널(11)의 게이트라인(GL1, GL2; Gate Line)을 구동하는 게이트구동부(G-DR; Gate-DRiver)(14) 및 데이터구동부(12)와 먹스구동부(13)과 게이트구동부(14) 각각의 구동 타이밍을 제어하는 타이밍 컨트롤러(14)를 더 포함할 수 있다.
표시패널(11)은 복수의 화소영역(PA) 중 수직방향(도 1의 상하방향)으로 나란하게 배열된 화소영역들로 이루어진 복수의 수직라인에 대응한 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn)을 더 포함한다.
표시패널(11)은 복수의 화소영역(PA) 중 수평방향(도 1의 좌우방향)으로 나란하게 배열된 화소영역들로 이루어진 둘 이상의 수평라인에 대응한 둘 이상의 게이트라인(GL1, GL2)을 더 포함한다.
타이밍 컨트롤러(15)는 외부로부터 입력된 디지털 비디오 데이터를 표시패널(11)의 해상도에 따라 재정렬하고, 재정렬된 비디오 데이터를 데이터구동부(12)에 공급한다.
그리고, 타이밍 컨트롤러(15)는 수직 동기신호, 수평 동기신호, 도트클럭신호 및 데이터 인에이블신호 등의 타이밍 신호들에 기초하여 데이터구동부(12)의 구동 타이밍을 제어하기 위한 데이터 제어신호와, 먹스구동부(13)의 구동 타이밍을 제어하기 위한 먹스 제어신호와, 게이트구동부(14)의 동작 타이밍을 제어하기 위한 게이트 제어신호를 공급한다.
게이트구동부(14)는 게이트 제어신호에 기초하여 표시패널(11)에 구비된 둘 이상의 게이트라인(GL1, GL2)에 순차적으로 게이트신호를 공급한다. 이로써, 각 수평라인에 대응한 수평기간 동안 각 수평라인의 화소영역(PA)에 게이트신호가 공급된다.
데이터구동부(12)는 데이터 제어신호에 기초하여 재정렬된 디지털 비디오 데이터를 아날로그 데이터신호로 변환하고, 각 수평기간 동안 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn)에 각 화소영역(PA)의 데이터신호를 공급한다.
이러한 데이터구동부(12)는 재정렬된 디지털 비디오 데이터에 기초하여 각 수평기간에 대응하는 각 화소영역(PA)의 데이터신호를 공급해야 하므로, 비교적 복잡한 회로로 이루어진다. 또한, 데이터신호는 게이트신호에 비해 높은 전압레벨의 신호를 포함한다. 이에 따라, 데이터구동부(12)는 인쇄회로기판(미도시) 또는 표시패널(11)에 내장되기 어려우며, 적어도 하나의 집적회로 칩(IC chip)(이하, "데이터구동칩"이라 함)으로 구현되는 것이 일반적이다.
먹스구동부(13)는 표시패널(11)에 구비된 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn) 중 둘 이상의 데이터라인과 데이터구동부(12)의 각 출력단자(도 3의 OT; Output Terminal)를 연결한다. 다만, 이는 단지 예시일 뿐이며, 먹스구동부(13)는 표시패널(11)에 구비된 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn) 중 둘 이상의 데이터라인과 데이터구동부(12)에 구비된 적어도 하나의 출력단자를 연결할 수 있다.
한편, 도 1의 표시장치(10)는 표시패널(11) 및 데이터구동부(12)와 별개의 기판부로 구현된 먹스구동부(13)를 포함한다.
그런데, 먹스구동부(13)는 데이터구동부(12)의 데이터출력신호(도 4의 OD; Output Data signal)의 공급을 시분할하기 위한 것이므로, 데이터구동부(12)의 각 출력단자에 대응한 적어도 두 개의 먹스 트랜지스터로 이루어진다. 이와 같이, 먹스구동부(13)는 비교적 간단한 회로로 구현될 수 있으므로, 표시패널(11)의 비표시영역에 배치될 수 있다. 여기서, 비표시영역은 표시패널(11) 중 표시영역(DA)의 외곽에 배치된 영역이다.
즉, 도 2에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 표시장치(10')는 먹스구동부(13) 및 게이트구동부(14)가 표시패널(11')에 내장되는 점을 제외하면, 도 1의 표시장치(10')와 동일하므로 이하에서 중복 설명을 생략한다.
게이트구동부(14')는 각 수평라인에 순차적으로 게이트신호를 공급하기 위한 것으로, 다수의 시프트레지스터 등을 포함하는 회로로 구현될 수 있다. 이러한 게이트구동부(14')는 데이터구동부(12)에 비해 비교적 간단한 회로로 구현될 수 있으므로, 표시패널(11)의 비표시영역에 배치될 수 있다.
다만, 도 2의 도시는 단지 예시일 뿐이며, 표시장치(10')는 먹스구동부(13) 및 게이트구동부(14) 중 적어도 어느 하나를 내장하는 구조일 수 있다.
이와 같이 먹스구동부(13) 및 게이트구동부(14)가 표시패널(11')에 내장되면, 표시장치(10')의 구조가 더욱 단순해지므로, 패드 간 본딩 과정 등에서의 공정오류가 감소될 수 있는 장점이 있다. 또한, 먹스구동부(13) 및 게이트구동부(14)에 대응한 기판부가 배제되는 만큼, 표시장치(10')의 슬림화에 유리해질 수 있다.
도 3에 도시된 바와 같이, 본 발명의 제 1 및 제 2 실시예에 따른 표시장치(10, 10')의 먹스구동부(13)는 데이터구동부(12)에 구비된 둘 이상의 출력단자(OT; Output Terminal)에 대응하는 둘 이상의 먹스채널(131, 132, 133, 134)을 포함한다. 여기서, 각 먹스채널(131, 132, 133, 134)은 데이터구동부(12)의 출력단자들(OT) 중 적어도 하나에 대응될 수 있다.
이하에서, 데이터구동부(12)의 출력단자(OT)는 데이터구동칩(D-IC)의 출력단자 또는 그에 대응하는 데이터구동부(12)의 기판부의 본딩패드를 지칭할 수 있다.
각 먹스채널(131, 132, 133, 134)은 표시패널(11)에 구비된 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DLn-1, DLn) 중 둘 이상의 데이터라인에 대응한다.
도 4에 도시된 바와 같이, 각 먹스채널(131, 132, 133, 134)은 복수의 데이터라인(DL1, DL2, DL3, DL4, DL5, DL6, DL7, DL8) 중 둘 이상의 데이터라인에 대응한 둘 이상의 먹스 트랜지스터(MT1, MT2)를 포함한다.
각 먹스채널(131, 132, 133, 134)의 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 먹스게이트라인(MG1, MG2)에 대응한다. 이에, 둘 이상의 먹스 트랜지스터(MT1, MT2)는 각 수평라인(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18 / PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28)에 대응한 각 수평기간 중 서로 다른 먹스턴온기간(도 10의 OP1, OP2; turn-On Period)에 턴온된다.
여기서, 각 수평라인(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18 / PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28)은 표시패널(11)의 표시영역(DA)에 매트릭스 배열된 복수의 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28) 중 수평방향으로 나란하게 배열되는 화소영역들로 이루어진다. 그리고, 수평기간은 각 수평라인의 화소영역들에 게이트신호가 공급되는 기간이다.
그리고, 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 크기로 이루어진다. 특히, 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 턴온전류에 대응하는 서로 다른 크기의 채널폭을 갖는다. 이로써, 둘 이상의 먹스 트랜지스터(MT1, MT2)가 각 수평기간 중 턴온되는 시점이 상이함에 따른 화소영역의 차징량 차이가 상쇄될 수 있다.
일 예로, 각 먹스채널(131, 132, 133, 134)의 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 수직라인(PA11, PA21 / PA12, PA22 / PA13, PA23 / PA14, PA24 / PA15, PA25 / PA16, PA26 / PA17, PA27 / PA18, PA28)에 대응한 두 개의 데이터라인에 연결되는 제 1 및 제 2 먹스 트랜지스터(MT1, MT2)를 포함할 수 있다. 여기서, 각 수직라인(PA11, PA21 / PA12, PA22 / PA13, PA23 / PA14, PA24 / PA15, PA25 / PA16, PA26 / PA17, PA27 / PA18, PA28)은 표시패널(11)의 표시영역(DA)에 매트릭스 배열된 복수의 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28) 중 수직방향으로 나란하게 배열되는 화소영역들로 이루어진다.
복수의 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28) 각각은 서로 다른 둘 이상의 색상 중 어느 하나의 색상에 대응한 광을 방출한다. 예시적으로, 복수의 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28)은 적색(RED), 녹색(GREEN) 및 청색(BLUE) 중 어느 하나의 색상에 대응한 광을 방출할 수 있다. 또는, 별도로 도시하고 있지 않으나 복수의 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28)은 적색(RED), 녹색(GREEN), 청색(BLUE) 및 백색(WHILE) 중 어느 하나의 색상에 대응한 광을 방출할 수 있다.
그리고, 각 수직라인의 화소영역들(PA11, PA21 / PA12, PA22 / PA13, PA23 / PA14, PA24 / PA15, PA25 / PA16, PA26 / PA17, PA27 / PA18, PA28)은 상호 동일한 색상의 광을 방출한다. 즉, 각 화소영역(PA11, PA12, PA13, PA14, PA15, PA16, PA17, PA18, PA21, PA22, PA23, PA24, PA25, PA26, PA27, PA28)이 방출하는 광의 색상은 각 수직라인에 대응한다.
각 먹스채널(131, 132, 133, 134)은 상호 동일한 극성의 데이터출력신호(OD1(+), OD2(-), OD3(+), OD4(-))를 공급하는 데이터구동부(12)의 적어도 하나의 출력단자(OT)에 대응한다. 이에 따라, 각 먹스채널(131, 132, 133, 134)에 포함된 둘 이상의 먹스 트랜지스터(MT1, MT2)에 대응한 둘 이상의 데이터라인(DL1, DL3 / DL2, DL4 / DL5, DL7 / DL6, DL8)은 상호 동일한 극성(+, -)의 데이터신호를 각 수직라인의 화소영역들에 공급한다.
각 먹스채널(131, 132, 133, 134)에 구비된 둘 이상의 먹스 트랜지스터(MT1, MT2) 중 제 1 먹스 트랜지스터(MT1)는 제 1 먹스게이트라인(MG1)의 제 1 먹스게이트신호에 기초하여 턴온되고, 제 2 먹스 트랜지스터(MT2)는 제 2 먹스게이트라인(MG2)의 제 2 먹스게이트신호에 기초하여 턴온된다.
여기서, 제 1 먹스게이트라인(MG1)은 각 수평기간(도 10의 HP; Horizontal Period) 중 제 1 먹스턴온기간(도 10의 OP1) 동안 턴온레벨의 제 1 먹스게이트신호를 공급한다. 그리고, 제 2 먹스게이트라인(MG2)은 각 수평기간(HP) 중 제 1 먹스턴온기간(도 10의 OP1)보다 나중에 배치되는 제 2 먹스턴온기간(도 10의 OP2) 동안 턴온레벨의 제 2 먹스게이트신호를 공급한다.
도 5에 도시된 바와 같이, 각 먹스채널(131, 132, 133)에 구비된 둘 이상의 먹스 트랜지스터(MT1, MT2) 중 제 1 먹스 트랜지스터(MT1)의 게이트전극은 제 1 먹스게이트라인(MG1)에 연결되고, 제 2 먹스 트랜지스터(MT2)의 게이트전극은 제 2 먹스게이트라인(MG2)에 연결된다.
제 1 먹스 트랜지스터(MT1)는 제 1 먹스게이트라인(MG1)의 제 1 먹스게이트신호에 기초하여 제 1 먹스턴온기간(도 10의 OP1) 동안 턴온된다. 이러한 제 1 먹스 트랜지스터(MT1)는 제 1 채널폭(W1)을 갖는다. 여기서, 트랜지스터의 채널폭은 소스전극과 드레인전극이 마주하는 영역의 너비이다. 참고로, 트랜지스터의 채널길이는 소스전극과 드레인전극 사이의 이격거리에 대응한다.
반면, 제 2 먹스 트랜지스터(MT2)는 제 2 먹스게이트라인(MG2)의 제 2 먹스게이트신호에 기초하여 제 2 먹스턴온기간(도 10의 OP2) 동안 턴온된다.
여기서, 제 2 먹스턴온기간(도 10의 OP2)은 제 1 먹스턴온기간(도 10의 OP1)에 비해 늦은 시점에 배치된다. 이에 따라, 각 수평기간과 제 2 먹스턴온기간(도 10의 OP2)이 중첩되는 기간은 각 수평기간과 제 1 먹스턴온기간(도 10의 OP1)이 중첩되는 기간보다 짧다. 그로 인해, 턴온된 제 2 먹스 트랜지스터(MT2)을 통해 데이터라인(DL)에 데이터신호가 공급되는 기간이 제 1 먹스 트랜지스터(MT1)에 의한 데이터신호의 공급 기간보다 짧아지므로, 수직라인 별로 화소영역의 차징량이 상이해질 수 있다.
이를 보상하기 위하여, 본 발명의 각 실시예에 따르면, 제 2 먹스 트랜지스터(MT2)는 제 1 먹스 트랜지스터(MT1)의 제 1 채널폭(W1)보다 긴 제 2 채널폭(W2)을 갖는다. 즉, 제 1 먹스 트랜지스터(MT1)의 제 1 채널폭(W1)은 제 2 먹스트랜지스터(MT2)의 제 2 채널폭(W2)보다 작다. 이와 같이 하면, 채널폭(W1, W2)에 대응하는 턴온전류가 상이하게 되므로, 제 1 및 제 2 먹스턴온기간(OP1, OP2)의 배치 순서에 의한 데이터신호의 공급 기간의 차이에 따른 화소영역의 차징량 차이가 상쇄될 수 있다.
한편, 도 6에 도시된 바와 같이, 제 2 먹스 트랜지스터(MT2)는 바텀게이트구조의 산화물반도체 트랜지스터로 이루어질 수 있다. 제 1 먹스 트랜지스터(도 5의 MT1) 또한 제 2 먹스 트랜지스터(MT2)와 동일한 구조로 이루어지므로, 이하에서 중복 설명을 생략한다.
제 1 및 제 2 먹스 트랜지스터(MT1, MT2) 각각은 베이스필름(101) 상에 배치되는 게이트전극(GE; Gate Electrode), 게이트전극(GE)을 덮는 게이트절연막(102) 상에 배치되는 액티브층(ACT; ACTive layer) 및 액티브층(ACT) 상에 배치되는 소스전극(SE)과 드레인전극(DE)을 포함할 수 있다. 여기서, 액티브층(ACT), 소스전극(SE) 및 드레인전극(DE)은 보호막(103)으로 커버될 수 있다.
액티브층(ACT)은 채널영역(CHA; CHannel Area), 채널영역(CHA)의 일측에 배치되는 소스영역(SOA; SOurce Area) 및 채널영역(CHA)의 다른 일측에 배치되는 드레인영역(DRA; DRain Area)을 포함한다. 액티브층(ACT) 중 적어도 채널영역(CHA)은 게이트전극(GE)에 중첩한다.
액티브층(ACT)은 산화물반도체(Oxide semiconductor) 물질로 이루어질 수 있다. 이 경우, 소스영역(SOA) 및 드레인영역(DRA)은 소스전극(SE)과 드레인전극(DE)의 금속재료에 의해 도전화된 산화물반도체 물질로 이루어질 수 있다.
소스전극(SE)은 액티브층(ACT)의 소스영역(SOA) 상에 배치되고, 드레인전극(DE)은 액티브층(ACT)의 드레인영역(DRA) 상에 배치된다.
이와 같이, 둘 이상의 먹스 트랜지스터(MT1, MT2)가 산화물반도체의 액티브층(ACT)을 포함함에 따라, LTPS(Low Temperature PolySilicon)의 액티브층을 포함하는 것에 비해 이동도가 낮으므로, 기간 차이에 따른 차징량의 차이가 감소되기 어렵다. 또한, 둘 이상의 먹스 트랜지스터(MT1, MT2)가 바텀게이트구조로 이루어짐에 따라, 탑게이트구조에 비해, 기생커패시터의 용량이 커짐으로써, 기간 차이에 따른 차징량의 차이가 커질 수 있는 문제점이 있다.
이에 따라, 본 발명의 각 실시예와 같이, 먹스구동부(13)의 각 먹스채널(131, 132, 133, 134)에 구비된 둘 이상의 먹스 트랜지스터(MT1, MT2)가 먹스턴온기간의 선후에 대응하는 크기(즉, 채널폭)을 가지면, 화소영역 간 차징량의 차이가 방지되고, 그로 인해 화질 저하가 방지될 수 있다.
도 7에 도시된 바와 같이, 데이터구동부(도 1, 도 2의 12)는 각 수평기간(HP)에 대응하는 데이터출력신호(OD)를 공급한다.
각 수평기간(HP) 중 제 1 먹스턴온기간(OP1) 동안 제 1 먹스게이트라인(MG1)은 턴온레벨의 제 1 먹스게이트신호를 공급한다.
이때, 각 먹스채널(131, 132, 133, 134)의 둘 이상의 먹스 트랜지스터(MT1, MT2) 중 제 1 먹스게이트라인(MG1)에 연결되는 제 1 먹스 트랜지스터(MT1)는 턴온레벨의 제 1 먹스게이트신호에 기초하여 턴온된다.
이로써, 제 1 먹스 트랜지스터(MT1)에 대응한 제 1 데이터라인(DL1)에 연결되는 제 1 화소영역(PA11)은 제 1 데이터라인(DL1)을 통해 공급되는 데이터출력신호(OD)에 기초하여 제 1 차징량(CA1; Charging Amount)으로 충전된다. 여기서, 제 1 차징량(CA1)은 수평기간(HP), 데이터출력신호(OD)의 공급기간 및 제 1 먹스턴온기간(OP1)에 대응한다. 즉, 제 1 화소영역(PA11)의 충전은 제 1 먹스턴온기간(OP1)이 종료한 이후에도 수평기간(HP)이 종료되는 시점까지 유지될 수 있다.
이어서, 각 수평기간(HP) 중 제 1 먹스턴온기간(OP1)이 종료된 이후에 배치되는 제 2 먹스턴온기간(OP2) 동안 제 2 먹스게이트라인(MG2)은 턴온레벨의 제 2 먹스게이트신호를 공급한다.
이때, 각 먹스채널(131, 132, 133, 134)의 둘 이상의 먹스 트랜지스터(MT1, MT2) 중 제 2 먹스게이트라인(MG2)에 연결되는 제 2 먹스 트랜지스터(MT2)는 턴온레벨의 제 2 먹스게이트신호에 기초하여 턴온된다.
이로써, 제 2 먹스 트랜지스터(MT2)에 대응한 제 3 데이터라인(DL3)에 연결되는 제 2 화소영역(PA13)은 제 3 데이터라인(DL3)을 통해 공급되는 데이터출력신호(OD)에 기초하여 제 2 차징량(CA2)으로 충전된다. 여기서, 제 2 차징량(CA2)은 수평기간(HP), 데이터출력신호(OD)의 공급 및 제 2 먹스턴온기간(OP2)의 개시시점에 대응한다.
그런데, 제 2 먹스턴온기간(OP2)은 제 1 먹스턴온기간(OP1)보다 나중에 배치되므로, 제 2 먹스턴온기간(OP2)의 종료시점으로부터 수평기간(HP)의 종료시점까지의 기간은 제 1 먹스턴온기간(OP1)의 종료시점으로부터 수평기간(HP)의 종료시점까지의 기간보다 짧다. 그로 인해, 제 2 차징량(CA2)은 제 1 차징량(CA1)보다 작게 발생된다.
이와 같이, 먹스구동부(13)로 인한 수직라인 간 차징량 차이가 발생되고, 수직라인 간 차징량 차이는 화질 저하를 유발하는 문제점이 있다.
이를 방지하기 위하여, 본 발명의 각 실시예에 따르면, 먹스구동부(13)의 각 먹스채널(131, 132, 133, 134)에 구비되고 서로 다른 먹스턴온기간에 대응하는 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 크기로 이루어진다. 특히, 둘 이상의 먹스 트랜지스터(MT1, MT2)는 서로 다른 채널폭(W1, W2)을 갖는다.
즉, 도 8에 도시된 바와 같이, 먹스 트랜지스터의 채널폭이 500㎛인 경우에 비해 먹스 트랜지스터의 채널폭이 700㎛인 경우에서, 먹스 트랜지스터의 각 문턱전압(도 8의 가로축)에 대응한 화소영역의 차징율(도 8의 세로축)이 더 높다. 즉, 먹스 트랜지스터의 채널폭이 더 크면, 턴온전류가 더 커짐으로써, 문턱전압에 대응한 차징율이 더 높은 것을 확인할 수 있다.
또한, 도 9에 도시된 바와 같이, 제 1 먹스턴온기간(OP1)에 대응한 제 1 먹스 트랜지스터(MT1)의 경우 약 180㎛의 채널폭(도 9의 가로축; W1)에서 약 90%의 차징율(도 9의 세로축)이 달성된다. 반면, 제 1 먹스턴온기간(OP1)보다 나중에 배치되는 제 2 먹스턴온기간(OP2)에 대응한 제 2 먹스 트랜지스터(MT2)의 경우, 제 1 먹스 트랜지스터(MT1)의 채널폭(W1=약 180㎛)보다 큰 약 175㎛의 채널폭(도 9의 가로축; W2)에서 약 90%의 차징율(도 9의 세로축)이 달성된다.
즉, 서로 다른 종료시점을 갖는 제 1 및 제 2 먹스턴온기간(OP1, OP2)에도 불구하고 화소영역 간 상호 유사한 차징율을 달성하기 위해서는, 제 1 먹스 트랜지스터(MT1)의 제 1 채널폭(W1)은 약 180㎛이고, 제 2 먹스 트랜지스터(MT2)의 제 2 채널폭(W2)은 제 1 채널폭(W1)에 비해 약 1.5배인 약 275㎛인 것이 요구된다.
이에 따라, 제 1 및 제 2 먹스턴온기간(OP1, OP2)의 선후에 따른 화소영역 간 차징율 차이를 상쇄하기 위하여, 제 1 먹스 트랜지스터(MT1)의 제 1 채널폭(W1)은 제 2 먹스 트랜지스터(MT2)의 제 2 채널폭(W2)보다 작게 설정된다.
이와 같이 하면, 도 10에 도시된 바와 같이, 제 2 먹스턴온기간(OP2) 동안 턴온된 제 2 먹스 트랜지스터(MT2)는 제 1 먹스 트랜지스터(MT1)보다 큰 채널폭에 의해 제 1 먹스 트랜지스터(MT1)보다 큰 턴온전류를 발생시킨다. 그로 인해, 제 2 먹스턴온기간(OP2)에 대응한 제 2 화소영역(PA13)의 차징량은 제 1 먹스턴온기간(OP1)에 대응한 제 1 화소영역(PA11)의 차징량보다 커질 수 있다. 따라서, 제 2 화소영역(PA13)의 제 3 차징량(CA3)은 일반적인 표시장치에서의 제 2 차징량(도 7의 CA2)보다 증가됨으로써, 제 1 화소영역(PA11)의 제 1 차징량(CA1)과 유사해질 수 있다.
그러므로, 제 2 먹스턴온기간(OP2)의 종료시점으로부터 수평기간(HP)의 종료시점까지의 기간이 제 1 먹스턴온기간(OP1)의 종료시점으로부터 수평기간(HP)의 종료시점까지의 기간보다 짧더라도, 제 2 화소영역(PA13)의 제 3 차징량(CA3)이 제 1 화소영역(PA11)의 제 1 차징량(CA1)에 비해 임계 이상으로 작아지는 것이 방지될 수 있다. 여기서, 차징량 차이에 대한 임계는 차징량의 차이에 따른 휘도 차이가 얼룩으로 시인될 수 있을 정도를 지칭한다.
따라서, 본 발명의 각 실시예에 따르면, 먹스구동부(13)의 각 먹스채널(131, 132, 133, 134)이 서로 다른 먹스턴온기간(OP1, OP2)에 대응하고 서로 다른 채널폭을 갖는 둘 이상의 먹스 트랜지스터(MT1, MT2)를 포함함에 따라, 먹스구동부(13)에 의한 휘도 저하를 방지할 수 있다.
더불어, 앞서 개진한 바와 같이, 도 1에 도시된 제 1 실시예에 따른 표시장치(10)는 먹스구동부(13)가 표시패널(11) 및 데이터구동부(12)와 별개인 기판부로 구현되는 점을 제외하고는 도 2 내지 도 6 및 도 10에 도시된 제 2 실시예와 동일하므로, 이하에서 중복 설명을 생략한다.
또한, 별도로 도시하고 있지 않으나, 먹스구동부(13)는 데이터구동부(12)와 함께 소정의 기판부에 배치될 수도 있다.
한편, 도 3 내지 도 5에서는 각 먹스채널(131, 132, 133, 134)이 제 1 및 제 2 먹스 트랜지스터(MT1, MT2)를 포함하는 것을 예시한다. 그러나, 각 먹스채널(131, 132, 133, 134)은 셋 이상의 먹스 트랜지스터를 포함할 수도 있다.
도 11은 본 발명의 제 3 실시예에 따른 도 3의 먹스채널을 나타낸 도면이다. 도 12는 도 11의 먹스채널을 나타낸 도면이다. 도 13은 도 11의 먹스구동부의 평면에 대한 일 예시를 나타낸 도면이다.
도 11 및 도 12에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 표시장치는 먹스구동부(13')의 각 먹스채널(131', 132', 133', 134')이 세 개의 데이터라인(DL1, DL2, DL3 / DL4, DL5, DL6 / DL7, DL8, DL9 / DL10, DL11, DL12)에 대응하는 점을 제외하고는 도 1 내지 도 10에 도시된 제 1 및 제 2 실시예와 동일하므로 이하에서 중복 설명을 생략한다.
즉, 각 먹스채널(131', 132', 133', 134')에 구비된 둘 이상의 먹스 트랜지스터(MT1, MT2, MT3)는 서로 다른 먹스게이트라인(MG1, MG2, MG3)에 대응함에 따라 각 수평기간 중 서로 다른 먹스턴온기간에 턴온된다.
일 예로, 각 먹스채널(131', 132', 133', 134')에 구비된 둘 이상의 먹스 트랜지스터(MT1, MT2, MT3)는 제 1 먹스턴온기간 동안 턴온레벨의 제 1 먹스게이트신호를 공급하는 제 1 먹스게이트라인(MG1)에 대응한 제 1 먹스 트랜지스터(MT1), 제 1 먹스턴온기간 이후의 제 2 먹스턴온기간 동안 턴온레벨의 제 2 먹스게이트신호를 공급하는 제 2 먹스게이트라인(MG2)에 대응한 제 2 먹스 트랜지스터(MT2) 및 제 2 먹스턴온기간 이후의 제 3 먹스턴온기간 동안 턴온레벨의 제 3 먹스게이트신호를 공급하는 제 3 먹스게이트라인(MG3)에 대응한 제 3 먹스 트랜지스터(MT3)를 포함할 수 있다. 즉, 도 12에 도시된 각 먹스채널(131', 132', 133', 134')에 구비된 둘 이상의 먹스 트랜지스터는 각 수평기간(도 10의 HP) 중 제 2 먹스턴온기간(도 10의 OP2)보다 나중에 배치되는 제 3 먹스턴온기간(미도시)에 대응한 제 3 먹스 트랜지스터(MT3)를 더 포함하는 점을 제외하면, 도 4에 도시된 제 2 실시예의 먹스채널(131, 132, 133, 134)과 동일하다.
그리고, 도 13에 도시된 바와 같이, 제 2 먹스턴온기간(도 10의 OP2)보다 나중에 배치되는 제 3 먹스턴온기간(미도시)에 대응한 제 3 먹스 트랜지스터(MT3)의 크기는 제 2 먹스 트랜지스터(MT2)의 크기보다 크다.
즉, 제 1, 제 2 및 제 3 먹스턴온기간은 각 수평기간 동안 순차적으로 배치되고, 그로 인해 각 수직라인 별로 화소영역 간 차징량 차이가 발생될 수 있다. 이를 방지하기 위하여, 제 1 먹스턴온기간(OP1)에 대응한 제 1 먹스 트랜지스터(MT1)의 크기는 제 1 먹스턴온기간(OP1) 이후의 제 2 먹스턴온기간(OP2)에 대응한 제 2 먹스 트랜지스터(MT2)의 크기보다 작고, 제 2 먹스 트랜지스터(MT2)의 크기는 제 2 먹스턴온기간(OP2) 이후의 제 3 먹스턴온기간(미도시)에 대응한 제 3 먹스 트랜지스터(MT3)의 크기보다 작다.
특히, 제 2 먹스 트랜지스터(MT2)의 제 2 채널폭(W2)은 제 3 먹스 트랜지스터(MT3)의 제 3 채널폭(W3)보다 작다. 이때, 도 7 및 도 8의 도시와 같이, 트랜지스터의 턴온전류는 채널폭에 비례한다. 이에 따라, 제 3 먹스트랜지스터(MT3)의 제 3 채널폭(W3)은 제 2 먹스 트랜지스터(MT2)의 제 2 채널폭(W2)보다 크므로, 제 3 먹스트랜지스터(MT3)의 턴온전류는 제 2 먹스 트랜지스터(MT2)의 턴온전류보다 크게 발생될 수 있다.
따라서, 먹스턴온기간의 선후에 따른 화소영역 간 차징량의 차이가 최소화될 수 있으므로, 화질 저하가 방지될 수 있다.
또한, 각 먹스채널(131', 132', 133', 134')은 세 개의 데이터라인에 대응됨에 따라, 데이터구동부(12)에 구비되는 출력단자의 개수가 감소될 수 있고, 그로 인해 데이터구동칩의 개수 또한 감소될 수 있다. 이로써, 표시장치의 대형화 및 고해상도화에 유리해질 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
10: 표시장치
11, 11': 표시패널
12: 데이터구동부, D-DR
13, 13': 먹스구동부, M-DR
14: 게이트구동부, G-DR
15: 타이밍 컨트롤러, TC
GL: 게이트라인
DL: 데이터라인
DA: 표시영역
PA: 화소영역
131, 132, 133, 134: 먹스채널
OT: 데이터구동부의 출력단자
D-IC: 데이터구동칩
OD: 데이터출력신호
MT1, MT2: 제 1, 제 2 먹스 트랜지스터
MG1, MG2: 제 1, 제 2 먹스게이트라인
W1, W2: 제 1, 제 2 채널폭
HP: 수평기간
OP1, OP2: 제 1, 제 2 먹스턴온기간
CA1, CA2, CA3: 제 1, 제 2, 제 3 차징량

Claims (9)

  1. 영상이 표시되는 표시영역에 매트릭스 배열된 복수의 화소영역과, 상기 복수의 화소영역 중 수직방향으로 나란하게 배열되는 화소영역들로 이루어진 복수의 수직라인에 대응한 복수의 데이터라인을 포함하는 표시패널;
    상기 복수의 데이터라인에 상기 각 화소영역의 데이터신호를 공급하는 데이터구동부; 및
    상기 표시패널과 상기 데이터구동부 사이에 배치되는 먹스구동부를 포함하고,
    상기 먹스구동부는 상기 데이터구동부에 구비된 둘 이상의 출력단자에 대응하는 둘 이상의 먹스채널을 포함하며,
    상기 각 먹스채널은 상기 복수의 데이터라인 중 둘 이상의 데이터라인에 대응한 둘 이상의 먹스 트랜지스터를 포함하고,
    상기 각 먹스채널의 상기 둘 이상의 먹스 트랜지스터는 상기 복수의 화소영역 중 수평방향으로 나란하게 배열되는 화소영역들로 이루어진 각 수평라인에 대응한 각 수평기간 중 서로 다른 먹스턴온기간에 턴온되고, 서로 다른 크기로 이루어지는 표시장치.
  2. 제 1 항에 있어서,
    상기 둘 이상의 먹스 트랜지스터는 상기 각 수평기간 중 제 1 먹스턴온기간에 대응한 제 1 먹스 트랜지스터, 및 상기 각 수평기간 중 상기 제 1 먹스턴온기간보다 나중에 배치되는 제 2 먹스턴온기간에 대응한 제 2 먹스 트랜지스터를 포함하고,
    상기 제 1 먹스 트랜지스터의 크기는 상기 제 2 먹스 트랜지스터의 크기보다 작은 표시장치.
  3. 제 2 항에 있어서,
    상기 제 1 먹스 트랜지스터의 채널폭은 상기 제 2 먹스 트랜지스터의 채널폭보다 작은 표시장치.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 먹스 트랜지스터 각각은
    기판 상에 배치되는 게이트전극;
    상기 게이트전극을 덮는 게이트절연막 상에 배치되고 채널영역을 포함하는 액티브층;
    상기 액티브층 중 상기 채널영역의 일측에 인접하게 배치된 소스영역 상에 배치되는 소스전극; 및
    상기 액티브층 중 상기 채널영역의 다른 일측에 인접하게 배치된 드레인영역 상에 배치되는 드레인전극을 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 먹스 트랜지스터 각각의 상기 액티브층은 산화물반도체물질로 이루어지는 표시장치.
  6. 제 2 항에 있어서,
    상기 둘 이상의 먹스 트랜지스터는 상기 각 수평기간 중 상기 제 2 먹스턴온기간보다 나중에 배치되는 제 3 먹스턴온기간에 대응한 제 3 먹스 트랜지스터를 더 포함하며,
    상기 제 2 먹스 트랜지스터의 크기는 상기 제 3 먹스 트랜지스터의 크기보다 작은 표시장치.
  7. 제 6 항에 있어서,
    상기 제 2 먹스 트랜지스터의 채널폭은 상기 제 3 먹스 트랜지스터의 채널폭보다 작은 표시장치.
  8. 제 1 항에 있어서,
    상기 각 화소영역은 서로 다른 둘 이상의 색상 중 어느 하나의 색상에 대응한 광을 방출하고,
    상기 각 수직라인의 화소영역들은 상호 동일한 색상의 광을 방출하는 표시장치.
  9. 제 1 항에 있어서,
    상기 각 먹스채널의 상기 둘 이상의 먹스 트랜지스터에 대응한 상기 둘 이상의 데이터라인은 상호 동일한 극성의 데이터신호를 상기 각 수직라인의 화소영역들에 공급하는 표시장치.
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