JP2006091707A

JP2006091707A - 画像表示装置

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Publication number: JP2006091707A
Application number: JP2004279907A
Authority: JP
Inventors: Kazuo Nakamura; 和夫中村; Junichi Yamashita; 淳一山下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-09-27
Filing date: 2004-09-27
Publication date: 2006-04-06

Abstract

【課題】アクティブマトリクス型の表示装置において、ドライバＩＣの部品点数削減と接続点数削減を実現する。
【解決手段】画素１Ｃは、発光素子とこれを駆動する画素回路とからなる。画素回路は複数の薄膜トランジスタからなり、複数の制御線１Ｄ及び１Ｅから供給された異なるパタンの制御パルスに応答して動作し映像信号に応じた輝度で発光素子を発光させる。制御線駆動回路部は、一次駆動回路１Ｇと二次駆動回路１Ｘとからなる。一次駆動回路１Ｇは、順次行ごとに同一パタンの制御パルスを生成し、そのまま又は二次駆動回路１Ｘを通して行ごとに複数の制御線１Ｄ，１Ｅのうち１本に供給する。二次駆動回路１Ｘは、一次駆動回路１Ｇから出力された制御パルスに基づいて異なるパタンの制御パルスを合成し、行ごとに複数の制御線１Ｄ，１Ｅのうち別の制御線に供給する。
【選択図】図１

Description

本発明は、マトリクス状に配列された発光素子を有し、画素単位で表示制御が行われるアクティブマトリクス型の画像表示装置に関する。例えば、発光素子として有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）素子を用いたアクティブマトリクス型の画像表示装置に関する。

近年、自発光型の高輝度ディスプレイとして、有機ＥＬを用いた薄型の画像表示装置が注目を集めている。自発光であるために液晶表示装置のようなバックライトが不要で視野角が広く、表示パネル全体を１〜２ｍｍ程度まで薄型化できる。特に、薄膜トランジスタ（ＴＦＴ）を能動素子として用いるアクティブマトリクス型の有機ＥＬ表示装置は、ほとんど従来のアクティブマトリクス型の液晶表示装置と同じプロセスで作成することができる。従って、アクティブマトリクス型の有機ＥＬ表示装置は比較的低コストで製造可能なため、開発が盛んに行われている。

なかでも非晶質ケイ素を用いたアモルファスシリコンＴＦＴは、多結晶ケイ素を用いたポリシリコンＴＦＴよりも、製造プロセス温度が低く且つ工程数も少ないので、低コストで作成でき、大型化も容易である。このため、アモルファスシリコンＴＦＴを能動素子としたアクティブマトリクス型有機ＥＬ表示装置は、対角寸法が３０インチ以上のテレビジョン用ディスプレイとして、非常に有望視されている。

しかしながら、アモルファスシリコンＴＦＴを用いた場合には、画素回路自体はアモルファスシリコンＴＦＴで構成できるものの、画素回路を駆動する周辺の駆動回路はアモルファスシリコンＴＦＴで形成することが難しい。一般に、アモルファスシリコンＴＦＴの電界移動度は、０．５〜１．０ｃｍ^２／Ｖ・ｓと、ポリシリコンＴＦＴの１００ｃｍ^２／Ｖ・ｓに近くして、約二桁程小さい。その分アモルファスシリコンＴＦＴは能力的に劣るので、パネル内部に複雑な回路を構成することは困難である。仮にシフトレジスタを用いた走査線駆動回路を無理にパネル内部に内蔵させた場合、必要な駆動能力を確保するためその実装面積は実用的な大きさを遥かに超えてしまう。またアモルファスシリコンＴＦＴは、多数キャリアとして電子を用いたＮ型ＴＦＴが実用されているが、Ｐ型のアモルファスシリコンＴＦＴはＮ型のアモルファスシリコンＴＦＴよりさらに電界移動度が小さいため実用的ではない。従って、ＣＭＯＳ構成が取れないため、駆動回路の設計に大きな制約が生じる。よって、アモルファスシリコンＴＦＴを能動素子として用いたアクティブマトリクス型の表示装置では、パネル内の画素回路のみをアモルファスシリコンＴＦＴで構成し、画素回路を駆動する周辺の駆動回路は別途ＩＣ部品として外付けするのが普通である。

図６は、従来のアクティブマトリクス型表示装置の画素回路を示した模式的な回路図である。図示するように、画素１Ｃは、行状に配された制御線と列状に配された信号線とが交差する部分に形成されている。制御線は１画素あたり２本配されており、一方の制御線１Ｄには制御線駆動回路（図示せず）から制御パルスＳＣＡＮが供給される。他方の制御線１Ｅには、同じく外部の制御線駆動回路から制御パルスＢＳが供給される。一方、信号線１Ｆは１画素につき１本配されており、外部の信号線駆動回路から映像信号ＳＩＧが供給される。

画素１Ｃは発光素子として例えば有機ＥＬ素子ＥＬを備えており、これを駆動する画素回路が、３個のＮ型アモルファスシリコントランジスタＰＴ１，ＰＴ２，ＰＴ３と保持容量Ｃｓとで構成されている。

トランジスタＰＴ１はサンプリング用であり、そのゲートが制御線１Ｄに接続し、ドレインが信号線１Ｆに接続し、ソースが保持容量Ｃｓの一端に接続している。トランジスタＰＴ２は昇圧制御用であり、そのゲートが他方の制御線１Ｅに接続し、そのドレインが保持容量Ｃｓの他端に接続し、そのソースが接地電位ＶＳＳに接続している。なお発光素子ＥＬはこの昇圧制御用トランジスタＰＴ２と並列に接続している。トランジスタＰＴ３は発光素子ＥＬの駆動用であり、そのゲートが保持容量Ｃｓの一端に接続し、そのドレインが電源電位ＶＤＤに接続し、そのソースが発光素子ＥＬのアノード側に接続している。

図７は、図６に示した画素回路の動作説明に供するタイミングチャートであり、制御パルスＢＳ，ＳＣＡＮと、駆動用トランジスタＰＴ３から発光素子ＥＬに供給される駆動電流Ｉｅｌの波形を表している。まず制御パルスＢＳをハイレベルにすることでトランジスタＰＴ２を導通させ、発光素子ＥＬのアノード電子を接地電位ＶＳＳ（通常は０Ｖ）に固定する。その後制御パルスＳＣＡＮをハイレベルにしてサンプリング用トランジスタＰＴ１を導通させ、信号線１Ｆから映像信号ＳＩＧを保持容量Ｃｓに取り込む。そして、制御パルスＢＳをハイレベルからローレベルに立ち下げる。これにより保持容量Ｃｓの他端及び発光素子ＥＬのアノードは接地電位ＶＳＳから切り離されるため、発光素子ＥＬのアノード電位が上昇を始める。このとき、保持容量Ｃｓの端子間電圧は映像信号ＳＩＧを取り込んだときの電位差を保つので、ドライブトランジスタＰＴ３のゲート電圧もいわゆるブートストラップ動作で上昇し、ある電位に安定する。これにより、ドライブトランジスタＰＴ３は映像信号ＳＩＧに応じた駆動電流Ｉｅｌを発光素子ＥＬに供給する。これが発光時の動作である。なお図示の例では、制御パルスＢＳのパルス幅に３水平期間が割り当てられ、制御パルスＳＣＡＮのパルス幅に１水平期間が割り当てられている。制御パルスＢＳがハイレベルにある期間がブートストラップ期間であり、発光素子は非発光状態ある。また制御パルスＳＣＡＮがハイレベルにある期間が映像信号取り込み期間（サンプリング期間）である。制御パルスＢＳがハイレベルからローレベルに立ち下がった後、発光期間が開始する。

液晶ディスプレイとは異なり、有機ＥＬディスプレイは上述のように１画素当たり２本以上複数本の制御線を設けたパネルが開発されており例えば以下の特許文献１〜３に記載がある。
特開２００３−１９５８０９特開２００３−１８６４３９特開２００３−１５０１１８

図６及び図７に示した画素回路では制御線が１画素当たり２本配されているため、全体的な装置構成は、図８のようになる。図示するように、従来のアクティブマトリクス型の画像表示装置は、パネル１Ａとこれに外付けされる周辺回路部とで構成されている。パネル１Ａの画素アレイ部１Ｂにマトリクス状の画素１Ｃが配置されている。各画素１Ｃには、２本の制御線１Ｄ，１Ｅと１本の信号線１Ｆが接続している。行状に配された制御線１Ｄを駆動するために左側の制御線駆動回路部１Ｇがパネル１Ａに取り付けられている。この制御線駆動回路部１Ｇは複数のドライバＩＣからなり、それぞれがフレキシブル基板の上に搭載された形でパネル１Ａに取り付けられる。また各ドライバＩＣを統合的に制御するため、水平走査制御回路１Ｈが設けてある。もう一方の制御線１Ｅを駆動するため、パネル１Ａの右側に制御線駆動回路部１Ｊが外付けされている。制御線駆動回路部１Ｊも複数のドライバＩＣで構成されており、それぞれフレキシブル基板の上に搭載されている。各ドライバＩＣを統合的に制御するため水平走査制御回路１Ｋが配されている。また各信号線１Ｆを駆動するため、パネル１Ａの下側に信号線駆動回路部１Ｌが接続している。ここの信号線駆動回路部１Ｌも複数のドライバＩＣで構成されており、フレキシブル基板を介してパネル１Ａに取り付けられている。制御線駆動回路部１Ｌを制御するため、映像制御回路１Ｍが入られている。

図８に示した従来の装置構成では、各画素１Ｃに割り当てられた２本の制御線１Ｄ，１Ｅを駆動するため、それぞれ別々に制御線駆動回路部１Ｇと制御線駆動回路部１Ｊが必要であり、ドライバＩＣの個数が増える。さらに、制御線駆動回路部１Ｇ，１Ｊをそれぞれ制御するため、水平走査制御回路１Ｈ，１Ｋをパネル１Ａの左右に分けて接続する必要もあり、部品点数及び接続点数が非常に多くなる。よって、従来の装置構成は、部品点数増加によるコスト上昇及び接続点数増加による信頼性低下を引き起こす可能性があるという課題がある。なお従来例として示した図６の画素回路構成は制御線が２本であったが、さらに駆動トランジスタの閾値ばらつきや有機ＥＬ発光素子特性の補償を行うため、画素回路が複雑になる場合がある。これに応じ、１画素に割り当てられる制御線の本数も必然的に増加する傾向にある。よって、パネル１Ａと制御線駆動回路部を構成するドライバＩＣとを相互に接続する際、狭ピッチ実装を行う必要があり更に接続点数は増加する。

上述した従来の技術の課題に鑑み、本発明はアモルファスシリコントランジスタ等を能動素子として用いるアクティブマトリクス型の表示装置において、パネル内に簡単な構成の制御信号駆動回路を設けることで、ドライバＩＣの部品点数削減と接続点数削減を実現することを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明は、画素アレイ部と制御線駆動回路部と信号線駆動回路部とを含み、前記画素アレイ部は、行状に配された制御線と、列状に配された信号線と、該制御線と該信号線とが交差する部分に配された行列状の画素とを含み、前記信号線駆動回路部は該信号線に映像信号を供給し、前記制御線駆動回路部は、該制御線に制御パルスを供給して行ごとに該画素を駆動し、該信号線に供給された映像信号に応じて映像を表示する画像表示装置において、前記制御線は画素の一行あたり複数本配されており、各画素は、発光素子とこれを駆動する画素回路とからなり、該画素回路は複数の薄膜トランジスタからなり、該複数の制御線から供給された異なるパタンの制御パルスに応答して動作し該映像信号に応じた輝度で該発光素子を発光させ、前記制御線駆動回路部は、一次駆動回路と二次駆動回路とからなり、前記一次駆動回路は、順次行ごとに同一パタンの制御パルスを生成し、そのまま又は二次駆動回路を通して行ごとに複数の制御線のうち１本に供給し、前記二次駆動回路は、該一次駆動回路から出力された該制御パルスに基づいて異なるパタンの制御パルスを合成し、行ごとに複数の制御線のうち別の制御線に供給することを特徴とする。

好ましくは、前記画素アレイ部は一枚の基板からなるパネル内に集積形成されており、前記制御線駆動回路部は、該一次駆動回路が該パネルに対して外付けされる一方、該二次駆動回路が該パネルに内蔵されている。また、前記画素回路を構成する薄膜ドランジスタはＮ型のアモルファスシリコントランジスタであり、前記二次駆動回路もＮ型のアモルファスシリコントランジスタでパネル内に集積形成されている。又、前記二次駆動回路は、該一次駆動回路から異なるタイミングで出力された同一パタンの少なくとも二個の制御パルスに基づいて異なるパタンの一個の制御パルスを合成する。例えば前記二次駆動回路はフリップフロップからなり、該二個の制御パルスのうち先発の制御パルスに応じて立ち上り、後発の制御パルスに応じて立ち下がる該異なるパタンの制御パルスを合成する。

本発明によれば、制御線駆動回路部の一部をパネルに内蔵化し、残りを外付けとしている。そして内蔵化した制御線駆動回路は外付けの制御線駆動回路で制御するようにしている。具体的には、アモルファスシリコントランジスタを能動素子として用いたパネル内に、例えば簡単なフリップフロップ構成の制御線駆動回路を形成することで、パネルに外付けされるドライバＩＣの数を増やすことなく、複数の制御線を有する画素を駆動できるので、低コスト且つ高信頼性のアクティブマトリクス型有機ＥＬ表示装置を提供できる。

以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明にかかる画像表示装置、例えば各画素の表示素子として自発光素子である有機ＥＬ素子を用いた、アクティブマトリクス型有機ＥＬ表示装置を示す概略構成図である。図示するように、本画像表示装置は、画素アレイ部１Ｂと制御線駆動回路部と信号線駆動回路部１Ｌとを含んでいる画素アレイ部１Ｂは、行状に配された制御線１Ｄ，１Ｅと、列状に配された信号線１Ｆと、制御線１Ｄ，１Ｅと信号線１Ｆとが交差する部分に配された行列状の画素１Ｃとを含む。信号線駆動回路部１Ｌは信号線１Ｆに映像信号を供給する。本実施形態では、信号線駆動回路部１Ｌが外付けのドライバＩＣからなり、信号線１Ｆの本数に応じた個数のドライバＩＣが用いられている。各ドライバＩＣはフレキシブル基板に搭載された形で、供給されている。なお、各ドライバＩＣを制御するため、映像制御回路１Ｍが信号線駆動回路部１Ｌに接続している。制御線駆動回路部は、制御線１Ｄ，１Ｅに制御パルスを供給して行ごとに画素１Ｃを駆動し、各信号線１Ｆに供給された映像信号に応じて映像を表示する。

制御線１Ｄ，１Ｅは、画素１Ｃの１行あたり２本配されている。各画素１Ｃは発光素子とこれを駆動する画素回路とからなる。画素１Ｃの具体的な構成は、図６に示したとおりである。すなわち、画素回路は複数の薄膜トランジスタＰＴ１，ＰＴ２，ＰＴ３からなり、複数の制御線１Ｄ，１Ｅから供給された異なるパタンの制御パルスＳＣＡＮ，ＢＳに応答して動作し、映像信号ＳＩＧに応じた輝度で発光素子ＥＬを発光させる。

本発明の特徴事項として、再び図１を参照すると、制御線駆動回路部は、一次駆動回路１Ｇと二次駆動回路１Ｘとからなる。一次駆動回路１Ｇは、順次行ごとに同一パタンの制御パルスを生成し、そのまま又は二次駆動回路１Ｘを通して行ごとに複数の制御線のうち１本の制御線１Ｄに供給する。二次駆動回路１Ｘは、一次駆動回路１Ｇから出力された制御パルスに基づいて異なるパタンの制御パルスを合成し、行ごとに複数の制御線のうち別の制御線１Ｅに供給する。なお本実施形態では、一次駆動回路１ＧはドライバＩＣからなり、画素１Ｃの行数に見合った個数だけ、取り付けられている。また複数の一次駆動回路１Ｇを制御するため、水平走査制御回路１Ｈが設けられている。

本実施形態では、画素アレイ部１Ｂは一枚の基板からなるパネル１Ａ内に集積形成されている。これに対して制御線駆動回路部は、一次駆動回路１Ｇがパネル１Ａに対してフレキシブル基板により外付けされる一方、二次駆動回路１Ｘがパネル１Ａ内に内蔵されている。この場合、図６に示したように、画素回路を構成する複数の薄膜トランジスタＰＴ１，ＰＴ２，ＰＴ３は共にＮ型のアモルファスシリコントランジスタであり、二次駆動回路１ＸもＮ型のアモルファスシリコントランジスタでパネル１Ａ内に集積形成することが好ましい。

二次駆動回路１Ｘは、一次駆動回路１Ｇから異なるタイミングで出力された同一パタンの少なくとも２個の制御パルスに基づいて異なるパタンの１個の制御パルスを合成する。例えば二次駆動回路１Ｘはフリップフロップからなり、２個の制御パルスのうち先発の制御パルスに応じて立ち上がり、後発の制御パルスに応じて立ち下がる異なるパタンの制御パルスを合成する。

図１に示した本発明にかかる画像表示装置と図８に示した従来の画像表示装置を比較すると、画素１行当たり複数の制御線を有するパネルであっても、本発明の場合外付けの制御線駆動回路とこれを走査する水平走査制御回路は各々一種類でよく、図８の従来例に比べ部品点数及び接続点数が削減されている。

図２は、図１に示したパネル内蔵の二次駆動回路１Ｘの構成要素となる回路素子を示す回路図である。図示するように、二次駆動回路１Ｘの基本構成は、フリップフロップ部ＦＦとインバータ（バッファ）部ＩＮＶとで構成されている。いずれも、Ｎ型のアモルファスシリコントランジスタで構成されている。具体的には、フリップフロップＦＦは２個のトランジスタＭＮ３，ＭＮ４で構成されている。２個のトランジスタＭＮ３とＭＮ４は電源電位ＶＤＤと接地電位ＶＳＳとの間に縦列接続されている。電源電位ＶＤＤは制御線のハイレベル電位に等しい電位に設定され、接地電位ＶＳＳは制御線のローレベル電位に等しい電位に設定されている。トランジスタＭＮ３のゲートが入力ノードＩＮ１となり、他方のトランジスタＭＮ４のゲートが入力ノードＩＮ２となっている。両トランジスタＭＮ３，ＭＮ４の接続点が中間ノードｎ１となっている。

一方バッファ部はブートストラップ形式のインバータ回路からなり、３つのトランジスタＭＮ５，ＭＮ６，ＭＮ７と１つの容量素子Ｃｂｓとからなる。トランジスタＭＮ６，ＭＮ７は電源電位ＶＤＤと接地電位ＶＳＳとの間に縦列接続され、両トランジスタＭＮ６，ＭＮ７の接続点が出力ノードＯＵＴとなっている。トランジスタＭＮ７のゲートにはフリップフロップ部ＦＦの中間ノードｎ１が接続している。

図３は、図２に示した回路の動作説明に供するタイミングチャートである。図３は、初期状態として中間ノードｎ１の電位がＶＳＳで、出力ＯＵＴの電位がＶＤＤである場合を示している。この初期状態からまず入力ＩＮ１をオン、入力ＩＮ２をオフにすると、フリップフロップ部ＦＦのトランジスタＭＮ３がオンになることで、トランジスタＭＮ３を介してインバータ部ＩＮＶのトランジスタＭＮ７のゲート電位をＶＤＤ電位とする。このとき、出力ＯＵＴは、インバータ動作点電位をトランジスタＭＮ７のゲート電位が超えた時点でＶＳＳになる。その後、ＩＮ１とＩＮ２をオフ状態にすると、フリップフロップ部ＦＦのトランジスタＭＮ３とＭＮ４はカットオフするため、中間ノードｎ１はハイインピーダンス状態となり、その電位が保持される。よって出力ＯＵＴもその論理状態を保持する。その後、ＩＮ１をオフ、ＩＮ２をオンにすると、フリップフロップ部ＦＦのトランジスタＭＮ３はカットオフし、トランジスタＭＮ４は導通状態になるので、ノードｎ１の電位はＶＳＳ側に放電され、出力ＯＵＴのレベルはＶＤＤとなる。この一連の動作を以下の表１に示す。

図４は、図２に示した回路要素を用いて構成したパネル内蔵の二次駆動回路を示す回路図である。この二次駆動回路は、図１に示した制御線１Ｄ及び１Ｅを駆動するものである。具体的には、図６に示すように、一方の制御線１Ｄに制御パルスＳＣＡＮを供給し、他方の制御線１Ｅに他方の制御パルスＢＳを供給するものである。これらの制御パルスＣＳＡＮ及びＢＳの波形は、図７に示したとおりである。

図４に示した二次駆動回路は、２段分のみを表しており、Ｎ行目の画素行及びＮ＋１行目の画素行に対応した部分である。図では表記を簡略化するため、一次駆動回路及び二次駆動回路の出力段番号を♯Ｎで表しており、Ｎ行目の画素と対応している。図４の回路図で、ドライバ出力とあるのは、外付けされた一次駆動回路の出力である。

図示するように、Ｎ行目の画素に対応する二次駆動回路の部分は、図３に示したＦＦとＩＮＶの直列接続からなる。ＦＦの一方の入力ＩＮ１にはドライバ出力♯Ｎが供給され、他方の入力ＩＮ２にはドライバ出力♯Ｎ＋３が供給されている。ＦＦ及びＩＮＶの直列接続は、ドライバ出力♯Ｎ及び♯Ｎ＋３を処理して、制御パルスＢＳ＃Ｎを出力する。なお、ドライバ出力＃Ｎ＋２はそのまま二次駆動回路をスルーし、制御パルスＳＣＡＮ＃Ｎとして同じＮ行目の画素に供給される。

次のＮ＋１行目の画素に対応して、二次駆動回路は同じくＦＦとＩＮＶの直列接続で構成されている。ＦＦの入力ＩＮ１には一次駆動回路側のドライバ出力＃Ｎ＋１が供給され、他方の入力ＩＮ２にはドライバ出力＃Ｎ＋４が供給される。ＦＦ及びＩＮＶの直列接続はこれらの入力を処理して、制御パルスＢＳ＃Ｎ＋１を出力する。なお、ドライバ出力＃Ｎ＋３はそのまま二次駆動回路をスルーして、他の制御パルスＳＣＡＮ＃Ｎ＋１とする。これらの制御パルスＢＳ＃Ｎ＋１及びＳＣＡＮ＃Ｎ＋１は、Ｎ＋１行目の画素に供給される。

図５は、図４に示した二次駆動回路の動作説明に供するタイミングチャートである。タイミングチャートの上半分が二次駆動回路に入力する波形を表し、下半分が二次駆動回路の出力波形を表している。図示するように、二次駆動回路は、一次駆動回路のドライバ出力＃Ｎに対応して、制御パルスＢＳ＃Ｎを立ち上げる。続いてドライバ出力＃Ｎ＋１はそのままスルーして制御パルスＳＣＡＮ＃Ｎとする。同時にドライバ出力＃Ｎ＋１に応答して制御パルスＢＳ＃Ｎ＋１を立ち上げる。続いてドライバ出力＃Ｎ＋２が入力されると、制御パルスＢＳ＃Ｎを立ち下げる。同時にドライバ出力＃Ｎ＋２をそのままスルーして制御パルスＳＣＡＮ＃Ｎ＋１とする。更に次のドライバ出力＃Ｎ＋３が入力すると、制御パルスＢＳ＃Ｎ＋１を立ち下げる。

二次駆動回路の入力となる一次駆動回路のドライバ出力は、１行ごと順次＃Ｎ，＃Ｎ＋１，＃Ｎ＋２，＃Ｎ＋３，＃Ｎ＋４のように出力される。一次駆動回路はシフトレジスタからなり、１水平期間ごとにドライバ出力を隣接段に転送する構成となっており、液晶表示装置で一般的に用いられる走査線駆動回路と同じである。このような入力が二次駆動回路に入力されると、図２及び図４で示した回路構成により、Ｎ行目の画素を駆動する制御パルスＢＳ＃Ｎは、ドライバ出力＃Ｎの立ち上がりエッジでハイレベル（ＶＤＤ電位）となり、ドライバ出力＃Ｎ＋３の立ち上がりエッジでローレベル（ＶＳＳ電位）を取り、図７で示した制御パルスＢＳの波形と一致する。また、Ｎ行目の画素を駆動する映像信号取り込み用の制御パルスＳＣＡＮ＃Ｎは、ドライバ出力＃Ｎ＋１をそのままスルーすることで得ている。

このように本発明によれば、特にアモルファスシリコントランジスタを能動素子として用いた表示パネル内に、簡単なフリップフロップで構成された二次駆動回路を形成することで、パネル外に接続される一次駆動回路（ドライバＩＣ）の数を増やすことなく、複数の制御線を有する画素を駆動できるので、低コストで且つ高信頼性のアクティブマトリクス型有機ＥＬ表示装置を提供できる。また、実施形態は１画素当たり２本の制御線が配された表示装置を対象としているが、本発明はこれに限られるものではなく３本以上の制御線が１画素に割り当てられた構成にも適用できる。例えば制御線が３本の場合、パネル内蔵の二次駆動回路を２個作ればよい。この場合各二次駆動回路は、それぞれフリップフロップの多段接続で構成することができる。各フリップフロップに入力するドライバ出力を適宜選択することで、多種多様の制御パルスを形成できる。

本発明にかかる画像表示装置の全体構成を示すブロック図である。図１に示した二次駆動回路の構成要素を示す回路図である。図２に示した回路の動作説明に供するタイミングチャートである。図１に示した二次駆動回路の構成例を示す回路図である。図４に示した二次駆動回路の動作説明に供するタイミングチャートである。画像表示装置に含まれる画素の構成を示す回路図である。図６に示した画素の動作説明に供するタイミングチャートである。従来の画像表示装置の一例を示すブロック図である。

符号の説明

１Ａ・・・パネル、１Ｂ・・・画素アレイ部、１Ｃ・・・画素、１Ｄ・・・制御線、１Ｅ・・・制御線、１Ｆ・・・信号線、１Ｇ・・・一次駆動回路、１Ｌ・・・信号線駆動回路、１Ｘ・・・二次駆動回路

Claims

画素アレイ部と制御線駆動回路部と信号線駆動回路部とを含み、
前記画素アレイ部は、行状に配された制御線と、列状に配された信号線と、該制御線と該信号線とが交差する部分に配された行列状の画素とを含み、
前記信号線駆動回路部は該信号線に映像信号を供給し、
前記制御線駆動回路部は、該制御線に制御パルスを供給して行ごとに該画素を駆動し、該信号線に供給された映像信号に応じて映像を表示する画像表示装置において、
前記制御線は画素の一行あたり複数本配されており、
各画素は、発光素子とこれを駆動する画素回路とからなり、
該画素回路は複数の薄膜トランジスタからなり、該複数の制御線から供給された異なるパタンの制御パルスに応答して動作し該映像信号に応じた輝度で該発光素子を発光させ、
前記制御線駆動回路部は、一次駆動回路と二次駆動回路とからなり、
前記一次駆動回路は、順次行ごとに同一パタンの制御パルスを生成し、そのまま又は二次駆動回路を通して行ごとに複数の制御線のうち１本に供給し、
前記二次駆動回路は、該一次駆動回路から出力された該制御パルスに基づいて異なるパタンの制御パルスを合成し、行ごとに複数の制御線のうち別の制御線に供給することを特徴とする画像表示装置。
前記画素アレイ部は一枚の基板からなるパネル内に集積形成されており、前記制御線駆動回路部は、該一次駆動回路が該パネルに対して外付けされる一方、該二次駆動回路が該パネルに内蔵されていることを特徴とする請求項１記載の画像表示装置。
前記画素回路を構成する薄膜ドランジスタはＮ型のアモルファスシリコントランジスタであり、前記二次駆動回路もＮ型のアモルファスシリコントランジスタでパネル内に集積形成されていることを特徴とする請求項２記載の画像表示装置。
前記二次駆動回路は、該一次駆動回路から異なるタイミングで出力された同一パタンの少なくとも二個の制御パルスに基づいて異なるパタンの一個の制御パルスを合成することを特徴とする請求項１記載の画像表示装置。
前記二次駆動回路はフリップフロップからなり、該二個の制御パルスのうち先発の制御パルスに応じて立ち上り、後発の制御パルスに応じて立ち下がる該異なるパタンの制御パルスを合成することを特徴とする請求項４記載の画像表示装置。