JPS63237611A

JPS63237611A - クロツクドライバ−

Info

Publication number: JPS63237611A
Application number: JP62072176A
Authority: JP
Inventors: Makoto Monoi; 誠物井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1988-10-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、クロックドライバーに関するもので、特に、
ＣＣＤの転送電極等の大容量を高速で駆動するクロック
ドライバーとして用いて好適なりロックドライバーに関
する。

（従来の技術）ＣＣＤの転送電極やその他のＭＯＳゲートを駆動するク
ロックドライバーは、低コスト化や部品数節減等のため
に、ＣＯＤと同一チップ内に設けられる場合が多くなっ
ている。

ＮＭＯ５によって構成された一般的なりロックドライバ
ーの基本的な原理を第７図を用いて簡単に説明する。同
図において、１．２は互いに直列に接続されたエンハン
スメント形のＮチャシルＦＥＴで、それらのＦＥＴ１．
２はゲート端子１ａ。

２ａを有する。さらに、ＦＥＴＩの外側の一端はローレ
ベル電源Ｖ　ｔに接続され、ＦＥＴ２の外側の一端はハ
イレベル電源ＶＩＩに接続されている。

ＦＥＴＩ、２の接続中点Ｃに設けられたクロックドライ
バーの出力端子３には、負荷容量４が接続されている。

第８図は、第７図に示された各端子における電圧の波形
を示す波形図である。電圧Ｖ１．Ｖ２はＦＥＴ１．．２
のゲート端子１ａ、２ａに印加されるクロックパルスを
示す。ＦＥＴ１−．２はノーマリ−オフであることから
、これらのクロックパルスの印加により、電圧Ｖ１の立
上りでＦＥＴＩが導通する。このＦＥＴ１を通じて容量
４にロー１ノベル電ｒｉ、Ｖ　＋、が給電する。これに
より、出力端子３の電圧Ｖ３はローレベルとなる。また
、電圧Ｖ２の立上りで、今度はＦＥＴ２が導通ずる。二
〇ＦＥＴ２を通じてハイレベル電源Ｖｕが容ご４に給電
し、電圧Ｖ３はハイレベルとなる。

ここで、一般に、ＦＥＴ１．．２のゲートｌａ。

２ａに加える電圧Ｖ１．ｖ２のパルスにおいては、互い
のハイレベルの期間がオーバーラツプしないようにして
いる。これは、ＦＥＴ】、２が同時に導通すると、ハイ
レベル電源Ｖ１１とローレベル電源■　とが短絡して、
それらの電源■１１”Ｌ間りにＦＥＴＩ、２を通じて過剰電流が流れるからである。

（発明が解決しようとする問題点）また、ＦＥＴ１．２のゲート端子１ａ、ｌｂに加える電
圧Ｖ１．Ｖ２を、第９図に示すように、互いに反転した
パルスとすることもできる。このようなパルスを作る回
路は、第８図の電圧■１゜■２に示したパルスを作る回
路よりも簡単になるという利点がある。

しかしながら、第９図の電圧Ｖ　ｉ　、Ｖ　２に示した
パルスにおいて、何らかの原因でそれらの（１７相が互
いにずれると、電圧Ｖ　１．　　Ｖ　２におけるハイ１
ノベルがオーバーラツプする期間が生じる。

これにより、ＦＥＴＩ、２が同時に導通して、一対の７
Ｉ３．源■。、　Ｖ＋、間に過剰な電流が流れるという
欠点がある。容量４が大きく、それを高速で駆動する場
合には、ＦＥＴ１．．２のチャンネルコンダクタンスを
大きくする必要がある。そのため、特に、このような場
合においては、ＦＥＴＩ、２が同時に導通すると、非常
に大きな電流が流れることになる。

そこで、本発明は、上記問題点に鑑みてなされたもので
、その目的は、クロックドライバーに接続される電源が
導通するのを防いで、クロックドライバー自体に過剰電
流が流れないようにしたクロックドライバーを提供する
ことにある。

〔発明の構成〕

（問題点を解決するための手段）本発明のクロックドライバーは、電源に一対のＦＥＴを
直列に接続し、それらのＦＥＴのゲート電極にそれぞれ
クロリフパルス信号を加えて動作させ、前記一対のＦＥ
Ｔの接続中点から出力を得るようにしたクロックドライ
バーにおいて、前記一対のＦＥＴに直列に接続された短
絡阻止用のＦＥＴと、その短絡阻止用のＦＥＴのゲート
電極と５前記一対のＦＥＴのうち前記接続中点を挾んで
前記短絡阻止用のＦＥＴと反対側に位置するＦＥＴのゲ
ート電極と、の間に接続された制御回路とを備え、その
制御回路を、前記短絡阻止用のＦ　Ｅ　Ｔのオン・オフ
状態を、前記反対側に位置するＦＥＴのオン・オフ状態
と異なる状態とする信号を出力すものとして構成したこ
とを特徴とするものである。

（作　用）ある時刻において、一対のＦＥＴのゲート電極にそれぞ
れクロックパルスが加えられることにより、それらの一
対のＦＥＴが同時にオン状態となうたとする。その−ｈ
°のＦＥＴに加えられたクロックパルスは制御回路を介
して短絡阻止用のＦＥＴのゲート電極にも加えられる。

その制御回路から出力される信号は、前記一対のＦＥＴ
のうちの一方のものがオン状態にあることから、短絡阻
止用のＦＥＴをオフ状態とする信号である。よって、短
絡阻止用のＦ　Ｅ　Ｔはオフ状態となる。これにより、
前記一対のＦＥＴが導通状態にあるとしても、電源の短
絡は阻止される。

（実施例）第１図において、１１〜１４はＮチャンネルのエンハン
スメント形のＦＥＴであり、それらのＦＥＴＩ　１＝１
４は直列に接続されている。即ち、ローレベル電源ＶＬ
に接続すべきＦＥＴ１２と、ハイレベル１ｊＳ７ｆｉ、
ｖＨニ接続すべきＦＥＴ１３とを直列に接続したものを
基本とし、そのＦＥＴ１２とローレベル電源Ｖｔ、との
間に短絡阻止用のＦＥＴＩＩを接続し、ＦＥＴ１３とハ
イレベル電源ＶＩＩとの間に短絡阻止用のＦＥＴ１４を
接続したものである。ＦＥＴ１１のゲート端子１１ａは
、制御回路としての時間遅れの小さい電圧反転回路］５
を介して、ＦＥＴ１Ｂのゲート端子１３ａに接続されて
いる。ＦＥＴ１４のゲート端子１４ａは、上記と同様の
制御回路としての電圧反転回路１６を介して、ＦＥＴ１
２のゲート端子１２ａに接続されている。ＦＥＴ１２，
１Ｂの接続中点Ｃに出力端子１７が設けられ、その出力
端子１７には、一端が接地された容量１８が接続されて
いる。

上記構成のクロックドライバーにおいては、ＦＥＴｌ１
．１３に互いに反転状態にある信号が加えられる。その
ため、ＦＥＴｌ１．１３が同時に導通（オン）した状態
となることはなく、一方は導通し、他方は遮断（オフ）
した状態にある。

このことは、ＦＥＴ１２，１４についも全く同様である
。従って、一対の電源ｖＩＩ、ｖＬがＦＥＴ１１〜１４
を介して短絡することはない。次に、これを第１図及び
第２図を参照して詳細に説明する。

第２図の電圧Ｖ１□、Ｖ１３は、第１図の端子１２ａ、
１３ａに加えられる電圧を示す。電圧”１２”　１３は
互いに逆相となっており、且つ時間Ｔｏだけ位相がずれ
ている。このような位相のずれは、例えば、電圧ｖ１□
の信号を反転回路により反転して電圧■１３の信号を作
るに際し、その反転回路に、電圧ｖ１３の信号の振幅を
大きくするためにブートストラップ回路等を使った場合
等に生ずる。また、電圧ｖｎ”ｔａは、電圧反転回路１
５０作用により互いに反転した状態にある。電圧Ｖｘ２
”１４も電圧反転回路１６の作用により互いに反転した
状態にある。

第２図において、時刻ｔ　ｏ　−ｔ　を間について着目
すれば、ＦＥＴ１１〜１４はそれぞれオフ、オン、オン
、オフの状態にある。このため、容量１５は一対の電源
Ｖｕ　、　Ｖｔ、から切り離された状態にあり、それま
での状態であるハイレベル状態を維持する。

次に、時刻ｔ　Ｉ””　ｔ　２間について着目すれば、
ＦＥＴＩＩ〜１４はそれぞれオン、オン、オフ、オフの
状態にある。このため、容Ｗ１８はＦＥＴ１１．１２を
介してローレベル電ＲＶＬによって給電され、出力端子
１７はローレベル状態に切り換わる。

次に、時刻ｔ２〜ｔ３間について着目すれば、ＦＥＴＩ
Ｉ〜１４はそれぞれオン、オフ、オフ、オン状態にある
。これにより、容量１８は一対の電源ｖＩｔ、ｖＬから
切り離された状態となり、出力端子１７はそれまでのロ
ーレベル状態を保つ。

次に時刻ｔ３〜ｔ４間について着目すれば１、ＦＥＴＩ
　１〜１４はそれぞれオフ、オフ、オン、オンの状態に
ある。これにより、容量１８はＦＥＴ１．３．１４を介
してハイレベル電源ＶＩ＋によって給電され、出力端子
１４はハイレベル状態に切り換わる。

時刻ｔ４以後は、上記と同様の動作を繰り返す。

第３図は、本発明の第２実施例を示す。

この第２実施例は、第１図の第１実施例からＦＥＴ１４
及び電圧反転回路１６を省略したものである。第２実施
例のクロックドライバーも、第１実施例のクロックドラ
イバーとほぼ同様に動作する。この動作は、第４図のタ
イムチャートに示される。

これらの第１及び第２実施例のクロックドライバーによ
れば、電圧Ｖ１２”＋３のパルス間に位トロおくれがあ
っても、出力端子１７における電圧ｖ１７のデユーティ
−がアンバランスになるのを確実に防ぐことができる。

第５図は、本発明の第３実施例を示す。

この第３実施例は、第１図の第１実施例からＦＥＴＩ　
１および電圧反転回路１５を省略したものである。第３
実施例のクロックドライバーも、第１及び第２実施例の
クロックドライバーとほぼ同様に動作する。この動作は
、第６図のタイムチャートに示される。このタイムチャ
ートから明らかなように、出力端子１７での電圧Ｖ１７
は実線のようになり、破線のようになる第２図及び第４
図の場合とは異なる波形を示す。

上述の本発明の各実施例によれば、ＦＥ’Ｔ’１２゜１
３に加えるパルスが共にハイレベルとなる期間があって
も、一対の電源ＶＨ，ＶＬ間に過剰電流か流れるのを防
ぐことができる。そのため、前記２つのパルスの波形条
件が緩和される。このような過剰電流の防止は、大容量
を高速駆動するために、ＦＥＴのチャンネルコンダクタ
ンスを大きくしである場合等に特に有効である。

〔発明の効果〕

本発明によれば、電源に直列に接続される一対のＦＥＴ
に、さらに直列に短絡阻止用のＦＥＴを接続し、それら
のＦ　Ｅ　Ｔの全てが同時にオン状態とならないように
したので、電源がそれらのＦ　Ｅ　ｉ’を介して短絡す
るのを防いで、電源からＦ　Ｅ　’ｒを通じて過剰電流
が流れるのを阻止することができる。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路構成図、第２図はそ
の動作を説明するためのタイムチャー１・、第３図は本
発明の＠２実施例の回路構成図、第４図はその動作を説
明するためのタイムチャート、第５図は本発明の第３実
施例の回路構成図、第６図はその動作を説明するための
タイムチャー１・、第７図は従来例の回路構成図、第８
図及び第９図はそれぞれその動作を説明するためのタイ
ムチャート・である。１１・・・短絡阻止用のＦＥＴ、１２・・・ＦＥＴ。１３−ＦＥＴ、１４−’ＥＭ絡用のＦＥＴ、ｌｌａ。１２ａ、１３ａ、１４ａ・・・ゲート端子、１５゜１６
・・・電圧反転回路、１７・・・出力端子、１８・・・
容ユ、Ｃ・・・接続中点。出願人代理人　　佐　　藤　　−雄男　１　図妃２図も５　図嘉６図

Claims

【特許請求の範囲】電源に一対のＦＥＴを直列に接続し、それらのＦＥＴの
ゲート電極にそれぞれクロックパルス信号を加えて動作
させ、前記一対のＦＥＴの接続中点から出力を得るよう
にしたクロックドライバーにおいて、前記一対のＦＥＴに直列に接続された短絡阻止用のＦＥ
Ｔと、その短絡阻止用のＦＥＴのゲート電極と、前記一対のＦ
ＥＴのうち前記接続中点を挟んで前記短絡阻止用のＦＥ
Ｔと反対側に位置するＦＥＴのゲート電極と、の間に接
続された制御回路とを備え、その制御回路を、前記短絡
阻止用のＦＥＴのオン・オフ状態を、前記反対側に位置
するＦＥＴのオン・オフ状態と異なる状態とする信号を
出力するものとして構成した、ことを特徴とするクロックドライバー。