JP4593889B2 - シフトレジスタ駆動方法並びにシフトレジスタ及びこれを備える液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シフトレジスタとこれを有する液晶表示装置に関するものであり、より詳細には、大画面、高解像度のa−Si TFT LCDに適用可能であるシフトレジスタとこれを有する液晶表示装置に関するものである。
【0002】
【従来の技術】
一般に、薄膜トランジスタ(TFT)を用いる液晶表示装置は、a−Si TFT LCDとpoly−Si TFT LCDに区分される。poly−SiTFT LCDは消費電力が小さく、価格が高くないが、a−Si TFT LCDに比べてTFT製造工程が複雑であるという短所がある。だから、poly−Si TFT LCDはIMT−2000フォンのディスプレイのように小型ディスプレイ装置に主に適用される。
a−Si TFT LCDは大面積が容易であり、収率が高くて主にノートブックPC、LCDモニター、HDTVなどの大画面ディスプレイ装置に適用される。
【0003】
図1は、poly−TFT LCDのTFT基板の構成を示す概略図であり、図2は従来のa−Si LCDのTFT基板の構成を示す概略図である。
図1に示すように、poly−Si TFT LCDはピクセルアレイが形成されたガラス基板10上にデータ駆動回路12及びゲート駆動回路14を形成し、端子部16と集積プリント回路基板20をフィルムケーブル18に接続する。このような構造は、製造原価を節減し、駆動回路の一体化により電力損失を最少化することができる。
【0004】
しかし、図2に示すように、a−Si TFT LCDは可撓性印刷回路基板上にCOF(CHIP ON FILM)方式にデータ駆動チップ34を形成し、可撓性印刷回路基板を通じてデータ印刷回路基板36とピクセルアレイのデータライン端子部を接続する。また、可撓性印刷回路基板上には、前述したCOF方式によりゲート駆動チップ40を形成し、可撓性印刷回路基板を通じてゲート印刷回路基板42とピクセルアレイのゲートライン端子部を接続する。
即ち、a−Si TFT LCDでは、a−Si 工程の長所である高い生産性にもかかわらず、poly−Si TFT LCDでの費用側面と薄い(Slim)構造の面で不利である。
【0005】
また、a−Si TFT LCDを高解像度、大画面用に具現する場合、特に、ピクセルのゲートラインに存在する容量性負荷(capacitive load)に充電された電荷を速い時間内に放電することができるゲート駆動回路を必要とする。しかし、従来のゲート駆動回路を利用する場合、ディスプレイ不良が発生されない高解像度大画面ディスプレイの具現が困難であった。
【0006】
【発明が解決しようとする課題】
本発明の目的は、大画面、高解像度のa−Si TFT LCDに適用可能であるシフトレジスタを提供することにある。
本発明の他の目的は、シフトレジスタを備える液晶表示装置を提供することにある。
本発明の別の目的は、大画面、高解像度のa−Si TFT LCDに適用可能であるシフトレジスタ駆動方法を提供することにある。
【0007】
【発明を解決するための手段】
上述した目的を達成するための本発明によるシフトレジスタは、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに第1クロック又は前記第1クロックと180°位相差を有する第2クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第1クロック又は第2クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第1電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部とを含む。
【0008】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージからなって各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第1クロック及び第1クロックと180°位相差を有する第2クロックに相応するキャリー信号を提供するキャリーバッファ部と、出力端子に前記第1及び第2クロックに相応するゲートライン駆動信号を提供するプルアップ部と、前記出力端子に第1電源電圧を提供するプルダウン部と、前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージへのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージのキャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオフさせ、前記次ステージへのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部を含む。
【0009】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージからなり、各ステージは複数のスキャンラインを順次に選択するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動するシフトレジスタ駆動方法において、前記各ステージは、次ステージに第1クロック又は前記第1クロックと180°位相差を有する第2クロックに相応するキャリー信号を提供するステップと、前ステージから提供されるキャリー信号に応答して前記第1クロック又は第2クロックに相応するスキャンライン駆動信号を出力するステップと、次ステージのスキャンライン駆動信号に応答して前記スキャンライン駆動信号を非アクティブ化させる。
【0010】
上述した目的を達成するための本発明によるシフトレジスタは、複数のステージが配置され、第一ステージに開示信号の入力を受けて各ステージは複数のスキャンラインを選択するためのスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記各ステージは、次ステージに前記第1クロック及び前記第1クロックと180°の位相差を有する第2クロックに相応するキャリー信号を提供する第1キャリーバッファ部と、出力端子に前記第1クロック又は第2クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第1電源電圧を提供するプルダウン部と、前ステージの第1キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前ステージの第1キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前ステージの第1キャリーバッファ部から提供され、前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第2キャリーバッファ部とを含む。
【0011】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は複数のステージが配置されて各ステージのゲートライン駆動信号により前記複数のゲートラインを順次に選択するシフトレジスタにより構成し、前記各ステージは、次ステージに第1クロック及び第1クロックと180°の位相差を有する第2クロックに相応するキャリー信号を提供する第1キャリーバッファ部と、出力端子に前記第1クロック又は第2クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、前記出力端子に第1電源電圧を提供するプルダウン部と、前ステージの第1キャリーバッファ部から提供されるキャリー信号に応答して前記プルアップ部をターンオンさせ、次ステージのゲートライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、前記前ステージの第1キャリーバッファ部から提供されるキャリー信号に応答して前記プルダウン部をターンオンさせ、前記次ステージのゲートライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、前記前ステージの第1キャリーバッファ部から提供された前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第2キャリーバッファ部とを含む。
【0012】
上述した目的を達成するための本発明によるシフトレジスタは、第1及び第2クロック信号を交代に入力を受けて複数のスキャンライン駆動信号を提供する縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、前記第1及び第2クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのスキャンライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第1プルアップ駆動スイッチング素子と、直後ステージのスキャンライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第2プルアップ駆動スイッチング素子と、前記出力端子に第1電源電圧を提供する第1プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号の前縁に応答して前記第1プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのスキャンライン駆動信号に応答してターンオンされ、前記第1プルダウンスイッチング素子と共に前記出力端子に前記第1電源電圧を提供する第2プルダウンスイッチング素子とを含む。
【0013】
上述した目的を達成するための本発明による液晶表示装置は、透明基板上に形成された表示セルアレイ回路、データ駆動回路、ゲート駆動回路を含み、前記表示セルアレイ回路は複数のデータラインと複数のゲートラインを含む液晶表示装置において、前記ゲート駆動回路は、第1及び第2クロック信号を交代に入力を受けて複数のゲートラインを駆動するための複数のゲートライン駆動信号を提供する縦続接続された複数のステージにより構成され、前記各ステージは、前記第1及び第2クロック信号のうちの対応されるクロック信号の入力を受けて出力端子にスキャンライン駆動を提供するプルアップスイッチング素子と、スキャン開始信号又は直前ステージのゲートライン駆動信号に応答してプルアップスイッチング素子をターンオンさせる第1プルアップ駆動スイッチング素子と、直後ステージのゲートライン駆動信号に応答して前記プルアップスイッチング素子をターンオフさせる第2プルアップ駆動スイッチング素子と、前記出力端子に第1電源電圧を提供する第1プルダウンスイッチング素子と、前記スキャン開始信号又は前記直前ステージのゲートライン駆動信号に応答して前記第1プルダウンスイッチング素子をターンオフさせるプルダウン駆動スイッチング素子と、前記直後ステージのゲートライン駆動信号に応答してターンオンされ、前記第1プルダウンスイッチング素子と共に前記出力端子に前記第1電源電圧を提供する第2プルダウンスイッチング素子とを含む。
【0014】
上述した目的を達成するための本発明によるシフトレジスタは、第1及び第2クロック信号を交代に入力を受けて複数の薄膜トランジスタに接続された複数のゲートラインを駆動するための複数のゲートライン駆動信号を縦続接続された複数のステージにより構成されるシフトレジスタにおいて、前記各ステージは、第2電源電圧は第1電極に入力され、開始信号又は直前ステージのスキャンライン駆動信号のうちの少なくとも一つが第2電極に入力され、第3電極が第1ノードに接続された第1プルアップ駆動スイッチング素子と、前記第1及び第2クロック信号のうちに対応されるクロック信号が第4電極に入力され、前記第1ノードに第5電極が接続され、出力端子に第6電極が接続されたプルアップスイッチング素子と、前記出力端子に第7電極が接続され、前記2ノードに第8電極が接続され、第1電源電圧が第9電極に入力される第1プルダウンスイッチング素子と、前記出力端子に第10電極が接続され、直後ステージのゲートライン駆動信号が第11電極に入力され、前記第1電源電圧が第12電極に入力される第2プルダウンスイッチング素子と、前記第1ノードと前記出力端子間に接続されたキャパシタと、前記第1ノードに第13電極が接続され、直後ステージのゲートライン駆動信号が第14電極に接続され、前記第1電源電圧が第15電極に入力される第2プルアップ駆動スイッチング素子と、前記第1ノードに第16電極が接続され、前記第2ノードに第17電極が接続され、前記第1電源電圧を第18電極に入力される第3プルアップ駆動スイッチング素子と、前記第2電源電圧に第19電極と第20電極が共通に接続され、第21電極が第2ノードに接続された第1プルダウン駆動スイッチング素子と、前記第2ノードに第22電極が接続され、前記第1ノードに第23電極が接続され、前記第1電源電圧が第24電極に入力される第2プルダウン駆動スイッチング素子とを含む。
【0015】
上述した目的を達成するための本発明によるシフトレジスタ駆動方法は、縦続接続された複数のステージで第1及び第2クロック信号を交代に入力を受けて複数のスキャンラインを駆動するための複数のスキャンライン駆動信号を順次に出力するシフトレジスタを駆動する方法において、前記各々のステージで第1ハイレベルを有する第1電源電圧に相応する第1ハイレベルを有する第1又は第2クロック信号の入力を受けて前記各ステージに提供するステップと、前記第1ハイレベルより所定サイズほどさらに大きい第2ハイレベルを有する第2電源電圧を発生して前記各ステージに提供するステップと、前記第1又は第2クロック信号のデュティ期間の間に現ステージに接続されたスキャンラインをプルアップさせるスキャンライン駆動信号を発生するステップと、直後ステージのスキャンライン駆動信号に応答して現ステージのスキャンライン駆動信号をローレベルにダウンさせて前記現ステージに接続されたスキャンラインに提供するプルダウン開始ステップと、前記プルダウン開始後、前記現ステージのスキャンライン駆動信号を前記ローレベルに所定時間の間に維持するプルダウン維持ステップとを含む。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明の望ましい一実施形態をより詳細に説明する。
図3は本発明によるa−Si TFT 液晶表示装置の分解斜視図を示す。
図3に示すように、液晶表示装置100は、液晶表示パネルアセンブリ110バックライトアセンブリ120、シャーシ130及びカバー140を含む。
【0017】
液晶表示パネルアセンブリ110は、液晶表示パネル112、可撓性印刷回路基板116、集積化された制御及びデータ駆動チップ118を含む。液晶表示パネル112は、TFT基板112aとカラーフィルタ基板112bを含む。TFT基板112aには、a−Si TFT 工程により表示セルアレイ回路、データ駆動回路、ゲート駆動回路及び外部接続端子が形成される。カラーフィルタ基板112bにはカラーフィルタ及び透明共通電極が形成される。TFT基板112aとカラーフィルタ基板112bは互いに対向され、これら間に液晶が注入された後に封入される。
【0018】
可撓性印刷回路基板116に設けられた制御及びデータ駆動チップ118とTFT基板112aの回路は、可撓性印刷回路基板116により電気的に接続される。可撓性印刷回路基板116はデータ信号、データタイミング信号、ゲートタイミング信号及びゲート駆動電圧をTFT基板112aのデータ駆動回路及びゲート駆動回路に提供する。
バックライトアセンブリ120は、ランプアセンブリ122、導光板124、光学シート126、反射板128及びモールドフレーム129を含むことからなる。
【0019】
図4は本発明によるa−Si TFT LCDのTFT基板の構成を示す図面である。
図4に示すように、本発明のTFT基板112a上には、表示セルアレイ回路150、データ駆動回路160、ゲート駆動回路170、データ駆動回路外部接続端子162、163、ゲート駆動回路外部接続端子部169がTFT工程時に共に形成される。
表示セルアレイ回路150はコラム方向に延びられたm個のデータライン(DL1〜DLm)とロー方向に延びられたn個のゲートライン(GL1〜GLn)を含む。
【0020】
本発明の実施形態は、2インチ液晶表示パネルでデータライン及びゲートラインの数は525(即ち、176*3)*192解像度を有する。
データラインとゲートラインの各交差点にはスイッチングトランジスタ(ST)が形成される。スイッチングトランジスタ(STi)のドレインはデータライン(DLi)に接続され、ゲートはゲートライン(GLi)に接続される。スイッチングトランジスタ(STi)のソースは透明画素電極(PE)に接続される。透明画素電極(PE)とカラーフィルタ基板112bに形成された透明共通電極(CE)の間に液晶(LC)が位置することになる。
これにより、透明画素電極(PE)と透明共通電極(CE)間に印加された電圧により液晶配列が制御されて通過される光量を制御して、各ピクセルのグレイ表示をすることになる。
【0021】
データ駆動回路160は、シフトレジスタ164と528個のスイッチングトランジスタ(SWT)を含む。528個のスイッチングトランジスタ(SWT)は66個ずつ8個のデータラインブロック(BL1〜BL8)を形成する。
各データラインブロック(BLi)は、66個のデータ入力端子により構成された外部入力端子163に66個の入力端子が共通に接続され、対応する66個のデータラインに66個の出力端子が接続される。また、シフトレジスタ164の8個の出力端子のうちの対応する一つの出力端子にブロック選択端子が接続される。
【0022】
528個のスイッチングトランジスタ(SWT)各々は、対応するデータラインにソースが接続され、66個のデータ入力端子のうちの対応する入力端子にドレインが接続され、ゲートにブロック選択端子に接続されたa−Si TFT MOSトランジスタにより構成される。
したがって、528個のデータラインは、66個ずつ8個のブロックに分割され、シフトレジスタ164の8個のブロック選択信号により順次に各ブロックが選択される。
シフトレジスタ164は、3端子の外部接続端子162を通じて第1クロック(CKH)、第2クロック(CKHB)、ブロック選択開始信号(STH)が提供される。シフトレジスタ164の出力端子は各々対応するラインブロックのブロック選択端子に接続される。
【0023】
図5は前述した図4のデータ駆動回路のシフトレジスタのブロック図である。
図5に示すように、本発明によるシフトレジスタ164は、9個のステージ(SRH1〜SRH9)が縦続接続される。即ち、各ステージの出力端子(OUT)が次ステージの入力端子(IN)に接続される。ステージの数はデータラインブロックに対応する8個のステージ(SRH1〜SRH8)と一つのダミーステージ(SRH9)により構成される。各ステージは入力端子(IN)、出力端子(OUT)、制御端子(CT)、クロック入力端子(CK)、第1電源電圧端子(VSS)、第2電源電圧端子(VDD)を有する。8個のステージ(SRH1〜SRH8)は各データラインブロック(BL1〜BL8)のブロック選択端子にブロック選択開始信号(DE1〜DE8)を各々提供する。ブロック選択開始信号は各ラインブロックのイネーブル信号である。
【0024】
奇数番目ステージ(SRH1、SRH3、SRH5、SRH7、SRH9)には第1クロック(CKH)が提供され、偶数番目ステージ(SRC2、SRC4、SRC6、SRC8)には第2クロック(CKHB)が提供される。第1クロック(CKH)と第2クロック(CKHB)は互いに反対される位相を有する。第1クロック(CKH)及び第2クロック(CKHB)のデュティ期間は1/66ms以下にする。
【0025】
各ステージの各制御端子(CT)には、次ステージの出力信号が制御信号に制御端子(CT)に入力される。即ち、制御端子(CT)に入力される制御信号は、自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号(ゲートライン駆動信号)が順次にアクティブ区間(即ち、ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応されるデータラインブロックが選択され、イネーブルされることになる。
ダミーステージ(SRH9)は前ステージ(SRH8)の制御端子(CT)に制御信号を提供するためのものである。
【0026】
図6は前述した図4のゲート駆動回路に利用されるシフトレジスタを説明するためのブロック図である。
図6に示すように、前述した図4のゲート駆動回路170は一つのシフトレジスタにより構成され、前述したシフトレジスタは複数のステージ(SRC1〜SRC192、ダミーステージ)が縦続接続される。即ち、各ステージの出力端子(OUT)が次ステージの入力端子(IN)に接続される。ステージはゲートラインに対応する192個のステージ(SRC1〜SRC192)と一つのダミーステージ(SRC193)により構成される。各ステージは入力端子(IN)、出力端子(OUT)、制御端子(CT)、クロック入力端子(CKH)、第1電源電圧端子(VSS)、第2電源電圧端子(VDD)を有する。
【0027】
第1ステージ(SRC1)の入力端子(IN)には、スキャン開始信号(STV)が入力される。スキャン開始信号(STV)は垂直同期信号(Vsync)に同期されたパルスである。
各ステージの出力信号(GOUT1〜GOUT192)は、対応される各ゲートラインに接続される。奇数番目ステージ(SRC1、SRC3、...)には第1クロック(CKV)が提供され、偶数番目ステージ(SRC2、SRC4、...)には第2クロック(CKVB)が提供される。ここで、第1クロック(CKV)と第2クロック(CKVB)は互いに反対される位相を有する。また、第1クロックと第2クロックのデュティ期間は16.6/192msの期間になる。
したがって、データ駆動回路のシフトレジスタ164のクロックのデュティ期間に比べて、ゲート駆動回路のシフトレジスタ164のクロックのデュティ期間は約8倍以上になる。
【0028】
各ステージ(SRC1、SRC2、SRC3、...)の制御端子(CT)には次ステージ(SRC2、SRC3、SRC4、...)の出力端子(GOUT2、GOUT3、GOUT4)が制御信号に制御端子(CT)に入力される。即ち、制御端子(CT)に入力される制御信号は自身の出力信号のデュティ期間遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間(ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【0029】
図7は、図6に示したシフトレジスタの各ステージの具体的な回路構成を示し、図8は図7による出力波形図を示す。
図7に示すように、シフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174を含む。
プルアップ部171は、パワークロック入力端子(CKV)にドレインが接続され、第1ノード(N1)にゲートが接続され、出力端子(GOUT[N])にソースが接続された第1NMOSトランジスタ(M1)により構成される。
【0030】
プルダウン部172は、出力端子(GOUT[N])にドレインが接続され、第4ノード(N4)にゲートが接続され、ソースが第1電源電圧端子(VSS)に接続された第2NMOSトランジスタ(M2)により構成される。
プルアップ駆動部173は、キャパシタ(C)、第3乃至第5トランジスタ(M3〜M5)により構成される。キャパシタ(C)は第1ノード(N1)と出力端子(GOUT[N])間に接続される。第3トランジスタ(M3)はドレインが第2電源電圧(VON)に接続され、ゲートが入力端子(IN)、即ち前ステージの出力信号(GOUT[N−1])に接続され、ソースが第1ノード(N1)に接続される。第4トランジスタ(M4)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。第5トランジスタ(M5)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第3トランジスタ(M3)のサイズは第5トランジスタ(M5)のサイズより2倍程度大きく形成される。
【0031】
プルダウン駆動部174は、第6及び第7トランジスタ(M6、M7)により構成される。第6トランジスタ(M6)はドレインとゲートが共通され第2電源電圧(VON)に接続され、ソースが第2ノード(N2)に接続される。第7トランジスタ(M7)はドレインが第2ノード(N2)に接続され、ゲートが第1ノード(N1)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第6トランジスタ(M6)のサイズは第7トランジスタ(M7)のサイズより16倍程度大きく形成される。
【0032】
図8に示すように、第1及び第2パワークロック(CKV、CKVB)とスキャン開始信号(ST)がシフトレジスタに供給されると、第1ステージ(SRC1)ではスキャン開始信号(ST)の前縁に応答して第1パワークロック(CKV)のハイレベル区間を所定時間(Tdr1)遅延させて出力端子(OUT)に出力信号(GOUT1)に発生する。
以上で説明したように、アレイ基板が配置されるガラス上のシフトレジスタにはスキャン開始信号(STV)と共に第1及び第2パワークロック(CKV、CKVB)が供給され、ゲート駆動回路として動作を実行する。
【0033】
図9は前記図6による駆動波形を説明するための波形図である。以下、図9を参照して図7のa−Si TFTのゲートを駆動するためのシフトレジスタの各ステージの動作を説明する。
図9に示すように、前述したシフトレジスタは入力される2Hを1周期にして、第1パワークロック(CKV)又は第1パワークロック(CKV)に位相が反転する第2パワークロック(CKVB)のうちのいずれか一つの印加を受けて、複数のゲート信号(GOUT1、GOUT2、GOUT3、...)をTFT−LCDゲートラインに順次に出力する。ここで、第1及び第2パワークロック(CKV、CKVB)はa−TFTを駆動するためにタイミングコントローラ(図示せず)の出力である0〜3V振幅の信号を、例えば、−8〜24V振幅の信号に増幅した信号である。
【0034】
図7に示すように、前ステージの出力信号(GOUT[N−1])は現ステージのキャパシタ(C)を充電させることにより、現ステージをセットさせる。また、次ステージの出力(GOUT[N+1])は現ステージのキャパシタ(C)を放電させることにより、現ステージをリセットさせる。即ち、現ステージの出力信号を非アクティブ化させる。ここで、第1クロック信号(CKV)と第2クロック信号(CKVB)は互いに反対の位相を有する。
まず、第1及び第2クロック信号(CKV、CKVB)とスキャン開始信号(STV)が第1ステージに供給されると、スキャン開始信号(STV)の上昇エッジに応答して第1クロック信号(CKV)のハイレベル区間が所定時間遅延された後、出力端子に出力信号(GOUT[1])が発生される。
【0035】
プルアップ駆動部173のキャパシタ(C)が入力端子(IN)を通じてトランジスタ(NT1)のゲートに入力されたスキャン開始信号(STV)の立上がりエッジで充電され始める。キャパシタ(C)の充電電圧(Vc1)がプルアップトランジスタ(M1)ゲートソース間スレッショルド電圧以上に充電された以後に、プルアップトランジスタ(M1)がターンオンされ、第1クロック信号(CKV)のハイレベル区間が出力端子に示される。その結果、このような遅延特性が示される。
【0036】
出力端子(OUT)にクロック信号のハイレベル区間が示されると、この出力電圧がキャパシタ(C)にブートストラップされ、プルアップトランジスタ(M1)のゲートライン駆動電圧がターンオン電圧(Von)以上に上昇することになる。したがって、NMOSトランジスタであるプルアップトランジスタ(M1)が完全(FULL)導通状態を維持することになる。ここで、トランジスタ(M3)のサイズはトランジスタ(M4)のサイズより約2倍程度大きいために、スキャン開始信号(STV)によりトランジスタ(M4)がターンオンされても、トランジスタ(NT2)をターンオン状態に遷移させる。
【0037】
一方、プルダウン駆動部174は、開始信号が入力される前には第6トランジスタ(M6)により第1ノード(N1)が第2電源電圧(VON)に上昇されて第2トランジスタ(M2)はターンオンされる。したがって、出力端子(OUT)の出力信号の電圧が第1電源電圧(VOFF)状態にある。スキャン開始信号(STV)が入力されると、第7トランジスタ(M7)がターンオンされて第2ノード(N2)の電位が第1電源電圧(VOFF)にダウンされる。以後、第6トランジスタ(M6)がターンオン状態であっても、第7トランジスタ(M7)のサイズが第6トランジスタ(M6)のサイズより約16倍程度大きいために、第2ノード(N2)は第1電源電圧(VOFF)状態に続けて維持される。したがって、プルダウントランジスタ(M2)はターンオン状態でターンオフ状態に遷移される。
即ち、開始信号が入力されると、プルアップトランジスタ(M1)はターンオンされ、プルダウントランジスタ(M2)はターンオフされ、出力端子には第1クロック信号(CKV)が第2クロック信号(CKVB)のデュティ期間遅延されて示される。
【0038】
出力端子(OUT)の出力信号の電圧がターンオフ電圧(VOFF=VSS)状態に下降されると、第7トランジスタ(M7)がターンオフされる。ここで、第6トランジスタ(M6)を通じて第2ノード(N2)に第2電源電圧(VON)のみ供給される状態であるので、第2ノード(N2)の電位は、第1電源電圧(VOFF)から第2電源電圧(VON)に上昇され始める。第2ノード(N2)の電位が上昇され始めると、第4トランジスタ(M4)がターンオンされ始め、これによりキャパシタ(C)の充電電圧は第4トランジスタ(M4)を通じて放電され始める。これにより、プルアップトランジスタ(M1)もターンオフされ始める。
【0039】
続いて、制御端子(CT)に提供される次ステージの出力信号GOUT(N+1)がターンオン電圧に上昇することになるので、第5トランジスタ(M5)がターンオンされる。ここで、第5トランジスタ(M5)のサイズは第4トランジスタ(M4)より約2倍程度大きいために、第1ノード(N1)の電位は第4トランジスタ(M4)のみターンオンされた場合より、さらに速く第1電源電圧(VOFF)にダウンされる。
また、第2ノード(N2)の電位が第2電源電圧(VON)に上昇されると、プルダウントランジスタ(M2)はターンオンされて出力端子OUTはターンオン電圧(VON)でターンオフ電圧(VOFF)にダウンされる。
【0040】
制御端子(CT)に印加される次ステージの出力信号GOUT(N+1)がローレベルに下降されて第5トランジスタ(M5)がターンオフされても、第4ノード(N4)は第6トランジスタ(M6)を通じて第2電源電圧(VON)にバイアスされた状態を維持することになる。したがって、制御端子(CT)に印加される次ステージの出力信号GOUT(N+1)がローレベルに下降されて第5トランジスタ(M5)がターンオフされても第4ノード(N4)の電位が第2電源電圧(VON)に維持されるので、プルダウントランジスタ(M2)がターンオフされる誤動作の憂慮なしに安定された動作が確保される。
上述した動作により各ステージが動作して出力信号GOUT[1]〜GOUT[4]が図8に示したように順次に安定されるように発生される。
【0041】
以上で説明したように、前ステージの出力信号によりキャパシタ(C)が充電された後、プルアップ部又はプルダウン部に接続されたパワークロックがハイレベルになると、前述した電圧がステージの出力電圧になり、上述した出力電圧により次ステージのゲートラインに印加波形が発生される瞬間次ステージ出力は放電トランジスタを動作させてキャパシタ電圧を放電させ、シフトレジスタの一動作サイクルを終了することになる。
【0042】
しかし、シフトレジスタをゲート駆動回路に利用する場合には、525(176*3)*192解像度を有する液晶表示パネルに対して説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。図6に示すように、シフトレジスタに備えられる各ステージは入力される2H周期の第1及び第2パワークロック(CKV、CKVB)のうち、いずれか一つを液晶表示パネルのゲートラインに印加するようにする動作を実行する。n番目ステージの動作を簡略に説明すると、次の通りである。
即ち、n−1番目ゲートオン信号を利用してn番目ゲートオン信号を発生させ、n+1番目ゲートオン信号を制御信号(CT)にして、ステージを制御し、その他の時間はゲートオフ電圧(Voff)レベルを発生させるものである。
【0043】
ここで、問題になることは、n番目ステージの入力信号に使用されるn−1番目ゲートオン信号がn−1番目ゲートラインと接続されているために、当該ラインにかかるロードがn番目ステージの入力端(IN)に影響を及ぼす。これにより、信号遅延が発生され、他のステージに接続される時もロードがかかる。
即ち、ゲートラインには、図10に示すように、複数の抵抗成分とキャパシタンス性分が存在し、n番目ステージの入力信号がn−1番目ステージの出力信号の伝達を受ける。ここで、n−1番目ゲートラインとも接続されているために、ゲートラインに存在するRCロードに影響を受けて信号遅延が生ずる。
また、各々のステージは互いに縦続接続されているために、追加的にゲートラインのロードに影響を受けると、画面下側に行くほど信号遅延が激しくなって、結局には表示が不可能になるという問題点がある。中小型の場合には、RCロードが小さくゲートライン駆動信号がオンレベルを維持する時間が長いために、前述した問題は無視できるが、大型液晶表示パネルに適用する時にはその問題が無視できない。
【0044】
このような問題点を解決するための手段として、次ステージを駆動させる信号として前ステージのゲートライン駆動信号を利用せずに、外部で別途に印加される信号を利用することにより、信号遅延により発生される問題点を解決するための方法を提案する。
図11は本発明によるシフトレジスタを説明するためのブロック図として、特に、ゲート駆動回路に動作するシフトレジスタを説明するためのブロック図である。
【0045】
図11に示すように、本発明によるゲート駆動回路は一つのシフトレジスタにより構成され、シフトレジスタは複数のステージ(SRC1、SRC2、SRC3、...SRCN、SRCN+1)が接続され、ステージ間には複数のキャリーバッファ(CB1、CB2、..,CBN)が備えられる。即ち、各ステージの出力端子(OUT)は前ステージの制御端子(CT)に接続される。ここで、ステージはゲートラインに対応するN個のステージ(SRC1〜SRCN)と一つのダミーステージ(SRCN+1)により構成される。各ステージは入力端子(IN)、出力端子(OUT)、制御端子(CT)、クロック入力端子(CK)、第1電源電圧端子(VSS)、第2電源電圧端子(VDD)及びキャリー出力端子(CRR)を有する。
【0046】
第1ステージ(SRC1)の入力端子(IN)にはスキャン開始信号(STV)が入力される。ここで、スキャン開始信号(STV)は外部のグラフィックコントローラなどから提供される垂直同期信号(Vsync)に同期されたパルスである。
第2以後のステージ(SRC2、SRC3、SRC4、...)の入力端子(IN)には前ステージのキャリー出力端子(CRR)から提供されるキャリー電圧をキャリーバッファを経て提供受ける。
【0047】
各ステージの出力信号(GOUT1〜GOUTN)は対応される各ゲートラインに接続される。奇数番目ステージ(SRC1、SRC3、...)には第1クロック(CKV)が提供され、偶数番目ステージ(SRC2、SRC4、...)には第2クロック(CKVB)が提供される。ここで、第1クロック(CKV)と第2クロック(CKVB)は互いに反対される位相を有する。また、第1クロック(CKV)と第2クロック(CKVB)のデュティ期間は約16.6/192[ms]の期間になる。
【0048】
各ステージ(SRC1、SRC2、SRC3、...)の各制御端子(CT)には次ステージ(SRC2、SRC3、SRC4、...)の出力信号(GOUT2、GOUT3、GOUT4)が制御信号に制御端子(CT)に入力される。即ち、制御端子(CT)に入力される制御信号は自信の出力信号のデュティ期間ほど遅延された信号になる。
したがって、各ステージの出力信号が順次にアクティブ区間(ハイ状態)を有して発生されるので、各出力信号のアクティブ区間で対応される水平ラインが選択されることになる。
【0049】
このように、ステージ間に備えられるキャリーバッファ(CB1、CB2、..,CBN)はロードがかかるゲートライン駆動信号代わりに外部で直接入力されるクロックをキャリーに使用する。キャリーバッファ(CB1、CB2、..,CBN)は各ステージ内に備えることが望ましい。次の図面を参照して該当ステージ内に備えられるキャリーバッファについて説明する。
【0050】
図12は本発明によるシフトレジスタの単位ステージを説明するための図面である。
図12に示すように、シフトレジスタの各ステージはプルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174及びキャリーバッファ部275を含む。特に、図7に示した現ステージ内に別途の薄膜トランジスタを追加して次ステージに伝達される信号を分離する。
プルアップ部171は、パワークロック入力端子(CKV)にドレインが接続され、第1ノード(N1)にゲートが接続され、出力端子(GOUT[N])にソースが接続された第1NMOSトランジスタ(M1)により構成される。
【0051】
プルダウン部172は、出力端子(GOUT[N])にドレインが接続され、第2ノード(N2)にゲートが接続され、ソースが第1電源電圧端子(VSS)に接続された第2NMOSトランジスタ(M2)により構成される。
プルアップ駆動部273は、キャパシタ(C)、第3〜第5NMOSトランジスタ(M3〜M5)により構成される。キャパシタ(C)は第1ノード(N1)と出力端子(GOUT[N])間に接続される。第3NMOSトランジスタ(M3)は、ドレインが第2電源電圧(VON)に接続され、ゲートが入力端子(IN)、即ち、前ステージの出力信号(GOUT[N−1])に接続され、ソースが第1ノード(N1)に接続される。第4NMOSトランジスタ(M4)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。第5NMOSトランジスタ(M5)はドレインが第1ノード(N1)に接続され、ゲートが第2ノード(N2)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第3NMOSトランジスタ(M3)のサイズは第5NMOSトランジスタ(M5)のサイズより2倍程度大きく形成される。
【0052】
プルダウン駆動部174は、第6及び第7NMOSトランジスタ(M6、M7)により構成される。第6NMOSトランジスタ(M6)はドレインとゲートが共通されて第2電源電圧(VON)に接続され、ソースが第2ノード(N2)に接続される。第7NMOSトランジスタ(M7)はドレインが第2ノード(N2)に接続され、ゲートが第1ノード(N1)に接続され、ソースが第1電源電圧(VOFF)に接続される。ここで、第6NMOSトランジスタ(M6)のサイズは第7NMOSトランジスタ(M7)のサイズより16倍程度大きく形成される。
【0053】
キャリーバッファ部275は、キャリーバッファトランジスタ(TR1)からなり、次ステージに第1及び第2クロック(CKV/CKVB)のうち、対応されるクロックの伝達を制御する。具体的に、キャリーバッファトランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージに備えられるプルアップ駆動部173の第3NMOSトランジスタ(M3)のゲートに接続される。
【0055】
図13は本発明によるシフトレジスタを説明するための回路図として、特に、図11に示したシフトレジスタの各ステージの具体的な回路構成として図12に示したシフトレジスタの単位ステージを用いた図面である。図面上では説明の便宜のために2個のステージのみを図示する。
図13に示すように、本発明によるシフトレジスタの各ステージは、プルアップ部271、プルダウン部272、プルアップ駆動部273、プルダウン駆動部274及びキャリーバッファ部275を含む。図12と比較する時、同一の構成要素に対しては同一の図面符号を使用し、その説明は省略する。
【0056】
図示したように、ゲートライン駆動信号を出力する各々ステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるパワークロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関係なゲートライン駆動信号が得られる。
図13に示したステージのうちの上ステージを前ステージにし、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の実施形態によるシフトレジスタの動作を説明する。
【0057】
前ステージに備えられたキャリーバッファトランジスタ(TR1)は、ゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ち、プルアップトランジスタ(M1)の制御信号であるロック(CKV)をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生される連鎖反応を除去することができる。
バッファ機能を実行する第3NMOSトランジスタ(M3)は、ターンオフ状態に維持しているうちに、キャリーバッファトランジスタ(TR1)を経てキャリー電圧が印加されると、アイドル状態に遷移され、一定時間の経過と共にクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される第2電源電圧(VON)による電圧がキャパシタに充電されるように経路を形成する。続いて、一定時間が経過して第3NMOSトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、第1電源電圧(VOFF)レベルのクロック電圧が印加される場合に、ターンオフされる。動作時、前ステージに備えられたキャリーバッファトランジスタ(TR1)はプルアップ駆動部273の出力に応答してゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ち、プルアップトランジスタ(M1)の制御信号であるパワークロック(CKV又はCKVB)をサンプリングし、サンプリングされた信号をキャリー電圧にして、現ステージに伝達する。即ち、常に、一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生できた連鎖反応を除去することができる。
【0058】
図14は本発明によるシフトレジスタを用いた液晶表示装置を説明するための図面である。
図14に示すように、ゲート駆動回路174を構成する一つのシフトレジスタに備えられる複数のステージ(SRC1、SRC2、SRC3、...)各々は液晶表示パネル150に備えられるゲートラインをアクティブ化させるために、ゲート出力端(OUT)を通じて複数のゲートライン駆動信号(GOUT1、GOUT2、GOUT3,...)を順次に印加する。
【0059】
また、複数のステージ(SRC1、SRC2、SRC3、...)各々は、次ステージのゲートライン駆動信号を発生する動作をアクティブ化させるために、キャリー出力端(CA)を通じて、次ステージの入力端(IN)にキャリー信号を発生する。ここで、出力されるキャリー信号は互いに縦続的に接続されたステージとは独立的に外部で入力される第1クロック(CKV)又は第1クロック(CKV)に位相が反転された第2クロック(CKVB)である。
このように、現ステージの駆動のために、前ステージの出力端子(OUT)を出力するゲートライン駆動信号の入力を受けることではなく、前ステージのキャリー出力端を通じて出力されるキャリー信号の入力を受けるので、ゲートラインの数が増加して発生されるディスプレイの悪影響を最少化することができる。
【0060】
キャリーバッファ部が配置されるレイアウト図を示す図15〜図17を参照して説明する。
図15及び図16は、本発明によるシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図であり、図17はキャリーバッファが配置される領域のみを拡大した図面である。
【0061】
大画面に該当するゲートラインのために、図12で示したプルアップ機能を実行するトランジスタ(以下、プルアップトランジスタ(M1))やプルダウン機能を実行するトランジスタ(以下、プルダウントランジスタ(M2))は、プルアップ駆動機能を実行する第3〜第5NMOSトランジスタ(M3〜M5)やプルダウン駆動機能を実行する第6及び第7NMOSトランジスタ(M6、M7)より相対的に大きいサイズに設計する。
このように、プルアップトランジスタ(M1)やプルダウントランジスタ(M2)のサイズを大きくするために、図15〜図17に示すように、絶縁基板上で一定領域を定義するゲート配線とアクティブ層を順次に形成し、ゲート配線上にフィンガータイプに複数のドレイン電極と複数のソース電極を形成してプルアップトランジスタ(M1[N]、M1[N+1])とプルダウントランジスタ(M2[N]、M2[N+1])を形成する。ここで、説明の便宜のためにN番目ステージを現ステージとし、N+1番目ステージを次ステージにして、2個のステージのみを示す。
【0062】
具体的に、プルアップトランジスタ(M1[N]、M1[N+1])のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で下方向に向かうように延びるメインドレイン配線300から複数個に分岐され、アクティブ層上に形成され、前記ソース電極のうちの分岐された各々ソースラインは、複数個に分岐されたドレインライン間及び最外郭側に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。複数個に分岐されたドレインラインやゲートラインの幅(W)は最小デザインルールにより5μmであることが望ましく、メインドレイン配線の幅は5μmより大きいことが望ましく、ゲート配線上に形成されるドレインラインとソースライン間の間隔(L)は小さいほど優れている性能のTFTを得ることができる。
【0063】
また、プルダウントランジスタ(M2[N]、M2[N+1])のゲート配線は、一定面積を定義する一定領域全体にわたって形成され、アクティブ層はゲート配線上に形成され、ドレイン電極は図面上で上方向に向かうように延びられるメインドレイン配線から複数個に分岐され、アクティブ層上に形成され、一定コンタクトホールを通じて液晶表示パネルに形成されたゲートラインに接続される。ソース電極はは複数個に分岐されたドレインライン間及び最外郭側に形成される。
【0064】
特に、プルアップトランジスタ(M1[N]、M1[N+1])のソース電極やプルダウントランジスタ(M2[N]、M2[N+1])のドレイン電極は複数個であるので、一つの配線に共通してゲートラインに接続させるために第1コンタクトホール(CNT1)を通じて接続させ、プルアップトランジスタ(M1[N]、M1[N+1])やプルダウントランジスタ(M2[N]、M2[N+1])各々に形成されるソース電極の形成高さと液晶表示パネルに形成されたゲートラインの形成高さは相異するので、第1コンタクトホール(CNT1)に接続された導電性物質である第1ITO層(ITO1)と第2コンタクトホール(CNT2)を利用したブリッジ接続方式として相異する高さで形成されたソース電極とゲートラインを接続させる。
【0065】
一方、現ステージのプルアップトランジスタ(M1)のドレイン電極に印加されるパワークロック(CKV又はCKVB)を次ステージのプルアップ駆動部、即ち、第3NMOSトランジスタ(M3)のゲートに印加するために、プルアップトランジスタ(M1)周囲にキャリーバッファトランジスタ(TR1)を形成する。
具体的には、キャリーバッファトランジスタ(TR1)のゲート電極は、プルアップトランジスタ(M1[N]、M1[N+1])のゲート配線に共通に形成し、ドレイン電極はプルアップトランジスタ(M1[N]、M1[N+1])のドレイン電極を形成するメイン配線から分岐されるように形成し、ソース電極はプルアップトランジスタ(M1[N]、M1[N+1])とプルダウントランジスタ(M2[N]、M2[N+1])の縦端を迂回して次ステージの第3NMOSトランジスタ(M3)のゲートに接続されるように形成する。
【0066】
特に、キャリーバッファトランジスタ(TR1)のソース電極から延びたソースラインの形成高さと次ステージの第3NMOSトランジスタ(M3)のゲート電極に接続されたゲート配線の形成高さが相異するので、キャリーバッファトランジスタ(TR1)のソースラインに第3コンタクトホール(CNT3)を経て接続された導電性物質である第2ITO(ITO2)と第4コンタクトホール(CNT4)を利用したブリッジ接続方式により、相異する高さで形成されたキャリーバッファトランジスタ(TR1)のソースラインと第3NMOSトランジスタ(M3)のゲート電極に接続されたゲートラインを接続させる。
【0067】
一方、図6及び図7のシフトレジスタをゲート駆動回路に利用する場合には、525(176*3)*192解像度を有する液晶表示パネルについて説明したように、小型又は中小型画面には適しているが、高解像度を有する大画面には適していない。
その理由は、大画面に該当するゲートラインのためにプルアップ/プルダウン機能を実行する各トランジスタ(M1/M2)大きさを増加させなければならないが、シフトレジスタを一定空間に集積して設計するには、適していない大きさになる。
したがって、ゲートラインを十分に駆動しないプルアップ/プルダウントランジスタ(M1/M2)の大きさとアモルファス特性上、温度及び工程的にTFTの臨界電圧(Vth)の変化が多結晶シリコン(POLY−Si)又は単結晶シリコン素子に比べて相当に大きいので、信頼性及び収率に問題になる。
【0068】
図18〜図20は、図7のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図面である。
図18に示すように、常温及び定常的な臨界電圧でシフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1、GOUT2、GOUT3、...)は、方形波の傾きに隣接した傾きと共に約25ボルトの同一レベルを有する。
一方、図19に示すように、温度が増加するに連れ臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1’、GOUT2’、GOUT3’、...)は方形波の傾きに近似する傾きを有するが、第1ゲートライン駆動信号(GOUT1’)が約20ボルトレベルを有し、第2ゲートライン駆動信号(GOUT2’)からは順次に減少される電圧レベルを有する。
【0069】
特に、特定ゲートラインには、ゲートライン駆動信号が印加される以前にスパーク性オーバライド(Override)が印加されることが確認できた。このようなオーバライドにより順次にゲートライン駆動信号のレベルが減少されて、各ステージの出力波形には誤動作が発生することになる。
一方、図20に示すように、温度が減少するにつれて臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1”、GOUT2”、GOUT3”、...)は緩慢な傾きを有し、また第1ゲートライン駆動信号(GOUT1”)が約22ボルトレベルを有し、第2ゲートライン駆動信号(GOUT2”)からは順次に減少される電圧レベルを有する。
【0070】
以上の波形図で説明したように、常温及び正常的な臨界電圧(Vth)では、シフトレジスタが正常的に動作し、シフトレジスタの各ステージから出力されるゲートライン駆動信号は均一な電圧レベルとして出力される。しかし、温度が増加又は減少するにつれて臨界電圧(Vth)が変化すると、シフトレジスタの各ステージから出力されるゲートライン駆動信号は非正常的な波形を有する。このような、非正常的な波形は結局、液晶表示パネルに備えられるスイッチング素子を正常的にターンオンさせることができずに、正常的な画面をディスプレイさせることができないという要因になる。
【0071】
特に、前記の結果は、図6に示すように、前ステージで出力されるゲートライン駆動信号がキャリーになり、現ステージで出力されるゲートライン駆動信号に悪い影響を及ぼす回路構造から起因したものとして、臨界電圧(Vth)の変動が発生し、連続的に各ステージが駆動される場合にゲートライン駆動信号を出力することができないステージが存在することが確認できる。
前記の結果は、ゲートラインの長さに比べてゲートライン駆動信号を出力するプルアップ部171とプルダウン部172の容量が足りなく、ステージ数が多くなる大画面、高解像度の液晶表示パネルで、さらに顕著に顕われる。
【0072】
大画面、高解像度の液晶表示パネルに適用時に必ず必要である要素である臨界電圧(Vth)に対して鈍感なシフトレジスタを添付する図面を参照して説明する。
図21は本発明の第2実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために2個のステージのみを図示する。
図21に示すように、本発明の第2実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ276を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一の符号を付与し、その詳細な説明は省略する。
【0073】
第1キャリーバッファ275は、第1トランジスタ(TR1)からなり、次ステージに第1及び第2クロック(CKV/CKVB)のうちの対応されるクロックの伝達を制御する。
より詳細には、第1トランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端に接続され、ソースは次ステージの第2キャリーバッファ276に接続される。
【0074】
第2キャリーバッファ276は、インバータ機能を実行するプルダウン駆動部174により制御される第2トランジスタ(TR2)からなり、ターンオン状態で前ステージの第1キャリーバッファ275から提供されプルアップ部171に印加される第1及び第2クロックのうちの対応されるクロックによりバッファトランジスタ(M3)が動作してプルダウン駆動部174が反転される瞬間にターンオフされ、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止する。
【0075】
第2トランジスタ(TR2)のドレインは前ステージの第1トランジスタ(TR1)のソース及び現ステージのプルアップ駆動部173の入力端に各々接続され、ゲートはプルダウン部172、即ち、第2NMOSトランジスタ(M2)のゲートに接続され、ソースは第1電源電圧端子(VSS)を通じて第1電源電圧と接続される。
また、第2キャリーバッファ276は、1H時間後にプルダウン駆動部174の動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる第1電源電圧(VOFF)を印加する。第1電源電圧端子(VSS)は前記した図5で説明した第1電源電圧端子(VSS)と同一である。
このように、ゲートライン駆動信号を出力する各々のステージにロードがかかる前ステージの出力信号をキャリーに使用せずに、外部で入力されるクロックをキャリーに利用することにより、各ステージから出力されるゲートライン駆動信号には前ステージの出力信号と無関なゲートライン駆動信号が得られる。
【0076】
図21に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して、本発明の第2実施形態によるシフトレジスタの動作を説明する。
前ステージに備えられた第1トランジスタ(TR1)はゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ちプルアップトランジスタ(M1)の制御信号であるクロック(CKV)をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【0077】
第2トランジスタ(TR2)は、現ステージのプルアップ駆動部173に備えられるキャパシタが充電されると、ハイインピーダンス(即ち、ターンオフ)状態になると、現ステージがアイドル(IDLE)状態である時は、第2トランジスタ(TR2)にかかる電圧(VOFF)がバッファトランジスタ(M3)のゲートに印加されてバッファトランジスタ(M3)をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部173に備えられるトランジスタ(M3)はターンオフ状態を維持するうちに、前ステージの第1トランジスタ(TR1)を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ(M3)のゲートに印加される電圧は第1トランジスタ(TR1)の抵抗値と第2トランジスタ(TR2)の抵抗値とまだターンオン状態である第2トランジスタ(TR2)の抵抗値により電圧分割されたクロック電圧である。
【0078】
続いて、一定時間が経過して第2トランジスタ(TR2)がターンオフされ、バッファトランジスタ(M3)のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧(VON)による電圧がキャパシタに充電されるように経路を形成する。
続いて、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはターンオフされる。
【0079】
図22は本発明の第3実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために2個のステージのみを図示する。
図22に示すように、本発明の第3実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ376を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一の符号を使用し、その詳細な説明は省略する。
【0080】
第1キャリーバッファ275は第1トランジスタ(TR1)からなり、第1及び第2クロック(CKV/CKVB)のうちの対応されるクロックが次ステージに伝達されるように制御する。
より詳細には、第1トランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端(CKV又はCKVB)に接続され、ソースは次ステージの第2キャリーバッファ376に接続される。
【0081】
第2キャリーバッファ376は、第2及び第3トランジスタ(TR2、TR3)からなり、初期にターンオン状態で前ステージの第1キャリーバッファ275から提供されてプルアップ部171に印加される第1及び第2クロックのうちの対応されるクロックによりバッファトランジスタ(M3)が動作してインバータ動作を実行するプルダウン駆動部174が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、1H時間後にプルダウン駆動部174の動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる電圧を印加する。
【0082】
第2トランジスタ(TR2)のドレインは前ステージの第1トランジスタ(TR1)のソース及び現ステージのプルアップ駆動部173の入力端に各々接続され、ゲートはプルダウン部172、即ち、トランジスタ(M2)のゲートに接続され、ソースは第3トランジスタ(TR3)に接続される。第1電源電圧端子(VOFF)は前記した図5で説明した第1電源電圧端子(VSS)と同一である。
また、第3トランジスタ(TR3)のドレインとゲートは共通され、第2トランジスタ(TR2)のソースに接続され、ソースは第1電源電圧(VOFF)を通じて第1電源電圧と接続される。
【0083】
以下、図22に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第3実施形態によるシフトレジスタの動作を説明する。
前ステージに備えられた第1トランジスタ(TR1)は、ゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ち、プルアップトランジスタ(M1)の制御信号であるクロック(CKV)をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【0084】
第2トランジスタ(TR2)は現ステージのプルアップ駆動部173に備えられるキャパシタが充電されると、ハイインピーダンス(即ち、ターンオフ)状態になり、現ステージがアイドル(IDLE)状態である時は、第3トランジスタ(TR3)にかかる電圧(VOFF+Vth)がバッファトランジスタ(M3)のゲートに印加されてバッファトランジスタ(M3)をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部173に備えられるトランジスタ(M3)はターンオフ状態を維持するうちに、前ステージの第1トランジスタ(TR1)を経てキャリー電圧が入力される時、アイドル状態に遷移される。ここで、トランジスタ(M3)のゲートに印加される電圧は第1トランジスタ(TR1)の抵抗値とまだターンオン状態である第2トランジスタ(TR2)の抵抗値、また、第3トランジスタ(TR3)のスレッショルド電圧により電圧分割されたクロック電圧である。
【0085】
続いて、一定時間が経過して第2トランジスタ(TR2)がアイドル状態でターンオフ状態に遷移され、バッファトランジスタ(M3)のゲートに最も高いキャリー電圧が印加されると、ドレインを通じて印加される電圧(VON)による電圧がキャパシタに充電されるように経路を形成する。
そして、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはターンオフされる。ここで、現ステージのプルアップ駆動部173に備えられるバッファトランジスタ(M3)のゲートに印加される電圧レベルにより、バッファトランジスタ(M3)のターンオン/ターンオフ時点が異なる。
【0086】
このような、ターンオン/ターンオフ時点は該当バッファトランジスタ(M3)のスレッショルド電圧に反比例する。即ち、周辺温度などが上昇してスレッショルド電圧値が低くなる場合には、ターンオン時点が定常温度駆動時点より早まり、周辺温度などが下降してスレッショルド電圧値が高くなる場合には、ターンオン時点が定常温度駆動時点より遅延されるので、温度変化によりキャパシタ充電量が異なり、これによるゲートライン駆動信号が出力されることができる。
これは第2トランジスタ(TR2)が十分にターンオフ状態ではない遷移過程で臨界電圧(Vth)が低くなる場合に発生するオーバライド(override)現象を防止することができる。前述したオーバライド現象は前記した図19で説明したシミュレーション結果で示すように、各ステージ出力波形が発生される以前の小さいスパーク性波形である。前述したスパーク性波形は前ステージの放電トランジスタ(M5)を動作させてキャパシタ電位であるプルアップ機能を実行するトランジスタ(M1)のコントローラ電圧を低下させて前ステージの出力電圧が低くなる原因を提供する。
【0087】
以上で説明した本発明の第3実施形態では、バッファトランジスタ(M3)のゲートに印加される電圧は、第2及び第3トランジスタ(TR2、TR3)による抵抗値とスレッショルド電圧、また、第1トランジスタ(TR1)による抵抗値により分割されたクロックが印加されるので、温度補償動作を実行することができる。即ち、バッファトランジスタ(M3)が温度によりスレッショルド電圧が変更されても第3トランジスタ(TR3)も温度によりスレッショルド電圧が変更され、温度に応じるキャリー電圧がバッファトランジスタのゲートに印加されて互いに相殺されるので、温度によりゲートライン駆動信号の出力が変更される問題点を解決することができる。
【0088】
図23及び図24は図22に示した回路の出力波形図である。
図18に示すように、常温及び正常的な臨界電圧ではシフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1、GOUT2、GOUTn3、...)は、方形波に近似した波形を有する。
図23に示すように、温度が増加するにより臨界電圧が小さくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1’、GOUT2’、GOUT3’、...)は方形波に近似した同一傾きを有し、約25ボルトの同一レベルを有する。ここで、任意のゲートラインには任意のゲートライン駆動信号が出力される以前にスパーク性波形であるオーバライドが発生するが、図19に示したオーバライドよりは減少されたレベルの波形であることが確認できる。このように、減少されるレベルのオーバライドによりゲートライン駆動信号のレベルは減少されなくなる。
【0089】
一方、図24に示すように、温度が減少するにつれて、臨界電圧が大きくなるので、シフトレジスタの各ステージから出力されるゲートライン駆動信号(GOUT1”、GOUT2”、GOUT3”、...)は方形波の傾きに比べて緩慢な傾きを有しているが、約25ボルトの同一レベルを有する。前述した図20と比較する時、波形の傾きは方形波の傾きに近く、レベルも減少されないことが確認できる。
図23及び図24に波形図から分かるように、シフトレジスタを構成するステージ内にキャリーバッファを具現するので、a−Si TFTの臨界電圧(Vth)が正常的である時は勿論、温度が変動して誤動作を誘発する臨界電圧が変動しても、シフトレジスタは正常的に動作することが分かる。
【0090】
上記した本発明の第3実施形態によると、シフトレジスタを構成する各ステージに第1〜第3トランジスタ(TR1〜TR3)により構成されるキャリーバッファを構成することにより、一定な第1又は第2クロック(CKV又はCKVB)を次ステージに伝達することができることは勿論、a−Si TFTの臨界電圧(Vth)変動により補償されるキャリー電圧を発生させることができる。
これにより、大画面及び高解像度TFT LCDに適用時、信頼性及び生産性側面で収率が向上される臨界電圧(Vth)に鈍感なシフトレジスタを具現することができる。
【0091】
図25は本発明の第4実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために2個のステージのみを図示する。
図25に示すように、本発明の第4実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ476を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一である符号を使用し、その詳細な説明は省略する。また、第1キャリーバッファ275は図21及び22で各々説明した第1キャリーバッファ275と図面符号のみ相異し、同一の動作を実行するので、その詳細な説明は省略する。
【0092】
第2キャリーバッファ476は、第2トランジスタ(TR2)と第4トランジスタ(TR4)からなり、初期にターンオン状態を維持しているうちに、前ステージの第1キャリーバッファ275から提供されてプルアップ部171に印加される第1及び第2クロックのうちの対応されるクロックによりバッファトランジスタ(M3)が動作してインバータ動作を実行するプルダウン駆動部174が反転される瞬間にターンオフされて、キャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、1H時間後に再度インバータ動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる電圧を印加する。
【0093】
第2トランジスタ(TR2)はドレインが第1トランジスタ(TR1)のソース及び現ステージのプルアップ駆動部173の入力端に接続され、ゲートがプルダウン部172、即ち、トランジスタ(M2)のゲートに接続され、ソースが第1電源電圧(VOFF)を通じて第1電源電圧と接続される。ここで、第1電源電圧端子(VOFF)は前記した図5で説明した第1電源電圧端子(VOFF)と同一である。
また、第4トランジスタ(TR4)はドレインが第2トランジスタ(TR2)のゲートに接続され、ゲートが第2トランジスタ(TR2)のドレインに接続され、ソースが第1電源電圧(VOFF)を通じて第1電源電圧と接続される。
【0094】
以下、図25に示したステージのうちの上ステージを前ステージと定義し、下ステージを現ステージと定義し、各ステージに備えられる構成要素の図面符号を同一に付与して本発明の第4実施形態によるシフトレジスタの動作を説明する。
前ステージに備えられた第1トランジスタ(TR1)は、ゲートライン駆動信号(GOUT[N])をアクティブ化させる信号、即ち、プルアップトランジスタ(M1)の制御信号であるクロック(CKV)をサンプリングし、サンプリングされた信号をキャリー電圧にして現ステージに伝達する。即ち、全てステージに、常に一定なクロックレベルをキャリー電圧に使用することになるので、ステージ出力電圧低下時に発生することができた連鎖反応を除去することができる。
【0095】
第2トランジスタ(TR2)は、現ステージのプルアップ駆動部173に備えられるキャパシタが充電されると、ハイインピーダンス(即ち、ターンオフ)状態になり、現ステージがアイドル(IDLE)状態である時は、第2トランジスタ(TR2)にかかる電圧(VOFF)がバッファトランジスタ(M3)のゲートに印加されてバッファトランジスタ(M3)をターンオフ状態に維持させる。
より詳細には、現ステージのプルアップ駆動部173に備えられる第3NMOSトランジスタ(M3)はターンオフ状態を維持するうち、前ステージの第1トランジスタ(TR1)を経てキャリー電圧が入力される時、トランジスタ(M3)のゲートに印加される電圧は第1トランジスタ(TR1)の抵抗値と、まだターンオン状態である第2トランジスタ(TR2)の抵抗値により電圧分割されたクロック電圧である。
【0096】
続いて、一定時間が経過して第2トランジスタ(TR2)がターンオフされ、バッファトランジスタ(M3)のゲートにクロックのようなキャリー電圧が印加されると、ドレインを通じて印加される電圧(VON)による電圧がキャパシタに充電されるように経路を形成する。
その後、一定時間が経過してバッファトランジスタ(M3)のゲートにローレベルのクロック電圧、例えば、VOFFレベルのクロック電圧が印加される場合にはバッファトランジスタ(M3)はターンオフされる。
第4トランジスタ(TR4)は、前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第2トランジスタ(TR2)のゲートライン駆動電圧をより速く低下させて、第2トランジスタ(TR2)がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【0097】
図26は本発明の第5実施形態によるシフトレジスタを説明するための回路図である。図面上では説明の便宜のために2個のステージのみを図示する。
図26に示すように、本発明の第5実施形態によるシフトレジスタの各ステージは、プルアップ部171、プルダウン部172、プルアップ駆動部173、プルダウン駆動部174、第1キャリーバッファ275及び第2キャリーバッファ576を含む。図7と比較する時、プルアップ部171、プルダウン部172、プルアップ駆動部173及びプルダウン駆動部174は同一であるので、同一である符号を使用し、その詳細な説明は省略する。
【0098】
第1キャリーバッファ275は、第1トランジスタ(TR1)からなり、次ステージに第1及び第2クロック(CKV/CKVB)のうちの対応されるクロックの伝達を制御する。より詳細には、第1トランジスタ(TR1)のゲートはプルダウン駆動部174の入力端に接続され、ドレインは外部から入力されるクロック端(CKV又はCKVB)接続され、ソースは次ステージの第2キャリーバッファ576に接続される。
第2キャリーバッファ576は、第2〜第4トランジスタ(TR2〜TR4)からなり、初期にターンオン状態で前ステージの第1キャリーバッファ275から提供されてプルアップ部171に印加される第1及び第2クロックのうちの対応されるクロックによりバッファトランジスタ(M3)が動作して、プルダウン駆動部174が反転される瞬間にターンオフされてキャリー電圧が伝達される時間の間にキャリーレベルが低下されることを防止し、1H時間後に再度プルダウン駆動部174の動作によりターンオン状態を維持してバッファトランジスタ(M3)をターンオフさせる電圧を印加する。
【0099】
第2トランジスタ(TR2)はドレインが第1トランジスタ(TR1)のソース及び現ステージのプルアップ駆動部173の入力端に接続され、ゲートがプルダウン部172、即ち、トランジスタ(M2)のゲートに接続され、ソースが第3トランジスタ(TR3)のドレインに接続される。
また、第3トランジスタ(TR3)のドレインとゲートは共通されて、第2トランジスタ(TR2)のソースに接続され、ソースは第1電源電圧端子(VOFF)を通じて第1電源電圧と接続される。ここで、第1電源電圧端子(VOFF)は図5で説明した第1電源電圧端子(VSS)と同一である。
【0100】
第4トランジスタ(TR4)は、ドレインが第2トランジスタ(TR2)のゲートに接続され、ゲートが第2トランジスタ(TR2)のドレインに接続され、ソースが第1電源電圧端子(VOFF)を通じて第1電源電圧と接続される。動作時、第4トランジスタ(TR4)は前ステージからキャリー電圧が発生されてゲートに印加されるにつれてターンオンされ、第2トランジスタ(TR2)のゲートライン駆動電圧をより速く低下させて第2トランジスタ(TR2)がターンオン状態でターンオフに切換えるスイッチング速度を増加させる加速スイッチ役割を実行する。このような加速スイッチを通じてキャリーバッファの速度を高速化することができる。
【0101】
以上で説明した本発明の第5実施形態によると、第2トランジスタ(TR2)のターンオン/ターンオフを制御することができる第4トランジスタ(TR4)を備えることにより、第2トランジスタ(TR2)のターンオンでターンオフするスイッチング速度を増加させることができる加速スイッチを追加してキャリーバッファの速度を向上させることができる。
【0102】
図27は、図26のキャパシタノードの充電電位を示すグラフとして、特に、グラフAは、本発明の第2及び第3実施形態のように加速スイッチである第4トランジスタ(TR4)を追加した時の、グラフBは本発明の第4及び第5実施形態のように加速スイッチである第4トランジスタ(TR4)を追加しない時の、各キャパシタノードの充電電位の変化を示す波形図である。
図27に示すように、第4トランジスタ(TR4)を追加することにより、第2トランジスタ(TR2)のターンオフ時間を短縮させてバッファトランジスタ(M3)を速く駆動することができるために、キャパシタノードの充電電位を相対的に高めることができる。これは充電時間が足りなくなる高解像度駆動時に有利であり、またバッファトランジスタ(M3)を最大限りのコントローラ電圧に駆動することができるので、シフトレジスタの性能を向上させることができる。
【0103】
以上の多様な実施形態で説明したように、前ステージの出力を次ステージのキャリーに使用する方法代わりに、前ステージで独立的にキャリーを発生するキャリーバッファを毎ステージに別途に内蔵することにより、シフトレジスタの臨界電圧(Vth)散布による誤動作を防止することができる。このような、誤動作防止により相対的に広い温度環境で信頼性が高く、生産時の臨界電圧(Vth)の変動に対しても鈍感になり、収率が高いシフトレジスタを装着した液晶表示モジュールを提供することができる。
【0104】
図28は、図7のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。即ち、図28はゲートライン駆動のための各ステージにクロックパルス信号V[CKVB]を印加する場合のインバータ、即ち、プルダウン駆動部174の出力電圧(N2ノード電圧)波形を示す。また、インバータ出力電圧の変化による第1端、第2ステージの出力電圧であるゲートライン駆動信号V[Gout(1)]、V[Gout(2)]の波形を示す。
図28に示すように、プルダウントランジスタ(M2)を駆動するインバータ出力電圧の波形を示したシミュレーション結果を見ると、インバータ出力電圧がローレベルからハイレベルに上昇する曲線の傾き(slope)が相対的に緩慢して結果的にインバータが緩く動作することが分かる。
【0105】
インバータ出力電圧の上昇曲線の傾きは、主に、インバータ回路に内在する抵抗成分(R)とプルダウントランジスタ(M2)に存在する寄生キャパシタ(C1)の大きさの影響を受ける。即ち、抵抗成分とキャパシタの大きさの掛けたRC1値が大きいほどインバータ出力電圧の上昇曲線の傾きは緩慢になり、結果的にインバータ動作が遅くなる。
特に、大画面の液晶表示装置のゲート駆動回路の場合、大画面用ゲートラインを駆動する場合には、プルアップトランジスタ(M1)及びプルダウントランジスタ(M2)のサイズが大きくなってプルアップトランジスタ(M1)及びプルダウントランジスタ(M2)の寄生容量が増加することになる。ここで、トランジスタのサイズとは、トランジスタのチャンネル幅(W)とチャンネル長さ(L)の比であるW/Lを意味する。したがって、インバータの抵抗成分とプルダウントランジスタ(M2)の寄生キャパシタ成分の大きさの掛けたRC1値が増加してインバータ出力電圧の上昇曲線の傾きが緩慢になる。
【0106】
この場合、インバータを速く動作させるためには、インバータのサイズを増加させなければならなく、インバータのサイズを増加させるとレイアウト空間が足りなくなり、消費電力の増加が随われる。だから、最小限のサイズによりインバータを設計しなければならないという制限がある。このように、最小限のサイズによりインバータを設計する場合、インバータの動作速度が遅くなる。
図23に示すように、インバータの動作速度が遅い場合、特に、インバータ出力電圧がローレベルからハイレベルに徐々に変わると、シフトレジスタの出力電圧であるゲートライン駆動信号−例えばV[Gout(1)]、V[Gout(2)]−のパルス幅である1クロックパルス幅(1H)以上になる。ここで、データ駆動回路160から供給されるグレイ電圧の幅が1クロックパルス幅(1H)である。
【0107】
例えば、第1端シフトレジスタの出力端(OUT)と接続されるピクセルは、次端ゲートラインに該当されるグレイ電圧の影響を受けるので、第1端シフトレジスタの出力V[Gout(1)]のパルス幅が1クロックパルス幅(1H)以上になる場合、イメージ表示に不良が発生することになる。一般に、グレイ電圧の最小値は0Vであるので、0V以上になる有効ゲートライン駆動信号V[Gout(n)]のパルス幅は1クロックパルス幅(1H)以下になることが望ましい。特に、表示不良を減少させるためには、インバータ出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く低下されるようにして、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になるようにすることが望ましい。
【0108】
図29は、レイアウト空間などを考慮して最小限のサイズにインバータを設計しながらも、画面表示不良が発生されることを防止するための本発明の第6実施形態によるシフトレジスタの具体回路図である。
図29に示すように、シフトレジスタの単位ステージ回路は、図7のシフトレジスタの単位ステージ回路と比較する時、次のような差異がある。
第1に、既存と同一のサイズのインバータ808とプルアップ及びプルダウントランジスタ(M1、M2)を使用し、特に、プルダウントランジスタ(M2)を所定のサイズ比に分けて第1プルダウントランジスタ(M2a)及び第2プルダウントランジスタ(M2b)に分離する。例えば、図7のプルダウントランジスタ(M2)のサイズが1であるとすると、第1プルダウントランジスタ(M2a)のサイズと第2プルダウントランジスタ(M2b)のサイズを0.1:0.9になるようにすることができる。望ましくは、第2プルダウントランジスタ(M2b)のサイズが第1プルダウントランジスタ(M2a)のサイズより大きいようにする。
【0109】
第2に、第1プルダウントランジスタ(M2a)は、図7のプルダウントランジスタ(M2)と同様に、インバータ808出力電圧により駆動されるようにし、第2プルダウントランジスタ(M2b)はキャパシタ(C)に充電された電荷を放電させるための第2プルアップトランジスタ(M5)と同時に次端ゲートライン駆動信号V[Gout(n+1)]に駆動される。
随って、第2プルダウントランジスタ(M2b)が次端ゲートライン駆動信号V[Gout(n+1)]により駆動されるために、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になるようにすることができる。また、インバータ808の容量性負荷(capacitive load)になる第1プルダウントランジスタ(M2a)のサイズが既存より減少されてインバータ808が速く動作するようにすることができる。
【0110】
図30は、図29のステージを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。特に、図30は第1プルダウントランジスタ(M2a)のサイズと第2プルダウントランジスタ(M2b)のサイズが0.1:0.9である場合のステージの出力電圧のシミュレーション出力波形図を示す。
図30に示すように、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になり、図30のインバータ808の出力電圧波形図が図28のインバータ808出力電圧波形図より速い動作特性を示すことが分かる。
【0111】
図31は、図28のシミュレーション結果と図30のシミュレーション結果を同時に示しており、これにより、インバータ動作速度及びステージ出力波形が改善されたことが分かる。図28のステージでインバータ808の出力波形はV[INVERTER’]、ステージ出力波形はV[Gout’]であり、図29のインバータ808の出力波形はV[INVERTER]、ステージ出力波形はV[Gout]である。
【0112】
図31に示すように、図29のインバータ808の出力波形V[INVERTER]のローレベルからハイレベルに上昇する区間で上昇曲線の傾きが図28のインバータの出力波形であるV[INVERTER]より大きくなることが分かる。また、ステージ出力波形でハイレベルからローレベルに落ちる部分のうち、特に、グラフAとA’を比較すると、図29のステージ出力波形V[Gout]が図28のステージ出力波形はV[Gout’]よりさらに速くハイレベルからローレベルに落ちることにより、結果的に有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になるようにする。
【0113】
図32は、図6のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
図32に示すように、図6のシフトレジスタ170を駆動するための電源発生装置として、例えば、DC/DCコンバータ710を使用し、DC/DCコンバータ710の出力電圧Vonをクロック発生器720及びシフトレジスタ170に印加する。クロック発生器720ではVon電圧とVoff電圧の供給を受けてクロックCKV、CKVBを生成してシフトレジスタ170に提供する。
即ち、クロック発生器720及びシフトレジスタ170を駆動するための電源として同一の電圧源であるVonを使用する。
【0114】
図33は、図32のように、クロック発生器に提供された電圧源と同一の電圧源であるシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図33に示すように、クロック発生器に提供された電圧源と同一の電圧源Vonがシフトレジスタに提供された場合、第1ステージのインバータ808、即ち、プルダウントランジスタ(M6、M7)の出力電圧の変化による第1ステージのゲートライン駆動電圧V[Gout(1)’]の変化と、第2ステージのインバータ808の出力電圧の変化による第2ステージのゲートライン駆動電圧V[Gout(2)’]の波形変化が分かる。
【0115】
前記のように、クロック発生器に提供された電圧源と同一な電圧源Vonがシフトレジスタに提供された場合には、クロック信号の最高電位値がVon電圧のハイレベル値と同一になる。
図32のように、電圧源をシフトレジスタ170に印加して高解像度、大画面TFT LCDに適用する場合には、ゲートラインの容量性負荷の増加によりTFT LCDの画面表示に以上が発生することになる。
【0116】
図33のグラフから分かるように、1Hクロックパルス幅に対してV[Gout(1)’]は1H以上のパルス幅を有する。一般に、グレイ電圧の最小値は0Vであるので、0V以上になる有効ゲートライン駆動信号V[Gout(n)]のパルス幅は1クロックパルス幅(1H)以下になることが望ましい。特に、表示不良を減少させるためにはインバータ808、即ち、プルダウントランジスタ(M6、M7)の出力電圧がローレベルからハイレベルに変える区間に対応してゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、有効ゲートライン駆動信号V[Gout(n)]のパルス幅が1クロックパルス幅(1H)以下になるようにすることが望ましい。
【0117】
V[Gout(1)’]のパルス幅が1H以上になる理由は、プルダウントランジスタ(M2)を駆動するインバータ808、即ち、プルダウントランジスタ(M6、M7)の動作が前記グラフのように遅いためである。特に、図33のA1’とA2’部分から分かるように、インバータ808の出力電圧がローレベルからハイレベルに上昇する動作が徐々に進行されるので、これに相応してV[Gout(1)’]とV[Gout(2)’]の下降エッジ部分(A1’、A2’)で速くローレベルに落ちなく、その結果、V[Gout(1)’]とV[Gout(2)’]の有効パルス幅が1H以上になる。
【0118】
V[Gout(n)’]の有効パルス幅が1Hより所定値以上に大きくなる場合、データ駆動回路160から提供されるグレイ電圧のパルス幅が1Hであるので、各ステージにゲートラインを経て接続されるピクセルは次端ゲートラインに該当するグレイ電圧の影響を受けて画面表示不良が発生する可能性が高い。
【0119】
従って、V[Gout(n)’]の有効パルス幅が1Hに近いように設定し、又は可能限1Hを大きく越えないようにするための方法のうちの一つは、インバータ808の出力電圧がローレベルからハイレベルに上昇する動作を速くすることである。即ち、インバータ808の出力電圧がローレベルからハイレベルに上昇する曲線の傾きが大きくなるようにすることである。インバータ808の出力電圧の上昇曲線の傾きが大きくなるようにする方法のうちの一つは、インバータの出力電圧の大きさを全体的に増加させて、同一な時間の間にインバータ808の出力電圧がローレベルからさらに増加された値を有するハイレベルに上昇するようにするものである。
【0120】
図34は、本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
図34に示すように、DC/DCコンバータ910で出力電圧Vonを発生させてクロック発生器720を駆動するためにクロック発生器720に印加し、Von電圧と相異する別個の電圧源Vonaを発生させてシフトレジスタ170を駆動するためにシフトレジスタ170に印加する。即ち、クロック発生器720に提供された電圧源Vonと相異する別個の電圧源Vonaを利用してシフトレジスタ170を駆動する。
【0121】
インバータ808の出力電圧の最大値が図33に示した場合より大きくなるようにするためには、Vona電圧の大きさはVon電圧の大きさより大きいことが望ましい。Von電圧の大きさより大きいVonaを発生させるための電源発生回路の一例を示すことが図35である。
図35は、図34のDC/DCコンバータの内部回路構成の一例を示す。
図35に示すように、直流電圧源VDDの入力を受けて複数のダイオード(D1、D2、D3、D4)とキャパシタ(C2、C3、C4、C5)からなった電流ポンプ回路を利用してVon電圧にVDD+△Vを発生させ、Vona電圧にVDD+2△Vを発生させる。
【0122】
VDDの直流電圧をダイオードD1のアノードを通じて入力受けて、△Vの電圧はキャパシタC2を通じて入力受けてダイオードD2を経てダイオードD2のカソード端でVon=VDD+△Vの電圧を発生させる。同様に、Von電圧をダイオードD3のアノードを通じて入力受け、△Vの電圧はキャパシタC4を通じて入力受けてダイオードD4を経てダイオードD4のカソード端でVon電圧に△Vが増加されたVona=VDD+2△Vの電圧を発生させる。即ち、前記のような電流ポンプ回路を利用してVona>VonであるVonaとVon二つの電圧を発生させることができる。
【0123】
また、従来に知られた電圧シフト回路などを利用してVon電圧が可変されるように調節し、Vona電圧はVon電圧と独立的に可変されるように調節され、Vona>Vonになるようにすることができる。
Vona>VonであるVona電圧源がシフトレジスタ170に印加された場合、図7及び図34から分かるように、インバータ808はトランジスタM6のドレインを通じて電圧源Vonaにより駆動される。その結果、インバータ808の出力電圧がVon電圧により駆動される場合に比べてさらに大きくなり、インバータ808の出力電圧波形はローレベルからハイレベルにさらに大きい傾きに上昇することになる。従って、V[Gout(n)]の有効パルス幅が1Hに近いようにし、又は1Hを大きく越えないようにして、画面表示不良が発生しないようにすることができる。
【0124】
図36は、図34の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
図33の場合、約25V程度のVon電圧がインバータ808に印加されてインバータ808の出力電圧の最大値が約15V程度であるが、図36の場合、約45V程度のVona電圧がインバータ808に印加されてインバータ808の出力電圧の最大値が約35V程度である。その結果、インバータ808の出力電圧がローレベルからハイレベルに上昇する部分のうち、B1、B2部分を見ると、ゲートライン駆動信号V[Gout(1)]、V[Gout(2)]の有効パルス幅が図33の場合より狭くなることが分かる。
【0125】
図37は、図33と図34の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
図37に示すように、クロック発生器に提供された電圧源(Von)と同一な電圧源がシフトレジスタ170に印加された場合のゲートライン駆動信号V[Gout’]に示し、クロック発生器に提供された電圧源(Von)よりさらに大きい電圧源(Vona)がシフトレジスタ170に印加された場合のゲートライン駆動信号V[Gout]に示した。インバータ808の出力電圧がローレベルからハイレベルに上昇する部分でのゲートライン駆動信号の下降エッジ部分であるA部分とA’部分を比較すると、ゲートライン駆動信号V[Gout]の有効パルス幅がゲートライン駆動信号V[Gout’]の有効パルス幅よりさらに狭くなることが分かる。従って、ゲートライン駆動信号がハイレベルからローレベルに速く落ちるようにして、結果的にTFT LCDの画面表示不良が発生することを防止することができる。
【0126】
前記では液晶表示パネルのゲートラインを駆動するためのシフトレジスタに対して説明したが、本発明は有機ELディスプレイパネル(organic electroluminescence display panel)のスキャンラインを駆動する場合にも適用することができる。
【0127】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の技術思想内で、本発明を修正又は変更できるであろう。
【0128】
【発明の効果】
本発明によると、シフトレジスタを構成する各ステージに独立的にキャリー電圧を発生するキャリーバッファトランジスタを内蔵することにより、大画面、高解像度のa−Si TFT LCDに適用時にRC遅延を最少化することができる。即ち、現ステージの出力端に接続されたゲートラインに伝達される信号と次ステージの入力端に伝達されるキャリー信号を分離する薄膜トランジスタを現在のステージに追加することにより、ゲートラインのRCロードが次ステージに及ぼす影響を除去することができる。
【0129】
また、液晶表示パネルのゲートラインが増加しても、任意のゲートラインに印加されるゲートライン駆動信号を次ステージの起動信号に利用せずに、共通に供給されるパワークロックを利用するので、正常的なディスプレイを実行することができる。
さらに、シフトレジスタを構成する各ステージに独立的にキャリーを発生するキャリーバッファを内蔵することにより、大画面、高解像度のTFT LCDに適用時に臨界電圧(Vth)に鈍感なシフトレジスタを提供する。即ち、シフトレジスタの臨界電圧(Vth)散布による誤動作を防止することができるので、相対的に広い温度環境で信頼性を高めることができる。
さらにまた、生産時に臨界電圧(Vth)散布に対しても鈍感になって収率高いシフトレジスタを提供することができる。
【0130】
本発明によると、a−Si TFT LCDのゲートライン駆動のためのゲート駆動シフトレジスタのプルダウントランジスタを所定のサイズ比を有する第1及びプルダウントランジスタ2個に分離する。従って、ゲート駆動シフトレジスタ内部にあるインバータの容量性負荷になるプルダウントランジスタのサイズを減少させることができるので、インバータが速く動作するようにすることができる。その結果、高解像度、大画面ディスプレイ時にディスプレイ不良が発生されることを防止することができる。
【0131】
また、本発明によると、シフトレジスタにクロック発生器に提供された電圧源(Von)と別途のさらに大きい電圧源(Vona)を印加させることにより、高解像度、大画面ディスプレイ具現時にもディスプレイ不良が発生されないようにすることができる。
【図面の簡単な説明】
【図1】poly−TFT LCDのTFT基板の構成を示す概略図である。
【図2】従来のa−Si TFT LCDのTFT基板の構成を示す概略図である。
【図3】本発明によるa−Si TFT 液晶表示装置の分解斜視図を示す。
【図4】本発明によるa−Si TFT LCDのTFT基板の構成を示す図である。
【図5】図4のデータ駆動回路のシフトレジスタのブロック図である。
【図6】図4のゲート駆動回路に用いられるシフトレジスタを説明するためのブロック図である。
【図7】図6に示したシフトレジスタの各ステージの具体的な回路構成を示す図である。
【図8】図7の回路の出力波形図である。
【図9】図6の回路の駆動波形を説明するための波形図である。
【図10】図6に示したシフトレジスタを用いる液晶表示装置を説明するための図である。
【図11】本発明の一実施形態によるシフトレジスタを説明するためのブロック図である。
【図12】図11のシフトレジスタの単位ステージを説明するための回路図である。
【図13】図11のシフトレジスタの最終ステージとダミーステージを示した回路図である。
【図14】図11のシフトレジスタを用いた液晶表示装置を説明するための図である。
【図15】図11のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である
【図16】図11のシフトレジスタの単位ステージのうちのプルアップ部、プルダウン部及びキャリーバッファのみを示すレイアウト図である。
【図17】キャリーバッファが配置される領域のみを拡大した図面である。
【図18】図7のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図19】図7のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図20】図7のシフトレジスタから出力されるゲートライン駆動信号のシミュレーション結果を説明するための図である。
【図21】本発明の第2実施形態によるシフトレジスタを説明するための回路図である。
【図22】本発明の第3実施形態によるシフトレジスタを説明するための回路図である。
【図23】図22の回路の出力波形図である。
【図24】図22の回路の出力波形図である。
【図25】本発明の第4実施形態によるシフトレジスタを説明するための回路図である。
【図26】本発明の第5実施形態によるシフトレジスタを説明するための回路図である。
【図27】図26の回路のキャパシタノードの充電電位を示す図面である。
【図28】図7のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図29】本発明の第6実施形態によるシフトレジスタの具体回路図である。
【図30】図29のシフトレジスタを駆動した場合のゲートライン駆動電圧のシミュレーション出力波形図である。
【図31】図7及び図29のシフトレジスタを駆動した場合のゲートライン駆動電圧を同時に示したシミュレーション出力波形図である。
【図32】図6のシフトレジスタを駆動するための電源発生装置とクロック発生器の一例を示すブロック図である。
【図33】図32のようにクロック発生器に提供された電圧源と同一の電圧源がシフトレジスタに提供された場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図34】本発明のシフトレジスタを駆動するための電源発生装置とクロック発生器の他の例を示すブロック図である。
【図35】図34のDC/DCコンバータの内部回路構成の一例を示す図である。
【図36】図34の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧のシミュレーション出力波形図である。
【図37】図33と図34の電源発生装置とクロック発生器を使用してシフトレジスタを駆動した場合のシフトレジスタの出力電圧であるゲートライン駆動電圧を共に示したシミュレーション出力波形図である。
【符号の説明】
100 液晶表示装置
110 液晶表示パネルアセンブリ
120 バックライトアセンブリ
170 シフトレジスタ
171 プルアップ部
172 プルダウン部
173 プルアップ駆動部
174 プルダウン駆動部
275 第1キャリーバッファ
276、376、476、576 第2キャリーバッファ
Claims (8)
- 複数のステージが縦続接続され、第1ステージへのスキャン開始信号の入力を受け、各ステージに対応する複数のスキャンラインを選択するためのスキャンライン駆動信号を順次に出力するシフトレジスタにおいて、前記第1ステージを除く各ステージはそれぞれ、
入力端子と、
前記スキャンライン駆動信号を出力する出力端子と、
外部から第1クロックが入力される第1クロック端子又は前記第1クロックと180°の位相差を有する第2クロックが入力される第2クロック端子に接続されて、前記第1クロック又は前記第2クロックに相応するキャリー信号を次ステージの入力端子に提供する第1キャリーバッファ部と、
前記出力端子に前記第1クロック又は第2クロックに相応する前記スキャンライン駆動信号を提供するプルアップ部と、
前記出力端子に第1電源電圧を提供するプルダウン部と、
前記入力端子から入力される信号に応答して前記プルアップ部をターンオンさせ、前記次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
前記入力端子から入力される信号に応答して前記プルダウン部をターンオフさせ、前記次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
前ステージの第1キャリーバッファ部から提供され、前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第2キャリーバッファ部と、
を含み、
前記第1キャリーバッファ部は、ドレインに印加される前記第1クロック又は前記第2クロックを、ゲートに印加される前記プルアップ駆動部からの入力信号に応答して、ソースを通じて前記次ステージに出力する第1トランジスタを含み、前記第2キャリーバッファ部は、ドレインが前記入力端子又は前記前ステージの前記第1キャリーバッファ部の前記第1トランジスタのソースに接続され、ゲートが前記プルダウン部に接続され、ソースが前記第1電源電圧の提供を受ける第4トランジスタを含むことを特徴とするシフトレジスタ。 - 請求項1記載のシフトレジスタにおいて、前記第2キャリーバッファ部は、ドレインとゲートとが互いに前記第4トランジスタのソースに接続され、ソースが前記第1電源電圧の提供を受ける第5トランジスタをさらに含むことを特徴とするシフトレジスタ。
- 請求項1記載のシフトレジスタにおいて、前記第2キャリーバッファ部は、ドレインが前記第4トランジスタのゲートと接続され、ゲートが前記第4トランジスタのドレインと接続され、ソースが前記第1電源電圧の提供を受ける第6トランジスタをさらに含むことを特徴とするシフトレジスタ。
- 請求項1記載のシフトレジスタにおいて、前記第2キャリーバッファは、ドレインとゲートとが互いに前記第4トランジスタのソースに接続され、ソースが前記第1電源電圧の提供を受ける第5トランジスタと、ドレインが前記第4トランジスタのゲートと接続され、ゲートが前記第4トランジスタのドレインと接続され、ソースが前記第1電源電圧の提供を受ける第6トランジスタと、
をさらに含むことを特徴とするシフトレジスタ。 - 透明基板上に形成された、複数のデータラインと複数のゲートラインとを含む表示セルアレイ回路、データ駆動回路、及びゲート駆動回路を含む液晶表示装置において、
前記ゲート駆動回路は、複数のステージが配置されて、第1ステージへのスキャン開始信号の入力を受け、各ステージに対応する前記複数のゲートラインを順次に選択するスキャンライン駆動信号を出力するシフトレジスタを含み、
前記第1ステージを除く各ステージはそれぞれ、
入力端子と、
前記スキャンライン駆動信号を出力する出力端子と、
外部から第1クロックが入力される第1クロック端子又は前記第1クロックと180°の位相差を有する第2クロックが入力される第2クロック端子に接続され、前記第1クロック又は前記第2クロックに相応するキャリー信号を次ステージの入力端子に提供する第1キャリーバッファ部と、
前記出力端子に前記第1クロック又は前記第2クロックに相応するスキャンライン駆動信号を提供するプルアップ部と、
前記出力端子に第1電源電圧を提供するプルダウン部と、
前記入力端子から入力される信号に応答して前記プルアップ部をターンオンさせ、前記次ステージのスキャンライン駆動信号に応答して前記プルアップ部をターンオフさせるプルアップ駆動部と、
前記入力端子から入力される信号に応答して前記プルダウン部をターンオフさせ、前記次ステージのスキャンライン駆動信号に応答して前記プルダウン部をターンオンさせるプルダウン駆動部と、
前ステージの第1キャリーバッファ部から提供された前記プルアップ部に印加される前記キャリー信号のレベルをダウンさせる第2キャリーバッファ部と、
を含み、
前記第1キャリーバッファ部は、ドレインに印加される前記第1クロック又は前記第2クロックを、ゲートに印加される前記プルアップ駆動部からの入力信号に応答して、ソースを通じて前記次ステージに出力する第1トランジスタを含み、前記第2キャリーバッファ部は、ドレインが前記入力端子又は前記前ステージの前記第1キャリーバッファ部の前記第1トランジスタのソースに接続され、ゲートが前記プルダウン部に接続され、ソースが前記第1電源電圧の提供を受ける第4トランジスタを含むことを特徴とする液晶表示装置。 - 請求項5に記載の液晶表示装置において、前記第2キャリーバッファ部は、ドレインとゲートとが互いに前記第4トランジスタのソースに接続され、ソースが前記第1電源電圧の提供を受ける第5トランジスタをさらに含むことを特徴とする液晶表示装置。
- 請求項5に記載の液晶表示装置において、前記第2キャリーバッファ部は、ドレインが前記第4トランジスタのゲートと接続され、ゲートが前記第4トランジスタのドレインと接続され、ソースが前記第1電源電圧の提供を受ける第6トランジスタをさらに含むことを特徴とする液晶表示装置。
- 請求項5に記載の液晶表示装置において、前記第2キャリーバッファは、ドレインとゲートとが互いに前記第4トランジスタのソースに接続され、ソースが前記第1電源電圧の提供を受ける第5トランジスタと、ドレインが前記第4トランジスタのゲートと接続され、ゲートが前記第4トランジスタのドレインと接続され、ソースが前記第1電源電圧の提供を受ける第6トランジスタと、
をさらに含むことを特徴とする液晶表示装置。
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