JP2023072294A - 走査信号線駆動回路およびそれを備えた表示装置 - Google Patents

Abstract

【課題】表示パネルの額縁領域の増大を抑えつつ誤動作が生じない信頼性の高い表示装置を提供する。【解決手段】表示装置のゲートドライバとしてのシフトレジスタの各段を構成する単位回路４０は、先行段の出力信号Ｇ（ｎ－４）がＨレベルになるとトランジスタＴ２を介して内部ノードＮＡをＨレベルに充電し、後続段の出力信号Ｇ（ｎ＋８）がＨレベルになると内部ノードＮＡをトランジスタＴ３を介してＬレベルとする。ゲートドライバの最後８段の単位回路４０には、上記信号Ｇ（ｎ－４）を与えられるゲート端子と内部ノードＮＡに接続されたドレイン端子とを有するトランジスタＴ４が設けられ、そのソース端子には、上記最後８段のいずれかの内部ノードＮＡをＨレベルにすべき期間ではＨレベルでそれ以外でＬレベルである信号Ｖ１が与えられる。これにより、安定化回路１８が正常に機能せずに内部ノードＮＡに生じる電圧変動が抑制される。【選択図】図４

Description

以下の開示は、表示装置に関し、更に詳しくは、表示装置の表示部に配設された走査信号線を駆動するための走査信号線駆動回路に関する。

従来より、複数のデータ信号線（「データライン」とも呼ばれる）と、当該複数のデータ信号線に交差する複数の走査信号線（「ゲートライン」とも呼ばれる）と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とを含む表示部を備えたマトリクス型の表示装置が知られている。このようなマトリクス型の表示装置は、当該複数のデータ信号線を駆動するためのデータ信号線駆動回路（「データドライバ」または「ソースドライバ」とも呼ばれる）および当該複数の走査信号線を駆動するための走査信号線駆動回路（「ゲートドライバ」とも呼ばれる）を備えている。走査信号線駆動回路は、各フレーム期間において当該複数の走査信号線が順次選択されるように複数の走査信号を当該複数の走査信号線にそれぞれ印加し、データ信号線駆動回路は、このような当該複数の走査信号線の順次的な選択に連動して、表示すべき画像信号を表す複数のデータ信号を当該複数のデータ信号線に印加する。これにより、表示すべき画像を表す画像データを構成する複数の画素データが上記複数の画素形成部にそれぞれ与えられる。

ところで、アクティブマトリクス型の表示装置では、走査信号線駆動回路は、従来、上記のような表示部を含む表示パネルを構成する基板の周辺部にＩＣ（Integrated Circuit）チップとして搭載されることが多かった。しかしながら、近年、基板上に直接的に走査信号線駆動回路を形成することが徐々に多くなされている。このような走査信号線駆動回路は「モノリシックゲートドライバ」等と呼ばれ、このような走査信号線駆動回路を含む表示パネルは「ゲートドライバモノリシックパネル」または「ＧＤＭパネル」と呼ばれている。

ＧＤＭパネルでは、その額縁領域に形成されたゲートドライバから表示領域としての表示部に向かって走査信号が入力される。このようなＧＤＭパネルによれば、特に高移動度特性を有する低温ポリシリコンやＩＧＺＯ（Indium Gallium Zinc Oxide）等の酸化物半導体によりチャネル層が形成された薄膜トランジスタ（以下「ＴＦＴ」と略記する）を用いることにより、ゲートドライバを小面積でガラス上に形成し狭額縁化を図ることができる。また、ＧＤＭパネルでは、低温ポリシリコンやＩＧＺＯ等の酸化物半導体によりチャネル層が形成されたＴＦＴに比べ製造が容易なアモルファスシリコンによりチャネル層が形成されたＴＦＴも広く使用されている。

アクティブマトリクス型の表示装置における走査信号線駆動回路としてのゲートドライバは、表示部における走査信号線の本数に応じた段数のシフトレジスタを含んでいる。表示パネルとしてＧＤＭパネルが使用される場合、このシフトレジスタの各段を構成する双安定回路（以下「単位回路」という）は、例えば図４に示す構成を有している。各単位回路は、双安定回路としての状態を示す電圧を保持する内部ノードＮＡを有するとともに、当該単位回路に対応する走査信号線（ゲートライン）に直接に接続された出力トランジスタＴ１としてのＴＦＴを含んでおり、出力トランジスタＴ１のゲート端子は内部ノードＮＡに接続されている。当該走査信号線への走査信号Ｇ（ｎ）の供給はこの出力トランジスタＴ１によって制御される。しかし、出力トランジスタＴ１のゲート端子を含む内部ノードＮＡと他の配線との寄生容量等によるノイズの影響で、内部ノードＮＡの電圧すなわち出力トランジスタＴ１のゲート端子の電圧が変動すると、出力トランジスタＴ１に漏洩電流が生じ、誤動作が発生する。各走査信号線を正常に駆動するには、それに対応する単位回路における出力トランジスタＴ１は、オフ状態とすべき期間として設定された所定期間（以下「出力オフ期間」という）では、温度やノイズに関わらずオフ状態を維持しなければならない。

このために、図４に示した単位回路のように、その出力オフ期間において出力トランジスタＴ１が確実にオフ状態に維持されるように内部ノードＮＡの電圧変動を防止するための安定化回路１８が設けられた単位回路が従来より知られている。例えば、特許文献３（国際公開第２０１７／００６８１５号パンフレット）には、ゲートドライバを構成するシフトレジスタで使用される単位回路として、図２２に示すような回路が記載されている（同文献の図７参照）。この単位回路には、走査信号線としてのゲートラインが選択状態とされる期間以外の期間（非選択期間）を通じてノードＮ１ａ（上記内部ノードＮＡに相当するノード）をローレベルに維持するための回路（第１の出力制御ノード安定部）３１２ａが設けられており、この第１の出力制御ノード安定部３１２ａが安定化回路に相当する。

国際公開第２０１７／００６８１５号パンフレット 国際公開第２０１０／１４６７４３号パンフレット 国際公開第２０１９／０１７２６４号パンフレット

図４に示すように、ＧＤＭパネルにおいて、ゲートドライバを構成するシフトレジスタにおける各単位回路には、ゲート端子にクロック信号が供給されるＴＦＴや、走査信号線に供給すべき走査信号を出力する出力トランジスタＴ１としてのＴＦＴが含まれる。例えばオンデューティが２／６に設定された６相のクロックで動作しているシフトレジスタであれば、安定化回路には少なくとも動作期間の２/６の間、ゲート端子にハイレベルの電圧（ＶＤＤ）が印加されるＴＦＴが含まれる。アモルファスシリコンやＩＧＺＯ等の酸化物半導体によりチャネル層が形成されたＮチャネル型ＴＦＴにおいて、そのゲート端子に高い電圧が印加される時間が長くなると、そのＴＦＴの閾値電圧が上昇する方向にシフトする現象（「閾値シフト」と呼ばれる）が知られている。このようなＴＦＴの劣化現象は特に高温の条件下において顕著となり、ＴＦＴのゲート端子に同じ電圧を印加した場合、閾値シフトが大きいほど、ソース端子とドレイン端子との間の電流は小さくなる。このため、安定化回路１８に含まれるＴＦＴは、シフトレジスタを構成するＴＦＴ（トランジスタＴ１，Ｔ２，Ｔ３）より早く劣化する可能性がある。安定化回路１８のＴＦＴが劣化した場合、内部ノードＮＡを十分にローレベル（出力トランジスタＴ１をオフ状態にするレベル）の電圧（ＶＳＳ）に維持にすることができずにノイズの影響を受けやすくなる。

上記シフトレジスタにおける各単位回路において、誤動作が生じないよう内部ノードＮＡの電圧変動を防止するために、安定化回路以外の対策も講じることが考えられる。しかし、そのような対策はシフトレジスタの回路面積の増大を招き、ＧＤＭパネルにおける額縁領域が大きくなる。一方、近年、スマートホン等モバイル機器用のディスプレイに加えてノートパソコンやテレビ用のディスプレイ等においても、狭額縁化の要望が益々高まってきている。

そこで、表示パネルの額縁領域の増大を抑えつつ誤動作が生じない信頼性の高い走査信号線駆動回路およびそれを備えた表示装置を提供することが望まれる。

（１）本発明の幾つかの実施形態による走査信号線駆動回路は、表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
各単位回路は、
前記複数の走査信号線の１つに対応する双安定回路であって、前記複数のクロック信号のうち対応するクロック信号を入力クロック信号として受け取るとともに、先行段の所定単位回路の出力信号または前記シフトレジスタの外部から与えられる第１入力信号をセット信号として受け取り、かつ、後続段の所定単位回路の出力信号または前記シフトレジスタの外部から与えられる第２入力信号をリセット信号として受け取り、
第１および第２の論理レベルの電圧を選択的に保持する第１内部ノードと、
前記セット信号に応じて前記第１の論理レベルの電圧を前記第１内部ノードに与えるセット回路と、
前記リセット信号に応じて前記第２の論理レベルの電圧を前記第１内部ノードに与えるリセット回路と、
前記第１内部ノードに保持される電圧が前記第１の論理レベルであるときに、前記入力クロック信号に応じた論理レベルの出力信号を生成して対応する走査信号線に与える出力回路とを含み、
前記リセット信号として入力される信号を出力する前記後続段の所定単位回路は、自段よりもｋ段後の単位回路であって、ｋは、前記セット信号として入力される信号を出力する前記先行段の所定単位回路が自段よりもｊ段前の単位回路であり前記多相クロック信号の相数がｉであるときにｉ－ｊ≦ｋ≦ｉ－１を満たす自然数であり、
前記リセット回路は、前記第１内部ノードに接続された第１導通端子と、前記第２の論理レベルの電圧を受け取る第２導通端子と、前記リセット信号を受け取る制御端子とを有するリセット用トランジスタを含み、
各単位回路に入力される前記リセット信号は、自段が前記複数の単位回路における最後ｋ段の単位回路のいずれでもない場合は、自段よりもｋ段後の単位回路の出力信号であり、自段が前記最後ｋ段の単位回路のいずれかである場合は、前記第２入力信号であり、
前記最後ｋ段の各単位回路に入力される前記第２入力信号は、自段の出力信号がアクティブ状態から非アクティブ状態に変化した後に所定期間だけアクティブ状態となる信号であり、
前記最後ｋ段の各単位回路は、前記第１内部ノードに接続された第１導通端子を有する補償トランジスタであって自段の前記セット信号または自段の出力信号のいずれかである補償制御信号に応じてオンまたはオフする補償トランジスタを含む補償回路を備え、
前記最後ｋ段の各単位回路における前記補償回路は、
前記第１内部ノードが前記第１の論理レベルの電圧を保持すべき期間において、前記補償トランジスタをオフ状態とし、または、前記第１の論理レベルの電圧を前記第１内部ノードに与え、
前記第１内部ノードが前記第２の論理レベルの電圧を保持すべき期間において、前記補償トランジスタを前記補償制御信号の電圧に応じてオン状態またはオフ状態とし、前記補償トランジスタがオン状態のときに前記第２の論理レベルの電圧が前記補償トランジスタを介して前記第１内部ノードに与えられるように構成されている。

（２）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記最後ｋ段の各単位回路における前記補償トランジスタは、第１補償停止信号を受け取る第２導通端子と、自段の前記セット信号を受け取る制御端子とを更に有し、
前記第１補償停止信号は、前記最後ｋ段の単位回路のいずれかに前記セット信号として与えられる前記先行段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である。

（３）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記最後ｋ段の各単位回路における前記補償トランジスタは、第２補償停止信号を受け取る第２導通端子と、自段の出力信号を受け取る制御端子とを更に有し、
前記第２補償停止信号は、前記最後ｋ段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である。

（４）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記最後ｋ段の各単位回路における前記補償トランジスタは、前記第２の論理レベルの電圧を受け取る第２導通端子、および、制御端子を更に有し、
前記最後ｋ段の各単位回路における前記補償回路は、
前記第１および第２の論理レベルの電圧を選択的に保持するための補償用内部ノードと、
前記補償用内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段の前記セット信号を受け取る制御端子を有する補償設定用トランジスタと、
前記補償用内部ノードに接続された第１導通端子、前記補償トランジスタの前記制御端子に接続された第２導通端子、および、自段の前記セット信号を受け取る制御端子を有する補償制御トランジスタと、
前記補償制御トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有する補償制御キャパシタとを更に含み、
自段のセット信号の電圧が前記第１の論理レベルであるときには、前記補償設定用トランジスタがオン状態となって前記第２の論理レベルの電圧を前記補償用内部ノードに与えるとともに、前記補償制御トランジスタがオン状態となって前記補償用内部ノードの電圧を前記補償トランジスタの前記制御端子に与え、自段のセット信号の電圧が前記第２論理レベルであるときには、前記補償設定用トランジスおよび前記補償制御トランジスタがオフ状態となるように構成されている。

（５）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（４）の構成を含み、
前記最後ｋ段の各単位回路における前記補償回路は、前記補償トランジスタの前記制御端子に接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段に与えられる前記第２入力信号を受け取る制御端子を有するトランジスタを更に含む。

（６）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（４）または（５）の構成を含み、
前記最後ｋ段の各単位回路における前記補償回路は、前記対応するクロック信号の電圧が前記第１の論理レベルであるときに前記補償用内部ノードに前記第１の論理レベルの電圧を与える補償補助回路を更に含む。

（７）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）の構成を含み、
前記最後ｋ段の各単位回路における前記補償トランジスタは、前記第２の論理レベルの電圧を受け取る第２導通端子、および、制御端子を更に有し、
前記最後ｋ段の各単位回路における前記補償回路は、
前記第１および第２の論理レベルの電圧を選択的に保持するための補償用内部ノードと、
前記補償用内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償設定用トランジスタと、
前記補償用内部ノードに接続された第１導通端子、前記補償トランジスタの前記制御端子に接続された第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償制御トランジスタと、
前記補償制御トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有する補償制御キャパシタとを更に含み、
自段の出力信号の電圧が前記第１の論理レベルであるときには、前記補償設定用トランジスタがオン状態となって前記第２の論理レベルの電圧を前記補償用内部ノードに与えるとともに、前記補償制御トランジスタがオン状態となって前記補償用内部ノードの電圧を前記補償トランジスタの前記制御端子に与え、自段の出力信号の電圧が前記第２の論理レベルであるときには、前記補償設定用トランジスおよび前記補償制御トランジスタがオフ状態となるように構成されている。

（８）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（７）の構成を含み、
前記最後ｋ段の各単位回路における前記補償回路は、前記補償トランジスタの制御端子に接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段に与えられる前記第２入力信号を受け取る制御端子を有するトランジスタを更に含む。

（９）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（７）または（８）の構成を含み、
前記最後ｋ段の各単位回路における前記補償回路は、前記複数のクロック信号のうち前記対応するクロック信号との間でパルスが重ならないクロック信号のいずれかを受け取り、当該受け取るクロック信号の電圧が前記第１の論理レベルであるときに前記補償用内部ノードに前記第１の論理レベルの電圧を与える補償補助回路を更に含む。

（１０）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（２）の構成を含み、
前記最後ｋ段を特定する自然数ｋはｉ－ｊである。

（１１）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１０）の構成を含み、
前記複数の単位回路のうち最後ｉ段以外の各単位回路は、
前記第１内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段よりもｉ段後の単位回路の出力信号を受け取る制御端子を有する補償トランジスタを更に含み、
当該ｉ段後の単位回路の出力信号の電圧が前記第１の論理レベルであるときには当該補償トランジスタがオン状態であり、当該ｉ段後の単位回路の出力信号の電圧が前記第２の論理レベルであるときには当該補償トランジスタがオフ状態であるように構成されている。

（１２）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１１）の構成を含み、
前記最後ｉ段の各単位回路は、
前記第１内部ノードに接続された第１導通端子、第２補償停止信号を受け取る第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償トランジスタを更に含み、
自段の出力信号の電圧が前記第１の論理レベルであるときには当該補償トランジスタがオン状態であり、自段の出力信号の電圧が前記第２の論理レベルであるときには当該補償トランジスタがオフ状態であるように構成されており、
前記第２補償停止信号は、前記最後ｉ段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である。

（１３）また、本発明の幾つかの実施形態による走査信号線駆動回路は、上記（１）から（１２）のいずれかの構成を含み、
前記出力回路は、
前記入力クロック信号を受け取る第１導通端子、対応する走査信号線に接続された第２導通端子、および、前記第１内部ノードに接続された制御端子を有する出力トランジスタと、
前記出力トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有するキャパシタとを含む。

（１４）また、本発明の幾つかの実施形態による表示装置は、複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
上記（１）から（１３）のいずれかの構成を有する走査信号線駆動回路とを備える。

（１５）また、本発明の幾つかの実施形態による表示装置は、上記（１４）の構成を含み、
前記走査信号線駆動回路は、
前記複数の走査信号線の一端側に配置され、前記複数の走査信号線のうち奇数番目の走査信号線にそれぞれ対応する単位回路を前記複数の単位回路として含む第１走査信号線駆動部と、
前記複数の走査信号線の他端側に配置され、前記複数の走査信号線のうち偶数番目の走査信号線にそれぞれ対応する単位回路を前記複数の単位回路として含む第２走査信号線駆動部とを含む。

（１６）また、本発明の幾つかの実施形態による表示装置は、上記（１４）または（１５）の構成を含み、
前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている。

本発明の上記幾つかの実施形態では、走査信号線駆動回路において、互いに縦続接続された複数の単位回路により、多相クロック信号に基づき動作するシフトレジスタが構成され、当該複数の単位回路のうち最後ｋ段以外の単位回路では、自段よりもｋ段後の単位回路の出力信号がリセット信号として入力されリセット用トランジスタの制御端子に与えられる。ここで、ｋは、セット信号として入力される信号を出力する先行段の所定単位回路が自段よりもｊ段前の単位回路であり上記多相クロック信号の相数がｉであるときにｉ－ｊ≦ｋ≦ｉ－１を満たす自然数である。これにより、当該最後ｋ段以外の単位回路では、その内部に設けられた安定化回路が正常に機能しない場合であっても（または安定化回路が設けられていない場合であっても）、第１内部ノードを第２の論理レベル（非アクティブ状態）に維持すべき期間においてセット信号としてのｊ段前の単位回路の出力信号により第１内部ノードに電圧変動が生じると、リセット用トランジスタが電流が流れて当該電圧変動が抑制される。

一方、当該最後ｋ段に含まれる単位回路では、第２入力信号がリセット信号としてリセット用トランジスタの制御端子に与えられる。この第２入力信号は、自段の出力信号がアクティブ状態から非アクティブ状態に変化した後に所定期間だけアクティブ状態となる信号であり、上記のような第１部内部ノードの電圧変動をリセット用トランジスタにより抑制することはできない。しかし、当該最後ｋ段に含まれる単位回路には、第１内部ノードに接続された第１導通端子を有する補償トランジスタであって自段へのセット信号または自段の出力信号のいずれかである補償制御信号に応じてオンまたはオフする補償トランジスタを含む補償回路が設けられている。これにより、当該最後ｋ段の単位回路では、その内部に設けられた安定化回路が正常に機能しない場合であっても（または安定化回路が設けられていない場合であっても）、第１内部ノードを第２の論理レベル（非アクティブ状態）に維持すべき期間においてセット信号としてのｊ段前の単位回路の出力信号または自段への入力クロック信号により第１内部ノードに電圧変動が生じると、補償トランジスタに電流が流れて当該電圧変動が抑制される。

このように本発明の上記幾つかの実施形態によれば、上記複数の単位回路のいずれにおいても、その内部に設けられた安定化回路が正常に機能しないために（または安定化回路が設けられていないために）、第１内部ノードを第２の論理レベル（非アクティブ状態）に維持すべき期間において第１内部ノードに電圧変動が生じると、リセット用トランジスタまたは補償トランジスタに電流が流れて当該電圧変動が抑制される。これにより、各走査信号線につきその選択のためにアクティブな信号を印加すべき期間以外において当該走査信号線の電圧が変動することによる誤動作が防止される。また、本発明の上記幾つかの実施形態では、各単位回路において第１内部ノードの電圧変動の抑制のために入力される信号は自段から比較的近い位置に配置された他段の出力信号であるので、当該走査信号線駆動回路を用いた表示装置において額縁領域の増大を小さく抑えることができる。

なお、上記最後ｋ段の各単位回路に設けられる補償回路は、第１内部ノードを第１の論理レベル（アクティブ状態）に維持すべき期間では第１内部ノードの電圧に実質的に影響を与えないように構成すべきであり、このためには例えば次のようにすればよい。すなわち、補償トランジスタの制御端子にセット信号としてのｊ段前の単位回路の出力信号が与えられる場合には、補償トランジスタの第２導通端子に、当該最後ｋ段の単位回路のいずれかにセット信号として与えられる先行段の出力信号のいずれかがアクティブ状態である期間で第１の論理レベルであって当該期間以外で第２の論理レベルである電圧信号（上記（２）の構成における第１補償停止信号）を与えればよい。また、補償トランジスタの制御端子に自段の出力信号が与えられる場合には、補償トランジスタの第２導通端子に、当該最後ｋ段の出力信号のいずれかがアクティブである期間で第１の論理レベルであって当該期間以外で第２の論理レベルである電圧信号（上記（３）の構成における第２補償停止信号）を与えればよい。

第１の実施形態に係るアクティブマトリクス型表示装置の全体構成を示すブロック図である。 上記第１の実施形態における画素形成部の電気的構成を示す回路図である。 上記第１の実施形態におけるゲートドライバの構成を説明するための回路図である。 ゲートドライバの単位回路の構成例を示す回路図である。 上記第１の実施形態におけるゲートドライバの動作を説明するための信号波形図である。 上記第１の実施形態におけるゲートドライバの単位回路の構成を示す回路図である。 上記第１の実施形態におけるゲートドライバにおける最後８段の単位回路の動作を説明するためのタイミングチャートである。 上記第１の実施形態におけるゲートドライバにおける最後８段の単位回路に入力すべきクリア信号を示すタイミングチャートである。 第２の実施形態に係るアクティブマトリクス型表示装置におけるゲートドライバの単位回路の構成を示す回路図である。 上記第２の実施形態におけるゲートドライバにおける最後８段の単位回路の動作を説明するためのタイミングチャートである。 第３の実施形態に係るアクティブマトリクス型表示装置におけるゲートドライバの単位回路の構成を示す回路図である。 上記第３の実施形態におけるゲートドライバにおける最後ｋ段の単位回路の動作を説明するためのタイミングチャートである。 上記第３の実施形態におけるゲートドライバの動作を説明するための信号波形図である。 第４の実施形態に係るアクティブマトリクス型表示装置におけるゲートドライバの単位回路の構成を示す回路図である。 上記第４の実施形態におけるゲートドライバにおける最後ｋ段の単位回路の動作を説明するためのタイミングチャートである。 第５の実施形態に係るアクティブマトリクス型表示装置におけるゲートドライバの単位回路の構成を示す回路図である。 上記第５の実施形態におけるゲートドライバの単位回路に含まれる補償回路の第１構成例を示す回路図である。 上記第５の実施形態におけるゲートドライバの単位回路に含まれる補償回路の第２構成例を示す回路図である。 上記第５の実施形態におけるゲートドライバの単位回路に含まれる補償回路の動作を説明するための電圧波形図である。 第６の実施形態に係るアクティブマトリクス型表示装置におけるゲートドライバの単位回路の構成を示す回路図である。 上記第６の実施形態におけるゲートドライバの単位回路に含まれる補償回路の構成を示す回路図である。 ゲートドライバの単位回路に含まれる安定化回路の構成例を説明するための回路図である。

以下、添付図面を参照しながら実施形態について説明する。なお、以下で言及する各トランジスタにおいて、ゲート端子は制御端子に相当し、ドレイン端子およびソース端子の一方は第１導通端子に相当し、他方は第２導通端子に相当する。また、本実施形態におけるトランジスタはすべてＮチャネル型であるものとするが、本発明はこれに限定されない。なお、Ｎチャネル型トランジスタでは、２つの導通端子のうち電位の高い方がドレイン端子であり低い方がソース端子であるが、本明細書では、動作中に当該２つの導通端子の電位の高低が反転する場合であっても、当該２つの導通端子のうち一方を固定的に「ドレイン端子」と呼び他方を「ソース端子」と呼ぶものとする。また、本明細書における「接続」とは、特に断らない限り「電気的接続」を意味し、本発明の要旨を逸脱しない範囲において、直接的な接続を意味する場合のみならず、他の素子を介した間接的な接続を意味する場合も含むものとする。

＜１．第１の実施形態＞
＜１．１ 全体構成および動作概要＞
図１は、第１の実施形態に係るアクティブマトリクス型の液晶表示装置１００の全体構成を示すブロック図である。この表示装置１００は、表示制御回路２００、データ信号線駆動回路としてのデータドライバ３００、および、表示部５００と走査信号線駆動回路としてのゲートドライバとを含む表示パネル６００を備えている。本実施形態では、表示パネル６００を構成する２枚の基板のうちの一方の基板（「ＴＦＴ基板」と呼ばれる）に、表示部５００を構成する画素回路とゲートドライバとが一体的に形成されており、ゲートドライバは、図１に示すように表示部５００を介して対向するように配置された第１および第２ゲートドライバ４１０，４２０からなる。

表示部５００には、複数（Ｍ本）のデータラインＤＬ１～ＤＬＭと、当該複数のデータラインＤＬ１～ＤＬＭに交差する複数（Ｎ本）の走査信号線としてのゲートラインＧＬ１～ＧＬＮと、当該複数のデータラインＤＬ１～ＤＬＭおよび当該複数のゲートラインＧＬ１～ＧＬＮに沿ってマトリクス状に配置された複数個（Ｍ×Ｎ個）の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１～Ｎ，ｊ＝１～Ｍ）とが設けられている。各画素形成部Ｐｓ（ｉ，ｊ）は、当該複数のデータラインＤＬ１～ＤＬＭのいずれか１つに対応するとともに、当該複数のゲートラインＧＬ１～ＧＬＮのいずれか１つに対応する。

図２は、表示部５００における１つの画素形成部Ｐｓ（ｉ，ｊ）の電気的構成を示す回路図である。図２に示すように各画素形成部Ｐｓ（ｉ，ｊ）は、対応するゲートラインＧＬｉにゲート端子が接続されると共に対応するデータラインＤＬｊにソース端子が接続された画素スイッチング素子としてのＮチャネル形の薄膜トランジスタ（ＴＦＴ）１０と、そのトランジスタ１０のドレイン端子に接続された画素電極Ｅｐと、上記複数個の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１～Ｎ，ｊ＝１～Ｍ）に共通的に設けられた対向電極である共通電極Ｅｃと、上記複数個の画素形成部Ｐｓ（ｉ，ｊ）（ｉ＝１～Ｎ，ｊ＝１～Ｍ）に共通的に設けられ画素電極Ｅｐと共通電極Ｅｃとの間に挟持された液晶層とからなる。画素電極Ｅｐと共通電極Ｅｃとによって形成される液晶容量Ｃｌｃにより、画素容量Ｃｐが構成される。

画素形成部Ｐｓ（ｉ，ｊ）における薄膜トランジスタ１０としては、チャネル層にアモルファスシリコンを用いた薄膜トランジスタ（ａ－Ｓｉ ＴＦＴ）や、チャネル層にＩＧＺＯ等の酸化物半導体を用いた薄膜トランジスタ（酸化物ＴＦＴ）、チャネル層に低温ポリシリコンを用いた薄膜トランジスタ（ＬＴＰＳ－ＴＦＴ）等を採用することができる。なお、本実施形態における表示パネル６００は、表示部５００を構成する画素形成部ＰｓのうちＴＦＴ基板上に形成された要素からなる画素回路とゲートドライバとが一体的に形成されたＧＤＭパネルであり、画素形成部Ｐｓにおけるトランジスタとゲートドライバに含まれるトランジスタとは、同一種類の半導体でチャネル層が形成された薄膜トランジスタである。

表示制御回路２００は、外部から与えられる画像信号ＤＡＴおよびタイミング制御信号ＴＧを受け取り、デジタル映像信号ＤＶと、データドライバ３００の動作を制御するためのデータ側制御信号ＳＣＴと、第１および第２ゲートドライバ４１０，４２０をそれぞれ制御するための第１および第２走査側制御信号ＧＣＴ１，ＧＣＴ２とを出力する。データ側制御信号ＳＣＴには、データスタートパルス信号、データクロック信号、および、ラッチストローブ信号等が含まれている。第１走査側制御信号ＧＣＴ１には、第１ゲートスタートパルス信号ＧＳＰ１、および、第１、第３、…、第１１ゲートクロック信号ＣＫ１，ＣＫ３，…，ＣＫ１１等が含まれており、第２走査側制御信号ＧＣＴ２には、第２ゲートスタートパルス信号ＧＳＰ２、および、第２、第４、…、第１２ゲートクロック信号ＣＫ２，ＣＫ４，…，ＣＫ１２等が含まれている。また、第１および第２走査側制御信号ＧＣＴ１，ＧＣＴ２には、後述の補償停止信号Ｖ１，Ｖ２やクリア信号ＣＬＲｚ等が含まれている。本実施形態では、第１および第２ゲートドライバ４１０，４２０からなるゲートドライバは、第１から第１２ゲートクロック信号ＣＫ１～ＣＫ１２からなる１２相クロック信号により動作する。ただし、ゲートクロック信号の相数は１２に限定されない。ゲートクロック信号の相数を増やすことにより同一のゲートクロック信号ＣＫｋが供給される段数（出力トランジスタの個数）を減らし消費電力を低減することができるが、相数を増やすとゲートクロック信号を供給するための信号線の本数が増えて、ＧＤＭパネルである表示パネル６００において額縁領域が増大する。

なお、この額縁領域には、第１から第１２ゲートクロック信号ＣＫ１～ＣＫ１２を第１および第２ゲートドライバ４１０，４２０に供給するためのクロック信号線ＬＣＫ１～ＬＣＫ１２が配設されるとともに、表示装置１００における高圧電源電圧ＶＤＤおよび低圧電源電圧ＶＳＳのうちの低圧電源電圧ＶＳＳを第１および第２ゲートドライバ４１０，４２０に供給するための低圧電源線ＬＶＳＳが配設されている（後述の図３参照）。高圧電源電圧ＶＤＤは、画素形成部Ｐｓにおける画素スイッチング素子としてのＮチャネル型トランジスタ（Ｎチャネル型ＴＦＴ）１０をオン状態にするための電圧であるゲートハイ電圧（Ｈレベル）に相当し、低圧電源電圧ＶＳＳは、画素形成部Ｐｓにおける当該Ｎチャネル型トランジスタ１０をオフ状態にするための電圧であるゲートロー電圧（Ｌレベル）に相当する。

データドライバ３００は、表示制御回路２００からのデジタル映像信号ＤＶとデータ側制御信号ＳＣＴとに基づいて、データラインＤＬ１～ＤＬＭにデータ信号Ｄ１～ＤＭをそれぞれ印加する。このとき、データドライバ３００では、データクロック信号のパルスが発生するタイミングで、各データラインＤＬに印加すべき電圧を示すデジタル映像信号ＤＶが順次に保持される。そして、ラッチストローブ信号のパルスが発生するタイミングで、上記保持されたデジタル映像信号ＤＶがアナログ電圧に変換される。その変換されたアナログ電圧は、データ信号Ｄ１～ＤＭとして全てのデータラインＤＬ１～ＤＬＭに一斉に印加される。

第１ゲートドライバ４１０は、ゲートラインＧＬ１～ＧＬＮの一端側に配置されていて、表示制御回路２００からの第１走査側制御信号ＧＣＴ１に基づいて奇数番目のゲートラインＧＬ１，ＧＬ３，ＧＬ５，…に奇数番目の走査信号Ｇ（１），Ｇ（３），Ｇ（５），…をそれぞれ印加する。一方、第２ゲートドライバ４２０は、ゲートラインＧＬ１～ＧＬＮの他端側に配置されていて、表示制御回路２００からの第２走査側制御信号ＧＣＴ２に基づいて偶数番目のゲートラインＧＬ２，ＧＬ４，ＧＬ６，…に偶数番目の走査信号Ｇ（２），Ｇ（４），Ｇ（６），…をそれぞれ印加する。これにより、各フレーム期間においてアクティブな走査信号がゲートラインＧＬ１～ＧＬＮに順次印加され、かつ、アクティブな走査信号の各ゲートラインＧＬ１ｉ（ｉ＝１～Ｎ）への印加が１フレーム期間を周期として繰り返される。

表示パネル６００の背面側には、図示しないバックライトユニットが設けられており、これにより表示パネル６００の背面にバックライト光が照射される。このバックライトユニットも表示制御回路２００により駆動されるが、その他の方法により駆動される構成であってもよい。なお、表示パネル６００が反射型の液晶パネルである場合には、バックライトユニットは不要である。

以上のようにして、データラインＤＬ１～ＤＬＭにデータ信号Ｄ１～ＤＭが印加され、ゲートラインＧＬ１～ＧＬＮに走査信号Ｇ（１）～Ｇ（Ｎ）が印加される。また共通電極Ｅｃには、図示しない電源回路から所定の共通電圧Ｖｃｏｍが供給される。さらにバックライトには、それを駆動するための信号が供給される。このような表示部５００におけるデータラインＤＬ１～ＤＬＭ、ゲートラインＧＬ１～ＧＬＮ、共通電極Ｅｃ、および、バックライトの駆動によって、デジタル映像信号ＤＶに基づく画素データが各画素形成部Ｐｓ（ｉ，ｊ）に書き込まれるとともに、表示パネル６００の背面にバックライトから光が照射されることにより、外部から与えられる画像信号ＤＡＴの表す画像が表示部５００に表示される。

＜１．２ ゲートドライバの全体構成＞
次に、本実施形態におけるゲートドライバについて詳しく説明する。本実施形態では、ゲートドライバを構成するトランジスタはすべてＮチャネル型の薄膜トランジスタである。

図３は、本実施形態におけるゲートドライバの全体構成を示す回路図である。図３に示すように、第１ゲートドライバ４１０は、表示部５００における奇数番目のゲートラインＧＬ１，ＧＬ３，…，ＧＬｎ-1，ＧＬn+1，…，に１対１に対応する複数の単位回路４１ｕを含む（ここでｎは偶数とする）。各単位回路４１ｕの駆動用出力端子Ｇは、対応するゲートラインＧＬi1（ｉ１は奇数）に接続されており、当該駆動用出力端子Ｇから対応するゲートラインＧＬi1に走査信号Ｇ（ｉ１）が印加される（ｉ１＝１，３，…，ｎ－１，ｎ＋１，…）。また図３に示すように、第２ゲートドライバ４２０は、表示部５００における偶数番目のゲートラインＧＬ２，ＧＬ４，…，ＧＬｎ，GLn+2，…，に１対１に対応する複数の単位回路４２ｕを含む。各単位回路４２ｕの駆動用出力端子Ｇは、対応するゲートラインＧＬi2（ｉ２は偶数）に接続されており、当該駆動用出力端子Ｇから当該対応するゲートラインＧＬi2に走査信号Ｇ（ｉ２）が印加される（ｉ２＝２，４，…，ｎ，ｎ＋２，…）。

以下では、着目している単位回路を「自段」として他の単位回路を特定する場合、自段の単位回路に対応するゲートラインＧＬｎのｊ本前のゲートラインＧＬn-jに対応する単位回路を「ゲートドライバにおけるｊ段前の単位回路」または単に「ｊ段前の単位回路」と呼び、自段の単位回路に対応するゲートラインＧＬｎのｋ本後のゲートラインＧＬn+kに対応する単位回路を「ゲートドライバにおけるｋ段後の単位回路」または単に「ｋ段後の単位回路」と呼ぶものとする。例えば、第２ゲートドライバ４２０においてｎ番目のゲートラインＧＬｎに対応する単位回路を自段とすると（ｎは偶数）、ゲートドライバにおける４段前の単位回路は、ゲートラインＧＬn-4に対応する単位回路であって、第２ゲートドライバ４２０を構成するシフトレジスタでは２段前の単位回路であり、走査信号Ｇ（ｎ－４）を出力する。また以下において、表示部５００に配設されたＮ本のゲートラインＧＬ１～ＧＬＮのうち最後のｋ本のゲートラインＧＬN-k+1，ＧＬN-k+2，…，ＧＬN-1，ＧＬＮに対応するｋ個の単位回路を「ゲートドライバにおける最後ｋ段の単位回路」または単に「最後ｋ段の単位回路」と呼ぶものとする。例えば、ゲートドライバにおける最後８段の単位回路は、８本のゲートラインＧＬN-7，ＧＬN-6，ＧＬN-5，…，ＧＬN-1，ＧＬＮに対応する８個の単位回路であって、第１ゲートドライバ４１０を構成するシフトレジスタにおける最後４段（最終段を含む隣接する４段）の単位回路と第２ゲートドライバ４２０を構成するシフトレジスタにおける最後４段（最終段を含む隣接する４段）の単位回路とからなる。

第１ゲートドライバ４１０において、上記複数の単位回路４１ｕのそれぞれは双安定回路として機能し、上記複数の単位回路４１ｕは図３に示すように縦続接続されてシフトレジスタを構成する。上記１２相クロック信号を構成するゲートクロック信号（以下、単に「クロック信号」ともいう）ＣＫ１～ＣＫ１２のうち第１、第３、第５、第７、第９、および，第１１クロック信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７，ＣＫ９，ＣＫ１１は、これら縦続接続された単位回路に循環的に対応し、当該シフトレジスタにおける各単位回路４１ｕには、対応するクロック信号ＣＫｘが入力される。各単位回路４１ｕは、入力端子としてセット端子Ｓ、リセット端子Ｒ、および、クロック端子ＣＬＫを備え、出力端子として駆動用出力端子Ｇを備え、電源端子として基準電源端子ＶＳＳを備えている（この基準電源電圧については既述の低圧電源電圧と同じ符号“ＶＳＳ”を用いるものとする）。単位回路４１ｕにおけるこれらの端子のうち、セット端子Ｓは、ゲートドライバにおける４段前の単位回路４１ｕの駆動用出力端子Ｇに接続され、リセット端子Ｒは、ゲートドライバにおける８段後の単位回路４１ｕの駆動用出力端子Ｇに接続され、クロック端子ＣＬＫは、上記クロック信号線ＬＣＫ１～ＬＣＫ１２のうち、当該単位回路４１ｕに対応するゲートクロック信号ＣＫｘを供給するためのクロック信号線ＬＣＫｘに接続され、基準電源端子ＶＳＳは、低圧電源線ＬＶＳＳに接続され、駆動用出力端子Ｇは、当該単位回路に対応するゲートラインＧＬi1に接続されている（ｉ１は奇数）。

第２ゲートドライバ４２０において、上記複数の単位回路４２ｕのそれぞれは双安定回路として機能し、上記複数の単位回路４２ｕは図３に示すように縦続接続されてシフトレジスタを構成する。上記１２相クロック信号を構成するクロック信号ＣＫ１～ＣＫ１２のうち第２、第４、第６、第８、第１０、および，第１２クロック信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８，ＣＫ１０，ＣＫ１２は、これら縦続接続された単位回路に循環的に対応する。各単位回路４２ｕは、上記第１ゲートドライバ４１０における単位回路４１ｕと同様、入力端子としてセット端子Ｓ、リセット端子Ｒ、および、クロック端子ＣＬＫを備え、出力端子として駆動用出力端子Ｇを備え、電源端子として基準電源端子ＶＳＳを備えている。単位回路４２ｕにおけるこれらの端子のうち、セット端子Ｓは、４段前の単位回路４２ｕの駆動用出力端子Ｇに接続され、リセット端子Ｒは、８段後の単位回路４２ｕの駆動用出力端子Ｇに接続され、クロック端子ＣＬＫは、上記クロック信号線ＬＣＫ１～ＬＣＫ１２のうち、当該単位回路４２ｕに対応するゲートクロック信号ＣＫｘを供給するためのクロック信号線ＬＣＫｘに接続され、基準電源端子ＶＳＳは、低圧電源線ＬＶＳＳに接続され、駆動用出力端子Ｇは、当該単位回路に対応するゲートラインＧＬi2に接続されている（ｉ２は偶数）。なお後述のように、第１ゲートドライバ４１０における単位回路４１ｕと第２ゲートドライバ４２０における単位回路４２ｕとは同一の構成を有している。

上記のように構成されたゲートドライバでは、第１ゲートドライバ４１０における上記複数の単位回路４１ｕから構成されるシフトレジスタは、各フレーム期間において第１入力信号としての第１ゲートスタートパルス信号ＧＳＰ１のパルスを順次転送し、これに応じてアクティブな走査信号（Ｈレベルの信号）を表示部５００の奇数番目のゲートラインＧＬ１，ＧＬ３，ＧＬ５，…に順次に印加する。また、第２ゲートドライバ４２０における上記複数の単位回路４２ｕから構成されるシフトレジスタは、各フレーム期間において第１入力信号としての第２ゲートスタートパルス信号ＧＳＰ２のパルスを順次転送し、これに応じてアクティブな走査信号（Ｈレベルの信号）を表示部５００の偶数番目のゲートラインＧＬ２，ＧＬ４，ＧＬ６，…に順次に印加する。これにより、表示部５００におけるゲートラインＧＬ１～ＧＬＭは、各フレーム期間において所定期間ずつ（１水平期間ずつ）順次に選択状態となる。その結果、各ゲートラインＧＬｉ（ｉ＝１～Ｎ）は、その選択状態において、Ｈレベルとなって（当該ゲートラインの配線容量に）電荷が蓄積された状態となる。

＜１．３ 単位回路の基本構成＞
図３に示すように構成される上記第１および第２ゲートドライバ４１０，４２０で使用可能な単位回路の構成について説明する。本実施形態で使用される単位回路の構成を説明する前に、まず、その基本となる単位回路（以下「基本単位回路」ともいう）の構成を説明する。以下では、第１ゲートドライバ４１０における単位回路４１ｕと第２ゲートドライバ４２０における単位回路４２ｕとは同一の構成を有するものとし、これらの単位回路４１ｕ，４２ｕにつき“４１ｕ”と“４２ｕ”に代えて同一の参照符号を付すものとする。

図４は、上記第１および第２ゲートドライバ４１０，４２０で単位回路４１ｕ，４２ｕとして使用可能な基本単位回路４０ａの構成例を示す回路図である。この単位回路４０ａは、入力端子１１，１２，１３と出力端子１４と電源端子１５とを備え、３個のトランジスタＴ１～Ｔ３と１個のキャパシタＣ１と安定化回路１８とを含んでいる。入力端子１１は、セット信号を受け取るための端子であるセット端子Ｓに相当し、入力端子１２は、リセット信号を受け取るための端子であるリセット端子Ｒに相当し、入力端子１３は、クロック信号を受け取るための端子であるクロック端子ＣＬＫに相当し、出力端子１４は、この単位回路４０ａの出力信号を走査信号として出力するための端子である駆動用出力端子Ｇに相当し、電源端子１５は、低圧電源電圧を受け取るための端子である基準電源端子ＶＳＳに相当する。トランジスタＴ１～Ｔ３はＮチャネル型トランジスタである。

図４に示すように、トランジスタＴ２は、そのドレイン端子とゲート端子を入力端子１１に接続され、そのソース端子をトランジスタＴ３のドレイン端子に接続されている。トランジスタＴ３は、そのゲート端子を入力端子１２に接続され、そのソース端子を基準電源端子ＶＳＳに接続されている。トランジスタＴ１は、そのドレイン端子を入力端子１３に接続され、そのソース端子を出力端子１４に接続されるとともにキャパシタＣ１を介してそのゲート端子に接続されている。この単位回路４０ａでは、トランジスタＴ１のゲート端子とトランジスタＴ２のソース端子とトランジスタＴ３のドレイン端子とが互い接続されて内部ノードＮＡを構成している。この内部ノードＮＡは、この単位回路４０ａが双安定回路としての状態を示す電圧を保持するノードである。この単位回路４０ａにおいて、上記のように接続されたトランジスタＴ２はセット回路を構成し、上記のように接続されたトランジスタＴ３はリセット回路を構成し、上記のように接続されたトランジスタＴ１およびキャパシタＣ１は出力回路を構成する（後述の各実施形態における単位回路においても同様）。なお、キャパシタＣ１は、このようにその第１端子および第２端子を出力トランジスタＴ１のゲート端子およびソース端子にそれぞれ接続されることで、いわゆるブートストラップ容量として機能する。

単位回路４０ａにおいて、安定化回路１８は、内部ノードＮＡおよび出力端子１４に接続されている。この安定化回路１８は、例えば、図２２に示す既述の単位回路における第１の出力制御ノード安定部３１２ａと第１の出力ノード安定部３１４ａとにより実現することができる。図２２に示す単位回路では、当該単位回路に接続されているゲートラインが選択状態とされる期間以外の期間である非選択期間を通じてノードＮ１ａの電位をローレベルで維持するために第１の出力制御ノード安定部３１２ａが設けられ、トランジスタＴ７ａによって、非選択期間を通じて出力信号Ｑａの電位（出力端子６９の電位）をローレベルで維持するために第１の出力ノード安定部３１４ａが設けられている。

＜１．４ ゲートドライバの基本動作＞
次に、本実施形態において図３に示すように構成された第１および第２ゲートドライバ４１０，４２０からなるゲートドライバの動作を説明する。本実施形態におけるゲートドライバで使用される単位回路は、後述の図６に示すように構成されているが、図４に示した構成の単位回路４０ａを使用した場合であっても、ゲートドライバの動作は基本的には同じである。そこで以下では、図３に示す単位回路４１ｕ，４２ｕとして図４に示す単位回路４０ａが使用されるものとしてゲートドライバの動作を説明する。ただし、図３に示す本実施形態におけるゲートドライバでは、単位回路４０におけるリセット端子Ｒは，８段後の単位回路４０の出力端子Ｇに接続されてその出力信号Ｇ（ｎ＋８）を受け取るのに対し、図４の単位回路４０ａを用いたゲートドライバでは、単位回路４０ａにおけるリセット端子Ｒは、６段後の単位回路４０ａの出力端子Ｇに接続されてその出力信号Ｇ（ｎ＋６）を受け取る。この相違に基づくゲートドライバの動作の相違は後述する。

なお以下において、第１ゲートドライバ４１０における単位回路４１ｕのうち２ｋ－１２ｐ－１番目のゲートラインＧＬ2p-1に対応する単位回路を符号“４１（２ｐ－１）”、“４０ａ（２ｐ－１）”、または、“４０（２ｐ－１）”で示し、第２ゲートドライバ４２０における単位回路４２ｕのうち２ｐ番目のゲートラインＧＬ2pに対応する単位回路を符号“４２（２ｐ）”、“４０ａ（２ｐ）”、または、“４０（２ｐ）”で示すものとする（ｐ＝１，２，３，…）。

図５は、図３に示す構成のゲートドライバの動作を説明するための信号波形図である。ここでは、第１から第１２クロック信号ＣＫ１～ＣＫ１２からなる１２相クロック信号が表示制御回路２００により生成されるものとする。この１２相クロック信号のうち、第１、第３、…、第１１クロック信号ＣＫ１，ＣＫ３，…，ＣＫ１１は、第１ゲートドライバ４１０を構成するシフトレジスタに供給され、第２、第４、…、第１２クロック信号ＣＫ２，ＣＫ４，…，ＣＫ１２は、第２ゲートドライバ４２０を構成するシフトレジスタに供給される。図５に示すように、第１ゲートドライバ４１０のシフトレジスタを構成する単位回路４１ｕのうち第ｎゲートラインＧＬｎに対応する単位回路４１ｕ（ｎ）には、そのクロック端子ＣＬＫに第ｘクロック信号ＣＫｘが与えられ、第２ゲートドライバ４２０のシフトレジスタを構成する単位回路４２ｕのうちｎ＋１番目のゲートラインＧＬn+1に対応する単位回路４２ｕ（ｎ＋１）には、そのクロック端子ＣＬＫに第（ｘ＋１）クロック信号ＣＫx+1が与えられるものとする（図３に示す構成ではｘ＝６）。なお、１２相クロック信号を構成する各クロック信号ＣＫｐ（ｐは１～１２のいずれか）を符号“ＣＫx+j”で示す場合、ｘ＋ｊ＞１２であれば“ＣＫx+j”を“ＣＫx+j-12”とみなすものとする（図５においても同様）。

いま、第２ゲートドライバ４２０における単位回路４２ｕのうちｎ番目のゲートラインＧＬｎに対応する単位回路４２ｕ（ｎ）に着目し、内部ノードＮＡがＬレベルである状態の単位回路４１ｕ（ｎ）のセット端子Ｓに、４段前の単位回路４２ｕ（ｎ－４）の出力端子Ｇからの出力信号としての走査信号Ｇ（ｎ－４）のパルスが入力された場合の動作を考える。

図５に示すように、着目する単位回路４２ｕ（ｎ）のセット端子Ｓとしての入力端子１１に入力される４段前の単位回路４１ｕ（ｎ－４）の出力信号Ｇ（ｎ－４）が、時刻ｔ１にＬレベルからＨレベルに変化することにより、トランジスタＴ２がオン状態となって内部ノードＮＡが充電される。これにより、内部ノードＮＡの電圧がＨレベルとなることによってトランジスタＴ１がオン状態となる。トランジスタＴ１がオン状態になると、クロック端子ＣＬＫとしての入力端子１３に与えられるクロック信号（以下「入力クロック信号」ともいう）ＣＫｘが、駆動用出力端子Ｇとしての出力端子１４から走査信号Ｇ（ｎ）としてゲートラインＧＬｎに出力される。このクロック信号ＣＫｘは、時刻ｔ２でＬレベルからＨレベルに変化し、これにより、キャパシタＣ１を介して内部ノードＮＡの電圧が押し上げられてＨレベルよりも高い電圧となる。その結果、トランジスタＴ１が完全にオン状態となり、ゲートラインＧＬｎに出力される走査信号Ｇ（ｎ）の電圧が完全にＨレベルとなる。

その後、時刻ｔ３において、入力端子１３に与えられているクロック信号（入力クロック信号）ＣＫｘがＨレベルからＬレベルへと変化し、これにより出力端子１４からゲートラインＧＬｎに出力される走査信号Ｇ（ｎ）がＨレベルからＬレベルへと変化する。また、クロック信号ＣＫｘのＨレベルからＬレベルへの変化に応じて内部ノードＮＡの電位が低下する。

単位回路４２ｕ（ｎ）として図３の単位回路４０ａが使用される場合には、単位回路４２ｕ（ｎ）のリセット端子Ｒとしての入力端子１２には６段後の単位回路４２ｕ（ｎ＋６）の出力信号Ｇ（ｎ＋６）が与えられる。このため、その後の時刻ｔ４ａにおいて、単位回路４２ｕ（ｎ）のリセット端子Ｒの電圧がＬレベルからＨレベルに変化する。これにより、トランジスタＴ３がオン状態となって、内部ノードＮＡの電圧が放電されてＬレベルとなる（図５に示す内部ノードＮＡの電圧波形の点線部分参照）。これに対し、単位回路４２ｕ（ｎ）として本実施形態における単位回路４０（後述の図６参照）が使用される場合には、単位回路４２ｕ（ｎ）のリセット端子Ｒとしての入力端子１２には８段後の単位回路４２ｕ（ｎ＋８）の出力信号Ｇ（ｎ＋８）が与えられる。このため、その後の時刻ｔ４において、単位回路４２ｕ（ｎ）のリセット端子Ｒの電圧がＬレベルからＨレベルに変化する。これにより、トランジスタＴ３がオン状態となって、内部ノードＮＡの電圧が放電されてＬレベルとなる（図５に示す内部ノードＮＡの電圧波形の実線部分参照）。

なお、着目する単位回路４２ｕ（ｎ）のリセット端子Ｒに与えるべき信号Ｇ（ｎ＋６）またはＧ（ｎ＋８）を出力する後続段の単位回路が第２ゲートドライバ４２０に含まれない場合、すなわち、当該単位回路４２ｕ（ｎ）が、図３の単位回路４０ａを使用するゲートドライバにおける最後６段のいずれかに相当するか、または、後述の図６の単位回路４０を使用するゲートドライバすなわち本実施形態におけるゲートドライバにおける最後８段のいずれかに相当する場合には、リセット端子Ｒに第２入力信号としてのクリア信号ＣＬＲｚが与えられる。この場合、そのクリア信号ＣＬＲｚがＬレベルからＨレベルに変化する時点で、トランジスタＴ３がオン状態となって、内部ノードＮＡの電圧が放電されてＬレベルとなる。ここで、クリア信号ＣＬＲｚは、各フレーム期間において、自段の単位回路４２ｕ（ｎ）の出力信号Ｇ（ｎ）がＬレベルに変化した後に所定期間だけＨレベルとなる信号である（詳細は後述）。

上記のような単位回路４２ｕ（ｎ）の動作により、ゲートラインＧＬｎは、時刻ｔ２において非選択状態（Ｌレベル）から選択状態（Ｈレベル）へと変化し、時刻ｔ２から時刻ｔ３まで選択状態（Ｈレベル）を維持し、時刻ｔ３において選択状態（Ｈレベル）から非選択状態（Ｌレベル）へと変化する。

第２ゲートドライバ４２０における他の単位回路４２ｕのそれぞれも、そのセット端子Ｓ、リセット端子Ｒ、および、クロック端子ＣＬＫにそれぞれ入力される信号に応じて同様に動作する。その結果、第２ゲートドライバ４２０において、初段の単位回路におけるセット端子に与えられる第２ゲートスタートパルス信号ＧＳＰ２のパルスが、単位回路４２ｕにより構成されるシフトレジスタによって順次転送され、これにより、偶数番目のゲートラインＧＬ２，ＧＬ４，ＧＬ６，…が順次、所定期間ずつ選択される。

第１ゲートドライバ４１０においても、単位回路４１ｕのそれぞれが、そのセット端子Ｓ、リセット端子Ｒ、および、クロック端子ＣＬＫにそれぞれ入力される信号に応じて同様に動作する。その結果、第１ゲートドライバ４１０において、初段の単位回路におけるセット端子に与えられる第１ゲートスタートパルス信号ＧＳＰ１のパルスが、単位回路４１ｕにより構成されるシフトレジスタによって順次転送され、これにより、奇数番目のゲートラインＧＬ１，ＧＬ３，ＧＬ５，…が順次、所定期間ずつ選択される。

第１および第２ゲートスタートパルス信号ＧＳＰ１，ＧＳＰ２のタイミングを適切に設定すると、上記のような第１および第２ゲートドライバ４１０，４２０の動作により、表示部５００におけるゲートラインＧＬ１～ＧＬＮが順次、所定期間ずつ選択される。

なお、各単位回路４１ｕ，４２ｕ（，４０ａ）に含まれる安定化回路１８は、既述のように、ゲートドライバにおける動作を安定化するためのものであってその構成や機能は周知である一方、ゲートドライバの基本動作とは直接的には関連しない。このため、安定化回路１８の詳細動作については説明を省略する。また図４は、各実施形態における単位回路の基本となる構成を示すものであるが、図４の単位回路の機能を実質的に変えることなく、その具体的な回路構成を部分的に変更してもよく、そのような変更後の回路構成を各実施形態における単位回路４０の基本構成としてもよい。

＜１．５ 第１の実施形態における単位回路の構成＞
既述のように、単位回路において出力トランジスタＴ１をオフ状態に維持すべき期間（出力オフ期間）に内部ノードＮＡの電圧変動を防止するために安定化回路１８を設ける構成が知られている（図４参照）。しかし、安定化回路１８に含まれるＴＦＴ（薄膜トランジスタ）はシフトレジスタを構成するＴＦＴより早く劣化する可能性があり、安定化回路１８のＴＦＴが劣化した場合、内部ノードＮＡの電圧を、出力トランジスタＴ１がオフ状態となるレベル（電圧ＶＳＳ）に確実に維持にすることができず、ノイズの影響によって出力トランジスタＴ１が誤動作しやすくなる。そこで本実施形態における単位回路は、安定化回路１８が正常に機能しなくなった場合であってもその出力オフ期間において内部ノードＮＡの電圧変動を抑制するための構成を有している。

図６は、このような本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、図４に示した基本単位回路４０ａと同様、セット端子Ｓとしての入力端子１１、リセット端子Ｒとしての入力端子１２、クロック端子ＣＬＫとしての入力端子１３、基準電源端子ＶＳＳとしての電源端子１５、および、駆動用出力端子Ｇとしての出力端子１４を備え、図４の基本単位回路４０ａと同様に接続されたトランジスタＴ１、Ｔ２、Ｔ３、キャパシタＣ１、および、安定化回路１８を含んでいる。また、単位回路４０においても、トランジスタＴ１のゲート端子とトランジスタＴ２のソース端子とトランジスタＴ３のドレイン端子とが互い接続されて内部ノードＮＡを構成している。

これに加えて本実施形態では、ゲートドライバにおける最後８段の単位回路４０においては、図６に示すようにトランジスタＴ４が設けられている。このトランジスタ（以下「補償トランジスタ」という）Ｔ４は、そのドレイン端子を内部ノードＮＡに接続され、そのソース端子を後述の第１補償停止信号Ｖ１を供給する制御信号線に接続され、そのゲート端子をセット端子Ｓとしての入力端子１１に接続されている。当該最後８段の単位回路４０以外の単位回路４０には、このような補償トランジスタＴ４は設けられていない。このように接続された補償トランジスタＴ４は、後述の補償停止信号Ｖ１を用いて補償回路を構成する。

＜１．６ 第１の実施形態におけるゲートドライバの動作＞
本実施形態におけるゲートドライバでは、図３に示す構成における単位回路４１ｕ，４２ｕとして図６の単位回路４０が使用されている。このゲートドライバの基本的な動作は、図３に示す構成における単位回路４１ｕ，４２ｕとして図４の単位回路４０ａが使用された場合の動作と同様であって、図５を参照して既に説明した通りである。以下では、ゲートドライバにおける最後８段の単位回路４０のうち第２ゲートドライバ４２０に含まれる単位回路４０（ｎ）に着目して、本実施形態におけるゲートドライバの特徴的な動作につき説明する（ｎは、Ｎ－７≦ｎ≦Ｎを満たす偶数）。

ゲートドライバにおける最後８段の単位回路４０のうち第２ゲートドライバ４２０に含まれる単位回路４０（ｎ）では、図６に示すように、セット端子Ｓとしての入力端子１１に、４段前の単位回路（第２ゲートドライバ４２０を構成するシフトレジスタにおける２段前の単位回路）４０（ｎ－４）の出力信号Ｇ（ｎ－４）が与えられ、リセット端子Ｒとしての入力端子１２に後述のクリア信号ＣＬＲｚが与えられ、クロック端子ＣＬＫとしての入力端子１３に１２相クロック信号のうち対応するクロック信号ＣＫｘが与えられる。また、補償トランジスタＴ４のソース端子には、後述の補償停止信号Ｖ１が与えられる。なお、第２ゲートドライバ４２０における単位回路４０のうち当該最後８段以外の単位回路４０では、リセット端子Ｒとしての入力端子１２には、８段後の単位回路（第２ゲートドライバ４２０を構成するシフトレジスタにおける４段後の単位回路）４０（ｎ＋８）の出力信号Ｇ（ｎ＋８）が与えられる。

本実施形態におけるゲートドライバの特徴的動作は、上記単位回路４０（ｎ）における補償トランジスタＴ４の動作に基づくものであるが、補償トランジスタＴ４の動作および機能を説明する前に、まず、トランジスタＴ３の動作および機能を説明する。

第２ゲートドライバ４２０におけるいずれかの単位回路４０（ｎ）において、安定化回路１８が正常に機能しないときには、対応するゲートラインＧＬｎを選択状態とするＨレベルの電圧（ＶＤＤ）を供給すべき期間以外で、入力端子１１に与えられる先行段の出力信号Ｇ（ｎ－４）が内部ノードＮＡの電圧よりも高くなると（より正確には、内部ノードＮＡの電圧よりもトランジスタＴ２の閾値電圧以上高くなると）、内部ノードＮＡは、出力信号Ｇ（ｎ－４）によりトランジスタＴ２を介して、電圧が上昇する方向に充電され始める。当該単位回路４０（ｎ）が上記最後８段に含まれない場合には、トランジスタＴ３のゲート端子に接続された入力端子１２に、後続段の出力信号Ｇ（ｎ＋８）が与えられる。ここで、入力端子１１に与えられる信号Ｇ（ｎ－４）を出力する先行段の単位回路４０（ｎ－４）のトランジスタＴ１、および、入力端子１２に与えられる信号Ｇ（ｎ＋８）を出力する先行段の単位回路４０（ｎ－４）のトランジスタＴ１には、上記１２相クロック信号のうち同一のクロック信号ＣＫｙが入力される。このため、これらの単位回路４０（ｎ－４）において、安定化回路１８が正常に機能せず、トランジスタＴ１にリーク電流が生じることによって、対応するゲートラインＧＬn-4の電圧が上記単位回路４０（ｎ）における内部ノードＮＡの電圧よりも高くなった場合であっても、入力端子１１に与えられる信号Ｇ（ｎ－４）が当該内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで、トランジスタＴ３においてリーク電流が生じる。これにより、単位回路４０（ｎ）において、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができる。すなわち、ゲートラインＧＬｎにＨレベルの電圧ＶＤＤを与えるべき期間以外において（内部ノードＮＡを非アクティブ状態（Ｌレベル）に維持すべき期間である出力オフ期間において）、入力端子１１から入力される先行段の出力信号Ｇ（ｎ－４）により生じる内部ノードＮＡの電圧変動を、後続段の出力信号Ｇ（ｎ＋８）がゲート端子に与えられるトランジスタＴ３により抑制することができる。

これに対し、上記単位回路４０（ｎ）が上記最後８段に含まれる場合には、図６に示すように、トランジスタＴ３のゲート端子が接続される入力端子１２には、後続段の出力信号Ｇ（ｎ＋８）に代えてクリア信号ＣＬＲｚが与えられる。クリア信号ＣＬＲｚは、自段の出力信号Ｇ（ｎ）がＬレベル（非アクティブ状態）に変化した後に所定期間だけＨレベル（アクティブ状態）となる信号であり、各段の単位回路４０に入力されるクリア信号ＣＬＲｚは同じであっても異なっていてもよい。クリア信号ＣＬＲｚとしては、ゲートラインの本数をＮ＝１２８０とした場合、例えば図８の（Ａ）～（Ｃ）のいずれかのタイミングチャートに示す信号を使用することができる。図８では、走査信号Ｇ（ｋ）を出力する単位回路４０（ｋ）に入力されるクリア信号ＣＬＲｚの波形が走査信号Ｇ（ｋ）の波形の直後に点線で示されている（ｋ＝１２７３～１２８０）。図８の（Ａ）は、ゲートドライバにおける最後８段の単位回路４０（１２７３）～４０（１２８０）にそれぞれ入力されるクリア信号ＣＬＲ１～ＣＬＲ７が互いに異なる例を示し、図８の（Ｂ）は、当該最後８段の単位回路４０（１２７３）～４０（１２８０）にそれぞれ入力されるクリア信号が、奇数番目のゲートラインに対応する単位回路に入力すべきクリア信号ＣＬＲｏｄｄと偶数番目のゲートラインに対応する単位回路に入力すべきクリア信号ＣＬＲｅｖｅｎの２種類からなる例を示し、図８の（Ｃ）は、当該最後８段の単位回路４０（１２７３）～４０（１２８０）にそれぞれ入力されるクリア信号が同一のクリア信号ＣＬＲである例を示している。

このようなクリア信号ＣＬＲｚは、安定化回路１８が正常に機能しない状態であっても、Ｈレベルの電圧ＶＤＤであるべき期間以外ではＬレベルの電圧ＶＳＳに維持される。このため、上記最後８段に含まれる単位回路４０（ｎ）では、入力端子１１に与えられる信号Ｇ（ｎ－４）が当該内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングでトランジスタＴ３にリーク電流を生じさせて内部ノードＮＡをＬレベルの電圧ＶＳＳに近づけることはできない。そこで、上記最後８段に含まれる単位回路４０（ｎ）では、図６に示すように接続された既述の補償トランジスタＴ４が設けられている。

図７は、この補償トランジスタＴ４の動作および機能を説明するためのタイミングチャートである。図７では、説明の便宜上、ゲートラインの本数をＮ＝１２８０として、第２ゲートドライバ４２０のシフトレジスタの最終段を含む隣接する６段の単位回路４０（１２７０），４０（１２７２），４０（１２７４），…，４０（１２８０）からそれぞれ出力される走査信号Ｇ（１２７０），Ｇ（１２７２），Ｇ（１２７４），…，Ｇ（１２８０）と第１補償停止信号Ｖ１のタイミングチャートが示されている。図６に示すように補償トランジスタＴ４は、そのドレイン端子を内部ノードＮＡに接続され、そのゲート端子を入力端子１１に接続されており、そのソース端子には第１補償停止信号Ｖ１が与えられる。このため、補償トランジスタＴ４は、補償停止信号Ｖ１がＨレベルである期間では、トランジスタＴ２と同様に機能する。すなわちこの期間では、入力端子１１に与えられる信号Ｇ（ｎ－４）がＬレベルのときに補償トランジスタＴ４はオフ状態であり、当該信号Ｇ（ｎ－４）がＨレベルのときに第１補償停止信号Ｖ１におけるＨレベルの電圧（ＶＤＤ）により補償トランジスタＴ４を介して内部ノードＮＡが充電される。

第１補償停止信号Ｖ１は、上記最後８段に含まれるいずれかの単位回路４０（ｎ）の入力端子１１に与えられる先行段の出力信号Ｇ（ｎ－４）がＨレベル（アクティブ状態）である期間でＨレベルであってそれ以外の期間でＬレベルである信号である。図７に示す例では、ゲートラインの本数はＮ＝１２８０であり、第２ゲートドライバ４２０に着目しているので、第１補償停止信号Ｖ１は、単位回路４０（１２７０），４０（１２７２），４０（１２７４），…，４０（１２８０）からそれぞれ出力される走査信号Ｇ（１２７０），Ｇ（１２７２），…，Ｇ（１２７６）のいずれかがＨレベルである期間でＨレベルであり、それ以外の期間ではＬレベルである。したがって、補償トランジスタＴ４は、上記最後８段に含まれるいずれかの単位回路４０（ｎ）の入力端子１１に与えられる先行段の出力信号Ｇ（ｎ－４）がＨレベルである期間（以下「最後８段入力アクティブ期間」という）、すなわち、走査信号Ｇ（１２７０），Ｇ（１２７２），…，Ｇ（１２７６）のいずれかがＨレベルである期間では、トランジスタＴ２と同様に機能する。一方、補償トランジスタＴ４は、最後８段入力アクティブ期間以外の期間（補償停止信号Ｖ１がＬレベルである期間）では、上記最後８段に含まれない単位回路４０におけるトランジスタＴ３と同様、対応するゲートラインにＨレベルの電圧ＶＤＤを与えるべき期間以外の期間において、入力端子１１に与えられる信号Ｇ（ｎ－４）が当該内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで、補償トランジスタＴ４においてリーク電流を生じる。これにより、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができる。このようにして、上記最後８段に含まれる単位回路４０（ｎ）においても、ゲートラインＧＬｎにＨレベルの電圧ＶＤＤを与えるべき期間以外において（内部ノードＮＡをＬレベルに維持すべき期間である出力オフ期間において）、入力端子１１から入力される先行段の出力信号Ｇ（ｎ－４）により生じる内部ノードＮＡの電圧変動を、補償トランジスタＴ４により抑制することができる。

ここで、上記最後８段に含まれる単位回路４０（ｎ）における補償トランジスタＴ４とトランジスタＴ３とにつき、オン状態のときにそれらのトランジスタＴ３，Ｔ４に加わる電圧に着目すると、ドレイン端子とソース端子のうち低電圧となる端子は、トランジスタＴ４では内部ノードＮＡに接続されるドレイン端子であるが、トランジスタＴ３では基準電源端子ＶＳＳである。したがって、実効電圧ストレスとしてのゲート・ソース間電圧Ｖｇｓは、トランジスタＴ３よりもトランジスタＴ４の方が低く、その結果、使用継続による閾値シフトは、トランジスタＴ３よりもトランジスタＴ４の方が小さい。よって、トランジスタＴ４のサイズをトランジスタＴ３のサイズよりも小さくしても、内部ノードＮＡにおける電圧変動の抑制につき同様の効果を得ることができる。

以上においては、ゲートドライバにおける最後８段の単位回路４０のうち第２ゲートドライバ４２０に含まれる単位回路４０（ｎ）に着目して第２ゲートドライバ４２０の動作を説明したが、第１ゲートドライバ４１０の動作についても同様の説明が可能であり、その動作の内容については上記説明より明らかであるので説明を省略する。

＜１．７ 第１の実施形態の効果＞
上記のように本実施形態によれば、ゲートドライバにおける単位回路４０に設けられた安定化回路１８が正常に機能しなくなった場合であっても、ゲートラインＧＬｎにＨレベルの電圧を与えるべき期間以外において（内部ノードＮＡをＬレベルに維持すべき期間である出力オフ期間において）、入力端子１１から当該単位回路４０に入力される先行段の出力信号Ｇ（ｎ－４）により生じる内部ノードＮＡの電圧変動を、後続段の出力信号Ｇ（ｎ＋８）がゲート端子に与えられるトランジスタＴ３により抑制するだけでなく、後続段の出力信号Ｇ（ｎ＋８）がトランジスタＴ３のゲート端子に与えられない最終８段に含まれる単位回路４０（ｎ）においても、既述のように接続された補償トランジスタＴ４により当該電圧変動を抑制することができる。これにより、各ゲートラインにつきその選択のためにＨレベルの電圧（ＶＤＤ）を印加すべき期間以外において当該走査信号線の電圧変動による誤動作が防止される。また本実施形態によれば、このようにして内部ノードＮＡの電圧変動の抑制のためにトランジスタＴ３，Ｔ４のゲート端子に与えられる信号は自段から比較的近い位置に配置された他段の出力信号Ｇ（ｎ＋８），Ｇ（ｎ－４）であるので、額縁領域の増大を小さく抑えることができる。

＜２．第２の実施形態＞
次に、第２の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、アクティブマトリクス型の液晶表示装置であって、走査信号線駆動回路としてのゲートドライバにおける単位回路以外については上記第１の実施形態と同様の構成を有している（図１～図３、図５参照）。そこで以下では、本実施形態におけるゲートドライバおよびその単位回路について説明する。

＜２．１ 第２の実施形態における単位回路の構成＞
図９は、本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、上記第１の実施形態における単位回路４０（図６の単位回路４０）と同様、セット端子Ｓとしての入力端子１１、リセット端子Ｒとしての入力端子１２、クロック端子ＣＬＫとしての入力端子１３、基準電源端子ＶＳＳとしての電源端子１５、および、駆動用出力端子Ｇとしての出力端子１４を備え、図６の単位回路４０と同様に接続されたトランジスタＴ１、Ｔ２、Ｔ３、キャパシタＣ１、および、安定化回路１８を含んでいる。また、本実施形態の単位回路４０においても、トランジスタＴ１のゲート端子とトランジスタＴ２のソース端子とトランジスタＴ３のドレイン端子とが互い接続されて内部ノードＮＡを構成している。また図９に示すように、本実施形態の単位回路４０においても、ゲートドライバにおける最後８段の単位回路４０では、図６の単位回路４０と同様、補償トランジスタＴ４が設けられており、この補償トランジスタＴ４は上記第１補償停止信号Ｖ１を用いて補償回路を構成する。

これに加えて本実施形態では、ゲートドライバにおける最後１２段以外の単位回路４０において、図９に示すようにトランジスタＴ３ｂおよび入力端子１６が設けられている（当該最後１２段の単位回路４０にはトランジスタＴ３ｂは設けられない）。このトランジスタ（以下これも「補償トランジスタ」という）Ｔ３ｂは、そのドレイン端子を内部ノードＮＡに接続され、そのソース端子を基準電源端子ＶＳＳとしての電源端子１５に接続され、そのゲート端子を入力端子１６に接続されている。このように接続された補償トランジスタＴ３ｂは、別の補償回路を構成する。

また本実施形態では、ゲートドライバにおける最後１２段の単位回路４０においてのみ、図９に示すようにトランジスタＴ５が設けられている。このトランジスタ（以下これも「補償トランジスタ」という）Ｔ５は、そのドレイン端子を内部ノードＮＡに接続され、そのソース端子を後述の第２補償停止信号Ｖ２を供給する制御信号線に接続され、そのゲート端子を出力端子１４に接続されている。このように接続された補償トランジスタＴ５は、第２補償停止信号Ｖ２を用いて更に別の補償回路を構成する。

なお以下において、単位回路４０に含まれる補償トランジスタＴ４、Ｔ５，Ｔ３ｂを必要に応じて、それぞれ「第１補償トランジスタＴ４」、「第２補償トランジスタＴ５」、「第３補償トランジスタＴ３ｂ」ともいう。

＜２．２ 第２の実施形態におけるゲートドライバの動作＞
本実施形態におけるゲートドライバでは、図３に示す構成における単位回路４１ｕ，４２ｕとして図９の単位回路４０が使用されている。このゲートドライバの基本的な動作は、上記第１の実施形態と同様であって、図５を参照して既に説明した通りである。本実施形態においても、上記第１の実施形態と同様、第１ゲートドライバ４１０は奇数番目のゲートラインＧＬ１，ＧＬ３，ＧＬ５，…に奇数番目の走査信号Ｇ（１），Ｇ（３），Ｇ（５），…をそれぞれ印加し、第２ゲートドライバ４２０は、偶数番目のゲートラインＧＬ２，ＧＬ４，ＧＬ６，…に偶数番目の走査信号Ｇ（２），Ｇ（４），Ｇ（６），…をそれぞれ印加する。これに応じて第１ゲートドライバ４１０と第２ゲートドライバ４２０とでは、それらに供給されるゲートスタート信号やゲートクロック信号等が相違するが、両者は、実質的には同一の構成を有し同様に動作する。そこで以下では、本実施形態におけるゲートドライバのうち第２ゲートドライバ４２０における単位回路４２ｕのうちｎ番目のゲートラインＧＬｎに対応する単位回路４２ｕ（ｎ）に着目して、第２ゲートドライバ４２０の構成および動作を説明する。

ゲートドライバにおける最後１２段以外の単位回路４０のうち第２ゲートドライバ４２０に含まれる単位回路４０（ｎ）では、図９に示すように、セット端子Ｓとしての入力端子１１に、４段前の単位回路４０（ｎ－４）の出力信号Ｇ（ｎ－４）が与えられ、リセット端子Ｒとしての入力端子１２に、８段後の単位回路４０（ｎ＋８）の出力信号Ｇ（ｎ＋８）が与えられる。また、第３補償トランジスタＴ３ｂのゲート端子に接続された入力端子１６には、１２段後の単位回路４０（ｎ＋１２）の出力信号Ｇ（ｎ＋１２）が与えられる。

上記単位回路４０（ｎ）において、安定化回路１８が正常に機能しないときには、対応するゲートラインＧＬｎを選択状態とするＨレベルの電圧（ＶＤＤ）を供給すべき期間以外で（内部ノードＮＡを非アクティブ状態（Ｌレベル）に維持すべき期間である出力オフ期間において）、入力端子１３を介してトランジスタＴ１のドレイン端子に与えられるクロック信号ＣＫｘが、トランジスタＴ１におけるゲート端子とドレイン端子との間の寄生容量、および、トランジスタＴ１におけるゲート端子とソース端子との間の寄生容量に起因して、内部ノードＮＡの電圧に影響を及ぼす。具体的には、そのクロック信号ＣＫｘがＬレベル（電圧ＶＳＳ）からＨレベル（電圧ＶＤＤ）に変化するタイミングで内部ノードＮＡの電圧が上昇する。上記単位回路４０（ｎ）では、第３補償トランジスタＴ３ｂのゲート端子に接続された入力端子１６に、後続段の出力信号Ｇ（ｎ＋１２）が与えられる。ここで、入力端子１６に与えられる信号（ｎ＋１２）を出力する単位回路４０（ｎ＋１２）のトランジスタＴ１には、上記単位回路４０（ｎ）において入力端子１３を介してトランジスタＴ１に与えられるクロック信号ＣＫｘと同一のクロック信号が与えられる。このため、上記単位回路４０（ｎ）において、安定化回路１８が正常に機能せず、入力端子１３に与えられるクロック信号ＣＫｘの影響で内部ノードＮＡの電圧がＬレベルの電圧ＶＳＳよりも高くなる場合であっても、後続段の単位回路４０（ｎ＋１２）において、安定化回路１８が正常に機能せず、トランジスタＴ１にリーク電流が生じることによって、その出力信号Ｇ（ｎ＋１２）がＬレベル（ＶＳＳ）よりも高くなる。これにより、上記単位回路４０（ｎ）において、上記クロック信号ＣＫｘが内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで、第３補償トランジスタＴ３ｂにおいてリーク電流が生じる。その結果、上記単位回路４０（ｎ）において、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができ、内部ノードＮＡの電圧変動を抑制する効果が得られる。

ゲートドライバにおける最後１２段の単位回路４０のうち第２ゲートドライバ４２０に含まれる単位回路４０（ｎ）では、図９に示すように、第３補償トランジスタＴ３ｂの代わりに第２補償トランジスタＴ５が設けられている。

図１０は、この第２補償トランジスタＴ５の動作および機能を説明するためのタイミングチャートである。図１０では、説明の便宜上、ゲートラインの本数をＮ＝１２８０として、第２ゲートドライバ４２０を構成するシフトレジスタの最終段を含む隣接する６段の単位回路４０（１２７０），４０（１２７２），４０（１２７４），…，４０（１２８０）からそれぞれ出力される走査信号Ｇ（１２７０），Ｇ（１２７２），Ｇ（１２７４），…，Ｇ（１２８０）と第２補償停止信号Ｖ２のタイミングチャートが示されている。図９に示すように第２補償トランジスタＴ５は、そのドレイン端子を内部ノードＮＡに接続され、そのゲート端子に当該単位回路４０（ｎ）の出力信号Ｇ（ｎ）を与えられ、そのソース端子に第２補償停止信号Ｖ２を与えられる。

第２補償停止信号Ｖ２は、上記最後１２段に含まれるいずれかの単位回路４０（ｎ）の出力信号がＨレベル（アクティブ状態）である期間でＨレベルであってそれ以外の期間でＬレベルである信号である。図１０に示す例では、ゲートラインの本数はＮ＝１２８０であり、第２ゲートドライバ４２０に着目しているので、第２補償停止信号Ｖ２は、単位回路４０（１２７０），４０（１２７２），４０（１２７４），…，４０（１２８０）からそれぞれ出力される走査信号としての出力信号Ｇ（１２７０），Ｇ（１２７２），…，Ｇ（１２８０）のいずれかがＨレベルである期間でＨレベルであり、それ以外の期間ではＬレベルである。

したがって、上記最後１２段に含まれるいずれの単位回路４０（ｎ）においても、その出力信号Ｇ（ｎ）がＨレベルである期間では、第２補償トランジスタＴ５はオフ状態であって当該単位回路４０（ｎ）の動作に影響を与えない。一方、上記最後１２段のいずれかの出力信号がＨレベルである期間以外では、第２補償停止信号Ｖ２はＬレベルであるので、上記最後１２段に含まれるいずれの単位回路４０（ｎ）においても、補償トランジスタＴ３ｂと同様に機能する。すなわち、安定化回路１８が正常に機能しない場合であっても、入力端子１３に与えられるクロック信号ＣＫｘがトランジスタＴ１の寄生容量を介して内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで、自段の出力信号Ｇ（ｎ）がゲート端子に与えられる第２補償トランジスタＴ５においてリーク電流が生じる。これにより、上記単位回路４０（ｎ）において、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができ、内部ノードＮＡの電圧変動を抑制する効果が得られる。

＜２．３ 第２の実施形態の効果＞
上記のように本実施形態によれば、上記第１の実施形態と同様、ゲートドライバにおいて、単位回路４０内の安定化回路１８が正常に機能しない場合であっても、単位回路４０に設けられたトランジスタＴ３の機能およびゲートドライバの最後８段に含まれる単位回路４０に設けられた補償トランジスタＴ４の機能により、入力端子１１から単位回路４０に入力される先行段の出力信号Ｇ（ｎ－４）により生じる内部ノードＮＡの電圧変動が抑制される。これに加えて本実施形態によれば、ゲートドライバにおいて単位回路４０内の安定化回路１８が正常に機能しない場合であっても、最後１２段以外の単位回路４０に設けられた第３補償トランジスタＴ３ｂの機能、および、当該最後１２段に含まれる単位回路４０に設けられた第２補償トランジスタＴ５の機能により、入力端子１３から単位回路４０に入力されるクロック信号ＣＫｘにより生じる内部ノードＮＡの電圧変動が抑制される。このようにして本実施形態によれば、単位回路４０において、安定化回路１８が正常に機能しない場合であっても、内部ノードＮＡを非アクティブ状態（Ｌレベル）に維持すべきときに、セット端子から入力される信号Ｇ（ｎ－４）により当該内部ノードＮＡに生じる電圧変動が抑制されるだけでなく、クロック端子ＣＬＫから入力されるクロック信号ＣＫｘにより当該内部ノードＮＡに生じる電圧変動も抑制されて、出力トランジスタＴ１がオフ状態に維持される。これにより、ゲートラインに選択のためのＨレベルの電圧（ＶＤＤ）を印加すべき期間以外においてゲートラインの電圧が上昇することによる誤動作がより確実に防止される。

＜３．第３の実施形態＞
次に、第３の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、アクティブマトリクス型の液晶表示装置であって、走査信号線駆動回路としてのゲートドライバにおける単位回路以外については上記第１の実施形態と基本的に同様の構成を有している（図１～図３、図５参照）。そこで以下では、本実施形態におけるゲートドライバおよびその単位回路を中心に本実施形態について説明する。

図１１は、本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、上記第１の実施形態における単位回路４０すなわち図６に示した単位回路４０と同様の構成を有している。すなわち、本実施形態における単位回路４０は、セット端子Ｓとしての入力端子１１、リセット端子Ｒとしての入力端子１２、クロック端子ＣＬＫとしての入力端子１３、基準電源端子ＶＳＳとしての電源端子１５、および、駆動用出力端子Ｇとしての出力端子１４を備え、図６の単位回路４０と同様に接続されたトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、キャパシタＣ１、および、安定化回路１８を含んでいる。また、本実施形態の単位回路４０においても、トランジスタＴ１のゲート端子とトランジスタＴ２のソース端子とトランジスタＴ３のドレイン端子とが互い接続されて内部ノードＮＡを構成している。なお図６は、第２ゲートドライバ４２０における単位回路４０の構成を示しており、走査信号線に接続される出力端子１４は図の右側に配置されているが、図１１は、第１ゲートドライバ４１０および第２ゲートドライバ４２０のいずれに含まれる単位回路かを問わず、走査信号線に接続される出力端子１４を、便宜上、図の右側に配置するものとして単位回路４０構成を示している（後述の実施形態の図１４、図１６、図２０においても同様）。

上記第１の実施形態におけるゲートドライバでは、１２相クロック信号が使用され、単位回路４０において、セット端子Ｓとしての入力端子１１には先行段の出力信号Ｇ（ｎ－４）が与えられ、リセット端子Ｒとしての入力端子１２には後続段の出力信号Ｇ（ｎ＋８）またはクリア信号ＣＬＲｚが与えられており、使用されるクロック信号の相数および単位回路４０に入力される信号が数値等で具体的に特定されていた。これに対し本実施形態におけるゲートドライバでは、これらが一般化した形態で特定される。すなわち、本実施形態におけるゲートドライバでは、使用されるクロック信号の相数は変数“ｉ”で示され、単位回路４０において、セット端子Ｓとしての入力端子１１に与えられる先行段の出力信号は“Ｇ（ｎ－ｊ）”で示され、リセット端子Ｒとしての入力端子１２に与えられる後続段の出力信号は“Ｇ（ｎ＋ｋ）”で示される（図１１参照）。ただし、後述のように、ｋは下記式（１）を満たす自然数である。
ｉ－ｊ≦ｋ≦ｉ－１ …（１）
また、使用されるクロック信号のデューティ比がｍ／ｉとなる自然数ｍを定義すると、ｊは下記式（２）を満たす自然数であり、通常、ｊ＝ｍとされる。なお、ここでのデューティ比とは、ＨレベルとＬレベルとを繰り返す周期に対するＨレベルが維持される期間の割合をいう（このデューティ比は「オンデューティ」とも呼ばれる）。
１≦ｊ≦ｉ－ｍ …（２）
以下、上記のような自然数ｉ，ｊ，ｋを用いて本実施形態におけるゲートドライバおよびその単位回路につき説明する。

上記第１の実施形態では、ゲートドライバを構成する単位回路４０のうち最後８段の単位回路４０においてのみ、図６に示すように補償トランジスタＴ４が設けられている。これに対し本実施形態では、ゲートドライバを構成する単位回路４０のうち最後ｋ段の単位回路４０においてのみ、図１１に示すように第１補償トランジスタＴ４が設けられている。この第１補償トランジスタＴ４の単位回路４０における接続形態は、図６の単位回路４０における第１補償トランジスタＴ４の接続形態と同様である。

図１２は、本実施形態における補償トランジスタＴ４の動作および機能を説明するためのタイミングチャートである。図１１に示すように補償トランジスタＴ４は、上記第１の実施形態と同様（図６参照）、そのドレイン端子を内部ノードＮＡに接続され、そのゲート端子をセット端子Ｓとしての入力端子１１に接続されており、そのソース端子には第１補償停止信号Ｖ１が与えられる。

本実施形態におけるゲートラインの本数はＮであり（図１参照）、図１２において、Ｇ（Ｎ）は、ゲートドライバにおける最終段の単位回路４０（Ｎ）の出力信号を示し、Ｇ（Ｎ－ｊ）は、その最終段の単位回路４０（Ｎ）のセット端子Ｓ（入力端子１１）に与えられる先行段の出力信号を示している。また、Ｇ（Ｎ－ｊ－ｋ＋１）は、上記最後ｋ段における先頭段（初段に最も近い段）の単位回路（Ｎ－ｋ＋１）のセット端子Ｓ（入力端子１１）に与えられる先行段の出力信号を示している。この図１２からわかるように、第１補償停止信号はＶ１は、上記最後ｋ段に含まれるいずれかの単位回路４０（ｎ）の入力端子１１に与えられる先行段の出力信号Ｇ（ｎ－ｋ）がＨレベルである期間（以下「最後ｋ段入力アクティブ期間」という）でＨレベルであってそれ以外の期間でＬレベルである信号である。

したがって、第１補償トランジスタＴ４は、最後ｋ段入力アクティブ期間（第１補償停止信号Ｖ１がＨレベルである期間）では、トランジスタＴ２と同様に機能する。これに対し、最後ｋ段入力アクティブ期間以外の期間（第１補償停止信号Ｖ１がＬレベルである期間）では、上記第１の実施形態における単位回路４０内のトランジスタＴ３と同様に機能する。すなわち、安定化回路１８が正常に機能しない場合に、上記最後ｋ段に含まれるいずれの単位回路４０（ｎ）においても、対応するゲートラインにＨレベルの電圧ＶＤＤを与えるべき期間以外の期間（内部ノードＮＡの電圧をＬレベルに維持すべき期間である出力オフ期間）において、入力端子１１に与えられる信号Ｇ（ｎ－ｊ）が当該内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで第１補償トランジスタＴ４にリーク電流を生じさせて、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができる。このようにして、入力端子１１から入力される先行段の出力信号Ｇ（ｎ－ｊ）により生じる内部ノードＮＡの電圧変動を第１補償トランジスタＴ４により抑制することができる。

図１３は、本実施形態におけるゲートドライバの動作を説明するための信号波形図であり、オンデューティが３／８に設定された８相クロック信号を使用し（ｉ＝８，ｍ＝３）、ｊ＝３の場合において、上記最後ｋ段に含まれる単位回路４０（ｎ）（図１１参照）の駆動に関連する信号の波形を示している。上記第１および第２の実施形態の説明からわかるように、この単位回路４０（ｎ）の内部ノードＮＡの電圧は、安定化回路１８が正常に機能しなくなった場合に、トランジスタＴ２を介して先行段の出力信号Ｇ（ｎ－ｊ）の影響を受けると共に、トランジスタＴ１およびキャパシタＣ１を介して入力クロック信号ＣＫｘの影響を受ける。図１３では、このように内部ノードＮＡの電圧がこれらの信号Ｇ（ｎ－ｊ），ＣＫｘにより影響を受ける期間が、斜線の領域として示されている。

したがって、この斜線の領域で示される期間（以下「電圧変動補償有効期間」という）おいてトランジスタＴ３にリーク電流が生じるようにすれば、これらの信号Ｇ（ｎ－ｊ），ＣＫｘにより生じる内部ノードＮＡの電圧変動を抑制することができる。トランジスタＴ３のゲート端子に与えられる後続段の出力信号Ｇ（ｎ＋ｋ）によりこの期間でトランジスタＴ３にリーク電流が生じるようにするためのｋの選定範囲は、図１３よりｉ－ｊ≦ｋ≦ｉである。しかし、単位回路４０（ｎ）での誤動作を防止するために、その出力信号Ｇ（ｎ）がＨレベルである期間の終了後、最初に入力クロック信号ＣＫｘがＨレベルに変化する前に、内部ノードＮＡの電圧をトランジスタＴ３を介してＬレベル（ＶＳＳ）に向かって放電させる動作を終了させる必要がある。このため、ｋ＝ｉは選定できない。したがって、本実施形態におけるｋの選定範囲は、上記式（１）に示すようにｉ－ｊ≦ｋ≦ｉ－１となる（図１３に示す例では８－３≦ｋ≦７である）。そこで、本実施形態におけるゲートドライバは、上記最後ｋ段以外の単位回路４０（ｎ）においては、上記式（１）を満たす自然数ｋで特定される後続段の出力信号Ｇ（ｎ＋ｋ）が入力端子１２を介してトランジスタＴ３のゲート端子に与えられるように構成されている（図１１参照）。なお、図１３に示す例において選定可能なｋの値は、５，６，７のいずれかである。

上記最後ｋ段のいずれかの単位回路４０（ｎ）では、第１補償トランジスタＴ４を介した内部ノードＮＡの充電は、トランジスタＴ２を介した内部ノードＮＡの充電と同じタイミングで行われるので、第１補償トランジスタＴ４のゲート端子に与える信号の選択範囲を第１の実施形態よりも広げることはできない。しかし、内部ノードＮＡの電圧変動の第１補償トランジスタＴ４による抑制効果が十分に高くなるように第１補償トランジスタＴ４のチャネル幅を調整することは可能である。

上記のように本実施形態によれば、上記自然数ｉ，ｊ，ｋを既述の所定範囲内で選定できることから、上記第１の実施形態におけるゲートドライバおよびその単位回路４０の構成を含むより広い範囲の構成で上記第１の実施形態と同様の効果が得られる。なお、上記自然数ｉ，ｊ，ｋの選定に応じて、ゲートドライバにおける単位回路４０間の接続が若干変わる。しかし、ゲートドライバの基本的な構成は図３に示す構成と同様であるので、選定された自然数ｉ，ｊ，ｋに対応するゲートドライバの具体的構成は、図３に示す構成から容易に把握できる（この点は後述の実施形態およびその変形例においても同様）。また本実施形態によれば、各単位回路４０において内部ノードＮＡの電圧変動の抑制のために入力される信号は自段から比較的近い位置に配置された他段の出力信号Ｇ（ｎ－ｊ），Ｇ（ｎ＋ｋ）であるので、額縁領域の増大を小さく抑えることができる。

＜４．第４の実施形態＞
次に、第４の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、アクティブマトリクス型の液晶表示装置であって、走査信号線駆動回路としてのゲートドライバにおける単位回路以外については上記第１の実施形態と基本的に同様の構成を有している（図１～図３、図５参照）。そこで以下では、本実施形態におけるゲートドライバおよびその単位回路を中心に本実施形態について説明する。

図１４は、本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、上記第３の実施形態における単位回路４０すなわち図１１の単位回路４０において、第１補償トランジスタＴ４を削除し第２補償トランジスタＴ５を追加した構成となっている。ただし、第２補償トランジスタＴ５は、ゲートドライバにおける最後ｋ段の単位回路４０においてのみ設けられている。

図１５は、本実施形態における第２補償トランジスタＴ５の動作および機能を説明するためのタイミングチャートである。図１４に示すように第２補償トランジスタＴ５は、そのドレイン端子を内部ノードＮＡに接続され、そのゲート端子をセット端子Ｓとしての入力端子１１に接続されており、そのソース端子には第２補償停止信号Ｖ２が与えられる。

本実施形態におけるゲートラインの本数はＮであり、図１５において、Ｇ（Ｎ）は、ゲートドライバにおける最終段の単位回路４０（Ｎ）の出力信号を示し、Ｇ（Ｎ－１）は、その最終段の前段の単位回路４０（Ｎ）の出力信号を示し、Ｇ（Ｎ－ｋ＋１）は、上記最後ｋ段における先頭段（初段に最も近い段）の単位回路（Ｎ－ｋ＋１）の出力信号を示している。この図１５からわかるように、第２補償停止信号はＶ２は、上記最後ｋ段に含まれるいずれかの単位回路４０（ｎ）の出力信号Ｇ（ｎ）がＨレベルである期間（以下「最後ｋ段出力アクティブ期間」という）でＨレベルであってそれ以外の期間でＬレベルである信号である。

したがって、上記最後ｋ段に含まれるいずれの単位回路４０（ｎ）においても、その出力信号Ｇ（ｎ）がＨレベルである期間では、第２補償トランジスタＴ５はオフ状態であって当該単位回路４０（ｎ）の動作に影響を与えない。一方、上記最後ｋ段のいずれかの出力信号がＨレベルである期間以外では、第２補償停止信号Ｖ２はＬレベルであるので、安定化回路１８が正常に機能しない場合に、上記最後ｋ段に含まれるいずれの単位回路４０（ｎ）においても、入力端子１３に与えられるクロック信号ＣＫｘがトランジスタＴ１の寄生容量を介して内部ノードＮＡの電圧に影響を与えるタイミングと同じタイミングで、自段の出力信号Ｇ（ｎ）がゲート端子に与えられるトランジスタＴ５においてリーク電流が生じる。これにより、上記単位回路４０（ｎ）において、内部ノードＮＡの電圧をＬレベルの電圧ＶＳＳに近づけることができ、内部ノードＮＡの電圧変動を抑制する効果が得られる。

上記のように本実施形態によれば、上記第３の実施形態と同様、上記自然数ｉ，ｊ，ｋを既述の所定範囲内で選定できることから、これら自然数ｉ，ｊ，ｋが具体的な数値で特定されている場合（上記第１および第２の実施形態）に比べ、より広い範囲の構成が可能であり、トランジスタＴ３のゲート端子に与えられる信号の選択範囲が広くなる。なお、第２補償トランジスタＴ５のゲート端子に与えられる信号の選択範囲を広げることはできないが、内部ノードＮＡの電圧変動の第２補償トランジスタＴ５による抑制効果が十分に高くなるように第２補償トランジスタＴ５のチャネル幅を調整することは可能である。また本実施形態においても、各単位回路４０において内部ノードＮＡの電圧変動の抑制のために入力される信号は自段から比較的近い位置に配置された他段の出力信号Ｇ（ｎ－ｊ），Ｇ（ｎ＋ｋ）であるので、額縁領域の増大を小さく抑えることができる。

＜５．第５の実施形態＞
次に、第５の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、アクティブマトリクス型の液晶表示装置であって、走査信号線駆動回路としてのゲートドライバにおける単位回路以外については上記第１の実施形態と基本的に同様の構成を有している（図１～図３、図５参照）。そこで以下では、本実施形態におけるゲートドライバおよびその単位回路を中心に本実施形態について説明する。

図１６は、本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、上記第３の実施形態における単位回路４０すなわち図１１に示した単位回路４０において、第１補償停止信号Ｖ１（図１２参照）をソース端子に与えられる第１補償トランジスタＴ４からなる補償回路を、別構成の補償回路Ｘ４で置き換えたものである。この補償回路Ｘ４は、補償トランジスタＴ４と同様、ゲートドライバにおける最後ｋ段の単位回路４０においてのみ設けられている。

＜５．１ 第１構成例による補償回路＞
図１７は、この補償回路Ｘ４の第１構成例を示す回路図である。この第１構成例による補償回路Ｘ４は、図１７に示すように、クロック端子ＣＬＫ（入力端子１３）に接続された入力端子４１と、セット端子Ｓ（入力端子１１）に接続された入力端子４２と、内部ノードＮＡに接続された出力端子４３と、基準電源端子ＶＳＳ（電源端子１５）とを備え、トランジスタＴ４１，Ｔ４２，Ｔ４３，Ｔ４４と、キャパシタＣ４１，Ｃ４２とを含んでいる。この補償回路Ｘ４では、トランジスタＴ４１のソース端子とトランジスタＴ４２のドレイン端子とトランジスタＴ４３のドレイン端子とが互いに接続されて補償用内部ノードとしての内部ノードＮ４Ａを構成し、トランジスタＴ４３のソース端子とトランジスタＴ４４のゲート端子とが互いに接続されて内部ノードＮ４Ｂを構成している。（なお以下において、内部ノードＮＡ，Ｎ４Ａ，Ｎ４Ｂを名称で互いに区別する場合には、それぞれ、「第１内部ノードＮＡ」、「第２内部ノードＮ４Ａ」、「第３内部ノードＮ４Ｂ」と呼ぶものとする）

図１７に示すように、トランジスタＴ４１は、そのドレイン端子とゲート端子を入力端子４１に接続されており、トランジスタＴ４２は、そのゲート端子を入力端子４２に接続され、そのソース端子を電源端子１５に接続されており、トランジスタＴ４３は、そのゲート端子を入力端子４２に接続されており、トランジスタＴ４４は、そのドレイン端子を出力端子４３に接続され、そのソース端子を電源端子１５に接続されている。また、内部ノードＮ４Ａは、キャパシタＣ４１を介して電源端子１５に接続されており、トランジスタＴ４３のゲート端子とソース端子とはキャパシタＣ４２を介して互いに接続されている。キャパシタＣ４２は、このようにその第１端子および第２端子をトランジスタＴ４３のゲート端子およびソース端子にそれぞれ接続されることで、後述のように補償トランジスタＴ４４による補償動作を制御する役割を果たす。

上記のように構成された補償回路Ｘ４では、セット端子Ｓ（入力端子１１，４２）に与えられる先行段の出力信号Ｇ（ｎ－ｊ）がＨレベルになる前に、クロック端子ＣＬＫ（入力端子１３，４１）に与えられるクロック信号（入力クロック信号）ＣＫｘがＨレベルに変化すると、トランジスタＴ４１を介して第２内部ノードＮ４ＡおよびキャパシタＣ４１がＨレベルに充電される。なおこのとき、トランジスタＴ４３はオフ状態であって第３内部ノードＮ４Ｂはフローティング状態である。

その後、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）がＬレベルからＨレベルに変化すると、第２内部ノードＮ４Ａの電圧は、トランジスタＴ４２を介して放電されてＬレベル（電圧ＶＳＳ）となる。このとき、第３内部ノードＮ４Ｂの電圧は、キャパシタＣ４２の働きにより一時的に上昇するが、トランジスタＴ４２およびＴ４３がオン状態になることで直ちにＬレベル（電圧ＶＳＳ）となる。その結果、当該信号Ｇ（ｎ－ｊ）がＨレベルの間、キャパシタＣ４２には、ＨレベルとＬレベルとの差に相当する電圧ＶＤＤ－ＶＳＳが保持される。なお、第３内部ノードＮ４ＢがＬレベルのときトランジスタＴ４４はオフ状態である。

その後、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）がＨレベルからＬレベルに変化すると、トランジスタＴ４２はオフ状態となり、第３内部ノードＮ４Ｂの電圧は、一時的に、Ｌレベルの電圧ＶＳＳよりもキャパシタＣ４２の保持電圧だけ低い電圧となる。しかし、このときのトランジスタＴ４３のゲート・ソース間電圧であるキャパシタＣ４２の保持電圧は、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）よりも大きいので、第２内部ノードＮ４ＡからトランジスタＴ４３を介して第３内部ノードＮ４Ｂに電流が流れて第３内部ノードＮ４Ｂの電圧が上昇する。これにより、トランジスタＴ４３のゲート・ソース間電圧であるキャパシタＣ４２の保持電圧が減少し、トランジスタＴ４３がオフ状態となると、キャパシタＣ４２の保持電圧の減少が停止する。この時点で、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）にほぼ等しい電圧ΔＶがキャパシタＣ４２に保持されており、その後、第３内部ノードＮ４Ｂの電圧はこの電圧に対応する値に維持される。なお、トランジスタＴ４３はＮチャネル型であるのでΔＶ≒Ｖｔｈ（Ｔ４３）＞０である。

その後は、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＨレベルの電圧ＶＤＤとすべき期間以外において、当該信号Ｇ（ｎ－ｊ）の電圧が第２内部ノードＮ４Ａの電圧よりもトランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）以上高くないという条件が満たされている間は、トランジスタＴ４３はオフ状態に維持され、第３内部ノードＮ４Ｂはフローティング状態となっている。図１７に示す構成では、クロック信号ＣＫｘを受け取る入力端子４１はダイオード接続形態のトランジスタＴ４１を介して第２内部ノードＮ４Ａに接続されているので、クロック信号ＣＫｘがＨレベルに変化する毎に第２内部ノードＮ４ＡがＨレベルに充電される。このようにして第２内部ノードＮ４ＡがＨレベルになると、当該信号Ｇ（ｎ－ｊ）をＬレベルとすべき期間において当該信号Ｇ（ｎ－ｊ）の電圧がノイズ等により多少変動しても、上記条件が満たされるので、トランジスタＴ４３はオフ状態に維持され、第３内部ノードＮ４Ｂはフローティング状態となっている。したがって、第３内部ノードＮ４Ｂの電圧は、当該信号Ｇ（ｎ－ｊ）の電圧よりもキャパシタＣ４２の保持電圧ΔＶ（≒Ｖｔｈ（Ｔ４３））だけ低いという関係を維持しつつ、当該信号Ｇ（ｎ－ｊ）の電圧変化に追随する。上記のダイオード接続形態のトランジスタＴ４１は、このような補償回路Ｘ４の動作を確実なものとする補償補助回路を構成する。

図１７に示す第１構成例による補償回路Ｘ４の上記動作により、トランジスタＴ４４は、第１内部ノードＮＡにおける電圧変動を抑制するための補償トランジスタとして機能し、トランジスタＴ４３およびキャパシタＣ４２は、この補償トランジスタＴ４４による補償動作を制御する。すなわち、トランジスタＴ４４は、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＨレベル（電圧ＶＤＤ）とすべき期間では、第３内部ノードＮ４ＢがＬレベル（電圧ＶＳＳ）とされることでトランジスタＴ４４がオフ状態に維持される。一方、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＬレベル（電圧ＶＳＳ）とすべき期間において、安定化回路１８が正常に機能せず当該信号Ｇ（ｎ－ｊ）が変化すると、第３内部ノードＮ４Ｂの電圧は、当該信号Ｇ（ｎ－ｊ）の電圧よりもキャパシタＣ４２の保持電圧ΔＶ（≒Ｖｔｈ（Ｔ４３））だけ低いという関係を維持しつつ、当該信号Ｇ（ｎ－ｊ）の電圧変化に追随する。したがって、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＬレベルとすべきときに、当該信号Ｇ（ｎ－ｊ）の電圧が変動して第１内部ノードＮＡの電圧を上昇させる場合には、当該信号Ｇ（ｎ－ｊ）の電圧変動に応じて補償回路Ｘ４の第３内部ノードＮ４Ｂの電圧が変化してトランジスタＴ４４にリーク電流が生じる。これにより、第１内部ノードＮＡの電圧は、その上昇が抑制されてＬレベルの電圧ＶＳＳに近くなる。ただし、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）は、当該信号Ｇ（ｎ－ｊ）の電圧変動に比べ、十分に小さいものとする。

このようにして、第１構成例による補償回路Ｘ４（図１７）は、上記第１から第３の実施形態における単位回路４０に設けられた補償回路、すなわち第１補償停止信号Ｖ１がソース端子に与えられる第１補償トランジスタＴ４からなる補償回路（図６、図９、図１１参照）と同様に機能する。

＜５．２ 第２構成例による補償回路＞
図１８は、本実施形態における単位回路４０のうちゲートドライバの最後ｋ段の単位回路４０においてのみ設けられる補償回路Ｘ４（図１６）の第２構成例を示す回路図である。この第２構成例による補償回路Ｘ４は、図１８に示すように、第１構成例による単位回路４０（図１７）に、既述のクリア信号ＣＬＲｚが与えられる入力端子４４とトランジスタＴ４５とを追加した構成となっている。第２構成例による補償回路Ｘ４におけるこれら以外の構成については、同一部分に同一の参照符号を付して詳しい説明を省略する。なお後述のように、トランジスタＴ４５は、補償設定用トランジスタとしてのトランジスタＴ４２により補償回路Ｘ４を第１内部ノードＮＡの変動を適正に補償できる状態に設定する際に、この設定を補助する役割を果たす（以下、トランジスタＴ４５を「補償設定補助トランジスタ」ともいう）。

図１８に示す第２構成例による補償回路Ｘ４では、追加されたトランジスタＴ４５は、そのドレイン端子を第３内部ノードＮ４Ｂに接続され、そのソース端子を電源端子１５（基準電源端子ＶＳＳ）に接続され、そのゲート端子を追加された入力端子４４に接続されている。

図１９は、第２構成例による補償回路Ｘ４（図１８）の動作を説明するための電圧波形図である。以下、図１９を参照しつつ、第２構成例による補償回路Ｘ４（図１８）の動作を、上記第１構成例による補償回路Ｘ４（図１７）の動作と比較しつつ説明する。

セット端子Ｓ（入力端子１１，４２）に与えられる先行段の出力信号Ｇ（ｎ－ｊ）がＬレベルからＨレベルに変化すると、第１構成例と同様（図１９の（Ｂ），（Ｃ）参照）、第２内部ノードＮ４Ａの電圧は、トランジスタＴ４２を介して放電されてＬレベル（電圧ＶＳＳ）となり、第３内部ノードＮ４Ｂの電圧は、キャパシタＣ４２の働きにより一時的に上昇する。しかし、図１９の（Ｄ）に示すように、第３内部ノードＮ４Ｂの電圧は、その上昇後、トランジスタＴ４２およびＴ４３がオン状態になることで直ちにＬレベル（電圧ＶＳＳ）となる。その結果、当該信号Ｇ（ｎ－ｊ）がＨレベルの間、キャパシタＣ４２には、ＨレベルとＬレベルとの差に相当する電圧ＶＤＤ－ＶＳＳが保持される。

その後、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）がＨレベルからＬレベルに変化したときも、第３内部ノードＮ４Ｂの電圧は、図１９の（Ｄ）に示すように、第１構成例と同様（図１９の（Ｂ），（Ｃ）参照）に変化する。すなわち、当該信号Ｇ（ｎ－ｊ）のＨレベルからＬレベルへの変化によりトランジスタＴ４２がオフ状態となり、第３内部ノードＮ４Ｂの電圧は、一時的に、Ｌレベルの電圧ＶＳＳよりもキャパシタＣ４２の保持電圧だけ低い電圧となるが、第２内部ノードＮ４Ａからオン状態のトランジスタＴ４３を介して第３内部ノードＮ４Ｂに電流が流れて第３内部ノードＮ４Ｂの電圧が上昇する。これにより、トランジスタＴ４３のゲート・ソース間電圧であるキャパシタＣ４２の保持電圧が減少し、トランジスタＴ４３がオフ状態となると、キャパシタＣ４２の保持電圧の減少が停止する。この時点で、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）にほぼ等しい電圧ΔＶがキャパシタＣ４２に保持されている。

ここで、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）がゼロであれば、その後、トランジスタＴ４３がオフ状態である間、第３内部ノードＮ４Ｂの電圧は、図１９の（Ｂ）に示すように、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）に等しい電圧となっている。これにより、第１構成例による補償回路Ｘ４（図１７）は、上記第１から第３の実施形態における単位回路４０に設けられた補償回路、すなわち第１補償停止信号Ｖ１がソース端子に与えられる補償トランジスタＴ４からなる補償回路（図６、図９、図１１参照）と同様に機能する。

しかし、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）が、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＬレベルとすべきときの当該信号Ｇ（ｎ－ｊ）の電圧変動に比べ無視できない程度の値を有していれば、第１補償停止信号Ｖ１がドレイン端子に与えられる補償トランジスタＴ４からなる補償回路（図６等参照）と同様に機能しないことがある。

すなわち、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）がＨレベルからＬレベルに変化した後、トランジスタＴ４３がオフ状態である間、第３内部ノードＮ４Ｂの電圧は、図１９の（Ｃ）に示すように、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）よりもキャパシタＣ４２の保持電圧ΔＶ（≒Ｖｔｈ（Ｔ４３））だけ低い電圧となっている。このような状態で、本実施形態に係る表示装置１００において次のフレーム期間が開始されると、当該信号Ｇ（ｎ－ｊ）をＬレベルにすべき期間において当該信号Ｇ（ｎ－ｊ）の電圧が変動してＬレベルの電圧ＶＳＳよりも高くなってもトランジスタＴ４４がオフ状態に維持されることがある。この場合、第１構成例による補償回路Ｘ４（図１７）では、当該信号Ｇ（ｎ－ｊ）の電圧変動によるノードＮＡの電圧上昇をトランジスタＴ４４のリーク電流によって抑制するという効果が得られない。

これに対し、第２の構成例による補償回路Ｘ４では、図１８に示すように、第３内部ノードＮ４ＢがトランジスタＴ４５を介して基準電源端子ＶＳＳ（電源端子１５）に接続され、トランジスタＴ４５のゲート端子には既述のクリア信号ＣＬＲｚが与えられる。このクリア信号ＣＬＲｚは、自段の単位回路４２ｕ（ｎ）の出力信号Ｇ（ｎ）がＬレベルに変化した後に所定期間だけＨレベルとなる信号である（図８の（Ａ）～（Ｃ）参照）。したがって、図１９の（Ｄ）に示すように、第３内部ノードＮ４Ｂは、クリア信号ＣＬＲｚがＨレベルに変化した時点でＬレベルの低圧電源電圧ＶＳＳとなり、クリア信号ＣＬＲｚがＨレベルからＬレベルに変化した後も第３内部ノードＮ４ＢはＬレベルである。しかし、クリア信号ＣＬＲｚがＬレベルである期間のうち、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＨレベルの電圧ＶＤＤとすべき期間以外において、当該信号Ｇ（ｎ－ｊ）の電圧が第２内部ノードＮ４Ａの電圧よりもトランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）以上高くないという条件が満たされている間は、トランジスタＴ４３はオフ状態に維持され、第３内部ノードＮ４Ｂはフローティング状態である。図１８に示す構成では、クロック信号ＣＫｘを受け取る入力端子４１はダイオード接続形態のトランジスタＴ４１を介して第２内部ノードＮ４Ａに接続されているので、クロック信号ＣＫｘがＨレベルに変化する毎に第２内部ノードＮ４ＡがＨレベルに充電される。このようにして第２内部ノードＮ４ＡがＨレベルになると、当該信号Ｇ（ｎ－ｊ）をＬレベルとすべき期間において当該信号Ｇ（ｎ－ｊ）の電圧がノイズ等により多少変動しても、上記条件が満たされるので、トランジスタＴ４３はオフ状態に維持され、第３内部ノードＮ４Ｂはフローティング状態である。このため、キャパシタＣ４２の働きにより、本実施形態に係る表示装置１００における次のフレーム期間において、第３内部ノードＮ４Ｂの電圧は、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）の電圧と同じ値となり、当該信号Ｇ（ｎ－ｊ）の電圧変動に追随する。上記のダイオード接続形態のトランジスタＴ４１は、このような補償回路Ｘ４の動作を確実なものとする補償補助回路を構成する。

したがって、第２の構成例による補償回路Ｘ４によれば、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）をＬレベルとすべきときに、当該信号Ｇ（ｎ－ｊ）の電圧が変動して第１内部ノードＮＡの電圧を上昇させる場合には、トランジスタＴ４３の閾値電圧Ｖｔｈ（Ｔ４３）に関わらず、当該信号Ｇ（ｎ－ｊ）の電圧変動に応じて補償回路Ｘ４の第３内部ノードＮ４Ｂの電圧が変化してトランジスタＴ４４にリーク電流が生じる。これにより、第１内部ノードＮＡの電圧上昇が抑制されてＬレベルの電圧ＶＳＳに近くなる。

＜５．３ 第５の実施形態の効果＞
上記のような本実施形態によれば、第１補償停止信号Ｖ１（図１２参照）をソース端子に与えられる第１補償トランジスタＴ４からなる補償回路に代えて図１７または１８に示す補償回路Ｘ４を用いることにより、ゲートドライバにおける単位回路４０に設けられた安定化回路１８が正常に機能しなくなった場合であっても、ゲートラインＧＬｎにＨレベルの電圧を与えるべき期間以外において（第１内部ノードＮＡをＬレベルに維持すべき期間である出力オフ期間において）、セット端子Ｓに与えられる信号Ｇ（ｎ－ｊ）により生じる第１内部ノードＮＡの電圧変動を抑制して、ゲートドライバの誤動作を防止することができる。このように本実施形態によれば、第１補償停止信号Ｖ１を用いることなく、上記第３の実施形態と同様の効果が得られる。

なお、本実施形態によれば、ソース端子に第１補償停止信号Ｖ１が与えられる第１補償トランジスタＴ４からなる補償回路に代えて補償回路Ｘ４（図１７、図１８）が使用されるので、上記第３の実施形態における単位回路４０（図１１）に比べ、上記最後ｋ段に含まれる単位回路４０の面積が増大する。しかし、本実施形態における各単位回路４０は、自段から遠い単位回路４０の出力信号を使用しないので、回路配置における制限が少なく、従来に比べ、ＧＤＭパネルにおける額縁領域の増大を抑えつつ内部ノードの電圧変動による誤動作を防止することができる。

＜６．第６の実施形態＞
次に、第６の実施形態に係る表示装置について説明する。本実施形態に係る表示装置も、アクティブマトリクス型の液晶表示装置であって、走査信号線駆動回路としてのゲートドライバにおける単位回路以外については上記第１の実施形態と基本的に同様の構成を有している（図１～図３、図５参照）。そこで以下では、本実施形態におけるゲートドライバおよびその単位回路を中心に本実施形態について説明する。

図２０は、本実施形態における単位回路４０の構成を示す回路図である。この単位回路４０は、上記第４の実施形態における単位回路４０すなわち図１４に示した単位回路４０において、第２補償停止信号Ｖ２（図１５参照）がソース端子に与えられる第２補償トランジスタＴ５からなる補償回路を、別構成の補償回路Ｘ５で置き換えたものである。この補償回路Ｘ５は、第２補償トランジスタＴ５と同様、ゲートドライバにおける最後ｋ段の単位回路４０においてのみ設けられている。

＜６．１ 補償回路＞
図２１は、この補償回路Ｘ５の構成を示す回路図である。図２１に示すように、この補償回路Ｘ５は、上記第５実施形態における単位回路４０に設けられる第２構成例による補償回路Ｘ４（図１８）と同様の構成を有している。ただし、この補償回路Ｘ５は、入力端子に与えられる信号については図１８の補償回路Ｘ４と相違する。

図２０および図２１に示すように、この補償回路Ｘ５は、クロック端子ＣＬＫ（入力端子１３）に接続された入力端子５１と、セット端子Ｓ（入力端子１１）に接続された入力端子５２と、第１内部ノードＮＡに接続された出力端子５３と、既述のクリア信号ＣＬＲｚが与えられる入力端子５４と、基準電源端子ＶＳＳ（電源端子１５）とを備え、トランジスタＴ５１，Ｔ５２，Ｔ５３，Ｔ５４，Ｔ５５と、キャパシタＣ５１，Ｃ５２とを含んでいる。この補償回路Ｘ５におけるトランジスタＴ５１～Ｔ５５は、図１８の補償回路Ｘ４におけるトランジスタＴ４１～Ｔ４５にそれぞれ対応し、この補償回路Ｘ５におけるキャパシタＣ５１，Ｃ５２は、図１８の補償回路Ｘ４におけるキャパシタＣ４１，Ｃ４２にそれぞれ対応する。図２１に示すように、この補償回路Ｘ５におけるこれら構成要素Ｔ５１～Ｔ５５，Ｃ５１，Ｃ５２の接続形態は、図１８の補償回路Ｘ４における構成要素Ｔ４１～Ｔ４５，Ｃ４１，Ｃ４２の接続形態と同じである。また、この補償回路Ｘ５は、図１８の補償回路Ｘ４における第２および第３内部ノードＮ４Ａ，Ｎ４Ｂにそれぞれ対応する第４および第５内部ノードＮ５Ａ，Ｎ５Ｂを有している。この補償回路Ｘ５において、各トランジスタＴ５ｐは、それに対応するトランジスタＴ４ｐと同じ機能を有し（ｐ＝１～５）、この補償回路Ｘ５の各キャパシタＣ５ｑは、それに対応するキャパシタＣ４ｑと同じ機能を有している（ｑ＝１，２）。

この補償回路Ｘ５において、入力端子５１には，この補償回路Ｘ５を含む単位回路４０（ｎ）に与えられるクロック信号ＣＫｘとはＨレベル期間が重ならない（パルスが重ならない）クロック信号ＣＫｙが与えられ、入力端子５２には、当該単位回路４０（ｎ）の出力信号Ｇ（ｎ）が与えられ、入力端子５４には、当該単位回路４０（ｎ）に対応する既述のクリア信号ＣＬＲｚが与えられる。

上記のように構成された補償回路Ｘ５では、それを含む単位回路４０（ｎ）の出力信号Ｇ（ｎ）がＨレベルになる前に、入力端子５１に与えられるクロック信号ＣＫｙがＨレベルに変化すると、トランジスタＴ５１を介して補償用内部ノードとしての第４内部ノードＮ５ＡおよびキャパシタＣ５１がＨレベルに充電される。なおこのとき、トランジスタＴ５３はオフ状態であって第５内部ノードＮ５Ｂはフローティング状態である。

その後、入力端子５２に与えられる信号Ｇ（ｎ）がＬレベルからＨレベルに変化すると、第４内部ノードＮ５Ａの電圧は、トランジスタＴ５２を介して放電されてＬレベル（電圧ＶＳＳ）となる。このとき、第５内部ノードＮ５Ｂの電圧は、キャパシタＣ５２の働きにより一時的に上昇するが、トランジスタＴ５２およびＴ５３がオン状態になることで直ちにＬレベル（電圧ＶＳＳ）となる。その結果、当該信号Ｇ（ｎ）がＨレベルの間、キャパシタＣ５２には、ＨレベルとＬレベルとの差に相当する電圧ＶＤＤ－ＶＳＳが保持される。なお、第５内部ノードＮ５ＢがＬレベルのときトランジスタＴ５４はオフ状態である。

その後、入力端子５２に与えられる信号Ｇ（ｎ）がＨレベルからＬレベルに変化すると、トランジスタＴ５２はオフ状態となり、内部ノードＮ５Ｂの電圧は、一時的に、Ｌレベルの電圧ＶＳＳよりもキャパシタＣ５２の保持電圧だけ低い電圧となるが、第４内部ノードＮ５Ａからオン状態のトランジスタＴ５３を介して第５内部ノードＮ５Ｂに電流が流れて第５内部ノードＮ５Ｂの電圧が上昇する。これにより、トランジスタＴ５３のゲート・ソース間電圧であるキャパシタＣ５２の保持電圧が減少し、トランジスタＴ５３がオフ状態となると、キャパシタＣ５２の保持電圧の減少が停止する。この時点で、トランジスタＴ５３の閾値電圧Ｖｔｈ（Ｔ５３）にほぼ等しい電圧がキャパシタＣ５２に保持されており、その後、第５内部ノードＮ５Ｂの電圧はこの電圧に対応する値に維持される。

入力端子５４に与えられるクリア信号ＣＬＲｚは、この補償回路Ｘ５を含む単位回路４２ｕ（ｎ）の出力信号Ｇ（ｎ）がＬレベルに変化した後に所定期間だけＨレベルとなる信号である（図８の（Ａ）～（Ｃ）参照）。したがって、このクリア信号ＣＬＲｚは、入力端子５２に与えられる信号Ｇ（ｎ）がＨレベルからＬレベルに変化した後にＬレベルからＨレベルへと変化する。第５内部ノードＮ５Ｂは、図１８の補償回路Ｘ４における内部ノードＮ４Ｂと同様（図１９の（Ｄ）、（Ｅ）参照）、クリア信号ＣＬＲｚがＨレベルに変化した時点でＬレベルの電圧ＶＳＳとなり、クリア信号ＣＬＲｚがＨレベルからＬレベルに変化した後もＬレベルの電圧ＶＳＳである。

その後は、入力端子５１に与えられる自段の出力信号Ｇ（ｎ）をＨレベルの電圧ＶＤＤとすべき期間以外において、当該信号Ｇ（ｎ）の電圧が第４内部ノードＮ５Ａの電圧よりもトランジスタＴ５３の閾値電圧Ｖｔｈ（Ｔ５３）以上高くないという条件が満たされている間は、トランジスタＴ５３はオフ状態に維持され、第５内部ノードＮ５Ｂはフローティング状態である。図２１に示す構成では、クロック信号ＣＫｙを受け取る入力端子５１はダイオード接続形態のトランジスタＴ５１を介して第４内部ノードＮ５Ａに接続されているので、クロック信号ＣＫｙがＨレベルに変化する毎に第４内部ノードＮ５ＡがＨレベルに充電される。このようにして第４内部ノードＮ５ＡがＨレベルになると、当該信号Ｇ（ｎ）をＬレベルとすべき期間において当該信号Ｇ（ｎ）の電圧がノイズ等により多少変動しても、上記条件が満たされるので、トランジスタＴ５３はオフ状態に維持され、第５内部ノードＮ５Ｂはフローティング状態である。したがって、キャパシタＣ５２の働きにより、第５内部ノードＮ５Ｂの電圧は、自段の出力信号Ｇ（ｎ）の電圧と同じ値となり、当該信号Ｇ（ｎ）の電圧変化に追随する。上記のダイオード接続形態のトランジスタＴ５１は、このような補償回路Ｘ５の動作を確実なものとする補償補助回路を構成する。

＜６．２ 第６の実施形態の効果＞
上記のような本実施形態によれば、ゲートドライバにおける最後ｋ段の単位回路４０に含まれる補償回路Ｘ５の上記動作により、トランジスタＴ５４は第１内部ノードＮＡにおける電圧変動を抑制するための補償トランジスタとして機能し、トランジスタＴ５３およびキャパシタＣ５２は、この補償トランジスタＴ５４による補償動作を制御する。すなわち、トランジスタＴ５４は、入力端子５２に与えられる自段の出力信号Ｇ（ｎ）をＨレベル（電圧ＶＤＤ）とすべき期間では、第５内部ノードＮ５ＢがＬレベル（電圧ＶＳＳ）とされることでトランジスタＴ５４がオフ状態に維持され、補償回路Ｘ５は第１内部ノードＮＡの電圧には影響を与えない。一方、入力端子５２に与えられる信号Ｇ（ｎ）をＬレベル（電圧ＶＳＳ）とすべき期間において、当該信号Ｇ（ｎ）が変化すると、第５内部ノードＮ５Ｂの電圧は、当該信号Ｇ（ｎ）の電圧と同じ値であって当該信号Ｇ（ｎ）の電圧変化に追随する。したがって、入力端子５１に与えられる信号Ｇ（ｎ）をＬレベルとすべきときに、安定化回路１８が正常に機能せず当該信号Ｇ（ｎ）の電圧が変動して第１内部ノードＮＡの電圧を上昇させる場合であっても、当該信号Ｇ（ｎ）の電圧変動に応じて補償回路Ｘ５の第５内部ノードＮ５Ｂの電圧が変化してトランジスタＴ５４にリーク電流が生じることで、第１内部ノードＮＡの電圧は、その上昇が抑制されてＬレベルの電圧ＶＳＳに近くなる。

このようにして、補償回路Ｘ５（図２１）は、上記第３の実施形態における単位回路４０に設けられた補償回路、すなわち第２補償停止信号Ｖ２がソース端子に与えられる補償トランジスタＴ５からなる補償回路（図１４参照）と同様に機能する。したがって、本実施形態によれば、第２補償停止信号Ｖ２を用いることなく、上記第４の実施形態と同様の効果が得られる。

なお、本実施形態によれば、ソース端子に第２補償停止信号Ｖ２が与えられる第２補償トランジスタＴ５からなる補償回路に代えて補償回路Ｘ５（図２１）が使用されるので、上記第４の実施形態における単位回路４０（図１４）に比べ、上記最後ｋ段に含まれる単位回路４０の面積が増大する。しかし、本実施形態における各単位回路４０は、自段から遠い単位回路の出力信号を使用しないので、回路配置における制限が少なく、従来に比べ、ＧＤＭパネルにおける額縁領域の増大を抑えつつ内部ノードの電圧変動による誤動作を防止することができる。

＜７．変形例＞
本発明は上記実施形態に限定されるものではなく、本発明の範囲を逸脱しない限りにおいて種々の変形を施すことができる。

例えば上記各実施形態では、ゲートドライバは、第１および第２ゲートドライバ４１０，４２０からなり、第１ゲートドライバ４１０が奇数番目のゲートラインＧＬ１，ＧＬ３，ＧＬ５，…を駆動し第１ゲートドライバ４１０が偶数番目のゲートラインＧＬ２，ＧＬ４，ＧＬ６，…を駆動する構成となっているが（図１、図３参照）、このような構成に限定されない。上記各実施形態におけるゲートドライバは、このような構成のゲートドライバに代えて、表示部５００における全てのゲートラインＧＬ１～ＧＬＮを１つのゲートドライバで駆動するように構成されていてもよい。この場合、１つのゲートスタートパルス信号が第１入力信号として、そのゲートドライバを構成するシフトレジスタの初段に入力される。また、上記各実施形態におけるゲートドライバは、当該全てのゲートラインＧＬ１～ＧＬＮを一端側から駆動する第１ゲートドライバと当該全てのゲートラインＧＬ１～ＧＬＮを他端側から駆動する第２ゲートドライバとからなる構成であってもよい。この場合、１つのゲートスタートパルス信号が第１入力信号として、第１ゲートドライバを構成するシフトレジスタの初段および第２ゲートドライバを構成するシフトレジスタの初段に入力される。

また上記各実施形態では、ゲートドライバにおける各単位回路４０は、安定化回路１８を含んでいるが、安定化回路１８を含まない構成であってもよい。各単位回路４０が安定化回路１８を含まない構成であっても、既述の補償トランジスタＴ３，Ｔ４、または、補償回路Ｘ４，Ｘ５の機能により、単位回路４０の内部ノードＮＡにおける電圧変動に起因するゲートドライバの誤動作を防止することができる。

また上記各実施形態では、ゲートドライバにおける各単位回路４０において、ダイオード接続形態のトランジスタＴ２を用いてセット回路が構成されているが（図６、図９、図１１、図１６、図２０）、セット回路はこの構成に限定されるものではなく、セット端子としての入力端子１１に与えられる信号がＨレベルのときにのみ内部ノードＮＡにＨレベルの電圧を供給するように構成されていればよい。例えば、トランジスタＴ２をダイオード接続形態とせずに、そのゲート端子のみが入力端子１１に接続され、そのドレイン端子にＨレベルの電圧ＶＤＤが与えられるように構成されていてもよい。このことは、補償回路Ｘ４において入力端子４１に接続されたダイオード接続形態のトランジスタＴ４１（図１７、図１８）や、補償回路Ｘ５において入力端子５１に接続されたダイオード接続形態のトランジスタＴ５１（図２０）についても同様である。

以上では、実施形態として液晶表示装置を例に挙げて説明したが、本発明は、これに限定されるものではなく、マトリクス型の表示装置であれば、有機ＥＬ（Electroluminescenece）表示装置等の他の種類の表示装置にも適用可能である。上記実施形態に係る表示装置１００がアクティブマトリクス型の有機ＥＬ表示装置である場合、図４に示す画素形成部Ｐｓ（ｉ，ｊ）は、画素スイッチング素子としてのＴＦＴ１０および液晶容量Ｃｌｃ等に代えて、有機ＥＬ素子（有機発光ダイオード（Organic Light Emitting Diode: ＯＬＥＤ）とも呼ばれる）、保持キャパシタ、駆動トランジスタとしてのＴＦＴ、および、書込制御スイッチング素子としてのＴＦＴ等を含んでいる。この場合、データラインＤＬｊの電圧すなわちデータ信号Ｄｊの電圧が，ゲートラインＧＬｉによってオン／オフされる書込制御スイッチング素子を介して保持キャパシタの書き込まれて保持され、駆動トランジスタは、保持キャパシタに保持された電圧に応じた電流を有機ＥＬ素子に供給する。これにより有機ＥＬ素子は、保持キャパシタに書き込まれた電圧に応じた輝度で発光する。

なお、以上に述べた表示装置の特徴をその性質に反せず本発明の趣旨を逸脱しない範囲において任意に組み合せて、上記実施形態および変形例のうちの幾つかの特徴を併せ持つ表示装置を構成してもよい。

１１～１３，１６ …入力端子
１４ …出力端子
１５ …電源端子
１８ …安定化回路
４０ …単位回路
４０（ｎ）…ｎ番目のゲートラインに対応する単位回路（ｎ＝１～Ｎ）
４１ｕ …第１ゲートドライバにおける単位回路
４２ｕ …第２ゲートドライバにおける単位回路
１００ …表示装置
２００ …表示制御回路
３００ …データドライバ（データ信号線駆動回路）
４１０ …第１ゲートドライバ（第１走査信号線駆動部）
４２０ …第２ゲートドライバ（第２走査信号線駆動部）
５００ …表示部
６００ …表示パネル
Ｐｓ（ｉ，ｊ） …画素形成部（ｉ＝１～Ｎ，ｊ＝１～Ｍ）
Ｔ１ …出力トランジスタ
Ｔ２ …セット用トランジスタ
Ｔ３ …リセット用トランジスタ
Ｔ４ …第１補償トランジスタ
Ｔ５ …第２補償トランジスタ
Ｔ３ｂ …第３補償トランジスタ
Ｔ４２，Ｔ５２ …補償設定用トランジスタ
Ｔ４３，Ｔ５３ …補償制御トランジスタ
Ｔ４４，Ｔ５４ …補償トランジスタ
Ｔ４５，Ｔ５５ …補償設定補助トランジスタ
Ｘ４，Ｘ５ …補償回路
Ｃ１ …キャパシタ
Ｃ４１，Ｃ５１ …キャパシタ
Ｃ４２，Ｃ５２ …キャパシタ（補償制御キャパシタ）
ＮＡ …第１内部ノード
Ｎ４Ａ …第２内部ノード（補償用内部ノード）
Ｎ４Ｂ …第３内部ノード（補償用内部ノード）
Ｎ５Ａ …第４内部ノード
Ｎ５Ｂ …第５内部ノード
Ｓ …セット端子
Ｒ …リセット端子
ＣＬＫ …クロック端子
Ｇ …駆動用出力端子
ＤＬｊ …データライン（データ信号線）（ｊ＝１～Ｍ）
ＧＬｉ …ゲートライン（走査信号線）（ｉ＝１～Ｎ）
Ｇ（ｉ） …走査信号（単位回路の出力信号）（ｉ＝１～Ｎ）
ＶＳＳ …低圧電源電圧、（単位回路の）基準電源端子
ＶＤＤ …高圧電源電圧
ＧＳＰ１ …第１ゲートスタートパルス信号（第１入力信号）
ＧＳＰ２ …第２ゲートスタートパルス信号（第１入力信号）
ＣＫｘ …第ｘクロック信号（ｘ＝１～１２）
ＣＬＲｚ …クリア信号（第２入力信号）

Claims (16)

1. 表示装置の表示部に配設された複数の走査信号線を駆動する走査信号線駆動回路であって、
   互いに縦続接続され多相クロック信号に基づきシフトレジスタとして動作する複数の単位回路を備え、
   前記多相クロック信号は、前記複数の単位回路に循環的に対応する複数のクロック信号から構成され、
   各単位回路は、
   前記複数の走査信号線の１つに対応する双安定回路であって、前記複数のクロック信号のうち対応するクロック信号を入力クロック信号として受け取るとともに、先行段の所定単位回路の出力信号または前記シフトレジスタの外部から与えられる第１入力信号をセット信号として受け取り、かつ、後続段の所定単位回路の出力信号または前記シフトレジスタの外部から与えられる第２入力信号をリセット信号として受け取り、
   第１および第２の論理レベルの電圧を選択的に保持する第１内部ノードと、
   前記セット信号に応じて前記第１の論理レベルの電圧を前記第１内部ノードに与えるセット回路と、
   前記リセット信号に応じて前記第２の論理レベルの電圧を前記第１内部ノードに与えるリセット回路と、
   前記第１内部ノードに保持される電圧が前記第１の論理レベルであるときに、前記入力クロック信号に応じた論理レベルの出力信号を生成して対応する走査信号線に与える出力回路とを含み、
   前記リセット信号として入力される信号を出力する前記後続段の所定単位回路は、自段よりもｋ段後の単位回路であって、ｋは、前記セット信号として入力される信号を出力する前記先行段の所定単位回路が自段よりもｊ段前の単位回路であり前記多相クロック信号の相数がｉであるときにｉ－ｊ≦ｋ≦ｉ－１を満たす自然数であり、
   前記リセット回路は、前記第１内部ノードに接続された第１導通端子と、前記第２の論理レベルの電圧を受け取る第２導通端子と、前記リセット信号を受け取る制御端子とを有するリセット用トランジスタを含み、
   各単位回路に入力される前記リセット信号は、自段が前記複数の単位回路における最後ｋ段の単位回路のいずれでもない場合は、自段よりもｋ段後の単位回路の出力信号であり、自段が前記最後ｋ段の単位回路のいずれかである場合は、前記第２入力信号であり、
   前記最後ｋ段の各単位回路に入力される前記第２入力信号は、自段の出力信号がアクティブ状態から非アクティブ状態に変化した後に所定期間だけアクティブ状態となる信号であり、
   前記最後ｋ段の各単位回路は、前記第１内部ノードに接続された第１導通端子を有する補償トランジスタであって自段のセット信号または自段の出力信号のいずれかである補償制御信号に応じてオンまたはオフする補償トランジスタを含む補償回路を備え、
   前記最後ｋ段の各単位回路における前記補償回路は、
   前記第１内部ノードが前記第１の論理レベルの電圧を保持すべき期間において、前記補償トランジスタをオフ状態とし、または、前記第１の論理レベルの電圧を前記第１内部ノードに与え、
   前記第１内部ノードが前記第２の論理レベルの電圧を保持すべき期間において、前記補償トランジスタを前記補償制御信号の電圧に応じてオン状態またはオフ状態とし、前記補償トランジスタがオン状態のときに前記第２の論理レベルの電圧が前記補償トランジスタを介して前記第１内部ノードに与えられるように構成されている、走査信号線駆動回。
2. 前記最後ｋ段の各単位回路における前記補償トランジスタは、第１補償停止信号を受け取る第２導通端子と、自段のセット信号を受け取る制御端子とを更に有し、
   前記第１補償停止信号は、前記最後ｋ段の単位回路のいずれかに前記セット信号として与えられる前記先行段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である、請求項１に記載の走査信号線駆動回路。
3. 前記最後ｋ段の各単位回路における前記補償トランジスタは、第２補償停止信号を受け取る第２導通端子と、自段の出力信号を受け取る制御端子とを更に有し、
   前記第２補償停止信号は、前記最後ｋ段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である、請求項１に記載の走査信号線駆動回路。
4. 前記最後ｋ段の各単位回路における前記補償トランジスタは、前記第２の論理レベルの電圧を受け取る第２導通端子、および、制御端子を更に有し、
   前記最後ｋ段の各単位回路における前記補償回路は、
   前記第１および第２の論理レベルの電圧を選択的に保持するための補償用内部ノードと、
   前記補償用内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段のセット信号を受け取る制御端子を有する補償設定用トランジスタと、
   前記補償用内部ノードに接続された第１導通端子、前記補償トランジスタの前記制御端子に接続された第２導通端子、および、自段のセット信号を受け取る制御端子を有する補償制御トランジスタと、
   前記補償制御トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有する補償制御キャパシタとを更に含み、
   自段のセット信号の電圧が前記第１の論理レベルであるときには、前記補償設定用トランジスタがオン状態となって前記第２の論理レベルの電圧を前記補償用内部ノードに与えるとともに、前記補償制御トランジスタがオン状態となって前記補償用内部ノードの電圧を前記補償トランジスタの前記制御端子に与え、自段のセット信号の電圧が前記第２論理レベルであるときには、前記補償設定用トランジスおよび前記補償制御トランジスタがオフ状態となるように構成されている、請求項１に記載の走査信号線駆動回路。
5. 前記最後ｋ段の各単位回路における前記補償回路は、前記補償トランジスタの前記制御端子に接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段に与えられる前記第２入力信号を受け取る制御端子を有するトランジスタを更に含む、請求項４に記載の走査信号線駆動回路。
6. 前記最後ｋ段の各単位回路における前記補償回路は、前記対応するクロック信号の電圧が前記第１の論理レベルであるときに前記補償用内部ノードに前記第１の論理レベルの電圧を与える補償補助回路を更に含む、請求項４に記載の走査信号線駆動回路。
7. 前記最後ｋ段の各単位回路における前記補償トランジスタは、前記第２の論理レベルの電圧を受け取る第２導通端子、および、制御端子を更に有し、
   前記最後ｋ段の各単位回路における前記補償回路は、
   前記第１および第２の論理レベルの電圧を選択的に保持するための補償用内部ノードと、
   前記補償用内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償設定用トランジスタと、
   前記補償用内部ノードに接続された第１導通端子、前記補償トランジスタの前記制御端子に接続された第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償制御トランジスタと、
   前記補償制御トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有する補償制御キャパシタとを更に含み、
   自段の出力信号の電圧が前記第１の論理レベルであるときには、前記補償設定用トランジスタがオン状態となって前記第２の論理レベルの電圧を前記補償用内部ノードに与えるとともに、前記補償制御トランジスタがオン状態となって前記補償用内部ノードの電圧を前記補償トランジスタの前記制御端子に与え、自段の出力信号の電圧が前記第２の論理レベルであるときには、前記補償設定用トランジスおよび前記補償制御トランジスタがオフ状態となるように構成されている、請求項１に記載の走査信号線駆動回路。
8. 前記最後ｋ段の各単位回路における前記補償回路は、前記補償トランジスタの制御端子に接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段に与えられる前記第２入力信号を受け取る制御端子を有するトランジスタを更に含む、請求項７に記載の走査信号線駆動回路。
9. 前記最後ｋ段の各単位回路における前記補償回路は、前記複数のクロック信号のうち前記対応するクロック信号との間でパルスが重ならないクロック信号のいずれかを受け取り、当該受け取るクロック信号の電圧が前記第１の論理レベルであるときに前記補償用内部ノードに前記第１の論理レベルの電圧を与える補償補助回路を更に含む、請求項７に記載の走査信号線駆動回路。
10. 前記最後ｋ段を特定する自然数ｋはｉ－ｊである、請求項２に記載の走査信号線駆動回路。
11. 前記複数の単位回路のうち最後ｉ段以外の各単位回路は、
    前記第１内部ノードに接続された第１導通端子、前記第２の論理レベルの電圧を受け取る第２導通端子、および、自段よりもｉ段後の単位回路の出力信号を受け取る制御端子を有する補償トランジスタを更に含み、
    当該ｉ段後の単位回路の出力信号の電圧が前記第１の論理レベルであるときには当該補償トランジスタがオン状態であり、当該ｉ段後の単位回路の出力信号の電圧が前記第２の論理レベルであるときには当該補償トランジスタがオフ状態であるように構成されている、請求項１０に記載の走査信号線駆動回路。
12. 前記最後ｉ段の各単位回路は、
    前記第１内部ノードに接続された第１導通端子、第２補償停止信号を受け取る第２導通端子、および、自段の出力信号を受け取る制御端子を有する補償トランジスタを更に含み、
    自段の出力信号の電圧が前記第１の論理レベルであるときには当該補償トランジスタがオン状態であり、自段の出力信号の電圧が前記第２の論理レベルであるときには当該補償トランジスタがオフ状態であるように構成されており、
    前記第２補償停止信号は、前記最後ｉ段の出力信号のいずれかがアクティブ状態である期間で前記第１の論理レベルの電圧であって、当該期間以外で前記第２の論理レベルの電圧である、請求項１１に記載の走査信号線駆動回路。
13. 前記出力回路は、
    前記入力クロック信号を受け取る第１導通端子、対応する走査信号線に接続された第２導通端子、および、前記第１内部ノードに接続された制御端子を有する出力トランジスタと、
    前記出力トランジスタの前記制御端子および前記第２導通端子にそれぞれ接続された第１端子および第２端子を有するキャパシタと
    を含む、請求項１から１２のいずれか１項に記載の走査信号線駆動回路。
14. 複数のデータ信号線と、当該複数のデータ信号線に交差する複数の走査信号線と、当該複数のデータ信号線および当該複数の走査信号線に沿ってマトリクス状に配置された複数の画素形成部とが設けられた表示部を有する表示装置であって、
    前記複数のデータ信号線を駆動するデータ信号線駆動回路と、
    請求項１から１２のいずれか１項に記載の走査信号線駆動回路と
    を備える、表示装置。
15. 前記走査信号線駆動回路は、
    前記複数の走査信号線の一端側に配置され、前記複数の走査信号線のうち奇数番目の走査信号線にそれぞれ対応する単位回路を前記複数の単位回路として含む第１走査信号線駆動部と、
    前記複数の走査信号線の他端側に配置され、前記複数の走査信号線のうち偶数番目の走査信号線にそれぞれ対応する単位回路を前記複数の単位回路として含む第２走査信号線駆動部とを含む、請求項１４に記載の表示装置。
16. 前記走査信号線駆動回路と前記表示部とは同一基板上に一体的に形成されている、請求項１４に記載の表示装置。

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