JP2999328B2 - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- Japan
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- clock signal
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Description
【０００１】
【産業上の利用分野】本発明は、液晶テレビジョン受信
器、ワードプロセッサ、コンピュータ端末表示装置など
の表示パネルに用いられ、複数の絵素単位に分割された
電極をマトリクス駆動することによって、電場によって
光学的性質が変化する物質、たとえば液晶に電界を印加
するためのアクティブマトリクス基板に関する。
器、ワードプロセッサ、コンピュータ端末表示装置など
の表示パネルに用いられ、複数の絵素単位に分割された
電極をマトリクス駆動することによって、電場によって
光学的性質が変化する物質、たとえば液晶に電界を印加
するためのアクティブマトリクス基板に関する。
【０００２】
【従来の技術】図４は、従来のアクティブマトリクス基
板５０の一例の概略的正面図であり、図５は、アクティ
ブマトリクス基板と対向基板５８の配置を示す概略的斜
視図である。アクティブマトリクス基板５０は、絶縁性
基板５１の表面上に、複数の絵素電極５２および絵素電
極５２への印加電圧を制御するスイッチング素子５３が
マトリクス状に形成される。
板５０の一例の概略的正面図であり、図５は、アクティ
ブマトリクス基板と対向基板５８の配置を示す概略的斜
視図である。アクティブマトリクス基板５０は、絶縁性
基板５１の表面上に、複数の絵素電極５２および絵素電
極５２への印加電圧を制御するスイッチング素子５３が
マトリクス状に形成される。
【０００３】絵素電極５２を選択駆動するスイッチング
素子５３は、ＴＦＴ（薄膜トランジスタ）素子、ＭＯＳ
ＦＥＴ（金属酸化膜半導体電界効果トランジスタ）素子
などの三端子素子や、ＭＩＭ（金属−絶縁層−金属）素
子、ダイオード、バリスタなどの二端子素子が用いられ
る。
素子５３は、ＴＦＴ（薄膜トランジスタ）素子、ＭＯＳ
ＦＥＴ（金属酸化膜半導体電界効果トランジスタ）素子
などの三端子素子や、ＭＩＭ（金属−絶縁層−金属）素
子、ダイオード、バリスタなどの二端子素子が用いられ
る。
【０００４】スイッチング素子５３が三端子素子の場合
は、絵素電極５２が形成された基板上に複数のデータ線
５４および走査線５５が互いに直交して格子状に形成さ
れ、三端子素子のソースはデータ線５４に、ゲートは走
査線５５に、ドレインは絵素電極５２に各々接続される
とともに、図５に示したように、絵素電極５２と液晶な
どを介して対向する対向基板５８には、全面に渡って一
様な対向電極５６が形成される。なお、カラー表示を行
う場合は、色フィルタ５７Ｂ，５７Ｇ，５７Ｒが千鳥格
子状に形成される。
は、絵素電極５２が形成された基板上に複数のデータ線
５４および走査線５５が互いに直交して格子状に形成さ
れ、三端子素子のソースはデータ線５４に、ゲートは走
査線５５に、ドレインは絵素電極５２に各々接続される
とともに、図５に示したように、絵素電極５２と液晶な
どを介して対向する対向基板５８には、全面に渡って一
様な対向電極５６が形成される。なお、カラー表示を行
う場合は、色フィルタ５７Ｂ，５７Ｇ，５７Ｒが千鳥格
子状に形成される。
【０００５】スイッチング素子５７が二端子素子の場合
は、絵素電極５２が形成された基板上に、複数の走査線
５５が形成され、二端子素子の一方の端子は走査線５５
に、他方の端子は絵素電極５２に各々接続されるととも
に、絵素電極５２と液晶などを介して対向する対向基板
には、各絵素に対応した対向絵素電極とこれらを接続す
る複数で平行なデータ線が走査線と直交して形成され
る。
は、絵素電極５２が形成された基板上に、複数の走査線
５５が形成され、二端子素子の一方の端子は走査線５５
に、他方の端子は絵素電極５２に各々接続されるととも
に、絵素電極５２と液晶などを介して対向する対向基板
には、各絵素に対応した対向絵素電極とこれらを接続す
る複数で平行なデータ線が走査線と直交して形成され
る。
【０００６】アクティブマトリクス方式において、走査
線の数がｍ本で、データ線の数がｎ本の場合、これらを
時分割走査することによってｍ×ｎ個の絵素電極をマト
リクス駆動することができ、一般に、１絵素毎に順次表
示データを転送する点順次駆動方式、または１走査線毎
に順次表示データを転送する線順次駆動方式が用いられ
る。
線の数がｍ本で、データ線の数がｎ本の場合、これらを
時分割走査することによってｍ×ｎ個の絵素電極をマト
リクス駆動することができ、一般に、１絵素毎に順次表
示データを転送する点順次駆動方式、または１走査線毎
に順次表示データを転送する線順次駆動方式が用いられ
る。
【０００７】以下、図４に示したように、スイッチング
素子５３が三端子素子である例を用いて説明する。
素子５３が三端子素子である例を用いて説明する。
【０００８】アクティブマトリクス基板５０の一部に
は、互いに逆位相の第１および第２クロック信号が伝わ
る第１クロック信号線６１および第２クロック信号線６
２と、各クロック信号を用いて各走査線５５を制御する
ための走査線制御信号を発生する論理回路６０が形成さ
れている。論理回路６０は、各走査線毎に印加電圧を制
御する走査線駆動回路７０などで構成され、その他に各
走査線駆動回路７０へ第１電源電圧を供給する第１電源
線６５と第２電源電圧を供給する第２電源線６６および
接地線６４と、各走査線駆動回路の間で走査線制御信号
を伝える制御線６３が形成されており、第１クロック信
号線６１、第２クロック信号線６２、制御線６３、第１
電源線６５、第２電源線６６および接地線は、アクティ
ブマトリクス基板の端部に形成された電極６１ａ，６２
ａ，６３ａ，６５ａ，６６ａ，６４ａに各々接続され
る。
は、互いに逆位相の第１および第２クロック信号が伝わ
る第１クロック信号線６１および第２クロック信号線６
２と、各クロック信号を用いて各走査線５５を制御する
ための走査線制御信号を発生する論理回路６０が形成さ
れている。論理回路６０は、各走査線毎に印加電圧を制
御する走査線駆動回路７０などで構成され、その他に各
走査線駆動回路７０へ第１電源電圧を供給する第１電源
線６５と第２電源電圧を供給する第２電源線６６および
接地線６４と、各走査線駆動回路の間で走査線制御信号
を伝える制御線６３が形成されており、第１クロック信
号線６１、第２クロック信号線６２、制御線６３、第１
電源線６５、第２電源線６６および接地線は、アクティ
ブマトリクス基板の端部に形成された電極６１ａ，６２
ａ，６３ａ，６５ａ，６６ａ，６４ａに各々接続され
る。
【０００９】図６は、走査線駆動回路７０を構成するイ
ンバータまたはバッファの回路図である。１つのインバ
ータまたはバッファ（以下、特に断らない限り「インバ
ータ」と総称する。）は、一般に、ＴＦＴ（薄膜トラン
ジスタ）やＭＯＳＦＥＴなで実現される４個のスイッチ
ング素子で構成されている。
ンバータまたはバッファの回路図である。１つのインバ
ータまたはバッファ（以下、特に断らない限り「インバ
ータ」と総称する。）は、一般に、ＴＦＴ（薄膜トラン
ジスタ）やＭＯＳＦＥＴなで実現される４個のスイッチ
ング素子で構成されている。
【００１０】その動作について説明すると、入力がＨ
（ハイレベル）である場合、スイッチング素子７２が導
通して、スイッチング素子７３はゲートがＬ（ローレベ
ル）になって遮断状態になるとともに、スイッチング素
子７４はゲートがＨであるため導通して、出力はＬとな
る。
（ハイレベル）である場合、スイッチング素子７２が導
通して、スイッチング素子７３はゲートがＬ（ローレベ
ル）になって遮断状態になるとともに、スイッチング素
子７４はゲートがＨであるため導通して、出力はＬとな
る。
【００１１】一方、入力がＬである場合、スイッチング
素子７２は遮断状態となり、スイッチング素子７３はゲ
ートがＨになって導通するとともに、スイッチング素子
７４はゲートがＬであるため遮断状態となり、出力はＨ
となる。したがって図６（ｂ）に示すように、入力レベ
ルを反転して出力するインバータとして機能するととも
に、スイッチング素子７３，７４に出力電流の大きいも
のを用いればバッファとして使用することができる。
素子７２は遮断状態となり、スイッチング素子７３はゲ
ートがＨになって導通するとともに、スイッチング素子
７４はゲートがＬであるため遮断状態となり、出力はＨ
となる。したがって図６（ｂ）に示すように、入力レベ
ルを反転して出力するインバータとして機能するととも
に、スイッチング素子７３，７４に出力電流の大きいも
のを用いればバッファとして使用することができる。
【００１２】インバータの立上り特性および立下り特性
などの動的特性を向上させるために、スイッチング素子
７１，７２から成る前段部に供給される電源電圧（Ｖ
２）は、スイッチング素子７３，７４から成る後段部に
供給される電源電圧（Ｖ１）よりも高くなるように設定
されている。これはインバータの入力がＨからＬに立下
る際、スイッチング素子７２が遮断状態となって、スイ
ッチング素子７３のゲートにドレイン電圧より高い電圧
が印加され、スイッチング素子７３のオン抵抗が充分に
小さくなることによって、遅延が少なくなるためであ
る。このような対策は、特に導体が長く負荷が重い走査
線などを駆動するバッファにおいて、その効果が大きく
なる。
などの動的特性を向上させるために、スイッチング素子
７１，７２から成る前段部に供給される電源電圧（Ｖ
２）は、スイッチング素子７３，７４から成る後段部に
供給される電源電圧（Ｖ１）よりも高くなるように設定
されている。これはインバータの入力がＨからＬに立下
る際、スイッチング素子７２が遮断状態となって、スイ
ッチング素子７３のゲートにドレイン電圧より高い電圧
が印加され、スイッチング素子７３のオン抵抗が充分に
小さくなることによって、遅延が少なくなるためであ
る。このような対策は、特に導体が長く負荷が重い走査
線などを駆動するバッファにおいて、その効果が大きく
なる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
アクティブマトリクス基板において、各走査線を制御し
駆動する走査線駆動回路を含む論理回路に、２つの電源
電圧を供給する必要があるため、論理回路の導体の形状
が複雑になるとともに、アクティブマトリクス基板へ電
力供給する外部電源を２種類設置しなければならないと
いう課題がある。そのため、外部電源を含む外部回路が
複雑になり、アクティブマトリクス基板を用いた表示装
置の製品コストが増加するという課題がある。
アクティブマトリクス基板において、各走査線を制御し
駆動する走査線駆動回路を含む論理回路に、２つの電源
電圧を供給する必要があるため、論理回路の導体の形状
が複雑になるとともに、アクティブマトリクス基板へ電
力供給する外部電源を２種類設置しなければならないと
いう課題がある。そのため、外部電源を含む外部回路が
複雑になり、アクティブマトリクス基板を用いた表示装
置の製品コストが増加するという課題がある。
【００１４】本発明の目的は、前述した課題を解決する
ため、走査線制御信号を発生する論理回路に電源電圧を
供給する外部電源の数を低減することができるアクティ
ブマトリクス基板を提供することである。
ため、走査線制御信号を発生する論理回路に電源電圧を
供給する外部電源の数を低減することができるアクティ
ブマトリクス基板を提供することである。
【００１５】
【課題を解決するための手段】本発明は、絶縁性基板上
に、複数の絵素電極および前記絵素電極への印加電圧を
制御するスイッチング素子がマトリクス状に形成され、
前記スイッチング素子を駆動するための複数の走査線
と、互いに逆位相の第１および第２クロック信号を伝え
る第１クロック信号線および第２クロック信号線と、前
記第１および第２クロック信号に基づいて前記走査線の
駆動タイミングを伝える走査線制御信号を発生する論理
回路とが形成されたアクティブマトリクス基板におい
て、前記論理回路に第１電源電圧を供給する電源線が形
成され、かつ前記第１および第２クロック信号を用いて
第１電源電圧と異なる第２電源電圧を発生して前記論理
回路に供給する電源回路が形成され、前記電源回路は、
第１クロック信号線と第２クロック信号線との間に第１
整流用スイッチング素子および第１コンデンサが直列接
続され、第１整流用スイッチング素子および第１コンデ
ンサの接続点と接地線との間に第２整流用スイッチング
素子および第２コンデンサが直列接続され、第２整流用
スイッチング素子および第２コンデンサの接続点から第
２電源電圧を出力するように構成されることを特徴とす
るアクティブマトリクス基板である。
に、複数の絵素電極および前記絵素電極への印加電圧を
制御するスイッチング素子がマトリクス状に形成され、
前記スイッチング素子を駆動するための複数の走査線
と、互いに逆位相の第１および第２クロック信号を伝え
る第１クロック信号線および第２クロック信号線と、前
記第１および第２クロック信号に基づいて前記走査線の
駆動タイミングを伝える走査線制御信号を発生する論理
回路とが形成されたアクティブマトリクス基板におい
て、前記論理回路に第１電源電圧を供給する電源線が形
成され、かつ前記第１および第２クロック信号を用いて
第１電源電圧と異なる第２電源電圧を発生して前記論理
回路に供給する電源回路が形成され、前記電源回路は、
第１クロック信号線と第２クロック信号線との間に第１
整流用スイッチング素子および第１コンデンサが直列接
続され、第１整流用スイッチング素子および第１コンデ
ンサの接続点と接地線との間に第２整流用スイッチング
素子および第２コンデンサが直列接続され、第２整流用
スイッチング素子および第２コンデンサの接続点から第
２電源電圧を出力するように構成されることを特徴とす
るアクティブマトリクス基板である。
【００１６】
【作用】本発明に従えば、互いに逆位相である２相クロ
ック信号に基づいて各走査線の駆動タイミングを伝える
走査線制御信号を発生する論理回路に第１電源電圧を供
給する電源線とともに、該２相クロック信号を用いて第
１電源電圧と異なる第２電源電圧を発生して該論理回路
に供給する電源回路が形成されていることによって、該
論理回路に電力を供給する電源の数を低減することがで
きるとともに、電源用導体の形状が簡単化される。また
電源回路は、第１コンデンサおよび第２コンデンサの静
電容量を適宜選択することによって、第１電源電圧と異
なる第２電源電圧を発生できる。
ック信号に基づいて各走査線の駆動タイミングを伝える
走査線制御信号を発生する論理回路に第１電源電圧を供
給する電源線とともに、該２相クロック信号を用いて第
１電源電圧と異なる第２電源電圧を発生して該論理回路
に供給する電源回路が形成されていることによって、該
論理回路に電力を供給する電源の数を低減することがで
きるとともに、電源用導体の形状が簡単化される。また
電源回路は、第１コンデンサおよび第２コンデンサの静
電容量を適宜選択することによって、第１電源電圧と異
なる第２電源電圧を発生できる。
【００１７】
【実施例】図１は、本発明の一実施例であるアクティブ
マトリクス基板１の正面図である。
マトリクス基板１の正面図である。
【００１８】アクティブマトリクス基板１は、絶縁性基
板２の表面上に、複数の絵素電極３および絵素電極３へ
の印加電圧を制御するスイッチング素子４がマトリクス
状に形成される。
板２の表面上に、複数の絵素電極３および絵素電極３へ
の印加電圧を制御するスイッチング素子４がマトリクス
状に形成される。
【００１９】スイッチング素子４は、従来の図４に示し
たように、ＴＦＴ素子、ＭＯＳＦＥＴ素子などの三端子
素子やＭＩＭ素子、ダイオード、バリスタなどの二端子
素子が用いられ、複数のデータ線５および走査線６をそ
れぞれ時分割走査することによって、各絵素電極をマト
リクス駆動することができる。
たように、ＴＦＴ素子、ＭＯＳＦＥＴ素子などの三端子
素子やＭＩＭ素子、ダイオード、バリスタなどの二端子
素子が用いられ、複数のデータ線５および走査線６をそ
れぞれ時分割走査することによって、各絵素電極をマト
リクス駆動することができる。
【００２０】アクティブマトリクス基板１の一部には、
互いに逆位相の第１および第２クロック信号が伝わる第
１クロック信号線１１および第２クロック信号線１２
と、各クロック信号を用いて各走査線６の駆動タイミン
グを伝える走査線制御信号を発生する論理回路１０が形
成されている。論理回路１０は、各走査線毎に印加電圧
を制御する走査線駆動回路２０などで構成され、その他
に各走査線駆動回路２０へ第１電源電圧を供給する第１
電源線１５および接地線１４と、各走査線駆動回路の間
で走査線制御信号を伝える制御線１３が形成されてお
り、第１クロック信号線１１、第２クロック信号線１
２、制御線１３、電源線１５および接地線１４は、アク
ティブマトリクス基板の端部に形成された電極１１ａ，
１２ａ，１３ａ，１５ａ，１４ａに各々接続される。
互いに逆位相の第１および第２クロック信号が伝わる第
１クロック信号線１１および第２クロック信号線１２
と、各クロック信号を用いて各走査線６の駆動タイミン
グを伝える走査線制御信号を発生する論理回路１０が形
成されている。論理回路１０は、各走査線毎に印加電圧
を制御する走査線駆動回路２０などで構成され、その他
に各走査線駆動回路２０へ第１電源電圧を供給する第１
電源線１５および接地線１４と、各走査線駆動回路の間
で走査線制御信号を伝える制御線１３が形成されてお
り、第１クロック信号線１１、第２クロック信号線１
２、制御線１３、電源線１５および接地線１４は、アク
ティブマトリクス基板の端部に形成された電極１１ａ，
１２ａ，１３ａ，１５ａ，１４ａに各々接続される。
【００２１】図２は、走査線駆動回路２０を構成するイ
ンバータまたはバッファおよび本発明に係る第２電源電
圧を発生する電源回路の回路図であり、図３は、２相ク
ロック信号および第２電源電圧の出力波形を示すタイミ
ングチャートである。
ンバータまたはバッファおよび本発明に係る第２電源電
圧を発生する電源回路の回路図であり、図３は、２相ク
ロック信号および第２電源電圧の出力波形を示すタイミ
ングチャートである。
【００２２】１つのインバータは、図６に示したものと
同様に、ＴＦＴやＭＯＳＦＥＴなどで実現される４個の
スイッチング素子で構成されており、その動的特性を向
上させるために、スイッチング素子２１，２２から成る
前段部に供給される電源電圧（Ｖ２）は、スイッチング
素子２３，２４から成る後段部に供給される電源電圧
（Ｖ１）より高くなるように設定されている。電源回路
３０は、ＴＦＴやＭＯＳＦＥＴなどで実現されるスイッ
チング素子３１，３２とコンデンサ３３，３４とで構成
される。第１クロック信号線１１と第２クロック信号線
１２との間には、スイッチング素子３１およびコンデン
サ３３が直列接続される。スイッチング素子３１および
コンデンサ３３の接続点と接地線との間には、スイッチ
ング素子３２およびコンデンサ３４が直列接続される。
第２電源電圧Ｖ２は、スイッチング素子３２およびコン
デンサ３４の接続点から出力される。各スイッチング素
子３１，３２は、ゲートとドレインを接続することによ
ってダイオードのような整流特性が得られる。
同様に、ＴＦＴやＭＯＳＦＥＴなどで実現される４個の
スイッチング素子で構成されており、その動的特性を向
上させるために、スイッチング素子２１，２２から成る
前段部に供給される電源電圧（Ｖ２）は、スイッチング
素子２３，２４から成る後段部に供給される電源電圧
（Ｖ１）より高くなるように設定されている。電源回路
３０は、ＴＦＴやＭＯＳＦＥＴなどで実現されるスイッ
チング素子３１，３２とコンデンサ３３，３４とで構成
される。第１クロック信号線１１と第２クロック信号線
１２との間には、スイッチング素子３１およびコンデン
サ３３が直列接続される。スイッチング素子３１および
コンデンサ３３の接続点と接地線との間には、スイッチ
ング素子３２およびコンデンサ３４が直列接続される。
第２電源電圧Ｖ２は、スイッチング素子３２およびコン
デンサ３４の接続点から出力される。各スイッチング素
子３１，３２は、ゲートとドレインを接続することによ
ってダイオードのような整流特性が得られる。
【００２３】以下、その動作について説明する。図３
（１）に示すように、互いに逆位相のクロック信号φ
１，φ２が電源回路３０に供給されると、まずクロック
信号φ１がＨで、クロック信号φ２がＬの場合、スイッ
チング素子３１，３２が導通して、コンデンサ３３，３
４を充電する。このとき、クロック信号φ１，φ２がＨ
のときの電圧がＶＨで、Ｌのときの電圧が０であって、
コンデンサ３３の静電容量をＣ３、コンデンサ３４の静
電容量をＣ４とおいて、スイッチング素子３１，３２に
よる電圧降下を無視すると、コンデンサ３３には電荷Ｑ
３＝Ｃ３×ＶＨが蓄積され、コンデンサ３４には電荷Ｑ
４＝Ｃ４×ＶＨが蓄積される。
（１）に示すように、互いに逆位相のクロック信号φ
１，φ２が電源回路３０に供給されると、まずクロック
信号φ１がＨで、クロック信号φ２がＬの場合、スイッ
チング素子３１，３２が導通して、コンデンサ３３，３
４を充電する。このとき、クロック信号φ１，φ２がＨ
のときの電圧がＶＨで、Ｌのときの電圧が０であって、
コンデンサ３３の静電容量をＣ３、コンデンサ３４の静
電容量をＣ４とおいて、スイッチング素子３１，３２に
よる電圧降下を無視すると、コンデンサ３３には電荷Ｑ
３＝Ｃ３×ＶＨが蓄積され、コンデンサ３４には電荷Ｑ
４＝Ｃ４×ＶＨが蓄積される。
【００２４】次に、クロック信号φ１がＬで、クロック
信号φ２がＨの場合、スイッチング素子３１が遮断状態
となり、スイッチング素子３２が導通して、コンデンサ
３３に蓄積された電荷Ｑ３がコンデンサ３４へ放電し
て、コンデンサ３４に蓄積される電荷はＱ３とＱ４の合
計となる。コンデンサ３４の両端電圧をＶ２とおくと、
Ｃ３×Ｖ２＝Ｑ３＋Ｑ４が成立って、式を整理するとＣ
３×Ｖ２＝Ｃ３×ＶＨ＋Ｃ４×ＶＨとなり、Ｖ２＝ＶＨ
×（Ｃ３＋Ｃ４）／Ｃ３が求まる。
信号φ２がＨの場合、スイッチング素子３１が遮断状態
となり、スイッチング素子３２が導通して、コンデンサ
３３に蓄積された電荷Ｑ３がコンデンサ３４へ放電し
て、コンデンサ３４に蓄積される電荷はＱ３とＱ４の合
計となる。コンデンサ３４の両端電圧をＶ２とおくと、
Ｃ３×Ｖ２＝Ｑ３＋Ｑ４が成立って、式を整理するとＣ
３×Ｖ２＝Ｃ３×ＶＨ＋Ｃ４×ＶＨとなり、Ｖ２＝ＶＨ
×（Ｃ３＋Ｃ４）／Ｃ３が求まる。
【００２５】したがって、コンデンサ３３，３４の静電
容量Ｃ３，Ｃ４を適宜選択することによって、図３
（３）に示すように、第１電源電圧Ｖ１と異なる第２電
源電圧Ｖ２を発生することが可能となり、得られた第２
電源電圧Ｖ２を、走査線駆動回路を構成するインバータ
へ供給することによって、外部電源の数を低減すること
ができ、電源用導体１本で足りることになる。
容量Ｃ３，Ｃ４を適宜選択することによって、図３
（３）に示すように、第１電源電圧Ｖ１と異なる第２電
源電圧Ｖ２を発生することが可能となり、得られた第２
電源電圧Ｖ２を、走査線駆動回路を構成するインバータ
へ供給することによって、外部電源の数を低減すること
ができ、電源用導体１本で足りることになる。
【００２６】なお、以上の実施例において、電源回路が
２つのスイッチング素子と２つのコンデンサで構成され
る例を説明したが、他にもスイッチング素子とコンデン
サの組合せを増やして出力電圧または出力電流を向上さ
せた電源回路を用いることができる。
２つのスイッチング素子と２つのコンデンサで構成され
る例を説明したが、他にもスイッチング素子とコンデン
サの組合せを増やして出力電圧または出力電流を向上さ
せた電源回路を用いることができる。
【００２７】また、以上の実施例において、電源回路、
論理回路を構成するＴＦＴやＭＯＳＦＥＴなどのスイッ
チング素子は、絵素電極への印加電圧を制御するスイッ
チング素子と同じ製造工程を用いて形成することが好ま
しい。
論理回路を構成するＴＦＴやＭＯＳＦＥＴなどのスイッ
チング素子は、絵素電極への印加電圧を制御するスイッ
チング素子と同じ製造工程を用いて形成することが好ま
しい。
【００２８】また、以上の実施例において、走査線駆動
回路毎に第２電源電圧を発生する電源回路が形成される
例を説明したが、第２電源電圧を供給する電源線を走査
線駆動回路同士で接続することによって、２個から数個
の走査線駆動回路毎に該電源回路を形成しても構わず、
さらにアクティブマトリクス基板に１個の該電源回路を
形成しても構わない。
回路毎に第２電源電圧を発生する電源回路が形成される
例を説明したが、第２電源電圧を供給する電源線を走査
線駆動回路同士で接続することによって、２個から数個
の走査線駆動回路毎に該電源回路を形成しても構わず、
さらにアクティブマトリクス基板に１個の該電源回路を
形成しても構わない。
【００２９】
【発明の効果】以上詳しく説明したように、本発明によ
れば、各走査線の駆動タイミングを伝える走査線制御信
号を発生する論理回路に、供給する電源の数を低減する
ことができるとともに、電源用導体の形状が簡単化され
るため、アクティブマトリクス基板およびアクティブマ
トリクス基板を用いた表示装置の製造コストを低下させ
ることができる。
れば、各走査線の駆動タイミングを伝える走査線制御信
号を発生する論理回路に、供給する電源の数を低減する
ことができるとともに、電源用導体の形状が簡単化され
るため、アクティブマトリクス基板およびアクティブマ
トリクス基板を用いた表示装置の製造コストを低下させ
ることができる。
【図１】本発明の一実施例であるアクティブマトリクス
基板１の正面図である。
基板１の正面図である。
【図２】走査線駆動回路２０を構成するインバータまた
はバッファおよび本発明に係る第２電源電圧を発生する
電源回路の回路図である。
はバッファおよび本発明に係る第２電源電圧を発生する
電源回路の回路図である。
【図３】２相クロック信号および第２電源電圧の出力波
形を示したタイミングチャートである。
形を示したタイミングチャートである。
【図４】従来のアクティブマトリクス基板５０の一例の
概略的正面図である。
概略的正面図である。
【図５】アクティブマトリクス基板５０と対向基板５８
との配置を示す概略的斜視図である。
との配置を示す概略的斜視図である。
【図６】走査線駆動回路７０を構成するインバータまた
はバッファの回路図である。
はバッファの回路図である。
１ アクティブマトリクス基板 ２ 絶縁性基板 ３ 絵素電極 ４ スイッチング素子 ５ データ線 ６ 走査線 １０ 論理回路 １１ 第１クロック信号 １２ 第２クロック信号 １３ 制御線 １４ 接地線 １５ 電源線 ２０ 走査線駆動回路 ３０ 電源回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高浜 学 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 中沢 清 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 宮後 誠 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平２−27598（ＪＰ，Ａ) 特開 昭56−116659（ＪＰ，Ａ) 特開 平３−141668（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/36 G02F 1/133 G02F 1/136 G09G 3/20
Claims (1)
- 【請求項１】 絶縁性基板上に、複数の絵素電極および
前記絵素電極への印加電圧を制御するスイッチング素子
がマトリクス状に形成され、 前記スイッチング素子を駆動するための複数の走査線
と、 互いに逆位相の第１および第２クロック信号を伝える第
１クロック信号線および第２クロック信号線と、 前記第１および第２クロック信号に基づいて前記走査線
の駆動タイミングを伝える走査線制御信号を発生する論
理回路とが形成されたアクティブマトリクス基板におい
て、 前記論理回路に第１電源電圧を供給する電源線が形成さ
れ、かつ前記第１および第２クロック信号を用いて第１
電源電圧と異なる第２電源電圧を発生して前記論理回路
に供給する電源回路が形成され、 前記電源回路は、第１クロック信号線と第２クロック信
号線との間に第１整流用スイッチング素子および第１コ
ンデンサが直列接続され、第１整流用スイッチング素子
および第１コンデンサの接続点と接地線との間に第２整
流用スイッチング素子および第２コンデンサが直列接続
され、第２整流用スイッチング素子および第２コンデン
サの接続点から第２電源電圧を出力するように構成され
ることを特徴とするアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10963492A JP2999328B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10963492A JP2999328B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05303354A JPH05303354A (ja) | 1993-11-16 |
| JP2999328B2 true JP2999328B2 (ja) | 2000-01-17 |
Family
ID=14515257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10963492A Expired - Lifetime JP2999328B2 (ja) | 1992-04-28 | 1992-04-28 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2999328B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4576652B2 (ja) * | 1999-02-18 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
| JP4785271B2 (ja) | 2001-04-27 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 液晶表示装置、電子機器 |
| TW582005B (en) | 2001-05-29 | 2004-04-01 | Semiconductor Energy Lab | Pulse output circuit, shift register, and display device |
| TWI298478B (en) * | 2002-06-15 | 2008-07-01 | Samsung Electronics Co Ltd | Method of driving a shift register, a shift register, a liquid crystal display device having the shift register |
| JP4339103B2 (ja) | 2002-12-25 | 2009-10-07 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP4860765B2 (ja) * | 2010-08-30 | 2012-01-25 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP5690870B2 (ja) * | 2013-05-31 | 2015-03-25 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6167133B2 (ja) * | 2015-05-18 | 2017-07-19 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6212161B2 (ja) * | 2016-04-28 | 2017-10-11 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、表示モジュール及び電子機器 |
| JP6205014B2 (ja) * | 2016-06-03 | 2017-09-27 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6419885B2 (ja) * | 2017-04-20 | 2018-11-07 | 株式会社半導体エネルギー研究所 | 半導体装置、表示装置、表示モジュール及び電子機器 |
| JP2017173833A (ja) * | 2017-04-21 | 2017-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP6628837B2 (ja) * | 2018-06-15 | 2020-01-15 | 株式会社半導体エネルギー研究所 | 電子機器 |
| JP2019071671A (ja) * | 2019-01-23 | 2019-05-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-04-28 JP JP10963492A patent/JP2999328B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05303354A (ja) | 1993-11-16 |
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