JP2008015755A - センサ内蔵表示装置 - Google Patents

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Inventor
Masahiro Yoshida
征弘 吉田
Original Assignee
Toshiba Matsushita Display Technology Co Ltd
東芝松下ディスプレイテクノロジー株式会社
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Abstract

【課題】画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能なセンサ内蔵表示装置を提供する。
【解決手段】走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、例えば、センサ回路(x,1)を挟んで配線された一対の走査線Y(1)とY(2)のそれぞれに対応する水平表示期間Tp(x,1)とTp(x,2)の間の水平ブランキング期間Tbをセンサ回路が出力可能な期間Ta(x,1)に制御することで、センサ回路の動作を保証することが可能となる。
【選択図】図4

Description

本発明は、センサを内蔵した表示装置に関し、特に画素に光センサを内蔵して表示画面上に投影される光学像を検出可能なセンサ内蔵表示装置に関する。

近年、携帯電話、ノート型コンピュータなどの各種機器に表示装置として広く利用されている液晶表示装置は、複数の走査線と複数の信号線との各交差部に薄膜トランジスタ(以下、TFTと称する)、液晶容量、補助容量からなる画素が配置されたアレイ基板と、走査線及び信号線を駆動する駆動回路を備えており、駆動回路により信号線を通じて供給された映像信号を各画素で表示する。最近では集積回路技術の発達及び高い製造プロセス技術の実用化により駆動回路の一部を画素と共にアレイ基板上に一体的に形成することが可能となり表示装置全体の軽薄短小化だけでなく、大型化・高精細化が進んでいる。

一方で、アレイ基板上に密着型エリアセンサを配置して画像を取り込むことが可能なセンサ内蔵表示装置が提案されている。このような表示装置は、フォトダイオードなどの受光素子で構成された光センサを画素毎に備える。これにより、表示画面から入射した光が受光され、受光量に応じて受光素子に接続されたキャパシタの電荷量が変化するので、キャパシタの両端の電圧を検出することで画像データを生成することができ、画像取り込みが可能となる。

また、最近では、一水平走査期間において画素に映像信号を供給すると共に、信号線を時分割で共有してセンサ用キャパシタへの充電やキャパシタ電圧を検出データとして出力するなどのセンシング動作を行うことで、センサ内蔵表示装置において画素の表示品位を損なうことなく画像取り込みを可能とする技術が開示されている(例えば、特許文献1参照)。
特開2005−327106号公報

しかしながら、上記技術を大型で高精細な表示装置に適用する場合には走査線の本数が増加するために一水平走査期間が短縮される。このため、一の走査線に対応する画素に映像信号を供給するための一水平表示期間を確保した場合にはセンサの動作期間が十分確保できなくなるという問題があり、特に検出データを出力する場合にこの問題が顕著となる。

これに対し、センサの動作期間を十分に確保するには一水平表示期間を短縮して、より短い時間で映像信号を供給可能な駆動能力の高い駆動回路が必要となるが、この場合には消費電力やコストが上昇してしまうという問題がある。

本発明は、上記に鑑みてなされたものであり、その第1の課題は、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能なセンサ内蔵表示装置を提供することにある。

第2の課題は、上記センサ内蔵表示装置において、消費電力やコストの上昇を抑制可能とすることにある。

本発明に係るセンサ内蔵表示装置は、交差して配線された複数の走査線及び複数の信号線の交差部に配置され、映像信号を表示する画素回路と、画素回路に信号線を通じて映像信号を供給する駆動回路と、走査線間に配置され、表示画面からの情報を検出すると共に信号線を通じて検出データを出力するセンサ回路と、画素回路を動作させる場合には一の走査線に対応した画素回路に映像信号を供給する水平表示期間とその走査線の次の走査線に対応した水平表示期間との間の水平ブランキング期間を一定の期間とし、センサ回路に検出データを出力させる場合にはそのセンサ回路を挟んで配線された一対の走査線に対応する水平ブランキング期間をそのセンサ回路が出力可能な期間に制御する制御回路と、を備えることを特徴とする。

本発明にあっては、走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、センサ回路を挟んで配線された一対の走査線のそれぞれに対応する水平表示期間の間の水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、センサ回路の動作を保証することが可能となる。

また、上記センサ内蔵表示装置におけるセンサ回路は、走査線N(Nは1以上の整数)本おきに配置され、制御回路は、N水平走査期間毎に(N+1)個のクロックパルスを生成するものであって、N個のクロックパルスの期間において、そのクロックパルスに同期して駆動回路にN本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、1個のクロックパルスの期間において、そのクロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することを特徴とする。

本発明にあっては、センサ回路を走査線N本おきに配置することで、回路規模の縮小を可能にする一方で、制御回路によりN水平走査期間毎に(N+1)個のクロックパルスを生成し、N個のクロックパルスの期間においては、クロックパルスに同期して駆動回路にN本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、1個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能となる。

更に、上記センサ内蔵表示装置におけるセンサ回路は、一の信号線に複数接続されたものであって、検出データを出力する場合には当該信号線を通じてそれぞれの検出データを同時出力することを特徴とする。

本発明にあっては、一の信号線に複数接続したセンサ回路により、検出データを出力する場合にはその信号線を通じてそれぞれの検出データを同時出力することで、センサ回路の出力抵抗を低下させ、検出データの出力時間を短縮することができる。

上記センサ内蔵表示装置におけるセンサ回路は、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、その受光素子により変換された電気信号を基にして表示画面からの情報を検出することを特徴とする。

本発明にあっては、センサ回路が、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、受光素子により変換された電気信号を基にして表示画面からの情報を検出するようにしたことで、表示画面に投影される光学像を検出し、表示画面からの情報入力が可能な光入力機能を実現できる。

本発明のセンサ内蔵表示装置における第1の効果は、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。

第2の効果は、上記センサ内蔵表示装置において、消費電力やコストの上昇を抑制可能となることである。

以下、本発明の実施の形態について図面を用いて説明する。

[第1の実施の形態]
図1のブロック図に示すように、第1の実施の形態に係るセンサ内蔵表示装置は、ガラス製のアレイ基板100と、アレイ基板100に接続されたTCP200とを備えている。アレイ基板100の中央には表示領域110が設けられ、その周辺及びTCP200上には回路群が配置される。ここでは例えばセンサ内蔵表示装置は、アレイ基板100と液晶層を挟んで対向配置された対向基板を備えた液晶表示装置であり、表示画面からの情報入力が可能なタッチパネル機能を備えている。

表示領域110には、交差して配線された複数の走査線及び複数の信号線の交差部に画素が配列されている。ここでは高精細な表示パネルとして、例えばXGA型の1024×768の画素が配列されている。また、画素には表示画面から情報入力を可能とするためのセンサが内蔵されている。ここでは一走査線に対応して配置されたセンサから検出データを出力する期間をセンサ出力期間とする。

表示領域110の下端の領域には、信号線駆動回路及びプリチャージ回路130が配置される。信号線駆動回路は、平行に延出された1024×3本の信号線を通じて各画素に映像信号を供給する。ここでは一の走査線に対応した画素に映像信号を供給する期間を一水平表示期間とする。

プリチャージ回路は、センサに接続された信号線を通じてセンサにプリチャージ電圧を供給する。ここではセンサにプリチャージ電圧を供給する期間をプリチャージ期間とする。また、ここでは信号線と、信号線駆動回路の出力線又はプリチャージ回路の出力線との接続を切り換えるためのアナログスイッチを備えている。これにより、信号線を時分割で共有して画素への映像信号又はセンサへのプリチャージ電圧の供給を可能としている。

表示領域110の左端の領域には、走査線駆動回路及びセンサ出力制御線駆動回路120が配置される。走査線駆動回路は、平行に延出された768本の走査線を通じて各画素に走査線制御信号を供給する。ここでは一水平表示期間毎に一走査線に対応した画素に走査線制御信号を順次供給する。

センサ出力制御線駆動回路120は、走査線に沿って平行に延出されたセンサ出力制御線を通じて、センサの出力を制御するためのセンサ出力制御信号を供給する。ここではセンサ出力期間毎に一走査線に対応して配置されたセンサにセンサ出力制御信号を順次供給する。

表示領域110の右端の領域には、プリチャージ制御線駆動回路140が配置される。

プリチャージ制御線駆動回路140は、走査線に沿って平行に延出されたプリチャージ制御線を通じて、センサのプリチャージを制御するためのプリチャージ制御信号を供給する。ここではプリチャージ期間毎に一走査線に対応して配置されたセンサにプリチャージ制御信号を供給する。

表示領域110の上端の領域には、A/D変換回路150と、データ出力回路160が配置されている。A/D変換回路150は、信号線を通じてセンサの出力として検出された電圧値(アナログ値)をコンパレータによりデジタルデータに変換する。データ出力回路160は、A/D変換回路150により出力されたデジタルデータをセンサ出力信号として順次出力する。

TCP200上に配置されたタイミングコントローラ210は、外部のグラフィックコントローラから供給される同期信号(垂直同期信号、水平同期信号)や映像データ信号を受信するデータ前処理部と、映像データ信号を一の走査線に対応した映像データ信号毎に映像信号として格納しておくラインメモリと、信号線駆動回路130に映像信号を供給するデータ後処理部と、表示動作やセンシング動作を行うための各種のタイミング信号を生成すると共に一水平表示期間と次の一水平表示期間との間の水平ブランキング期間を制御する制御回路として機能する制御部とを内部に備える。

制御部においては、走査線駆動回路及びセンサ出力制御線駆動回路120に対して動作の基準となるクロックパルス(YCK)を生成すると共に、生成したクロックパルスYCKに同期して1垂直期間の映像表示を開始させるためのスタートパルス(YST)、一水平表示期間のタイミングを制御するためのタイミング制御信号(YEN)、センサ出力期間のタイミングを制御するためのタイミング制御信号(OEN)を生成する。更に、プリチャージ制御線駆動回路140に対して動作の基準となるクロックパルス(VCK)を生成すると共に、生成したクロックパルスVCKに同期してセンサのプリチャージを開始させるためのスタートパルス(VST)、プリチャージ期間のタイミングを制御するためのタイミング制御信号(PEN)を生成する。

電源回路220は、電源電圧を基にしてセンサ容量を充電するためのプリチャージ電圧を生成し、生成したプリチャージ電圧をタイミングコントローラ210からのタイミング制御信号に同期してプリチャージ回路130に供給する。

次に、センサ内蔵表示装置の表示領域に配列された画素について図を用いて説明する。図2の回路ブロック図に示すように、画素(1,1)は、交差して配線された1行目の走査線Y(1)と、信号線XR(1)、XG(1)、XB(1)それぞれの交差部に配置され、赤緑青のRGBそれぞれの映像信号を表示する3つの画素回路で構成される。ここでxは信号線の列番号を示し、yは走査線の行番号をそれぞれ示している。

更に、1行目の走査線Y(1)に対応して、1行目の走査線Y(1)と2行目の走査線Y(2)との間には表示画面からの情報を検出すると共に信号線を通じて検出データを出力するセンサ回路(1,1)が配置される。ここでもxは信号線の列番号を示し、yは対応する走査線の行番号をそれぞれ示している。

また、センサ回路は、走査線2本おきに配置するものとする。すなわち、奇数行目の走査線に対応してセンサ回路を配置する。例えば、3行目の走査線については、同図に示すようにY(3)に対応してY(3)及びY(4)の間にセンサ回路(1,3)を配置する。

このようにセンサ回路を走査線2本おきに間引いて配置した構成であっても、タッチパネル機能において検知対象となる表示画面上の指の大きさに比べて画素ピッチは十分に小さいので、センサ回路の検出精度は問題とならない。これにより、配線数を削減し回路規模を縮小することが可能となるので、消費電力やコストの上昇を抑制することができる。

また、上記のような構成においては、センサが配置されていない位置に対応して表示画面に筋状の表示ムラが発生する場合がある。このような場合はセンサが配置されていない位置にセンサと同等な面積のダミー用センサを配置することで、各画素を通過する光量を調整して表示ムラを防止できる。

図3の回路図は、センサ内蔵画素を構成する画素回路及びセンサ回路の詳細を示している。同図に示すように、画素回路(1、1)は、走査線Y(1)とそれぞれの信号線XR(1)、XG(1)、XB(1)との各交差部に配置された画素TFTと、補助容量CSと、液晶容量LCとを備える。画素TFTには例えばnチャネル型のMOS−FETを使用する。具体的にはそれぞれのドレイン端子が信号線XR(1)、XG(1)、XB(1)に接続され、ソース端子が補助容量CSと液晶容量LCに接続され、ゲート端子が走査線Y(1)に接続される。また、図示しないが、液晶層を挟んでアレイ基板100に対向配置された対向基板上には各画素回路で表示されるそれぞれの映像信号の色相に対応したカラーフィルタが形成されている。

センサ回路(1,1)は、プリチャージ制御用スイッチング素子としてのTFT1と、
アンプとしてのTFT2と、センサ出力制御用のスイッチング素子としてのTFT3と、表示画面からの入射光を受光して電気信号に変換する受光素子PDと、センサ容量Cとを備えた構成である。ここでもTFT1〜TFT3にはnチャネル型のMOS−FETを使用し、受光素子PDには例えばPINフォトダイオードを使用する。具体的には、TFT1のドレイン端子が信号線XR(1)に接続され、ソース端子がセンサ容量C及び受光素子PDの一端及びTFT2のゲート端子にそれぞれ並列に接続され、ゲート端子がプリチャージ制御線P(1)に接続される。ここでは信号線XR(1)はプリチャージ電圧を供給するために使用される。

更に、TFT2のドレイン端子がTFT3のソース端子に接続され、ソース端子がセンサ容量C及び受光素子PDの一端と信号線XG(1)とに接続され、ゲート端子がセンサ容量C及び受光素子PDの他端とTFT1のソース端子とに接続される。TFT3のドレイン端子がセンサの出力端子として信号線XB(1)に接続され、ソース端子がTFT2のドレイン端子に接続され、ゲート端子がセンサ出力制御線O(1)に接続される。受光素子PD及びセンサ容量Cにおいては、一端がTFT1のソース端子及びTFT2のゲート端子に並列に接続され、他端がTFT2のソース端子及び信号線XG(1)に接続される。ここでは信号線XG(1)は共通電圧供給用として、信号線XB(1)は検出データ出力用としてそれぞれ使用される。

次に、表示領域の両端の領域に配置された周辺回路の内部構成について図2の回路ブロック図を用いて説明する。まず、走査線駆動回路及びセンサ出力制御線駆動回路120は、同図に示すように、電気的に縦列に接続された複数段のシフトレジスタSR1・・・SR768と、シフトレジスタへのクロックパルス(YCK)が入力される入力端子121と、クロックパルスYCKに同期してスタートパルス(YST)が入力される入力端子122と、一水平表示期間のタイミング制御信号(YEN)が入力される入力端子123と、センサ出力期間のタイミング制御信号(OEN)が入力される入力端子124とを備える。ここでシフトレジスタ“SR”には、データタイプフリップフロップ(図中ではD−FFと示す)を使用する。

更に、ここでは走査線制御信号gate_Y、センサ出力制御信号gate_Oを生成するために以下の論理ゲート回路群を備える。具体的には、奇数段目のシフトレジスタSRの出力と偶数段目のシフトレジスタの出力とを入力として論理ORを出力する論理ゲート回路“OR1”と、奇数段目のシフトレジスタSRの出力と入力端子123からのタイミング制御信号(YEN)とを入力として、奇数行目の走査線Yに接続された出力線を通じて論理ANDを走査線制御信号gate_Yとして出力する論理ゲート回路“AND1”と、入力端子124からのタイミング制御信号(OEN)と論理ゲート回路“OR1”の出力とを入力としてセンサ出力制御線Oに接続された出力線を通じて論理ANDをセンサ出力制御信号gate_Oとして出力する論理ゲート回路“AND2”と、奇数段目のシフトレジスタSRの出力と入力端子123からの(YEN)とを入力として、偶数行目の走査線Yに接続された出力線を通じて論理ANDを走査線制御信号gate_Yとして出力する論理ゲート回路“AND3”とを備える。ここで“LS”は、シフトレジスタの駆動電圧を液晶や画素TFTの駆動に必要な電圧に変換するためのレベルシフト回路である。

このような構成としたことで、走査線駆動回路及びセンサ出力制御線駆動回路120は、タイミングコントローラ210からのクロックパルス(YCK)、タイミング制御信号(YST、YEN、OEN)により、走査線Yを通じて走査線制御信号gate_Yを出力すると共に、センサ出力制御線Oを通じてセンサ出力制御信号gate_Oを出力する。

走査線制御信号gate_Y(1)が走査線Y(1)を通じて出力された場合には、画素回路(x,1)の各画素TFTのゲート端子に供給され、各画素TFTがオンする。次に、信号線駆動回路130からの映像信号が信号線XR(1)、XG(1)、XB(1)・・・を通じて各画素TFTのドレイン端子に供給される。これにより、各画素TFTのソース端子に接続された補助容量及び液晶容量において映像信号に相当する電圧が保持されるので、カラーフィルタを通過する光によりカラー表示が行われる。

また、センサ出力制御信号gate_O(1)がセンサ出力制御線O(1)を通じて出力された場合には、センサ出力制御用TFT3のゲート端子に供給され、センサ出力制御用TFT3をオンする。このとき、アンプTFT2によりセンサ容量Cの電位の変動に応じて、予め基準電圧(例えば5V)が供給されていた信号線XB(1)の電位が変動する。この信号線XB(1)の電位の変動値(アナログ値)が検出データとしてA/D変換回路150に出力される。

出力された検出データは、A/D変換回路150において、予め設定された基準電位と比較されてデジタルデータに変換される。変換されたデジタルデータは、出力回路160においてセンサ出力信号として順次出力され、デジタル画像データが生成される。このようにセンサ回路において、受光素子PDにより変換された電気信号を基にして表示画面からの情報を検出することで、表示画面上に投影された指などの影の明暗を光学像として検出し、表示画面からの情報入力が可能な光入力型のタッチパネル機能を実現できる。

更に、センサ回路のフォトダイオードのサイズやセンサ容量Cなどを隣接する画素間で異なるようにすることで、デジタル多階調の画像データを生成することができる。

次に、プリチャージ制御線駆動回路140は、電気的に縦列に接続された複数のシフトレジスタSR’1・・・SR’384と、シフトレジスタへのクロックパルスVCKが入力される入力端子141と、クロックパルスVCKに同期してスタートパルスVSTが入力される入力端子142と、タイミング制御信号PENが入力される入力端子143と、を備える。ここでシフトレジスタ“SR”には、データタイプフリップフロップ(D−FF)を使用する。

更に、ここではプリチャージ制御信号gate_Pを生成するために、シフトレジスタSRの出力と入力端子143から入力されたタイミング制御信号PENとを入力として、プリチャージ制御線Pに接続された出力線を通じて論理ANDをセンサのプリチャージ制御信号gate_Pとして出力する論理ゲート回路“AND”を備える。“LS”は、シフトレジスタの駆動電圧を画素TFTの駆動に必要な電圧に変換するためのレベルシフト回路である。

このような構成としたことで、プリチャージ制御線駆動回路140は、タイミングコントローラ210からのクロックパルス(VCK)、タイミング制御信号(VST、PEN)により、プリチャージ制御線Pを通じてセンサのプリチャージ制御信号gate_Pを出力する。

センサのプリチャージ制御信号gate_P(1)がプリチャージ制御線P(1)を通じて出力された場合には、プリチャージ制御用TFT1のゲート端子に供給され、プリチャージ制御用TFT1がオンする。このとき、プリチャージ回路130からのプリチャージ電圧が信号線XR(1)を通じて供給されると共に、信号線XG(1)にはグランド等の共通電位が供給される。これにより、センサ容量Cにプリチャージ電圧が充電される。そして、一定の露光時間が経過した後、PINフォトダイオードPDにより入射光を受光し発生した光電流によりセンサ容量Cの電位が変動する。

次に、タイミングコントローラ210による表示動作とセンシング動作のタイミング制御について図4のタイミングチャートを用いて説明する。ここではd_Y(1)、d_Y(2)・・・は、走査線駆動回路及びセンサ出力制御線駆動回路120におけるシフトレジスタSR1、SR2・・・の出力信号を示している。e_Y(1)、e_Y(3)・・・は、奇数段目のシフトレジスタSRの出力信号d_Y(1)、d_Y(3)・・・と偶数段目のシフトレジスタの出力信号d_Y(2)、d_Y(4)・・・との論理ORを出力する論理ゲート回路“OR1”の出力信号をそれぞれ示している。また、d_V(1)、d_V(3)・・・は、シフトレジスタSR’1、SR’3の出力信号を示している。

同図に示すように、まず、タイミングコントローラ210により、クロックパルス(YCK)に同期してスタートパルス(YST)を入力する。次に、それぞれの論理ゲート回路“OR1”により、奇数段目のシフトレジスタSR1・・・の出力信号d_Y(1)・・・と偶数段目のシフトレジスタSR2・・・の出力信号d_Y(2)・・・から連続する2水平走査期間でハイレベルになる出力信号e_Y(1)、e_Y(3)・・・が生成される。ここでは奇数段目のシフトレジスタSR1・・・の出力と各論理ゲート回路“OR1”の入力との間に遅延素子を挿入することで、出力信号e_Y(1)、e_Y(3)・・・のパルスが安定するようにしている。

まず、画素回路を動作させるタイミングについて説明する。例えば、出力信号e_Y(1)がアクティブな期間において、タイミングコントローラ210からのタイミング制御信号YENのパルスに同期して、走査線駆動回路及びセンサ出力制御線駆動回路120から走査線制御信号gate_Y(1)が出力され、一水平表示期間Tpにおいて信号線駆動回路130からの映像信号が一の走査線に対応した画素回路(x、1)に供給される。このようにタイミング制御信号YENを入力するタイミングにより、一水平表示期間Tpのタイミングを制御することができるので、一水平表示期間Tpと次の一水平表示期間Tpとの間の水平ブランキング期間Tbが制御可能となる。通常は、それぞれの水平ブランキング期間Tbを一定になるようにタイミング制御信号YENを入力する。

次に、センサ回路を動作させるタイミングについて説明する。センサ回路に検出データを出力させる場合には、同図に示すように、1垂直期間の開始から最初の2水平走査期間において、1行目の走査線Y(1)に対応した一水平表示期間Tp(x,1)が最初の一水平走査期間の前半側に、2行目の走査線Y(2)に対応した一水平表示期間Tp(x,2)が次の一水平走査期間の後半側になるようにタイミング制御信号YENを入力するタイミングを制御する。そして、センサ回路(x,1)を挟んで配線された一対の走査線Y(1)とY(2)に対応する水平ブランキング期間Tbにおいて、センサ出力期間のタイミング制御信号OENを入力して、センサ回路が出力可能な期間Ta(x,1)に制御できるので、センサ回路(x,1)の出力動作を保証することができる。

更に、センサ回路のセンサ容量Cをプリチャージさせる場合には、同図に示すように、タイミングコントローラ210により、クロックパルス(VCK)に同期してスタートパルス(VST)を入力する。次に、シフトレジスタSR’1、SR’3、・・・により出力信号d_V(1)、d_V(3)・・・が順次出力される。例えば、センサ回路(x,1)では、論理ゲート回路“AND4”から出力された出力信号d_V(1)がアクティブな期間において、タイミングコントローラ210により、プリチャージのタイミング制御信号(PEN)を入力して、センサ回路がプリチャージ可能な期間Tc(x,1)に制御できるので、センサ回路(x,1)のプリチャージ動作を保証することができる。

したがって、本実施の形態によれば、センサ内蔵表示装置において、走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、例えば、センサ回路(x,1)を挟んで配線された一対の走査線Y(1)とY(2)のそれぞれに対応する水平表示期間Tp(x,1)とTp(x,2)の間の水平ブランキング期間Tbをセンサ回路が出力可能な期間Ta(x,1)に制御することで、センサ回路の動作を保証することができるので、画素に映像信号を書き込むための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。

更に、本実施の形態においては、センサ回路を走査線2本おきに配置することで、配線数を削減し回路規模を縮小することができるので、消費電力やコストの上昇を抑制することが可能になる。

[比較例]
次に、本実施の形態の理解をさらに容易にするために、比較例として画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うその他のセンサ内蔵表示装置について図を用いて説明する。比較例としてのセンサ内蔵表示装置の構成は、第1の実施の形態で説明したものと基本的な構成は同様である。以下では、第1の実施の形態と異なる点を中心に説明する。

第1の実施の形態と異なる点は、図11のブロック図に示すように、センサ回路を、それぞれの走査線に対応して連続する走査線の間に配置し、各走査線に対応したセンサ回路(x,1)、センサ回路(x,2)・・・は、それぞれのセンサ出力制御線O(1)、センサ出力制御線O(2)・・・を通じて出力が制御される点である。

このような構成により、図12のタイミングチャートに示すように、走査線駆動回路及びセンサ出力制御線駆動回路120におけるシフトレジスタSR1、SR2・・・から順次出力される出力信号d_Y(1)、d_Y(2)・・・がアクティブとなるそれぞれの一水平走査期間において、タイミング制御信号YEN、OENにより、画素回路とセンサとを時分割で動作させるように制御する。また、別の一水平走査期間において出力信号d_V(1)、d_V(2)・・・がアクティブとなった場合に、タイミング制御信号PENにより、センサにプリチャージ動作をさせるように制御する。

しかしながら、上記技術を大型で高精細な表示装置に適用する場合には走査線の本数が増加するために一水平走査期間が短縮される。このため、一の走査線に対応する画素に映像信号を供給するための一水平表示期間を確保した場合にはセンサの動作期間が十分確保できなくなるという問題があり、特に検出データを出力する場合にこの問題が顕著になる。

これに対し、センサの動作期間を十分に確保するには一水平表示期間を短縮して、より短い時間で映像信号を供給可能な駆動能力の高い駆動回路が必要となるが、この場合には消費電力やコストが上昇してしまうという問題がある。

そこで、上記のように本実施の形態では、例えば、センサ回路(x,1)を挟んで配線された一対の走査線Y(1)とY(2)のそれぞれに対応する水平表示期間Tp(x,1)とTp(x,2)の間の水平ブランキング期間Tbをセンサ回路が出力可能な期間Ta(x,1)に制御することで、センサ回路の動作を保証することができるので、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。更に、センサ回路を走査線2本おきに配置することで、配線数を削減し回路規模を縮小することができるので、消費電力やコストの上昇を抑制することが可能となる。

[第2の実施の形態]
以下、第2の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第1の実施の形態で説明したものと基本的な構成は同様である。以下では、第1の実施の形態と異なる点を中心に説明する。

第1の実施の形態と異なる点は、図5のブロック図に示すように、走査線駆動回路及びセンサ出力制御線駆動回路120において、各論理ゲート回路“OR1”を取り除き、走査線2本につき1段のシフトレジスタSR2.5、SR4.5・・・を追加して配置する構成とした点である。シフトレジスタSR2.5は、2行目の走査線に対応したシフトレジスタSR2及び3行目の走査線に対応したシフトレジスタSR3の間に配置され、シフトレジスタSR4.5は、4行目の走査線に対応したシフトレジスタSR4及び5行目の走査線に対応したシフトレジスタSR5の間に配置される。

尚、ここでもセンサ回路は、走査線2本おきに配置されるので、第1の実施の形態と同様に、配線数を削減し回路規模を縮小することが可能となり、消費電力やコストの上昇を抑制することができる。

次に、タイミングコントローラ210による表示動作とセンシング動作のタイミング制御について図6のタイミングチャートを用いて説明する。ここではタイミングコントローラ210が生成するクロックパルスYCKの周期は、2水平走査期間毎に3個のクロックパルスを生成する2/3水平走査周期であり、スタートパルスYSTのパルスは2/3水平走査期間毎に順次転送されていく。

同図に示すように、1垂直期間の開始から最初の2水平走査期間のうち、クロックパルス(YCK)2個の期間においてはクロックパルスYCKに同期して2本の走査線Y(1)、Y(2)に対応した水平表示期間Tp(x、1)、Tp(x、2)のそれぞれにおいて、信号線駆動回路130に映像信号を順次供給させて、水平ブランキング期間Tbが一定の期間となるようにタイミング制御信号YENを入力する。更に、クロックパルスYCKの残り1個の期間においては、クロックパルスYCKに同期してセンサ回路(x,1)に検出データを出力させて水平ブランキング期間Tbがセンサ回路により出力可能な期間Ta(x,1)となるようにタイミング制御信号OENを入力する。

このようなタイミングでYEN、OEN又はPENを入力することで、2水平走査期間のうち、前半の2/3の期間では2水平表示分の映像信号の供給を行い、後半の1/3の期間では1行分のセンサ出力又はセンサのプリチャージを行うことができるので、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。

したがって、本実施の形態によれば、タイミングコントローラ210により2水平走査期間毎に3個のクロックパルスYCKを生成し、2個のクロックパルスの期間においては、クロックパルスに同期して信号線駆動回路130に2本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、1個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。

また、本実施の形態においても、センサ回路を走査線2本おきに配置しているので、回路規模の縮小が可能になり、第1の実施の形態と同様に、消費電力やコストの上昇を抑制することができる。

[第3の実施の形態]
以下、第3の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第2の実施の形態で説明したものと基本的な構成は同様である。以下では、第2の実施の形態と異なる点を中心に説明する。

第2の実施の形態と異なる点は、図7のブロック図に示すように、センサ回路を、走査線N(Nは1以上の整数)本おきに配置して、走査線駆動回路及びセンサ出力制御線駆動回路120において、走査線N本につき1段のシフトレジスタSR(N.5)・・・を配置する構成とした点である。ここでシフトレジスタSR(N.5)は、N本目の走査線Y(N)に対応したシフトレジスタSRN及び(N+1)本目の走査線Y(N+1)に対応したシフトレジスタSR(N+1)の間に配置されている。尚、上記第2の実施の形態は、本実施の形態においてN=2とした場合に相当する。

ここでNの値は、検知対象となる表示画面上の指の大きさに対してセンサ回路の検出精度が問題とならない程度に選択する。これにより、配線数を削減し回路規模を縮小することが可能となるので、消費電力やコストの上昇を抑制することができる。

次に、タイミングコントローラ210による表示動作とセンシング動作のタイミング制御について図8のタイミングチャートを用いて説明する。ここでタイミングコントローラ210は、N水平走査期間毎にN+1個のクロックパルスYCKを生成する。同図に示すように、1垂直期間の開始から最初のN水平走査期間のうち、クロックパルス(YCK)N個の期間においては、クロックパルスYCKに同期してN本の走査線Y(1)〜Y(N)の対応した水平表示期間Tp(x、1)〜Tp(x、N)のそれぞれにおいて、信号線駆動回路130に映像信号を順次供給させて水平ブランキング期間Tbが一定の期間となるようにタイミング制御信号YENを入力する。

更に、クロックパルスYCKの残り1個の期間においては、クロックパルスYCKに同期してセンサ回路(x,1)に検出データを出力させて水平ブランキング期間Tbがセンサ回路により出力可能な期間Ta(x,1)となるようにタイミング制御信号OENを入力する。このような構成においても、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。このようなタイミングでYEN、OENを入力することで、N水平走査期間のうち、前半のN/(N+1)の期間でN水平表示分の映像信号の供給を行い、後半の1/(N+1)の期間で1行分のセンサ出力を行うことができる。

ここではクロックパルスYCKの周期を、映像信号を供給する期間と検出データを出力する期間とで異なるようにしている。これにより、N水平走査期間においてセンサ動作の時間を自由に割り当てられることができ、回路設計の自由度が増す。

また、一般に、グラフィックコントローラなどのホスト側から出力される映像データ信号は一定の水平ブランキング期間で送られてくるので、タイミングコントローラ210により、上記のような水平ブランキング期間を不均等とする制御を行うためには十分な容量のラインバッファを備える必要がある。ここではN行分のFIFOラインバッファを備えることで、N行分の映像信号を一旦バッファに格納した後に、信号線駆動回路に対して上記タイミングを満たすように十分高速に映像信号を送出すればよい。

したがって、本実施の形態によれば、タイミングコントローラ210によりN水平走査期間毎にN個のクロックパルスYCKを生成し、N個のクロックパルスの期間においては、クロックパルスに同期して信号線駆動回路130にN本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、1個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能となる。

また、本実施の形態において、走査線N本おきに配置するセンサ回路について、Nの値を検知対象物の大きさとセンサ回路の検出精度を考慮して選択することで、配線数を削減し回路規模を縮小して、消費電力やコストの上昇を抑制することができる。

[第4の実施の形態]
以下、第4の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第1の実施の形態で説明したものと基本的な構成は同様である。以下では、第1の実施の形態と異なる点を中心に説明する。

第1の実施の形態と異なる点は、一の信号線に複数接続されたセンサ回路が、検出データを出力する場合には信号線を通じてそれぞれの検出データを同時出力する点である。ここでは図9のブロック図に示すように、センサ回路を、それぞれの走査線に対応して、連続する走査線の間に配置する構成とし、信号線XB(1)に接続されたセンサ回路(1,1)及びセンサ回路(1,2)においては、センサ出力制御線O(1)及びセンサ出力制御線O(2)が、走査線駆動回路及びセンサ出力制御線駆動回路120においてセンサ出力制御信号gate_Oを出力する論理ゲート回路“AND2”の出力線に接続されている。このような構成とすることで、センサ回路(1,1)及びセンサ回路(1,2)が、検出データを出力する場合には信号線XB(1)を通じてそれぞれの検出データを同時出力する。

タイミングコントローラ210による表示動作とセンシング動作のタイミング制御については、基本的には第1の実施の形態と同様である。異なる点は図10のタイミングチャートに示すように、センサ回路(x,1)及びセンサ回路(x,2)が検出データを出力する場合には、センサ回路(x,1)を挟んで配線された一対の走査線Y(1)とY(2)に対応する一水平表示期間Tp(x,1)と一水平表示期間Tp(x,2)との間の水平ブランキング期間Tbにおいて、センサ出力期間のタイミング制御信号OENを入力して、各センサ回路が出力可能な期間Ta(x,1)、Ta(x,2)に制御して、信号線XB(1)〜XB(1024)のうち対応する一の信号線XB(x)を通じてそれぞれの検出データを同時出力させる。

検出データを同時出力させる際には、例えば、センサ回路(1,1)及びセンサ回路(1,2)の出力端子であるTFT3のドレイン端子がセンサの出力線としての信号線XB(1)に並列接続されているので、センサ回路の出力抵抗が低下し、検出データの出力時間をより短縮させることができる。また、このように複数のセンサの出力端子に並列接続された一の信号線から同時出力することは複数のセンサの平均値を出力することになるので、画像を平均化してノイズを除去する画像処理フィルタとしての効果がある。

したがって、本実施の形態によれば、第1の実施の形態に係る効果に加えて、一の信号線に複数接続されたセンサ回路により、検出データを出力する場合にはその信号線を通じてそれぞれの検出データを同時出力することで、センサ回路の出力抵抗を低下させ、検出データの出力時間を短縮させることができる。

尚、本実施の形態においては、一の信号線に並列接続された2つのセンサ回路の出力端子から検出データを同時出力するようにしたが、これに限られるものではなく、一の信号線に3つ以上並列接続されたセンサ回路の出力端子から検出データを同時出力するようにしてもよく、例えば、図7のブロック図で示した第3の実施の形態において、例えば、センサ回路が配置されていない場所に一の信号線に接続されたセンサ回路を走査線間にN−1個配置し、一の信号線に並列接続されたN個のセンサ回路の出力端子から検出データを同時出力するような構成としてもよい。

[変形例]
また、上記各実施の形態においては、3つの画素回路で構成された一画素毎に1つのセンサ回路を配置するような構成としたが、これに限られるものではなく、1つ又は4つ以上の画素回路毎に1つのセンサ回路を配置するような構成にしてもよい。

更に、上記各実施の形態においては、センサ内蔵表示装置は、液晶表示装置としたが、画素にセンサを備え、信号線を通じて画素に映像信号を供給すると共にセンサ動作時に信号線を時分割で共有するセンサ内蔵型の表示装置であればこれに限られるものではなく、例えば上記のようなセンサを内蔵した有機EL表示装置であっても、上記各実施の形態と同様な効果を奏することができる。
上記各実施の形態におけるセンサ内蔵表示装置は、画素に内蔵した光センサにより、表示画面上に投影された指などの影の明暗を検出することで情報入力を可能にするタッチパネル機能を備える構成としたが、これに限られるものではなく、ペン型光源からの光を受光することで情報入力を可能にするペン入力機能を備えた構成にしてもよい。このような構成においては検出対象がより小さいものとなるが、センサ回路を走査線複数本おきに間引いて配置する場合には補間処理を行うことで、検出精度を問題とすることなく、十分な解像度を確保することができる。

第1の実施の形態に係るセンサ内蔵表示装置の概略的な構成を示すブロック図である。 上記センサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置のセンサ内蔵画素の内部構成を示した回路図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第2の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第3の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第4の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 比較例としてのセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。

符号の説明

100…アレイ基板
110…表示領域
120…走査線・センサ出力制御線駆動回路
121…走査線・センサ出力制御線駆動回路のクロックパルス入力端子
122…走査線・センサ出力制御線駆動回路のシフトレジスタのスタートパルス入力端子
123…一水平表示期間のタイミング制御信号の入力端子
124…センサ出力のタイミング制御信号の入力端子
130…信号線駆動回路・プリチャージ回路
140…プリチャージ制御線駆動回路
141…プリチャージ制御線駆動回路のクロックパルス入力端子
142…プリチャージ制御線駆動回路のシフトレジスタのスタートパルス入力端子
143…プリチャージのタイミング制御信号の入力端子
150…A/D変換回路
160…データ出力回路
200…TCP
210…タイミングコントローラ
220…電源回路
画素TFT…映像表示用の薄膜トランジスタ
Cs…補助容量
LC…液晶容量
C…センサ容量
PD…PINフォトダイオード
LS…レベルシフタ
AND…ANDゲート回路
OR…ORゲート回路
SR1・・・SR768、SR1・・・SR384…シフトレジスタ
D−FF…データタイプフリップフロップ
TFT1…プリチャージ制御用の薄膜トランジスタ
TFT2…アンプ用の薄膜トランジスタ
TFT3…センサ出力制御用の薄膜トランジスタ
Y(1)〜Y(768)…走査線
O(1)〜O(768)…センサ出力制御線
P(1)〜P(768)…プリチャージ制御線
XR(1)〜XR(1024)…信号線(赤色の映像信号)
XG(1)〜XG(1024)…信号線(緑色の映像信号)
XB(1)〜XB(1024)…信号線(青色の映像信号)
YCK…走査線・センサ出力制御線駆動回路へ供給されるクロックパルス
YST…走査線・センサ出力制御線駆動回路内部のシフトレジスタのスタートパルス
YEN…一水平表示期間のタイミング制御信号
OEN…センサ出力期間のタイミング制御信号
VCK…プリチャージ用ゲート線駆動回路へ供給されるクロックパルス
VST…プリチャージ用ゲート線駆動回路内部のシフトレジスタのスタートパルス
PEN…プリチャージ期間のタイミング制御信号
gate_Y…走査線を通じて画素TFTをオンさせるための走査線制御信号
gate_O…センサを出力させるためのセンサ出力制御信号
gate_P…センサ容量をプリチャージさせるためのプリチャージ制御信号
Tp…一の走査線に対応する画素に映像信号を供給する一水平表示期間
Tb…一水平表示期間と次の一水平表示期間との間の水平ブランキング期間
Ta…走査線間に配置されたセンサの出力期間
Tc…走査線間に配置されたセンサのプリチャージ期間

Claims (4)

  1. 交差して配線された複数の走査線及び複数の信号線の交差部に配置され、映像信号を表示する画素回路と、
    前記画素回路に前記信号線を通じて映像信号を供給する駆動回路と、
    前記走査線間に配置され、表示画面からの情報を検出すると共に前記信号線を通じて検出データを出力するセンサ回路と、
    前記画素回路を動作させる場合には一の走査線に対応した画素回路に映像信号を供給する水平表示期間と当該走査線の次の走査線に対応した水平表示期間との間の水平ブランキング期間を一定の期間とし、前記センサ回路に検出データを出力させる場合には当該センサ回路を挟んで配線された一対の走査線に対応する水平ブランキング期間を当該センサ回路が出力可能な期間に制御する制御回路と、
    を備えることを特徴とするセンサ内蔵表示装置。
  2. 前記センサ回路は、走査線N(Nは1以上の整数)本おきに配置され、
    前記制御回路は、N水平走査期間毎に(N+1)個のクロックパルスを生成するものであって、
    前記N個のクロックパルスの期間において、当該クロックパルスに同期して駆動回路にN本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、
    前記1個のクロックパルスの期間において、当該クロックパルスに同期して前記センサ回路に検出データを出力させて水平ブランキング期間を前記センサ回路が出力可能な期間に制御することを特徴とする請求項1に記載のセンサ内蔵表示装置。
  3. 前記センサ回路は、一の信号線に複数接続されたものであって、検出データを出力する場合には当該信号線を通じてそれぞれの検出データを同時出力することを特徴とする請求項1又は2に記載のセンサ内蔵表示装置。
  4. 前記センサ回路は、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、当該受光素子により変換された電気信号を基にして表示画面からの情報を検出することを特徴とする請求項1乃至3のいずれかに記載のセンサ内蔵表示装置。
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