JP2008015755A - センサ内蔵表示装置 - Google Patents

Abstract

【課題】画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能なセンサ内蔵表示装置を提供する。
【解決手段】走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、例えば、センサ回路（ｘ，１）を挟んで配線された一対の走査線Ｙ（１）とＹ（２）のそれぞれに対応する水平表示期間Ｔｐ（ｘ，１）とＴｐ（ｘ，２）の間の水平ブランキング期間Ｔｂをセンサ回路が出力可能な期間Ｔａ（ｘ，１）に制御することで、センサ回路の動作を保証することが可能となる。
【選択図】図４

Description

本発明は、センサを内蔵した表示装置に関し、特に画素に光センサを内蔵して表示画面上に投影される光学像を検出可能なセンサ内蔵表示装置に関する。

近年、携帯電話、ノート型コンピュータなどの各種機器に表示装置として広く利用されている液晶表示装置は、複数の走査線と複数の信号線との各交差部に薄膜トランジスタ（以下、ＴＦＴと称する）、液晶容量、補助容量からなる画素が配置されたアレイ基板と、走査線及び信号線を駆動する駆動回路を備えており、駆動回路により信号線を通じて供給された映像信号を各画素で表示する。最近では集積回路技術の発達及び高い製造プロセス技術の実用化により駆動回路の一部を画素と共にアレイ基板上に一体的に形成することが可能となり表示装置全体の軽薄短小化だけでなく、大型化・高精細化が進んでいる。

一方で、アレイ基板上に密着型エリアセンサを配置して画像を取り込むことが可能なセンサ内蔵表示装置が提案されている。このような表示装置は、フォトダイオードなどの受光素子で構成された光センサを画素毎に備える。これにより、表示画面から入射した光が受光され、受光量に応じて受光素子に接続されたキャパシタの電荷量が変化するので、キャパシタの両端の電圧を検出することで画像データを生成することができ、画像取り込みが可能となる。

また、最近では、一水平走査期間において画素に映像信号を供給すると共に、信号線を時分割で共有してセンサ用キャパシタへの充電やキャパシタ電圧を検出データとして出力するなどのセンシング動作を行うことで、センサ内蔵表示装置において画素の表示品位を損なうことなく画像取り込みを可能とする技術が開示されている（例えば、特許文献１参照）。
特開２００５−３２７１０６号公報

しかしながら、上記技術を大型で高精細な表示装置に適用する場合には走査線の本数が増加するために一水平走査期間が短縮される。このため、一の走査線に対応する画素に映像信号を供給するための一水平表示期間を確保した場合にはセンサの動作期間が十分確保できなくなるという問題があり、特に検出データを出力する場合にこの問題が顕著となる。

これに対し、センサの動作期間を十分に確保するには一水平表示期間を短縮して、より短い時間で映像信号を供給可能な駆動能力の高い駆動回路が必要となるが、この場合には消費電力やコストが上昇してしまうという問題がある。

本発明は、上記に鑑みてなされたものであり、その第１の課題は、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能なセンサ内蔵表示装置を提供することにある。

第２の課題は、上記センサ内蔵表示装置において、消費電力やコストの上昇を抑制可能とすることにある。

本発明に係るセンサ内蔵表示装置は、交差して配線された複数の走査線及び複数の信号線の交差部に配置され、映像信号を表示する画素回路と、画素回路に信号線を通じて映像信号を供給する駆動回路と、走査線間に配置され、表示画面からの情報を検出すると共に信号線を通じて検出データを出力するセンサ回路と、画素回路を動作させる場合には一の走査線に対応した画素回路に映像信号を供給する水平表示期間とその走査線の次の走査線に対応した水平表示期間との間の水平ブランキング期間を一定の期間とし、センサ回路に検出データを出力させる場合にはそのセンサ回路を挟んで配線された一対の走査線に対応する水平ブランキング期間をそのセンサ回路が出力可能な期間に制御する制御回路と、を備えることを特徴とする。

本発明にあっては、走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、センサ回路を挟んで配線された一対の走査線のそれぞれに対応する水平表示期間の間の水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、センサ回路の動作を保証することが可能となる。

また、上記センサ内蔵表示装置におけるセンサ回路は、走査線Ｎ（Ｎは１以上の整数）本おきに配置され、制御回路は、Ｎ水平走査期間毎に（Ｎ＋１）個のクロックパルスを生成するものであって、Ｎ個のクロックパルスの期間において、そのクロックパルスに同期して駆動回路にＮ本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、１個のクロックパルスの期間において、そのクロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することを特徴とする。

本発明にあっては、センサ回路を走査線Ｎ本おきに配置することで、回路規模の縮小を可能にする一方で、制御回路によりＮ水平走査期間毎に（Ｎ＋１）個のクロックパルスを生成し、Ｎ個のクロックパルスの期間においては、クロックパルスに同期して駆動回路にＮ本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、１個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能となる。

更に、上記センサ内蔵表示装置におけるセンサ回路は、一の信号線に複数接続されたものであって、検出データを出力する場合には当該信号線を通じてそれぞれの検出データを同時出力することを特徴とする。

本発明にあっては、一の信号線に複数接続したセンサ回路により、検出データを出力する場合にはその信号線を通じてそれぞれの検出データを同時出力することで、センサ回路の出力抵抗を低下させ、検出データの出力時間を短縮することができる。

上記センサ内蔵表示装置におけるセンサ回路は、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、その受光素子により変換された電気信号を基にして表示画面からの情報を検出することを特徴とする。

本発明にあっては、センサ回路が、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、受光素子により変換された電気信号を基にして表示画面からの情報を検出するようにしたことで、表示画面に投影される光学像を検出し、表示画面からの情報入力が可能な光入力機能を実現できる。

本発明のセンサ内蔵表示装置における第１の効果は、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。

第２の効果は、上記センサ内蔵表示装置において、消費電力やコストの上昇を抑制可能となることである。

以下、本発明の実施の形態について図面を用いて説明する。

［第１の実施の形態］
図１のブロック図に示すように、第１の実施の形態に係るセンサ内蔵表示装置は、ガラス製のアレイ基板１００と、アレイ基板１００に接続されたＴＣＰ２００とを備えている。アレイ基板１００の中央には表示領域１１０が設けられ、その周辺及びＴＣＰ２００上には回路群が配置される。ここでは例えばセンサ内蔵表示装置は、アレイ基板１００と液晶層を挟んで対向配置された対向基板を備えた液晶表示装置であり、表示画面からの情報入力が可能なタッチパネル機能を備えている。

表示領域１１０には、交差して配線された複数の走査線及び複数の信号線の交差部に画素が配列されている。ここでは高精細な表示パネルとして、例えばＸＧＡ型の１０２４×７６８の画素が配列されている。また、画素には表示画面から情報入力を可能とするためのセンサが内蔵されている。ここでは一走査線に対応して配置されたセンサから検出データを出力する期間をセンサ出力期間とする。

表示領域１１０の下端の領域には、信号線駆動回路及びプリチャージ回路１３０が配置される。信号線駆動回路は、平行に延出された１０２４×３本の信号線を通じて各画素に映像信号を供給する。ここでは一の走査線に対応した画素に映像信号を供給する期間を一水平表示期間とする。

プリチャージ回路は、センサに接続された信号線を通じてセンサにプリチャージ電圧を供給する。ここではセンサにプリチャージ電圧を供給する期間をプリチャージ期間とする。また、ここでは信号線と、信号線駆動回路の出力線又はプリチャージ回路の出力線との接続を切り換えるためのアナログスイッチを備えている。これにより、信号線を時分割で共有して画素への映像信号又はセンサへのプリチャージ電圧の供給を可能としている。

表示領域１１０の左端の領域には、走査線駆動回路及びセンサ出力制御線駆動回路１２０が配置される。走査線駆動回路は、平行に延出された７６８本の走査線を通じて各画素に走査線制御信号を供給する。ここでは一水平表示期間毎に一走査線に対応した画素に走査線制御信号を順次供給する。

センサ出力制御線駆動回路１２０は、走査線に沿って平行に延出されたセンサ出力制御線を通じて、センサの出力を制御するためのセンサ出力制御信号を供給する。ここではセンサ出力期間毎に一走査線に対応して配置されたセンサにセンサ出力制御信号を順次供給する。

表示領域１１０の右端の領域には、プリチャージ制御線駆動回路１４０が配置される。

プリチャージ制御線駆動回路１４０は、走査線に沿って平行に延出されたプリチャージ制御線を通じて、センサのプリチャージを制御するためのプリチャージ制御信号を供給する。ここではプリチャージ期間毎に一走査線に対応して配置されたセンサにプリチャージ制御信号を供給する。

表示領域１１０の上端の領域には、Ａ／Ｄ変換回路１５０と、データ出力回路１６０が配置されている。Ａ／Ｄ変換回路１５０は、信号線を通じてセンサの出力として検出された電圧値（アナログ値）をコンパレータによりデジタルデータに変換する。データ出力回路１６０は、Ａ／Ｄ変換回路１５０により出力されたデジタルデータをセンサ出力信号として順次出力する。

ＴＣＰ２００上に配置されたタイミングコントローラ２１０は、外部のグラフィックコントローラから供給される同期信号（垂直同期信号、水平同期信号）や映像データ信号を受信するデータ前処理部と、映像データ信号を一の走査線に対応した映像データ信号毎に映像信号として格納しておくラインメモリと、信号線駆動回路１３０に映像信号を供給するデータ後処理部と、表示動作やセンシング動作を行うための各種のタイミング信号を生成すると共に一水平表示期間と次の一水平表示期間との間の水平ブランキング期間を制御する制御回路として機能する制御部とを内部に備える。

制御部においては、走査線駆動回路及びセンサ出力制御線駆動回路１２０に対して動作の基準となるクロックパルス（ＹＣＫ）を生成すると共に、生成したクロックパルスＹＣＫに同期して１垂直期間の映像表示を開始させるためのスタートパルス（ＹＳＴ）、一水平表示期間のタイミングを制御するためのタイミング制御信号（ＹＥＮ）、センサ出力期間のタイミングを制御するためのタイミング制御信号（ＯＥＮ）を生成する。更に、プリチャージ制御線駆動回路１４０に対して動作の基準となるクロックパルス（ＶＣＫ）を生成すると共に、生成したクロックパルスＶＣＫに同期してセンサのプリチャージを開始させるためのスタートパルス（ＶＳＴ）、プリチャージ期間のタイミングを制御するためのタイミング制御信号（ＰＥＮ）を生成する。

電源回路２２０は、電源電圧を基にしてセンサ容量を充電するためのプリチャージ電圧を生成し、生成したプリチャージ電圧をタイミングコントローラ２１０からのタイミング制御信号に同期してプリチャージ回路１３０に供給する。

次に、センサ内蔵表示装置の表示領域に配列された画素について図を用いて説明する。図２の回路ブロック図に示すように、画素（１，１）は、交差して配線された１行目の走査線Ｙ（１）と、信号線ＸＲ（１）、ＸＧ（１）、ＸＢ（１）それぞれの交差部に配置され、赤緑青のＲＧＢそれぞれの映像信号を表示する３つの画素回路で構成される。ここでｘは信号線の列番号を示し、ｙは走査線の行番号をそれぞれ示している。

更に、１行目の走査線Ｙ（１）に対応して、１行目の走査線Ｙ（１）と２行目の走査線Ｙ（２）との間には表示画面からの情報を検出すると共に信号線を通じて検出データを出力するセンサ回路（１，１）が配置される。ここでもｘは信号線の列番号を示し、ｙは対応する走査線の行番号をそれぞれ示している。

また、センサ回路は、走査線２本おきに配置するものとする。すなわち、奇数行目の走査線に対応してセンサ回路を配置する。例えば、３行目の走査線については、同図に示すようにＹ（３）に対応してＹ（３）及びＹ（４）の間にセンサ回路（１，３）を配置する。

このようにセンサ回路を走査線２本おきに間引いて配置した構成であっても、タッチパネル機能において検知対象となる表示画面上の指の大きさに比べて画素ピッチは十分に小さいので、センサ回路の検出精度は問題とならない。これにより、配線数を削減し回路規模を縮小することが可能となるので、消費電力やコストの上昇を抑制することができる。

また、上記のような構成においては、センサが配置されていない位置に対応して表示画面に筋状の表示ムラが発生する場合がある。このような場合はセンサが配置されていない位置にセンサと同等な面積のダミー用センサを配置することで、各画素を通過する光量を調整して表示ムラを防止できる。

図３の回路図は、センサ内蔵画素を構成する画素回路及びセンサ回路の詳細を示している。同図に示すように、画素回路（１、１）は、走査線Ｙ（１）とそれぞれの信号線ＸＲ（１）、ＸＧ（１）、ＸＢ（１）との各交差部に配置された画素ＴＦＴと、補助容量ＣＳと、液晶容量ＬＣとを備える。画素ＴＦＴには例えばｎチャネル型のＭＯＳ−ＦＥＴを使用する。具体的にはそれぞれのドレイン端子が信号線ＸＲ（１）、ＸＧ（１）、ＸＢ（１）に接続され、ソース端子が補助容量ＣＳと液晶容量ＬＣに接続され、ゲート端子が走査線Ｙ（１）に接続される。また、図示しないが、液晶層を挟んでアレイ基板１００に対向配置された対向基板上には各画素回路で表示されるそれぞれの映像信号の色相に対応したカラーフィルタが形成されている。

センサ回路（１，１）は、プリチャージ制御用スイッチング素子としてのＴＦＴ１と、
アンプとしてのＴＦＴ２と、センサ出力制御用のスイッチング素子としてのＴＦＴ３と、表示画面からの入射光を受光して電気信号に変換する受光素子ＰＤと、センサ容量Ｃとを備えた構成である。ここでもＴＦＴ１〜ＴＦＴ３にはｎチャネル型のＭＯＳ−ＦＥＴを使用し、受光素子ＰＤには例えばＰＩＮフォトダイオードを使用する。具体的には、ＴＦＴ１のドレイン端子が信号線ＸＲ（１）に接続され、ソース端子がセンサ容量Ｃ及び受光素子ＰＤの一端及びＴＦＴ２のゲート端子にそれぞれ並列に接続され、ゲート端子がプリチャージ制御線Ｐ（１）に接続される。ここでは信号線ＸＲ（１）はプリチャージ電圧を供給するために使用される。

更に、ＴＦＴ２のドレイン端子がＴＦＴ３のソース端子に接続され、ソース端子がセンサ容量Ｃ及び受光素子ＰＤの一端と信号線ＸＧ（１）とに接続され、ゲート端子がセンサ容量Ｃ及び受光素子ＰＤの他端とＴＦＴ１のソース端子とに接続される。ＴＦＴ３のドレイン端子がセンサの出力端子として信号線ＸＢ（１）に接続され、ソース端子がＴＦＴ２のドレイン端子に接続され、ゲート端子がセンサ出力制御線Ｏ（１）に接続される。受光素子ＰＤ及びセンサ容量Ｃにおいては、一端がＴＦＴ１のソース端子及びＴＦＴ２のゲート端子に並列に接続され、他端がＴＦＴ２のソース端子及び信号線ＸＧ（１）に接続される。ここでは信号線ＸＧ（１）は共通電圧供給用として、信号線ＸＢ（１）は検出データ出力用としてそれぞれ使用される。

次に、表示領域の両端の領域に配置された周辺回路の内部構成について図２の回路ブロック図を用いて説明する。まず、走査線駆動回路及びセンサ出力制御線駆動回路１２０は、同図に示すように、電気的に縦列に接続された複数段のシフトレジスタＳＲ１・・・ＳＲ７６８と、シフトレジスタへのクロックパルス（ＹＣＫ）が入力される入力端子１２１と、クロックパルスＹＣＫに同期してスタートパルス（ＹＳＴ）が入力される入力端子１２２と、一水平表示期間のタイミング制御信号（ＹＥＮ）が入力される入力端子１２３と、センサ出力期間のタイミング制御信号（ＯＥＮ）が入力される入力端子１２４とを備える。ここでシフトレジスタ“ＳＲ”には、データタイプフリップフロップ（図中ではＤ−ＦＦと示す）を使用する。

更に、ここでは走査線制御信号ｇａｔｅ＿Ｙ、センサ出力制御信号ｇａｔｅ＿Ｏを生成するために以下の論理ゲート回路群を備える。具体的には、奇数段目のシフトレジスタＳＲの出力と偶数段目のシフトレジスタの出力とを入力として論理ＯＲを出力する論理ゲート回路“ＯＲ１”と、奇数段目のシフトレジスタＳＲの出力と入力端子１２３からのタイミング制御信号（ＹＥＮ）とを入力として、奇数行目の走査線Ｙに接続された出力線を通じて論理ＡＮＤを走査線制御信号ｇａｔｅ＿Ｙとして出力する論理ゲート回路“ＡＮＤ１”と、入力端子１２４からのタイミング制御信号（ＯＥＮ）と論理ゲート回路“ＯＲ１”の出力とを入力としてセンサ出力制御線Ｏに接続された出力線を通じて論理ＡＮＤをセンサ出力制御信号ｇａｔｅ＿Ｏとして出力する論理ゲート回路“ＡＮＤ２”と、奇数段目のシフトレジスタＳＲの出力と入力端子１２３からの（ＹＥＮ）とを入力として、偶数行目の走査線Ｙに接続された出力線を通じて論理ＡＮＤを走査線制御信号ｇａｔｅ＿Ｙとして出力する論理ゲート回路“ＡＮＤ３”とを備える。ここで“ＬＳ”は、シフトレジスタの駆動電圧を液晶や画素ＴＦＴの駆動に必要な電圧に変換するためのレベルシフト回路である。

このような構成としたことで、走査線駆動回路及びセンサ出力制御線駆動回路１２０は、タイミングコントローラ２１０からのクロックパルス（ＹＣＫ）、タイミング制御信号（ＹＳＴ、ＹＥＮ、ＯＥＮ）により、走査線Ｙを通じて走査線制御信号ｇａｔｅ＿Ｙを出力すると共に、センサ出力制御線Ｏを通じてセンサ出力制御信号ｇａｔｅ＿Ｏを出力する。

走査線制御信号ｇａｔｅ＿Ｙ（１）が走査線Ｙ（１）を通じて出力された場合には、画素回路（ｘ，１）の各画素ＴＦＴのゲート端子に供給され、各画素ＴＦＴがオンする。次に、信号線駆動回路１３０からの映像信号が信号線ＸＲ（１）、ＸＧ（１）、ＸＢ（１）・・・を通じて各画素ＴＦＴのドレイン端子に供給される。これにより、各画素ＴＦＴのソース端子に接続された補助容量及び液晶容量において映像信号に相当する電圧が保持されるので、カラーフィルタを通過する光によりカラー表示が行われる。

また、センサ出力制御信号ｇａｔｅ＿Ｏ（１）がセンサ出力制御線Ｏ（１）を通じて出力された場合には、センサ出力制御用ＴＦＴ３のゲート端子に供給され、センサ出力制御用ＴＦＴ３をオンする。このとき、アンプＴＦＴ２によりセンサ容量Ｃの電位の変動に応じて、予め基準電圧（例えば５Ｖ）が供給されていた信号線ＸＢ（１）の電位が変動する。この信号線ＸＢ（１）の電位の変動値（アナログ値）が検出データとしてＡ／Ｄ変換回路１５０に出力される。

出力された検出データは、Ａ／Ｄ変換回路１５０において、予め設定された基準電位と比較されてデジタルデータに変換される。変換されたデジタルデータは、出力回路１６０においてセンサ出力信号として順次出力され、デジタル画像データが生成される。このようにセンサ回路において、受光素子ＰＤにより変換された電気信号を基にして表示画面からの情報を検出することで、表示画面上に投影された指などの影の明暗を光学像として検出し、表示画面からの情報入力が可能な光入力型のタッチパネル機能を実現できる。

更に、センサ回路のフォトダイオードのサイズやセンサ容量Ｃなどを隣接する画素間で異なるようにすることで、デジタル多階調の画像データを生成することができる。

次に、プリチャージ制御線駆動回路１４０は、電気的に縦列に接続された複数のシフトレジスタＳＲ’１・・・ＳＲ’３８４と、シフトレジスタへのクロックパルスＶＣＫが入力される入力端子１４１と、クロックパルスＶＣＫに同期してスタートパルスＶＳＴが入力される入力端子１４２と、タイミング制御信号ＰＥＮが入力される入力端子１４３と、を備える。ここでシフトレジスタ“ＳＲ”には、データタイプフリップフロップ（Ｄ−ＦＦ）を使用する。

更に、ここではプリチャージ制御信号ｇａｔｅ＿Ｐを生成するために、シフトレジスタＳＲの出力と入力端子１４３から入力されたタイミング制御信号ＰＥＮとを入力として、プリチャージ制御線Ｐに接続された出力線を通じて論理ＡＮＤをセンサのプリチャージ制御信号ｇａｔｅ＿Ｐとして出力する論理ゲート回路“ＡＮＤ”を備える。“ＬＳ”は、シフトレジスタの駆動電圧を画素ＴＦＴの駆動に必要な電圧に変換するためのレベルシフト回路である。

このような構成としたことで、プリチャージ制御線駆動回路１４０は、タイミングコントローラ２１０からのクロックパルス（ＶＣＫ）、タイミング制御信号（ＶＳＴ、ＰＥＮ）により、プリチャージ制御線Ｐを通じてセンサのプリチャージ制御信号ｇａｔｅ＿Ｐを出力する。

センサのプリチャージ制御信号ｇａｔｅ＿Ｐ（１）がプリチャージ制御線Ｐ（１）を通じて出力された場合には、プリチャージ制御用ＴＦＴ１のゲート端子に供給され、プリチャージ制御用ＴＦＴ１がオンする。このとき、プリチャージ回路１３０からのプリチャージ電圧が信号線ＸＲ（１）を通じて供給されると共に、信号線ＸＧ（１）にはグランド等の共通電位が供給される。これにより、センサ容量Ｃにプリチャージ電圧が充電される。そして、一定の露光時間が経過した後、ＰＩＮフォトダイオードＰＤにより入射光を受光し発生した光電流によりセンサ容量Ｃの電位が変動する。

次に、タイミングコントローラ２１０による表示動作とセンシング動作のタイミング制御について図４のタイミングチャートを用いて説明する。ここではｄ＿Ｙ（１）、ｄ＿Ｙ（２）・・・は、走査線駆動回路及びセンサ出力制御線駆動回路１２０におけるシフトレジスタＳＲ１、ＳＲ２・・・の出力信号を示している。ｅ＿Ｙ（１）、ｅ＿Ｙ（３）・・・は、奇数段目のシフトレジスタＳＲの出力信号ｄ＿Ｙ（１）、ｄ＿Ｙ（３）・・・と偶数段目のシフトレジスタの出力信号ｄ＿Ｙ（２）、ｄ＿Ｙ（４）・・・との論理ＯＲを出力する論理ゲート回路“ＯＲ１”の出力信号をそれぞれ示している。また、ｄ＿Ｖ（１）、ｄ＿Ｖ（３）・・・は、シフトレジスタＳＲ’１、ＳＲ’３の出力信号を示している。

同図に示すように、まず、タイミングコントローラ２１０により、クロックパルス（ＹＣＫ）に同期してスタートパルス（ＹＳＴ）を入力する。次に、それぞれの論理ゲート回路“ＯＲ１”により、奇数段目のシフトレジスタＳＲ１・・・の出力信号ｄ＿Ｙ（１）・・・と偶数段目のシフトレジスタＳＲ２・・・の出力信号ｄ＿Ｙ（２）・・・から連続する２水平走査期間でハイレベルになる出力信号ｅ＿Ｙ（１）、ｅ＿Ｙ（３）・・・が生成される。ここでは奇数段目のシフトレジスタＳＲ１・・・の出力と各論理ゲート回路“ＯＲ１”の入力との間に遅延素子を挿入することで、出力信号ｅ＿Ｙ（１）、ｅ＿Ｙ（３）・・・のパルスが安定するようにしている。

まず、画素回路を動作させるタイミングについて説明する。例えば、出力信号ｅ＿Ｙ（１）がアクティブな期間において、タイミングコントローラ２１０からのタイミング制御信号ＹＥＮのパルスに同期して、走査線駆動回路及びセンサ出力制御線駆動回路１２０から走査線制御信号ｇａｔｅ＿Ｙ（１）が出力され、一水平表示期間Ｔｐにおいて信号線駆動回路１３０からの映像信号が一の走査線に対応した画素回路（ｘ、１）に供給される。このようにタイミング制御信号ＹＥＮを入力するタイミングにより、一水平表示期間Ｔｐのタイミングを制御することができるので、一水平表示期間Ｔｐと次の一水平表示期間Ｔｐとの間の水平ブランキング期間Ｔｂが制御可能となる。通常は、それぞれの水平ブランキング期間Ｔｂを一定になるようにタイミング制御信号ＹＥＮを入力する。

次に、センサ回路を動作させるタイミングについて説明する。センサ回路に検出データを出力させる場合には、同図に示すように、１垂直期間の開始から最初の２水平走査期間において、１行目の走査線Ｙ（１）に対応した一水平表示期間Ｔｐ（ｘ，１）が最初の一水平走査期間の前半側に、２行目の走査線Ｙ（２）に対応した一水平表示期間Ｔｐ（ｘ，２）が次の一水平走査期間の後半側になるようにタイミング制御信号ＹＥＮを入力するタイミングを制御する。そして、センサ回路（ｘ，１）を挟んで配線された一対の走査線Ｙ（１）とＹ（２）に対応する水平ブランキング期間Ｔｂにおいて、センサ出力期間のタイミング制御信号ＯＥＮを入力して、センサ回路が出力可能な期間Ｔａ（ｘ，１）に制御できるので、センサ回路（ｘ，１）の出力動作を保証することができる。

更に、センサ回路のセンサ容量Ｃをプリチャージさせる場合には、同図に示すように、タイミングコントローラ２１０により、クロックパルス（ＶＣＫ）に同期してスタートパルス（ＶＳＴ）を入力する。次に、シフトレジスタＳＲ’１、ＳＲ’３、・・・により出力信号ｄ＿Ｖ（１）、ｄ＿Ｖ（３）・・・が順次出力される。例えば、センサ回路（ｘ，１）では、論理ゲート回路“ＡＮＤ４”から出力された出力信号ｄ＿Ｖ（１）がアクティブな期間において、タイミングコントローラ２１０により、プリチャージのタイミング制御信号（ＰＥＮ）を入力して、センサ回路がプリチャージ可能な期間Ｔｃ（ｘ，１）に制御できるので、センサ回路（ｘ，１）のプリチャージ動作を保証することができる。

したがって、本実施の形態によれば、センサ内蔵表示装置において、走査線間に配置されたセンサ回路に対して、映像信号を供給するための信号線を時分割で共有して検出データを出力させる場合に、例えば、センサ回路（ｘ，１）を挟んで配線された一対の走査線Ｙ（１）とＹ（２）のそれぞれに対応する水平表示期間Ｔｐ（ｘ，１）とＴｐ（ｘ，２）の間の水平ブランキング期間Ｔｂをセンサ回路が出力可能な期間Ｔａ（ｘ，１）に制御することで、センサ回路の動作を保証することができるので、画素に映像信号を書き込むための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。

更に、本実施の形態においては、センサ回路を走査線２本おきに配置することで、配線数を削減し回路規模を縮小することができるので、消費電力やコストの上昇を抑制することが可能になる。

［比較例］
次に、本実施の形態の理解をさらに容易にするために、比較例として画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うその他のセンサ内蔵表示装置について図を用いて説明する。比較例としてのセンサ内蔵表示装置の構成は、第１の実施の形態で説明したものと基本的な構成は同様である。以下では、第１の実施の形態と異なる点を中心に説明する。

第１の実施の形態と異なる点は、図１１のブロック図に示すように、センサ回路を、それぞれの走査線に対応して連続する走査線の間に配置し、各走査線に対応したセンサ回路（ｘ，１）、センサ回路（ｘ，２）・・・は、それぞれのセンサ出力制御線Ｏ（１）、センサ出力制御線Ｏ（２）・・・を通じて出力が制御される点である。

このような構成により、図１２のタイミングチャートに示すように、走査線駆動回路及びセンサ出力制御線駆動回路１２０におけるシフトレジスタＳＲ１、ＳＲ２・・・から順次出力される出力信号ｄ＿Ｙ（１）、ｄ＿Ｙ（２）・・・がアクティブとなるそれぞれの一水平走査期間において、タイミング制御信号ＹＥＮ、ＯＥＮにより、画素回路とセンサとを時分割で動作させるように制御する。また、別の一水平走査期間において出力信号ｄ＿Ｖ（１）、ｄ＿Ｖ（２）・・・がアクティブとなった場合に、タイミング制御信号ＰＥＮにより、センサにプリチャージ動作をさせるように制御する。

しかしながら、上記技術を大型で高精細な表示装置に適用する場合には走査線の本数が増加するために一水平走査期間が短縮される。このため、一の走査線に対応する画素に映像信号を供給するための一水平表示期間を確保した場合にはセンサの動作期間が十分確保できなくなるという問題があり、特に検出データを出力する場合にこの問題が顕著になる。

これに対し、センサの動作期間を十分に確保するには一水平表示期間を短縮して、より短い時間で映像信号を供給可能な駆動能力の高い駆動回路が必要となるが、この場合には消費電力やコストが上昇してしまうという問題がある。

そこで、上記のように本実施の形態では、例えば、センサ回路（ｘ，１）を挟んで配線された一対の走査線Ｙ（１）とＹ（２）のそれぞれに対応する水平表示期間Ｔｐ（ｘ，１）とＴｐ（ｘ，２）の間の水平ブランキング期間Ｔｂをセンサ回路が出力可能な期間Ｔａ（ｘ，１）に制御することで、センサ回路の動作を保証することができるので、画素に映像信号を供給するための信号線を時分割で共有してセンシング動作を行うと共に大型で高精細な画面表示が可能となる。更に、センサ回路を走査線２本おきに配置することで、配線数を削減し回路規模を縮小することができるので、消費電力やコストの上昇を抑制することが可能となる。

［第２の実施の形態］
以下、第２の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第１の実施の形態で説明したものと基本的な構成は同様である。以下では、第１の実施の形態と異なる点を中心に説明する。

第１の実施の形態と異なる点は、図５のブロック図に示すように、走査線駆動回路及びセンサ出力制御線駆動回路１２０において、各論理ゲート回路“ＯＲ１”を取り除き、走査線２本につき１段のシフトレジスタＳＲ２．５、ＳＲ４．５・・・を追加して配置する構成とした点である。シフトレジスタＳＲ２．５は、２行目の走査線に対応したシフトレジスタＳＲ２及び３行目の走査線に対応したシフトレジスタＳＲ３の間に配置され、シフトレジスタＳＲ４．５は、４行目の走査線に対応したシフトレジスタＳＲ４及び５行目の走査線に対応したシフトレジスタＳＲ５の間に配置される。

尚、ここでもセンサ回路は、走査線２本おきに配置されるので、第１の実施の形態と同様に、配線数を削減し回路規模を縮小することが可能となり、消費電力やコストの上昇を抑制することができる。

次に、タイミングコントローラ２１０による表示動作とセンシング動作のタイミング制御について図６のタイミングチャートを用いて説明する。ここではタイミングコントローラ２１０が生成するクロックパルスＹＣＫの周期は、２水平走査期間毎に３個のクロックパルスを生成する２／３水平走査周期であり、スタートパルスＹＳＴのパルスは２／３水平走査期間毎に順次転送されていく。

同図に示すように、１垂直期間の開始から最初の２水平走査期間のうち、クロックパルス（ＹＣＫ）２個の期間においてはクロックパルスＹＣＫに同期して２本の走査線Ｙ（１）、Ｙ（２）に対応した水平表示期間Ｔｐ（ｘ、１）、Ｔｐ（ｘ、２）のそれぞれにおいて、信号線駆動回路１３０に映像信号を順次供給させて、水平ブランキング期間Ｔｂが一定の期間となるようにタイミング制御信号ＹＥＮを入力する。更に、クロックパルスＹＣＫの残り１個の期間においては、クロックパルスＹＣＫに同期してセンサ回路（ｘ，１）に検出データを出力させて水平ブランキング期間Ｔｂがセンサ回路により出力可能な期間Ｔａ（ｘ，１）となるようにタイミング制御信号ＯＥＮを入力する。

このようなタイミングでＹＥＮ、ＯＥＮ又はＰＥＮを入力することで、２水平走査期間のうち、前半の２／３の期間では２水平表示分の映像信号の供給を行い、後半の１／３の期間では１行分のセンサ出力又はセンサのプリチャージを行うことができるので、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。

したがって、本実施の形態によれば、タイミングコントローラ２１０により２水平走査期間毎に３個のクロックパルスＹＣＫを生成し、２個のクロックパルスの期間においては、クロックパルスに同期して信号線駆動回路１３０に２本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、１個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。

また、本実施の形態においても、センサ回路を走査線２本おきに配置しているので、回路規模の縮小が可能になり、第１の実施の形態と同様に、消費電力やコストの上昇を抑制することができる。

［第３の実施の形態］
以下、第３の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第２の実施の形態で説明したものと基本的な構成は同様である。以下では、第２の実施の形態と異なる点を中心に説明する。

第２の実施の形態と異なる点は、図７のブロック図に示すように、センサ回路を、走査線Ｎ（Ｎは１以上の整数）本おきに配置して、走査線駆動回路及びセンサ出力制御線駆動回路１２０において、走査線Ｎ本につき１段のシフトレジスタＳＲ（Ｎ．５）・・・を配置する構成とした点である。ここでシフトレジスタＳＲ（Ｎ．５）は、Ｎ本目の走査線Ｙ（Ｎ）に対応したシフトレジスタＳＲＮ及び（Ｎ＋１）本目の走査線Ｙ（Ｎ＋１）に対応したシフトレジスタＳＲ（Ｎ＋１）の間に配置されている。尚、上記第２の実施の形態は、本実施の形態においてＮ＝２とした場合に相当する。

ここでＮの値は、検知対象となる表示画面上の指の大きさに対してセンサ回路の検出精度が問題とならない程度に選択する。これにより、配線数を削減し回路規模を縮小することが可能となるので、消費電力やコストの上昇を抑制することができる。

次に、タイミングコントローラ２１０による表示動作とセンシング動作のタイミング制御について図８のタイミングチャートを用いて説明する。ここでタイミングコントローラ２１０は、Ｎ水平走査期間毎にＮ＋１個のクロックパルスＹＣＫを生成する。同図に示すように、１垂直期間の開始から最初のＮ水平走査期間のうち、クロックパルス（ＹＣＫ）Ｎ個の期間においては、クロックパルスＹＣＫに同期してＮ本の走査線Ｙ（１）〜Ｙ（Ｎ）の対応した水平表示期間Ｔｐ（ｘ、１）〜Ｔｐ（ｘ、Ｎ）のそれぞれにおいて、信号線駆動回路１３０に映像信号を順次供給させて水平ブランキング期間Ｔｂが一定の期間となるようにタイミング制御信号ＹＥＮを入力する。

更に、クロックパルスＹＣＫの残り１個の期間においては、クロックパルスＹＣＫに同期してセンサ回路（ｘ，１）に検出データを出力させて水平ブランキング期間Ｔｂがセンサ回路により出力可能な期間Ｔａ（ｘ，１）となるようにタイミング制御信号ＯＥＮを入力する。このような構成においても、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能になる。このようなタイミングでＹＥＮ、ＯＥＮを入力することで、Ｎ水平走査期間のうち、前半のＮ／（Ｎ＋１）の期間でＮ水平表示分の映像信号の供給を行い、後半の１／（Ｎ＋１）の期間で１行分のセンサ出力を行うことができる。

ここではクロックパルスＹＣＫの周期を、映像信号を供給する期間と検出データを出力する期間とで異なるようにしている。これにより、Ｎ水平走査期間においてセンサ動作の時間を自由に割り当てられることができ、回路設計の自由度が増す。

また、一般に、グラフィックコントローラなどのホスト側から出力される映像データ信号は一定の水平ブランキング期間で送られてくるので、タイミングコントローラ２１０により、上記のような水平ブランキング期間を不均等とする制御を行うためには十分な容量のラインバッファを備える必要がある。ここではＮ行分のＦＩＦＯラインバッファを備えることで、Ｎ行分の映像信号を一旦バッファに格納した後に、信号線駆動回路に対して上記タイミングを満たすように十分高速に映像信号を送出すればよい。

したがって、本実施の形態によれば、タイミングコントローラ２１０によりＮ水平走査期間毎にＮ個のクロックパルスＹＣＫを生成し、Ｎ個のクロックパルスの期間においては、クロックパルスに同期して信号線駆動回路１３０にＮ本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、１個のクロックパルスの期間においては、クロックパルスに同期してセンサ回路に検出データを出力させて水平ブランキング期間をセンサ回路が出力可能な期間に制御することで、表示画面上の検出対象の大きさに比べて画素ピッチが十分小さいような大型で高精細な表示装置においてセンサ回路の動作を保証することが可能となる。

また、本実施の形態において、走査線Ｎ本おきに配置するセンサ回路について、Ｎの値を検知対象物の大きさとセンサ回路の検出精度を考慮して選択することで、配線数を削減し回路規模を縮小して、消費電力やコストの上昇を抑制することができる。

［第４の実施の形態］
以下、第４の実施の形態について説明する。本実施の形態に係るセンサ内蔵表示装置の構成は、第１の実施の形態で説明したものと基本的な構成は同様である。以下では、第１の実施の形態と異なる点を中心に説明する。

第１の実施の形態と異なる点は、一の信号線に複数接続されたセンサ回路が、検出データを出力する場合には信号線を通じてそれぞれの検出データを同時出力する点である。ここでは図９のブロック図に示すように、センサ回路を、それぞれの走査線に対応して、連続する走査線の間に配置する構成とし、信号線ＸＢ（１）に接続されたセンサ回路（１，１）及びセンサ回路（１，２）においては、センサ出力制御線Ｏ（１）及びセンサ出力制御線Ｏ（２）が、走査線駆動回路及びセンサ出力制御線駆動回路１２０においてセンサ出力制御信号ｇａｔｅ＿Ｏを出力する論理ゲート回路“ＡＮＤ２”の出力線に接続されている。このような構成とすることで、センサ回路（１，１）及びセンサ回路（１，２）が、検出データを出力する場合には信号線ＸＢ（１）を通じてそれぞれの検出データを同時出力する。

タイミングコントローラ２１０による表示動作とセンシング動作のタイミング制御については、基本的には第１の実施の形態と同様である。異なる点は図１０のタイミングチャートに示すように、センサ回路（ｘ，１）及びセンサ回路（ｘ，２）が検出データを出力する場合には、センサ回路（ｘ，１）を挟んで配線された一対の走査線Ｙ（１）とＹ（２）に対応する一水平表示期間Ｔｐ（ｘ，１）と一水平表示期間Ｔｐ（ｘ，２）との間の水平ブランキング期間Ｔｂにおいて、センサ出力期間のタイミング制御信号ＯＥＮを入力して、各センサ回路が出力可能な期間Ｔａ（ｘ，１）、Ｔａ（ｘ，２）に制御して、信号線ＸＢ（１）〜ＸＢ（１０２４）のうち対応する一の信号線ＸＢ（ｘ）を通じてそれぞれの検出データを同時出力させる。

検出データを同時出力させる際には、例えば、センサ回路（１，１）及びセンサ回路（１，２）の出力端子であるＴＦＴ３のドレイン端子がセンサの出力線としての信号線ＸＢ（１）に並列接続されているので、センサ回路の出力抵抗が低下し、検出データの出力時間をより短縮させることができる。また、このように複数のセンサの出力端子に並列接続された一の信号線から同時出力することは複数のセンサの平均値を出力することになるので、画像を平均化してノイズを除去する画像処理フィルタとしての効果がある。

したがって、本実施の形態によれば、第１の実施の形態に係る効果に加えて、一の信号線に複数接続されたセンサ回路により、検出データを出力する場合にはその信号線を通じてそれぞれの検出データを同時出力することで、センサ回路の出力抵抗を低下させ、検出データの出力時間を短縮させることができる。

尚、本実施の形態においては、一の信号線に並列接続された２つのセンサ回路の出力端子から検出データを同時出力するようにしたが、これに限られるものではなく、一の信号線に３つ以上並列接続されたセンサ回路の出力端子から検出データを同時出力するようにしてもよく、例えば、図７のブロック図で示した第３の実施の形態において、例えば、センサ回路が配置されていない場所に一の信号線に接続されたセンサ回路を走査線間にＮ−１個配置し、一の信号線に並列接続されたＮ個のセンサ回路の出力端子から検出データを同時出力するような構成としてもよい。

［変形例］
また、上記各実施の形態においては、３つの画素回路で構成された一画素毎に１つのセンサ回路を配置するような構成としたが、これに限られるものではなく、１つ又は４つ以上の画素回路毎に１つのセンサ回路を配置するような構成にしてもよい。

更に、上記各実施の形態においては、センサ内蔵表示装置は、液晶表示装置としたが、画素にセンサを備え、信号線を通じて画素に映像信号を供給すると共にセンサ動作時に信号線を時分割で共有するセンサ内蔵型の表示装置であればこれに限られるものではなく、例えば上記のようなセンサを内蔵した有機ＥＬ表示装置であっても、上記各実施の形態と同様な効果を奏することができる。
上記各実施の形態におけるセンサ内蔵表示装置は、画素に内蔵した光センサにより、表示画面上に投影された指などの影の明暗を検出することで情報入力を可能にするタッチパネル機能を備える構成としたが、これに限られるものではなく、ペン型光源からの光を受光することで情報入力を可能にするペン入力機能を備えた構成にしてもよい。このような構成においては検出対象がより小さいものとなるが、センサ回路を走査線複数本おきに間引いて配置する場合には補間処理を行うことで、検出精度を問題とすることなく、十分な解像度を確保することができる。

第１の実施の形態に係るセンサ内蔵表示装置の概略的な構成を示すブロック図である。 上記センサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置のセンサ内蔵画素の内部構成を示した回路図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第２の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第３の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 第４の実施の形態に係るセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。 比較例としてのセンサ内蔵表示装置の表示領域に配列された画素とその周辺回路の内部構成を概略的に示した回路ブロック図である。 上記センサ内蔵表示装置における画素回路とセンサ回路の動作を説明するタイミングチャートである。

符号の説明

１００…アレイ基板
１１０…表示領域
１２０…走査線・センサ出力制御線駆動回路
１２１…走査線・センサ出力制御線駆動回路のクロックパルス入力端子
１２２…走査線・センサ出力制御線駆動回路のシフトレジスタのスタートパルス入力端子
１２３…一水平表示期間のタイミング制御信号の入力端子
１２４…センサ出力のタイミング制御信号の入力端子
１３０…信号線駆動回路・プリチャージ回路
１４０…プリチャージ制御線駆動回路
１４１…プリチャージ制御線駆動回路のクロックパルス入力端子
１４２…プリチャージ制御線駆動回路のシフトレジスタのスタートパルス入力端子
１４３…プリチャージのタイミング制御信号の入力端子
１５０…Ａ／Ｄ変換回路
１６０…データ出力回路
２００…ＴＣＰ
２１０…タイミングコントローラ
２２０…電源回路
画素ＴＦＴ…映像表示用の薄膜トランジスタ
Ｃｓ…補助容量
ＬＣ…液晶容量
Ｃ…センサ容量
ＰＤ…ＰＩＮフォトダイオード
ＬＳ…レベルシフタ
ＡＮＤ…ＡＮＤゲート回路
ＯＲ…ＯＲゲート回路
ＳＲ１・・・ＳＲ７６８、ＳＲ１・・・ＳＲ３８４…シフトレジスタ
Ｄ−ＦＦ…データタイプフリップフロップ
ＴＦＴ１…プリチャージ制御用の薄膜トランジスタ
ＴＦＴ２…アンプ用の薄膜トランジスタ
ＴＦＴ３…センサ出力制御用の薄膜トランジスタ
Ｙ（１）〜Ｙ（７６８）…走査線
Ｏ（１）〜Ｏ（７６８）…センサ出力制御線
Ｐ（１）〜Ｐ（７６８）…プリチャージ制御線
ＸＲ（１）〜ＸＲ（１０２４）…信号線（赤色の映像信号）
ＸＧ（１）〜ＸＧ（１０２４）…信号線（緑色の映像信号）
ＸＢ（１）〜ＸＢ（１０２４）…信号線（青色の映像信号）
ＹＣＫ…走査線・センサ出力制御線駆動回路へ供給されるクロックパルス
ＹＳＴ…走査線・センサ出力制御線駆動回路内部のシフトレジスタのスタートパルス
ＹＥＮ…一水平表示期間のタイミング制御信号
ＯＥＮ…センサ出力期間のタイミング制御信号
ＶＣＫ…プリチャージ用ゲート線駆動回路へ供給されるクロックパルス
ＶＳＴ…プリチャージ用ゲート線駆動回路内部のシフトレジスタのスタートパルス
ＰＥＮ…プリチャージ期間のタイミング制御信号
ｇａｔｅ＿Ｙ…走査線を通じて画素ＴＦＴをオンさせるための走査線制御信号
ｇａｔｅ＿Ｏ…センサを出力させるためのセンサ出力制御信号
ｇａｔｅ＿Ｐ…センサ容量をプリチャージさせるためのプリチャージ制御信号
Ｔｐ…一の走査線に対応する画素に映像信号を供給する一水平表示期間
Ｔｂ…一水平表示期間と次の一水平表示期間との間の水平ブランキング期間
Ｔａ…走査線間に配置されたセンサの出力期間
Ｔｃ…走査線間に配置されたセンサのプリチャージ期間

Claims (4)

1. 交差して配線された複数の走査線及び複数の信号線の交差部に配置され、映像信号を表示する画素回路と、
   前記画素回路に前記信号線を通じて映像信号を供給する駆動回路と、
   前記走査線間に配置され、表示画面からの情報を検出すると共に前記信号線を通じて検出データを出力するセンサ回路と、
   前記画素回路を動作させる場合には一の走査線に対応した画素回路に映像信号を供給する水平表示期間と当該走査線の次の走査線に対応した水平表示期間との間の水平ブランキング期間を一定の期間とし、前記センサ回路に検出データを出力させる場合には当該センサ回路を挟んで配線された一対の走査線に対応する水平ブランキング期間を当該センサ回路が出力可能な期間に制御する制御回路と、
   を備えることを特徴とするセンサ内蔵表示装置。
2. 前記センサ回路は、走査線Ｎ（Ｎは１以上の整数）本おきに配置され、
   前記制御回路は、Ｎ水平走査期間毎に（Ｎ＋１）個のクロックパルスを生成するものであって、
   前記Ｎ個のクロックパルスの期間において、当該クロックパルスに同期して駆動回路にＮ本の走査線に対応した水平表示期間のそれぞれに映像信号を順次供給させて水平ブランキング期間を一定の期間とすると共に、
   前記１個のクロックパルスの期間において、当該クロックパルスに同期して前記センサ回路に検出データを出力させて水平ブランキング期間を前記センサ回路が出力可能な期間に制御することを特徴とする請求項１に記載のセンサ内蔵表示装置。
3. 前記センサ回路は、一の信号線に複数接続されたものであって、検出データを出力する場合には当該信号線を通じてそれぞれの検出データを同時出力することを特徴とする請求項１又は２に記載のセンサ内蔵表示装置。
4. 前記センサ回路は、表示画面からの入射光を受光して電気信号に変換する受光素子を備え、当該受光素子により変換された電気信号を基にして表示画面からの情報を検出することを特徴とする請求項１乃至３のいずれかに記載のセンサ内蔵表示装置。

Images