JP2014529835A - 非表示更新時間の間の容量性検知 - Google Patents
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Abstract
Description
[0052]図3は、本明細書に開示された一実施形態に従い、インターリーブされた容量性検知区間を有する、表示フレームを処理するタイミング図300である。詳細には、タイミング図300は、表示フレームにおける異なる時間区間を図示する。時間区間A〜D及びF〜Hは、それぞれ、入力装置における表示画面の1つの表示行を更新するために使用される時間を示す。この表示行更新時間は、表示行の画素310を更新するために使用される時間区間及び各表示行更新305間で生ずるバッファ時間315にさらに分割される。バッファ時間315は、水平空白区間315と称することもできる。制御モジュールは、水平空白区間315を使用して、例えば、次の表示行を更新するのに必要なデータを取り出す、表示行に対応する共通電極(複数可)で電圧を制御する、又は信号を安定させて、後の表示行を更新するときの干渉を低減させることができる。それにもかかわらず、本明細書に開示された実施形態は、水平空白区間315を有する入力装置に限定されず、画素更新区間310と次の表示行更新305との間のバッファ時間が存在しないシステムにおいて使用することができる。種々の実施形態において、水平空白時間315は、水平空白時間315が実質的に存在しないような長さに短縮される。他の実施形態において、水平空白時間315は、表示行を更新するように共通電極を構成するのに必要な時間の長さ以下となるような長さに短縮される。
[0086]図9は、本明細書に開示された一実施形態に従い、電子システムと、表示更新区間に容量性検知区間をインターリーブする入力装置との間で通信するシステムを図示する。入力装置100は、電子システム150、及び組み込まれた検知装置を含む表示装置101を含む。図1に関して述べたように、電子システム150は、情報を電子的に処理することができるいずれかのシステムを幅広く指す。電子システム150のいくつかの非限定例には、デスクトップ型コンピュータ、ノート型コンピュータ、ネットブック型コンピュータ、タブレット、ウェブブラウザ、電子書籍読み取り装置、及び携帯情報端末(PDA)等、あらゆる大きさ及び形状のパソコンが含まれる。電子システム150は、表示のために入力装置100にデータを送信するグラフィックスプロセッサ905を含む。詳細には、グラフィックスプロセッサ905は表示フレームを入力装置100に送信し、且つ、これ自体、動画源と表記することができる。プロセッサ905は、表示データを発生するいずれかの適当なプロセッサであり、そして、複数のプロセッサ、マルチコアプロセッサ、及びその他を含むことができる。グラフィックスプロセッサ905は、グラフィックス処理を行う専用プロセッサ又は多目的プロセッサとすることができる。
[0098]表示画面を有する入力装置は、表示行における画素に対応する共通電極を選択的に制御させることによって周期的に画面を更新(リフレッシュ)する。一般に、入力装置は、表示フレームの各表示行(及び各画素)が更新されるまで各電極を制御させる。表示を更新することに加えて、入力装置は、近接検知箇所として表示画面を使用する容量性検知を行うことができる。これを行うために、入力装置は、表示フレームに基づいて表示を更新する区間の間に容量性検知の区間をインターリーブすることができる。例えば、入力装置は、表示画面の表示行の第1の半分部分を更新し、表示更新を休止し、容量性検知を行い、及び表示行の残部の更新を終了することができる。このようにして、1つの表示フレームに基づいて画面を更新することに必要な時間区間は、容量性検知の1つ又は複数のインターリーブされた区間を含む。またさらに、入力装置は、表示を更新すること及び容量性検知を行うことの両方のために共通電極を使用することができる。
Claims (25)
- 組み込まれた容量性検知装置を備える表示装置のための処理システムであって、
制御回路構成要素を備える制御モジュールであり、前記表示装置の表示画面における複数の表示行を更新するために、及び容量性検知を行うために制御されるように構成された複数の共通電極に結合され、
前記制御モジュールが、第1の表示フレームの第1の時間区間の間に、前記表示行のうちの第1の表示行を更新するために前記共通電極のうちの第1の共通電極を制御するように、及び前記第1の表示フレームの第2の時間区間の間に、前記表示行のうちの第2の表示行を更新するために前記共通電極のうちの第2の共通電極を制御するように構成され、
前記制御モジュールが、前記第1の表示フレームの第3の時間区間の間に、容量性検知のために第1の送信電極を制御するようにさらに構成され、前記第1の送信電極が、前記複数の共通電極のうちの少なくとも1つの共通電極を備え、且つ前記第3の時間区間が前記第1の時間区間と少なくとも同じ長さであると共に、前記第1の時間区間の後、及び前記第2の時間区間の前に生ずる、制御モジュールと、
複数の受信電極に結合され、且つ前記第3の時間区間の間に、前記第1の送信電極を制御する間に、結果として生ずる信号を受信するように構成された受信モジュールと、
前記結果として生ずる信号に基づいて、入力オブジェクトの位置情報を判定するように構成された判定モジュールと
を備える、処理システム。 - 前記第1の送信電極が前記第1の共通電極を備える、請求項1に記載の処理システム。
- 前記第3の時間区間が前記第1の時間区間よりも長い、請求項1に記載の処理システム。
- 前記制御モジュールが、前記第3の時間区間の間、複数の連続的検知周期を含む送信信号で前記第1の送信電極を制御するように構成される、請求項1に記載の処理システム。
- 前記第1の送信電極が、前記複数の共通電極のうちの少なくとも2つの共通電極を備える、請求項1に記載の処理システム。
- 前記制御モジュールが、第2の表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために前記第1の共通電極を制御するように、及び前記第2の表示フレームの第2の時間区間の間に、容量性検知のために第2の共通電極を制御するようにさらに構成され、
前記第2の表示フレームの前記第2の時間区間が、前記第2の表示フレームの前記第1の時間区間と少なくとも同じ長さであると共に、前記第2の表示フレームの前記第1の時間区間の後に生じ、
前記第2の送信電極が、前記複数の共通電極のうちの少なくとも2つの共通電極を備え、且つ
前記第1の送信電極が、前記複数の共通電極のうちの、前記第2の送信電極の数とは異なる数の共通電極を備える、請求項5に記載の処理システム。 - 前記制御モジュールが、前記第1の表示フレームの第4の時間区間の間に、容量性検知のために前記第1の送信電極とは異なる第2の送信電極を制御するようにさらに構成され、前記第4の時間区間が前記第2の時間区間と少なくとも同じ長さであると共に、前記第2の時間区間の後、及びすべての前記表示行が前記第1の表示フレームの間に更新される前に生じ、
前記少なくとも1つの送信電極が前記複数の共通電極のうちの共通電極である、請求項1に記載の処理システム。 - 前記判定モジュールが、干渉の大きさを取得するようにさらに構成され、
前記第1の送信電極が、第1の信号周波数を有する送信信号で前記第3の時間区間の間に制御され、且つ
前記制御モジュールが、前記干渉の前記大きさに基づいて、前記第1の信号周波数を有する前記第1の送信信号の制御から、第2の信号周波数を有する第2の送信信号の制御へと変わるようにさらに構成される、請求項1に記載の処理システム。 - 前記制御モジュールが、第2の表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために前記第1の共通電極を制御するように、及び前記第2の表示フレームの第2の時間区間の間に、容量性検知のために前記第1の送信電極を制御するように構成され、前記第2の表示フレームの前記第2の時間区間が、前記第2の表示フレームの前記第1の時間区間の前に生じる、請求項1に記載の処理システム。
- 前記制御モジュールが、前記第1の表示フレームの第4の時間区間の間に、容量性検知のために前記第1の送信電極を制御するように構成され、前記第4の時間区間が、前記第2の時間区間の後、及びすべての前記表示行が前記第1表示フレームの間に更新される前に生じる、請求項1に記載の処理システム。
- 前記制御モジュールが、前記第1の表示フレームの前記第3の時間区間の間に、容量性検知のために第2の送信電極を制御するようにさらに構成され、前記第2の送信電極が前記複数の共通電極のうちの第2の少なくとも1つの共通電極を備え、且つ
前記第1の送信電極及び前記第2の送信電極が同時に制御される、請求項1に記載の処理システム。 - 組み込まれた容量性検知装置を備える表示装置を動作する方法であって、
第1の時間区間の間に、第1の表示フレームの第1の表示行を更新するために複数の共通電極のうちの第1の共通電極を制御するステップと、
第2の時間区間の間に、前記第1の表示フレームの第2の表示行を更新するために前記複数の共通電極のうちの第2の共通電極を制御するステップと、
前記第1の表示フレームの第3の時間区間の間に、容量性検知のために第1の送信電極を制御するステップであり、前記第1の送信電極が、前記複数の共通電極のうちの少なくとも1つの共通電極を備え、且つ前記第3の時間区間が、前記第1の時間区間と少なくとも同じ長さであると共に、前記第1の時間区間の後及び前記第2の時間区間の前に生じる、ステップと、
前記第3の時間区間の間に前記第1の送信電極を制御している間、複数の受信電極で、結果として生じる信号を受信するステップと、
前記結果として生じる信号に基づいて、入力オブジェクトの位置情報を判定するステップと
を含む、方法。 - 前記第1の送信電極を制御する前記ステップが、複数の連続的検知周期を含む送信信号で前記第1の送信電極を制御するサブステップをさらに含む、請求項12に記載の方法。
- 前記第1の送信電極が前記複数の共通電極のうちの少なくとも2つの共通電極を備える、請求項12に記載の方法。
- 前記第1の表示フレームの第4の時間区間の間に、容量性検知のために前記第1の送信電極とは異なる第2の送信電極を制御するステップであり、前記第4の時間区間が、前記第2の時間区間と少なくとも同じ長さであると共に、前記第2の時間区間の後及びすべての表示行が前記第1の表示フレームの間に更新される前に生じ、前記第2の送信電極が、前記複数の共通電極のうちの少なくとも1つの共通電極を備える、ステップをさらに含む、請求項12に記載の方法。
- 第2表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために前記第1の共通電極を制御するステップと、
前記第2表示フレームの第2の時間区間の間に、容量性検知のために第2の送信電極を制御するステップであり、前記第2の表示フレームの前記第2の時間区間が、前記第2の表示フレームの前記第1の時間区間と少なくとも同じ長さであると共に、前記第2の表示フレームの前記第1の時間区間の後に生じ、前記第2の送信電極が前記複数の共通電極のうちの少なくとも2つの共通電極を備え、且つ前記第1の送信電極が、複数の共通電極のうちの、前記第2の送信電極の数とは異なる数の共通電極を備える、ステップとをさらに含む、請求項12に記載の方法。 - 前記第1の表示フレームの第4の時間区間の間に、容量性検知のために前記第1の送信電極を制御するステップであり、前記第4の時間区間が、前記第2の時間区間の後及びすべての表示行が前記第1の表示フレームの間に更新される前に生じる、ステップをさらに含む、請求項12に記載の方法。
- 前記第2表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために第1の送信電極を制御するステップと、
前記第2の表示フレームの第2の時間区間の間に、容量性検知のために前記第1の送信電極を制御するステップであり、前記第2の表示フレームの前記第2の時間区間が前記第2表示フレームの前記第1の時間区間の前に生じる、ステップとをさらに含む、請求項12に記載の方法。 - 組み込まれた容量性検知装置を有する表示装置であって、
前記表示装置の表示画面における複数の表示行を更新するために、及び容量性検知を行うために制御されるように構成された複数の共通電極と、
複数の受信電極と、
前記複数の共通電極及び前記複数の受信電極に結合されたプロセッサであり、前記プロセッサが、第1の表示フレームの第1の時間区間の間に、前記表示行のうちの第1の表示行を更新するために前記共通電極のうちの第1の共通電極を制御するように、及び前記第1の表示フレームの第2の時間区間の間に、前記表示行のうちの第2の表示行を更新するために第2の共通電極を制御するように構成され、
前記プロセッサが、
前記第1の表示フレームの第3の時間区間の間に、容量性検知のために第1の送信電極を制御するように、そして、前記第1の送信電極が、前記複数の共通電極のうちの少なくとも1つの共通電極を備え、且つ前記第3の時間区間が前記第1の時間区間と少なくとも同じ長さであると共に、前記第1の時間区間の後、及び前記第2の時間区間の前に生ずるように、
前記第3の時間区間の間に前記第1の送信電極を制御する間、前記複数の受信電極のうちの少なくとも1つの受信電極で、複数結果として生ずる信号を受信するように、及び
前記結果として生ずる信号に基づいて、入力オブジェクトの位置情報を判定するように
構成された、プロセッサと
を備える、表示装置。 - 前記プロセッサが、複数の連続的検知周期を含む送信信号で前記第1の送信電極を制御するように構成される、請求項19に記載の表示装置。
- 前記第1の送信電極が、前記複数の共通電極のうちの少なくとも2つの共通電極を備える、請求項19に記載の表示装置。
- 前記プロセッサが、第4の時間区間の間に、容量性検知のために前記第1の送信電極とは異なる第2の送信電極を制御するようにさらに構成され、前記第4の時間区間が前記第2の時間区間と少なくとも同じ長さであると共に、前記第2の時間区間の後、及びすべての前記表示行が前記第1の表示フレームの間に更新される前に生じ、
前記第2の送信電極が、前記複数の共通電極のうちの少なくとも1の共通電極を備える、請求項19に記載の表示装置。 - 前記プロセッサが、第2の表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために前記第1の共通電極を制御するように、及び前記第2の表示フレームの第2の時間区間の間に、容量性検知のために第2の送信電極を制御するように構成され、
前記第2の表示フレームの前記第2の時間区間が、前記第2の表示フレームの前記第1の時間区間と少なくとも同じ長さであると共に、前記第2の表示フレームの前記第1の時間区間の後に生じ、
前記第2の送信電極が、前記複数の共通電極のうちの少なくとも2つの共通電極を備え、且つ
前記第1の送信電極が、前記複数の共通電極のうちの、前記第2の送信電極の数とは異なる数の共通電極を備える、請求項19に記載の表示装置。 - 前記プロセッサが、前記第1の表示フレームの第4の時間区間の間に、容量性検知のために前記第1の送信電極を制御するように構成され、前記第4の時間区間が、前記第2の時間区間の後、及びすべての前記表示行が前記第1の表示フレームの間に更新される前に生じる、請求項19に記載の表示装置。
- 前記プロセッサが、第2の表示フレームの第1の時間区間の間に、前記第1の表示行を更新するために前記第1の共通電極を制御するように、及び前記第2の表示フレームの第2の時間区間の間に、容量性検知のために前記第1の送信電極を制御するように構成され、前記第2の表示フレームの前記第2の時間区間が、前記第2の表示フレームの前記第1の時間区間の前に生じる、請求項19に記載の表示装置。
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