JP2023080948A - 表示装置 - Google Patents

Abstract

【課題】狭額縁化が可能な光センサを備えた表示装置を提供する。【解決手段】表示装置は、表示領域に配列された複数の画素と、複数の画素の少なくとも一部に設けられた複数のフォトダイオードと、複数の画素及び複数のフォトダイオードに出力信号を順次出力するシフトレジスタ回路と、シフトレジスタ回路と複数の画素との接続、及び、シフトレジスタ回路と複数のフォトダイオードとの接続を切り替える切り替え回路と、複数の画素による表示期間と、複数のフォトダイオードによる検出期間と、を時分割で制御する制御回路と、を有し、制御回路は、表示期間に、シフトレジスタ回路及び切り替え回路の動作により複数の画素にゲート駆動信号を順次出力し、検出期間に、シフトレジスタ回路及び切り替え回路の動作により複数のフォトダイオードにセンサ制御信号を順次出力する。【選択図】図６

Description

本発明は、表示装置に関する。

指紋パターンや静脈パターンを検出可能な光センサを備えた表示装置が知られている（例えば、特許文献１）。特許文献１に記載されている光センサを備えた表示装置は、特定の画素内に光センサが埋め込まれており、表示用のゲート線と光センサの配線とが共通化されている。

特開２０１７－４９２９９号公報

光センサを備えた表示装置は、複数の画素を走査する表示用の走査線駆動回路と、複数の光センサを走査する検出用の走査線駆動回路とが、それぞれ独立して配置される。このため、狭額縁化が困難になる可能性がある。

本発明は、狭額縁化が可能な光センサを備えた表示装置を提供することを目的とする。

本発明の一態様の表示装置は、表示領域に配列された複数の画素と、複数の前記画素の少なくとも一部に設けられた複数のフォトダイオードと、複数の前記画素及び複数の前記フォトダイオードに出力信号を順次出力するシフトレジスタ回路と、前記シフトレジスタ回路と複数の前記画素との接続、及び、前記シフトレジスタ回路と複数の前記フォトダイオードとの接続を切り替える切り替え回路と、複数の前記画素による表示期間と、複数の前記フォトダイオードによる検出期間と、を時分割で制御する制御回路と、を有し、前記制御回路は、前記表示期間に、前記シフトレジスタ回路及び前記切り替え回路の動作により複数の前記画素にゲート駆動信号を順次出力し、前記検出期間に、前記シフトレジスタ回路及び前記切り替え回路の動作により複数の前記フォトダイオードにセンサ制御信号を順次出力する。

図１は、第１実施形態に係る表示装置を模式的に示す斜視図である。 図２は、第１実施形態に係る表示装置の概略断面構成を示す断面図である。 図３は、第１実施形態に係る表示装置を示す平面図である。 図４は、第１実施形態に係る表示装置の構成例を示すブロック図である。 図５は、複数の画素及び複数の検出素子を示す回路図である。 図６は、第１走査線駆動回路を模式的に示す回路図である。 図７は、第２走査線駆動回路を模式的に示す回路図である。 図８は、表示期間及び検出期間を示すタイミング波形図である。 図９は、表示期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。 図１０は、検出期間のリセット期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。 図１１は、検出期間の読出期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。 図１２は、第２実施形態に係る表示装置を示す平面図である。 図１３は、第２実施形態に係る表示装置の、表示期間及び検出期間を説明するための説明図である。 図１４は、第２実施形態に係る表示装置の、検出期間の部分スキャンを説明するための説明図である。 図１５は、第２実施形態に係る第１走査線駆動回路を模式的に示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す斜視図である。図２は、第１実施形態に係る表示装置の概略断面構成を示す断面図である。本実施形態の表示装置１は、光学センサ（フォトダイオード３０（図２参照））と、表示パネル５とが一体化された光学センサ付き表示装置である。なお、「一体化」とは、表示パネル５にフォトダイオード３０が内蔵され、表示パネル５を構成する基板や配線等の少なくとも一部がフォトダイオード３０に共用されることを示す。

図１及び図２に示すように、表示装置１は、表示パネル５と、バックライトＢＬと、カバー部材ＣＧと、を含む。バックライトＢＬの上に、表示パネル５、カバー部材ＣＧの順に積層されている。

図２に示すように、表示パネル５は、アレイ基板２と、対向基板３と、液晶層ＬＣと、を備えている。アレイ基板２は、第１基板２１を基体とし、複数の画素ＰＸ（図３参照）を駆動するための駆動回路基板である。フォトダイオード３０は、第１基板２１上に設けられる。つまり、アレイ基板２は、複数の画素ＰＸ（図３参照）を駆動するための駆動回路基板と、複数のフォトダイオード３０を有する光学センサを駆動するための駆動回路基板とを兼ねる。

対向基板３は、第２基板２２を基体とし、アレイ基板２と対向して設けられる。表示機能層である液晶層ＬＣは、アレイ基板２と対向基板３との間に設けられる。第１基板２１及び第２基板２２は、例えば、ガラス基板である。或いは第１基板２１及び第２基板２２は、樹脂基板が用いられてもよい。この場合、表示装置１は、フレキシブルセンサとして構成されてもよい。第２基板２２の第１基板２１と対向する面には、カラーフィルタＣＦ及び光フィルタ層５０が設けられる。カラーフィルタＣＦは、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２及び第３副画素ＳＰＸ３（図５参照）のそれぞれに対応して、領域ごとに異なる色の光（赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ））を透過させるように構成される。

光フィルタ層５０は、複数のフォトダイオード３０と対向して配置され、複数のフォトダイオード３０と対向基板３及び指等の被検出体ＦＧとの間に配置される。光フィルタ層５０は、カラーフィルタＣＦと同層に設けられ、複数の導光路と、複数の導光路の周囲に設けられた遮光部と、を有する。導光路の少なくとも一部は、フォトダイオード３０に重畳する。また、遮光部は、導光路よりも光の吸収率が高い。光フィルタ層５０は、指等の被検出体ＦＧで反射された光のうち、第２基板２２に対して所定の入射角度以下の光を、フォトダイオード３０に向けて透過させる光学素子である。光フィルタ層５０は、コリメートアパーチャ、あるいは、コリメータとも呼ばれる。

第１基板２１の下側の面（バックライトＢＬと対向する面）には第１偏光板ＰＬ１が設けられる。第２基板２２の上側の面（カバー部材ＣＧと対向する面）には第２偏光板ＰＬ２が設けられる。アレイ基板２に垂直な方向で、第１偏光板ＰＬ１、アレイ基板２、対向基板３、第２偏光板ＰＬ２の順に積層される。

カバー部材ＣＧは、接着層２５を介して第２偏光板ＰＬ２の上に貼り合わされる。カバー部材ＣＧは、例えば、ガラス基板、或いは樹脂基板が用いられる。

バックライトＢＬは、アレイ基板２の下側に設けられる。バックライトＢＬは、例えば、表示領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode）が用いられる。また、バックライトＢＬは、表示領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。

表示装置１（表示パネル５）は、例えば、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）である。ただし、これに限定されず、表示装置１は、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）や無機ＥＬディスプレイパネル（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示装置１は、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ）であってもよい。

なお、被検出体ＦＧは、例えば指、手のひら、手首等である。例えば、複数のフォトダイオード３０を有する表示パネル５（光学センサ）は、光に基づいて、被検出体ＦＧの指紋等の情報を検出することができる。また、複数のフォトダイオード３０を有する表示パネル５（光学センサ）は、例えば血管の形、脈拍、脈波等、種々の情報（生体情報）を検出してもよい。すなわち、表示装置１は、指紋を検出する指紋検出装置や、静脈などの血管パターンを検出する静脈検出装置として構成されてもよい。なお、バックライトＢＬが有する光源は１種類に限定されず、異なる波長を有する複数種類が設けられていてもよい。

なお、図１及び図２はあくまで模式的に示した図であり、適宜変更できる。例えば、光フィルタ層５０は、カラーフィルタＣＦと異なる層に設けられてもよい。

図３は、第１実施形態に係る表示装置を示す平面図である。図３に示すように、表示装置１が有する表示パネル５は、アレイ基板２（第１基板２１）と、表示部１０と、第１走査線駆動回路１５Ａと、第２走査線駆動回路１５Ｂと、信号線選択回路１６と、第１デコーダ回路１７Ａと、第２デコーダ回路１７Ｂと、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。なお、以下の説明では、第１走査線駆動回路１５Ａと、第２走査線駆動回路１５Ｂとを区別して説明する必要がない場合には、単に走査線駆動回路１５と表す場合がある。また、第１デコーダ回路１７Ａと、第２デコーダ回路１７Ｂとを区別して説明する必要がない場合には、単にデコーダ回路１７と表す場合がある。

なお、以下の説明において、第１方向Ｄｘは、第１基板２１と平行な面内の一方向である。第２方向Ｄｙは、第１基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、第１基板２１の主面の法線方向である。また、「平面視」とは、第１基板２１と垂直な方向から見た場合の位置関係をいう。

第１基板２１には、配線基板５１０を介して制御基板５０１が電気的に接続される。配線基板５１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板５１０には、検出回路４８が設けられている。制御基板５０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である。制御回路１０２は、表示部１０、走査線駆動回路１５、信号線選択回路１６及びデコーダ回路１７に制御信号を供給して、表示部１０の表示動作及びフォトダイオード３０の検出動作を制御する。また、制御回路１０２は、バックライトＢＬ（図１、２参照）に制御信号を供給して、光源の点灯又は非点灯を制御する。電源回路１０３は、リセット電位ＶＰＰ１、電源電位ＶＰＰ２や表示基準電位ＣＯＭ、基準電位ＶＣＯＭ（図５参照）等の電圧信号を表示部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。

第１基板２１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素ＰＸが設けられた領域である。複数の画素ＰＸは、表示領域ＡＡにマトリクス状に配列される。また、複数の画素ＰＸには、それぞれフォトダイオード３０が設けられる。すなわち、表示領域ＡＡは、表示部１０が有する複数のフォトダイオード３０が設けられた領域であり、光学センサの検出領域を兼ねる。周辺領域ＧＡは、表示領域ＡＡの外周と、第１基板２１の外縁部との間の領域であり、複数の画素ＰＸ（フォトダイオード３０）が設けられない領域である。

なお、複数の画素ＰＸのそれぞれにフォトダイオード３０が設けられる構成に限定されず、複数の画素ＰＸの少なくとも一部にフォトダイオード３０が設けられていてもよい。また、複数のフォトダイオード３０は表示領域ＡＡの全体に配列されていてもよく、あるいは、あらかじめ被検出体ＦＧの検出領域として設定された表示領域ＡＡの一部の領域に配列されていてもよい。

走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、表示部１０と検出回路４８との間に設けられる。図３に示すように、第１走査線駆動回路１５Ａ及び第１デコーダ回路１７Ａは、表示部１０の左側に隣接する周辺領域ＧＡに設けられる。また、第２走査線駆動回路１５Ｂ及び第２デコーダ回路１７Ｂは、表示部１０の右側に隣接する周辺領域ＧＡに設けられる。言い換えると、第１方向Ｄｘで、表示部１０は、第１走査線駆動回路１５Ａ及び第１デコーダ回路１７Ａと、第２走査線駆動回路１５Ｂ及び第２デコーダ回路１７Ｂとの間に配置される。

表示部１０の複数の画素ＰＸは、それぞれ、表示素子以外にセンサ素子を有し、センサ素子としてフォトダイオード３０を有する。フォトダイオード３０は、光電変換素子であり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、フォトダイオード３０は、ＰＩＮ（Ｐｏｓｉｔｉｖｅ Ｉｎｔｒｉｎｓｉｃ Ｎｅｇａｔｉｖｅ）フォトダイオードや有機半導体を用いたＯＰＤ（Ｏｒｇａｎｉｃ Ｐｈｏｔｏｄｉｏｄｅ）である。複数のフォトダイオード３０は、表示領域ＡＡにマトリクス状に配列される。

複数の画素ＰＸが有するフォトダイオード３０は、走査線駆動回路１５から供給されるセンサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）に従って検出を行う。複数のフォトダイオード３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。表示装置１は、複数のフォトダイオード３０からの検出信号Ｖｄｅｔに基づいて、被検出体ＦＧに関する情報を検出する。

図４は、第１実施形態に係る表示装置の構成例を示すブロック図である。図４に示すように、表示装置１は、さらに検出部４０を有する。検出部４０の機能の一部又は全部は、制御回路１０２に含まれる。

制御回路１０２は、走査線駆動回路１５（第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂ）、信号線選択回路１６、デコーダ回路１７（第１デコーダ回路１７Ａ及び第２デコーダ回路１７Ｂ）、及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。制御回路１０２は、スタート制御信号ＳＴＶ、クロック信号ＣＫＶ等の各種制御信号を走査線駆動回路１５に供給する。また、制御回路１０２は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

走査線駆動回路１５は、各種制御信号に基づいて複数の走査線（図５参照）を駆動する回路である。走査線駆動回路１５は、複数の画素ＰＸを走査する駆動回路と、複数のフォトダイオード３０を走査する駆動回路と、を兼ねる。走査線駆動回路１５は、複数の走査線を順次又は同時に選択し、選択された走査線にゲート駆動信号ＶＧＬ又はセンサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、走査線に接続された複数の画素ＰＸ又は複数のフォトダイオード３０を選択する。なお、走査線駆動回路１５の詳細な構成及び動作については後述する。

信号線選択回路１６は、複数の出力信号線ＳＬｒｘ（図５参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、制御回路１０２から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬｒｘと検出回路４８とを接続する。これにより、信号線選択回路１６は、フォトダイオード３０の検出信号Ｖｄｅｔを検出部４０に出力する。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、制御回路１０２から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、表示部１０が有する光学センサ（複数のフォトダイオード３０）に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指が検出面（カバー部材ＣＧの表面）に接触又は近接した場合に、検出回路４８からの信号に基づいて指や掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指や掌の血管像、脈波、脈拍、血中酸素濃度等である。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、レジスタ回路等であってもよい。

座標抽出回路４５は、信号処理回路４４において指の接触又は近接が検出されたときに、指等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指や掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、表示部１０の各フォトダイオード３０から出力される検出信号Ｖｄｅｔを組み合わせて、指等の表面の凹凸の形状を示す二次元情報及び指や掌の血管の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力電圧Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、表示装置１の表示部１０の回路構成例について説明する。図５は、複数の画素及び複数の検出素子を示す回路図である。図５に示すように、画素ＰＸには表示素子が含まれ、表示素子として第１副画素ＳＰＸ１、第２副画素ＳＰＸ２及び第３副画素ＳＰＸ３を含む。なお、以下の説明では、第１副画素ＳＰＸ１、第２副画素ＳＰＸ２及び第３副画素ＳＰＸ３を区別して説明する必要がない場合には、単に副画素ＳＰＸと表す場合がある。

カラーフィルタＣＦ（図２参照）は、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。第１副画素ＳＰＸ１、第２副画素ＳＰＸ２及び第３副画素ＳＰＸ３に、それぞれＲ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰＸを１組として画素ＰＸが構成される。なお、カラーフィルタＣＦは、４色以上の色領域を含んでいてもよい。この場合、画素ＰＸは、４つ以上の副画素ＳＰＸを含んでいてもよい。

各副画素ＳＰＸは、それぞれトランジスタＴｒ及び液晶層ＬＣの容量Ｃｓｔを備えている。アレイ基板２には、図５に示す各副画素ＳＰＸのトランジスタＴｒ、画素信号線ＳＬ、画素走査線ＧＬ等が形成されている。容量Ｃｓｔの一端側は、表示基準電位ＣＯＭに接続され、容量Ｃｓｔの他端側は、トランジスタＴｒのソース及びドレインの一方に接続される。画素信号線ＳＬは、トランジスタＴｒのソース及びドレインの他方に接続される。画素走査線ＧＬは、トランジスタＴｒのゲートに接続される。

第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、画素走査線ＧＬ（１）、ＧＬ（２）、・・・に、順次又は同時にゲート駆動信号ＶＧＬを供給する。これにより、画素走査線ＧＬに接続された複数の副画素ＳＰＸが選択される。画素信号線ＳＬは、各副画素ＳＰＸに画素信号を供給するための配線である。制御回路１０２は、画素信号線ＳＬを介して選択された複数の副画素ＳＰＸに映像信号を供給する。

フォトダイオード３０を含む検出素子３１は、青色を表示する第３副画素ＳＰＸ３に設けられる。赤色及び緑色に対応する第１副画素ＳＰＸ１及び第２副画素ＳＰＸ２には、フォトダイオード３０を含む検出素子３１は設けられない。

図５に示すように、検出素子３１は、フォトダイオード３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つのフォトダイオード３０に対応して設けられる。リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、それぞれ薄膜トランジスタにより構成されるものであり、例えばｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

フォトダイオード３０のアノードには、基準電位ＶＣＯＭが印加される。フォトダイオード３０のカソードは、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。さらにフォトダイオード３０には、センサ容量（図示は省略する）が存在する。センサ容量は、例えばフォトダイオード３０のアノード－カソード間に形成される容量であり、フォトダイオード３０に光が入射した場合、フォトダイオード３０から出力された信号（電荷）は、センサ容量に蓄積される。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位ＶＰＰ１が供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、フォトダイオード３０のカソード側の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、フォトダイオード３０は、逆バイアス駆動される。

ソースフォロワトランジスタＭｓｆは、電源電位ＶＰＰ２が供給される端子と読出トランジスタＭｒｄとの間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、フォトダイオード３０のカソード及びリセットトランジスタＭｒｓｔのソース又はドレインの一方に接続される。ソースフォロワトランジスタＭｓｆのゲートには、フォトダイオード３０で発生した信号（電荷）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号を読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソースと出力信号線ＳＬｒｘとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、フォトダイオード３０で発生した信号（電荷）に応じた電圧信号が、検出信号Ｖｄｅｔとして出力信号線ＳＬｒｘに出力される。

なお、図５に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されたマルチゲート構造でもよい。また、１つの検出素子３１の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３１は、２つ、又は、４つ以上のトランジスタを有していてもよい。

画素走査線ＧＬ、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、１行の複数の副画素ＳＰＸごとに設けられる。検出素子３１に接続されるリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、副画素ＳＰＸに接続される画素走査線ＧＬの延在方向に沿って延在し、かつ、画素走査線ＧＬの延在方向と直交する方向で、リセット制御走査線ＧＬｒｓｔと読出制御走査線ＧＬｒｄとは交互に配置される。図５に示す例では、リセット制御走査線ＧＬｒｓｔ（１）、読出制御走査線ＧＬｒｄ（１）、画素走査線ＧＬ（１）、リセット制御走査線ＧＬｒｓｔ（２）、読出制御走査線ＧＬｒｄ（２）、画素走査線ＧＬ（２）、・・・の順に交互に配置される。

次に第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂの回路構成例について説明する。図６は、第１走査線駆動回路を模式的に示す回路図である。図６に示すように、第１走査線駆動回路１５Ａは、第１シフトレジスタ回路１９Ａと、第１切り替え回路１８Ａと、を含む。第１シフトレジスタ回路１９Ａは、複数の画素ＰＸ（副画素ＳＰＸ）及び複数のフォトダイオード３０に出力信号ＳＲｏｕｔを順次出力する回路である。第１切り替え回路１８Ａは、第１シフトレジスタ回路１９Ａと複数の画素ＰＸ（副画素ＳＰＸ）との接続、及び、第１シフトレジスタ回路１９Ａと複数のフォトダイオード３０との接続を切り替える回路である。

第１シフトレジスタ回路１９Ａは、複数の画素走査線ＧＬ及び複数のリセット制御走査線ＧＬｒｓｔに対応して設けられる。より詳細には、第１シフトレジスタ回路１９Ａは、複数の順序回路１９ａを有する。複数の順序回路１９ａは、複数の画素走査線ＧＬ及び複数のリセット制御走査線ＧＬｒｓｔの配列方向（第２方向Ｄｙ）に並んで配列される。複数の順序回路１９ａは、制御回路１０２から供給されるクロック信号ＣＫＶと、第１デコーダ回路１７Ａから供給されるスタート制御信号ＦＳＴＶ＿ＲＳＴとに基づいて、出力信号ＳＲｏｕｔを第１切り替え回路１８Ａに順次出力する。

第１切り替え回路１８Ａは、複数の切り替え素子１８ａ、１８ｂ、１８ｃ、１８ｄを有する。複数の切り替え素子１８ａ、１８ｂ、１８ｃ、１８ｄは、複数の画素走査線ＧＬ及び複数のリセット制御走査線ＧＬｒｓｔの配列方向（第２方向Ｄｙ）に並んで配列される。図６に示す例では、１つの順序回路１９ａに４つの切り替え素子１８ａ、１８ｂ、１８ｃ、１８ｄが接続される。また、４つの切り替え素子１８ａ、１８ｂ、１８ｃ、１８ｄは、複数の画素走査線ＧＬ及び複数のリセット制御走査線ＧＬｒｓｔにそれぞれ接続される。

１段目の順序回路１９ａについて詳細に説明すると、切り替え素子１８ａはリセット制御走査線ＧＬｒｓｔ（１）に接続され、切り替え素子１８ｂは画素走査線ＧＬ（１）に接続され、切り替え素子１８ｃはリセット制御走査線ＧＬｒｓｔ（２）に接続され、切り替え素子１８ｄは画素走査線ＧＬ（２）に接続される。すなわち、１つの順序回路１９ａは、２行の画素ＰＸ及び２行のフォトダイオード３０に対応して設けられる。

切り替え素子１８ａには、順序回路１９ａからの出力信号ＳＲｏｕｔと、制御回路１０２からの第１検出制御信号ＦＥＮＢ１＿ＲＳＴとが供給される。切り替え素子１８ａは、これらの信号に基づいて、リセット制御信号ＲＳＴをリセット制御走査線ＧＬｒｓｔ（１）に供給する。

切り替え素子１８ｂには、順序回路１９ａからの出力信号ＳＲｏｕｔと、制御回路１０２からの第１表示制御信号ＤＥＮＢ１とが供給される。切り替え素子１８ｂは、これらの信号に基づいて、ゲート駆動信号ＶＧＬを画素走査線ＧＬ（１）に供給する。

切り替え素子１８ｃには、順序回路１９ａからの出力信号ＳＲｏｕｔと、制御回路１０２からの第２検出制御信号ＦＥＮＢ２＿ＲＳＴとが供給される。切り替え素子１８ｃは、これらの信号に基づいて、リセット制御信号ＲＳＴをリセット制御走査線ＧＬｒｓｔ（２）に供給する。

切り替え素子１８ｄには、順序回路１９ａからの出力信号ＳＲｏｕｔと、制御回路１０２からの第２表示制御信号ＤＥＮＢ２とが供給される。切り替え素子１８ｄは、これらの信号に基づいて、ゲート駆動信号ＶＧＬを画素走査線ＧＬ（２）に供給する。

２段目以下の順序回路１９ａにおいても同様に、各切り替え素子１８ａ、１８ｂ、１８ｃ、１８ｄは、順序回路１９ａからの出力信号ＳＲｏｕｔと、制御回路１０２からの制御信号に基づいて、リセット制御信号ＲＳＴ又はゲート駆動信号ＶＧＬを出力する。

図７は、第２走査線駆動回路を模式的に示す回路図である。図７に示すように、第２走査線駆動回路１５Ｂは、第２シフトレジスタ回路１９Ｂと、第２切り替え回路１８Ｂと、を含む。第２走査線駆動回路１５Ｂは、第１走査線駆動回路１５Ａと類似しており、第１走査線駆動回路１５Ａを左右反転した回路構成を有する。第２走査線駆動回路１５Ｂの説明において、第１走査線駆動回路１５Ａと共通の構成については説明を省略する場合がある。

第２走査線駆動回路１５Ｂの第２シフトレジスタ回路１９Ｂは、複数の画素走査線ＧＬ及び複数の読出制御走査線ＧＬｒｄに対応して設けられる。より詳細には、第２シフトレジスタ回路１９Ｂは、複数の順序回路１９ｂを有する。複数の順序回路１９ｂは、複数の画素走査線ＧＬ及び複数の読出制御走査線ＧＬｒｄの配列方向（第２方向Ｄｙ）に並んで配列される。複数の順序回路１９ｂは、制御回路１０２から供給されるクロック信号ＣＫＶと、第２デコーダ回路１７Ｂから供給されるスタート制御信号ＦＳＴＶ＿ＰＳＥＬとに基づいて、出力信号ＳＲｏｕｔを第２切り替え回路１８Ｂに順次出力する。

第２走査線駆動回路１５Ｂの第２切り替え回路１８Ｂは、複数の切り替え素子１８ｅ、１８ｆ、１８ｇ、１８ｈを有する。複数の切り替え素子１８ｅ、１８ｆ、１８ｇ、１８ｈは、複数の画素走査線ＧＬ及び複数の読出制御走査線ＧＬｒｄの配列方向（第２方向Ｄｙ）に並んで配列される。図７に示す例では、１つの順序回路１９ｂに４つの切り替え素子１８ｅ、１８ｆ、１８ｇ、１８ｈが接続される。また、４つの切り替え素子１８ｅ、１８ｆ、１８ｇ、１８ｈは、複数の画素走査線ＧＬ及び複数の読出制御走査線ＧＬｒｄにそれぞれ接続される。

１段目の順序回路１９ｂについて詳細に説明すると、切り替え素子１８ｅは読出制御走査線ＧＬｒｄ（１）に接続され、切り替え素子１８ｆは画素走査線ＧＬ（１）に接続され、切り替え素子１８ｇは読出制御走査線ＧＬｒｄ（２）に接続され、切り替え素子１８ｈは画素走査線ＧＬ（２）に接続される。

切り替え素子１８ｅには、順序回路１９ｂからの出力信号ＳＲｏｕｔと、制御回路１０２からの第３検出制御信号ＦＥＮＢ１＿ＰＳＥＬとが供給される。切り替え素子１８ｅは、これらの信号に基づいて、読出制御信号ＲＤを読出制御走査線ＧＬｒｄ（１）に供給する。

切り替え素子１８ｆには、順序回路１９ｂからの出力信号ＳＲｏｕｔと、制御回路１０２からの第１表示制御信号ＤＥＮＢ１とが供給される。切り替え素子１８ｆは、これらの信号に基づいて、ゲート駆動信号ＶＧＬを画素走査線ＧＬ（１）に供給する。

切り替え素子１８ｇには、順序回路１９ｂからの出力信号ＳＲｏｕｔと、制御回路１０２からの第４検出制御信号ＦＥＮＢ２＿ＰＳＥＬとが供給される。切り替え素子１８ｇは、これらの信号に基づいて、読出制御信号ＲＤを読出制御走査線ＧＬｒｄ（２）に供給する。

切り替え素子１８ｈには、順序回路１９ｂからの出力信号ＳＲｏｕｔと、制御回路１０２からの第２表示制御信号ＤＥＮＢ２とが供給される。切り替え素子１８ｈは、これらの信号に基づいて、ゲート駆動信号ＶＧＬを画素走査線ＧＬ（２）に供給する。

２段目以下の順序回路１９ｂにおいても同様に、各切り替え素子１８ｅ、１８ｆ、１８ｇ、１８ｈは、順序回路１９ｂからの出力信号ＳＲｏｕｔと、制御回路１０２からの制御信号に基づいて、読出制御信号ＲＤ又はゲート駆動信号ＶＧＬを出力する。

このように、表示装置１において、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、複数の画素ＰＸ及び複数のフォトダイオード３０にそれぞれ制御信号（ゲート駆動信号ＶＧＬ、リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を出力する。具体的には、シフトレジスタ回路１９（順序回路１９ａ、１９ｂ）は、複数の画素ＰＸ及び複数のフォトダイオード３０に共通化され、共通の出力信号ＳＲｏｕｔを出力する。また、シフトレジスタ回路１９に供給されるクロック信号ＣＫＶ及びスタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬも、複数の画素ＰＸ及び複数のフォトダイオード３０に共通化される。これにより、表示装置１は、複数の画素ＰＸを走査する駆動回路と、複数のフォトダイオード３０を走査する駆動回路と、を個別に設けた場合に比べて、周辺領域ＧＡの狭額縁化を図ることができる。

また、第１走査線駆動回路１５Ａの切り替え回路１８において、フォトダイオード３０に接続される切り替え素子１８ａ、１８ｃと、画素ＰＸに接続される切り替え素子１８ｂ、１８ｄと、が、第２方向Ｄｙに並んで配列される。第２走査線駆動回路１５Ｂの切り替え回路１８においても同様に、フォトダイオード３０に接続される切り替え素子１８ｅ、１８ｇと、画素ＰＸに接続される切り替え素子１８ｆ、１８ｈと、が、第２方向Ｄｙに並んで配列される。また、第１方向Ｄｘで、表示領域ＡＡ（図３参照）は、第１シフトレジスタ回路１９Ａ及び第１切り替え回路１８Ａと、第２シフトレジスタ回路１９Ｂ及び第２切り替え回路１８Ｂとの間に配置される。

なお、図６、７に示す第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂの回路構成は、あくまで一例であり適宜変更してもよい。例えば、図６、７に示す１つの順序回路１９ａ、１９ｂに接続される各切り替え素子、複数の画素ＰＸ及び複数のフォトダイオード３０の数は適宜変更することができる。１つの順序回路１９ａ、１９ｂにそれぞれ少なくとも１行の画素ＰＸ及び少なくとも１行のフォトダイオード３０が設けられていればよい。

次に、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂの動作例について説明する。図８は、表示期間及び検出期間を示すタイミング波形図である。なお、図８では、表示期間Ｐ１及び検出期間Ｐ２の概略の動作例を示し、各期間の詳細については図９から図１１にて説明する。

図８に示すように、制御回路１０２は、複数の画素ＰＸによる表示期間Ｐ１と、複数のフォトダイオード３０による検出期間Ｐ２と、を時分割で制御する。表示期間Ｐ１、検出期間Ｐ２、表示期間Ｐ１、検出期間Ｐ２、・・・のように、表示期間Ｐ１と検出期間Ｐ２とは交互に配置される。

さらに、制御回路１０２は、検出期間Ｐ２で、第１検出期間Ｐ２ａと第２検出期間Ｐ２ｂとを時分割で制御する。第２検出期間Ｐ２ｂは、フォトダイオード３０のリセット期間Ｐｒｓｔ又は読出期間Ｐｒｄに対応する期間である。第１検出期間Ｐ２ａは、フォトダイオード３０のリセット及び読み出しを行わない期間であり、主にフォトダイオード３０の露光期間Ｐｃｈに対応する期間である。本実施形態の表示装置１は、第１検出期間Ｐ２ａのそれぞれで複数の画素ＰＸを駆動して表示を行う。すなわち、第１検出期間Ｐ２ａではフォトダイオード３０の露光期間Ｐｃｈと表示期間とが重なって配置される。ただし、第１検出期間Ｐ２ａでは、表示を行わなくてもよい。

制御回路１０２は、第１走査線駆動回路１５Ａ、第２走査線駆動回路１５Ｂ、第１デコーダ回路１７Ａ及び第２デコーダ回路１７Ｂに、同期信号Ｖｓｙｎｃを出力する。第１走査線駆動回路１５Ａ、第２走査線駆動回路１５Ｂ、第１デコーダ回路１７Ａ及び第２デコーダ回路１７Ｂは、同期信号Ｖｓｙｎｃに基づいて、１フレームの画像の表示又は１フレームに相当するフォトダイオード３０の検出を行う。

上述したように、クロック信号ＣＫＶ及びスタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬは、表示期間Ｐ１及び検出期間Ｐ２で共通化される。すなわち、制御回路１０２は、表示期間Ｐ１及び検出期間Ｐ２に亘って共通のクロック信号ＣＫＶを第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂに出力する。また、第１デコーダ回路１７Ａ及び第２デコーダ回路１７Ｂは、表示期間Ｐ１及び検出期間Ｐ２に亘って共通のスタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬをそれぞれ第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂに出力する。スタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬは、表示期間Ｐ１での表示スタート制御信号ＤＳＴＶと表すこともできる。

図９は、表示期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。図９に示すように、第１シフトレジスタ回路１９Ａは、クロック信号ＣＫＶ及びスタート制御信号ＦＳＴＶ＿ＲＳＴに基づいて、時刻ｔ１に、出力信号ＳＲｏｕｔ（ｎ）をハイ（高レベル電圧）とする。また、第２シフトレジスタ回路１９Ｂは、クロック信号ＣＫＶ及びスタート制御信号ＦＳＴＶ＿ＰＳＥＬに基づいて、時刻ｔ１に、出力信号ＳＲｏｕｔ（ｎ）をハイ（高レベル電圧）とする。

制御回路１０２は、時刻ｔ２に第１表示制御信号ＤＥＮＢ１をハイ（高レベル電圧）とする。第１切り替え回路１８Ａの切り替え素子１８ｂは、出力信号ＳＲｏｕｔ（ｎ）及び第１表示制御信号ＤＥＮＢ１に基づいて、第１シフトレジスタ回路１９Ａと画素走査線ＧＬ（１）とを接続し、画素走査線ＧＬ（１）にゲート駆動信号ＶＧＬを供給する。また、第２切り替え回路１８Ｂの切り替え素子１８ｆは、出力信号ＳＲｏｕｔ（ｎ）及び第１表示制御信号ＤＥＮＢ１に基づいて、第２シフトレジスタ回路１９Ｂと画素走査線ＧＬ（１）とを接続し、画素走査線ＧＬ（１）にゲート駆動信号ＶＧＬを供給する。

制御回路１０２は、時刻ｔ３に第１表示制御信号ＤＥＮＢ１をロウ（低レベル電圧）とする。これにより、時刻ｔ３に第１切り替え回路１８Ａの切り替え素子１８ｂは、第１シフトレジスタ回路１９Ａと画素走査線ＧＬ（１）とを非接続とする。また、時刻ｔ３に第２切り替え回路１８Ｂの切り替え素子１８ｆは、第２シフトレジスタ回路１９Ｂと画素走査線ＧＬ（１）とを非接続する。

次に、制御回路１０２は、時刻ｔ４に第２表示制御信号ＤＥＮＢ２をハイ（高レベル電圧）とする。時刻ｔ４に第１切り替え回路１８Ａの切り替え素子１８ｄは、第１シフトレジスタ回路１９Ａと画素走査線ＧＬ（２）とを接続し、画素走査線ＧＬ（２）にゲート駆動信号ＶＧＬを供給する。また、時刻ｔ４に第２切り替え回路１８Ｂの切り替え素子１８ｈは、第２シフトレジスタ回路１９Ｂと画素走査線ＧＬ（２）とを接続し、画素走査線ＧＬ（２）にゲート駆動信号ＶＧＬを供給する。

制御回路１０２は、時刻ｔ５に第２表示制御信号ＤＥＮＢ２をロウ（低レベル電圧）とする。これにより、時刻ｔ５に第１切り替え回路１８Ａの切り替え素子１８ｄは、第１シフトレジスタ回路１９Ａと画素走査線ＧＬ（２）とを非接続とする。また、時刻ｔ５に第２切り替え回路１８Ｂの切り替え素子１８ｈは、第２シフトレジスタ回路１９Ｂと画素走査線ＧＬ（２）とを非接続する。

第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、時刻ｔ６に、出力信号ＳＲｏｕｔ（ｎ）をロウ（低レベル電圧）とする。第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、時刻ｔ７に、出力信号ＳＲｏｕｔ（ｎ＋１）をハイ（高レベル電圧）とする。時刻ｔ７以下、順序回路１９ａごとに画素走査線ＧＬ（３）、ＧＬ（４）、ＧＬ（５）、ＧＬ（６）、・・・が順次選択される。

以上のように、制御回路１０２は、表示期間Ｐ１に、シフトレジスタ回路１９及び切り替え回路１８の動作により複数の画素ＰＸにゲート駆動信号ＶＧＬを順次出力する。なお、表示期間Ｐ１で、制御回路１０２は、第１検出制御信号ＦＥＮＢ１＿ＲＳＴ、第２検出制御信号ＦＥＮＢ２＿ＲＳＴ、第３検出制御信号ＦＥＮＢ１＿ＰＳＥＬ及び第４検出制御信号ＦＥＮＢ２＿ＰＳＥＬをロウ（低レベル電圧）とする。これにより、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄに供給されるセンサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）をロウ（低レベル電圧）とし、フォトダイオード３０は非駆動となる。

図１０は、検出期間のリセット期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。図１０に示すように、検出期間Ｐ２のリセット期間Ｐｒｓｔで、第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、クロック信号ＣＫＶ、スタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬに基づいて、時刻ｔ２１に出力信号ＳＲｏｕｔ（ｎ）をハイ（高レベル電圧）とする。

制御回路１０２は、時刻ｔ２２に第１検出制御信号ＦＥＮＢ１＿ＲＳＴをハイ（高レベル電圧）とする。これらの信号に基づいて第１切り替え回路１８Ａの切り替え素子１８ａは、第１シフトレジスタ回路１９Ａとリセット制御走査線ＧＬｒｓｔ（１）とを接続し、リセット制御走査線ＧＬｒｓｔ（１）にリセット制御信号ＲＳＴを供給する。これにより、１行目のリセット制御走査線ＧＬｒｓｔ（１）に接続された複数のフォトダイオード３０のリセット期間Ｐｒｓｔが開始する。

また、制御回路１０２は、時刻ｔ２２に第３検出制御信号ＦＥＮＢ１＿ＰＳＥＬをハイ（高レベル電圧）とする。これらの信号に基づいて第２切り替え回路１８Ｂの切り替え素子１８ｅは、第２シフトレジスタ回路１９Ｂと読出制御走査線ＧＬｒｄ（１）とを接続し、読出制御走査線ＧＬｒｄ（１）に読出制御信号ＲＤを供給する。

制御回路１０２は、時刻ｔ２３に第１検出制御信号ＦＥＮＢ１＿ＲＳＴをロウ（低レベル電圧）とし、第３検出制御信号ＦＥＮＢ１＿ＰＳＥＬをロウ（低レベル電圧）とする。時刻ｔ２３に、第１切り替え回路１８Ａの切り替え素子１８ａは、第１シフトレジスタ回路１９Ａとリセット制御走査線ＧＬｒｓｔ（１）とを非接続とする。また、第２切り替え回路１８Ｂの切り替え素子１８ｅは、第２シフトレジスタ回路１９Ｂと読出制御走査線ＧＬｒｄ（１）とを非接続とする。これにより、１行目のリセット制御走査線ＧＬｒｓｔ（１）に接続された複数のフォトダイオード３０のリセット期間Ｐｒｓｔが終了する。

次に制御回路１０２は、時刻ｔ２４に第２検出制御信号ＦＥＮＢ２＿ＲＳＴをハイ（高レベル電圧）とする。これらの信号に基づいて第１切り替え回路１８Ａの切り替え素子１８ｃは、第１シフトレジスタ回路１９Ａとリセット制御走査線ＧＬｒｓｔ（２）とを接続し、リセット制御走査線ＧＬｒｓｔ（２）にリセット制御信号ＲＳＴを供給する。これにより、２行目のリセット制御走査線ＧＬｒｓｔ（２）に接続された複数のフォトダイオード３０のリセット期間Ｐｒｓｔが開始する。

また、制御回路１０２は、時刻ｔ２４に第４検出制御信号ＦＥＮＢ２＿ＰＳＥＬをハイ（高レベル電圧）とする。これらの信号に基づいて第２切り替え回路１８Ｂの切り替え素子１８ｇは、第２シフトレジスタ回路１９Ｂと読出制御走査線ＧＬｒｄ（２）とを接続し、読出制御走査線ＧＬｒｄ（２）に読出制御信号ＲＤを供給する。

制御回路１０２は、時刻ｔ２５に第２検出制御信号ＦＥＮＢ２＿ＲＳＴをロウ（低レベル電圧）とし、第４検出制御信号ＦＥＮＢ２＿ＰＳＥＬをロウ（低レベル電圧）とする。時刻ｔ２５に、第１切り替え回路１８Ａの切り替え素子１８ｃは、第１シフトレジスタ回路１９Ａとリセット制御走査線ＧＬｒｓｔ（２）とを非接続とする。また、第２切り替え回路１８Ｂの切り替え素子１８ｇは、第２シフトレジスタ回路１９Ｂと読出制御走査線ＧＬｒｄ（２）とを非接続とする。これにより、２行目のリセット制御走査線ＧＬｒｓｔ（２）に接続された複数のフォトダイオード３０のリセット期間Ｐｒｓｔが終了する。

第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、時刻ｔ２６に、出力信号ＳＲｏｕｔ（ｎ）をロウ（低レベル電圧）とする。第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、時刻ｔ２７に、出力信号ＳＲｏｕｔ（ｎ＋１）をハイ（高レベル電圧）とする。時刻ｔ２７以下、上述した時刻ｔ２１から時刻ｔ２６と同様に、第１シフトレジスタ回路１９Ａ及び第１切り替え回路１８Ａの動作により、リセット制御走査線ＧＬｒｓｔ（３）、ＧＬｒｓｔ（４）、ＧＬｒｓｔ（５）、ＧＬｒｓｔ（６）、・・・が順次選択される。また、第２シフトレジスタ回路１９Ｂ及び第２切り替え回路１８Ｂの動作により、読出制御走査線ＧＬｒｄ（３）、ＧＬｒｄ（４）、ＧＬｒｄ（５）、ＧＬｒｄ（６）、・・・が順次選択される。

露光期間Ｐｃｈ（図８参照）は、各行の複数のフォトダイオード３０のリセット期間Ｐｒｓｔが終了したタイミングで開始し、以下に説明する読出期間Ｐｒｄが開始するタイミングで終了する。

図１１は、検出期間の読出期間での第１走査線駆動回路及び第２走査線駆動回路の動作例を示すタイミング波形図である。図１１に示すように、検出期間Ｐ２の読出期間Ｐｒｄで、第１シフトレジスタ回路１９Ａは、出力信号ＳＲｏｕｔ（ｎ）、ＳＲｏｕｔ（ｎ＋１）、ＳＲｏｕｔ（ｎ＋２）をロウ（低レベル電圧）とする。第１切り替え回路１８Ａの切り替え素子１８ａ、１８ｃは、読出期間Ｐｒｄで、第１シフトレジスタ回路１９Ａとリセット制御走査線ＧＬｒｓｔとを非接続とし、リセット制御走査線ＧＬｒｓｔにリセット制御信号ＲＳＴは供給されない。

なお、制御回路１０２は、読出期間Ｐｒｄで、第１検出制御信号ＦＥＮＢ１＿ＲＳＴ及び第２検出制御信号ＦＥＮＢ２＿ＲＳＴをロウ（低レベル電圧）とする。あるいは制御回路１０２は、図１１において点線で示すように、リセット期間Ｐｒｓｔと同じ第１検出制御信号ＦＥＮＢ１＿ＲＳＴ及び第２検出制御信号ＦＥＮＢ２＿ＲＳＴを、第１切り替え回路１８Ａに供給してもよい。この場合であっても、第１シフトレジスタ回路１９Ａの出力信号ＳＲｏｕｔがロウ（低レベル電圧）であるため、リセット制御走査線ＧＬｒｓｔにリセット制御信号ＲＳＴは供給されない。

第２シフトレジスタ回路１９Ｂは、クロック信号ＣＫＶ、スタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬに基づいて、時刻ｔ４１に、出力信号ＳＲｏｕｔ（ｎ）をハイ（高レベル電圧）とする。

第２シフトレジスタ回路１９Ｂ及び第２切り替え回路１８Ｂは、時刻ｔ４２以下、上述したリセット期間Ｐｒｓｔと同様の動作を行い、読出制御走査線ＧＬｒｄ（１）、ＧＬｒｄ（２）、ＧＬｒｄ（３）、ＧＬｒｄ（４）、ＧＬｒｄ（５）、ＧＬｒｄ（６）、・・・に読出制御信号ＲＤを順次供給する。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、露光期間Ｐｃｈが終了し、読出期間Ｐｒｄが開始する。

以上のように、制御回路１０２は、検出期間Ｐ２に、シフトレジスタ回路１９及び切り替え回路１８の動作により複数のフォトダイオード３０にセンサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を順次出力する。また、図８から図１１に示すように、本実施形態の表示装置１において、第１シフトレジスタ回路１９Ａ及び第２シフトレジスタ回路１９Ｂは、表示期間Ｐ１と検出期間Ｐ２とで共通化される。また、シフトレジスタ回路１９に供給されるクロック信号ＣＫＶ及びスタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬ（図６、７参照）も、表示期間Ｐ１と検出期間Ｐ２とに亘って共通化される。

なお、図８から図１１に示すタイミング波形図はあくまで模式的に示したものであり、適宜変更することができる。例えば、図８に示す第１検出期間Ｐ２ａと第２検出期間Ｐ２ｂとは同じ長さで示しているが、これに限定されない。第１検出期間Ｐ２ａと第２検出期間Ｐ２ｂとは異なる長さであってもよい。

以上説明したように、本実施形態の表示装置１は、表示領域ＡＡに配列された複数の画素ＰＸと、複数の画素ＰＸの少なくとも一部に設けられた複数のフォトダイオード３０と、複数の画素ＰＸ及び複数のフォトダイオード３０に出力信号ＳＲｏｕｔを順次出力するシフトレジスタ回路１９と、シフトレジスタ回路１９と複数の画素ＰＸとの接続、及び、シフトレジスタ回路１９と複数のフォトダイオード３０との接続を切り替える切り替え回路１８と、複数の画素ＰＸによる表示期間Ｐ１と、複数のフォトダイオード３０による検出期間Ｐ２と、を時分割で制御する制御回路１０２と、を有する。制御回路１０２は、表示期間Ｐ１に、シフトレジスタ回路１９及び切り替え回路１８の動作により複数の画素ＰＸにゲート駆動信号ＶＧＬを順次出力し、検出期間Ｐ２に、シフトレジスタ回路１９及び切り替え回路１８の動作により複数のフォトダイオード３０にセンサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を順次出力する。

これにより、表示装置１において、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、複数の画素ＰＸ及び複数のフォトダイオード３０に共通化され、それぞれ制御信号（ゲート駆動信号ＶＧＬ、リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を出力する。また、制御回路１０２からシフトレジスタ回路１９に供給されるクロック信号ＣＫＶ、及び、デコーダ回路１７からシフトレジスタ回路１９に供給されるスタート制御信号ＦＳＴＶ＿ＲＳＴ、ＦＳＴＶ＿ＰＳＥＬも、複数の画素ＰＸ及び複数のフォトダイオード３０で共通化される。これにより、表示装置１は、複数の画素ＰＸを走査する駆動回路と、複数のフォトダイオード３０を走査する駆動回路と、を個別に設けた場合に比べて、周辺領域ＧＡの狭額縁化を図ることができる。

（第２実施形態）
図１２は、第２実施形態に係る表示装置を示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

第２実施形態に係る表示装置１Ａ（表示パネル５Ａ）は、さらに被検出体ＦＧの検出面への接触又は近接を検出するタッチセンサを有する。すなわち、表示装置１Ａ（表示パネル５Ａ）は、タッチセンサ及び光学センサ付き表示装置である。タッチセンサは、例えば自己静電容量式（セルフ方式ともいう）によるタッチ検出を行う。あるいは、タッチセンサは、例えば相互静電容量式（ミューチュアル方式ともいう）によるタッチ検出を行ってもよい。

図１２に示すように、第２実施形態に係る表示装置１Ａ（表示パネル５Ａ）は、表示領域ＡＡにマトリクス状に配列された複数の検出電極ＣＥを有する。複数の検出電極ＣＥは、タッチセンサの検出電極である。自己静電容量式のタッチ検出において、第１走査線駆動回路１５Ａ、第２走査線駆動回路１５Ｂ、第１デコーダ回路１７Ａ及び第１デコーダ回路１７Ａは、複数の検出電極ＣＥを同時又は時分割的に走査する。制御回路１０２は選択された複数の検出電極ＣＥに検出駆動信号を供給する。複数の検出電極ＣＥは、それぞれの静電容量変化に応じたセンサ出力信号を検出回路４８に出力する。複数の検出電極ＣＥからのセンサ出力信号に基づいて、表示領域ＡＡのタッチ検出が行われる。

複数の検出電極ＣＥは、アレイ基板２上に設けられ、複数の画素ＰＸの共通電極を兼用してもよい。この場合、表示期間Ｐ１Ａ（図１３参照）で、制御回路１０２は、複数の検出電極ＣＥに表示基準電位ＣＯＭを供給する。なお、タッチセンサは、表示装置１Ａと一体化されて形成される構成に限定されず、表示装置１Ａの上に装着されてもよい。

図１３は、第２実施形態に係る表示装置の、表示期間及び検出期間を説明するための説明図である。図１３に示すように、表示装置１Ａは、表示期間Ｐ１Ａで複数の画素ＰＸによる画像の表示と、複数の検出電極ＣＥによるタッチ検出とを時分割で実行する。表示期間Ｐ１Ａでのタッチ検出では、検出面上に指等の被検出体ＦＧが接触又は近接しているか否かを検出する。例えば、表示期間Ｐ１Ａ（１）のタッチ検出において被検出体ＦＧが検出されない場合、制御回路１０２は、複数のフォトダイオード３０による検出期間Ｐ２Ａを行わず、次の表示期間Ｐ１Ａ（２）を行う。ここで、表示期間Ｐ１Ａでの表示及びタッチ検出において、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、表示領域ＡＡの全面の走査を行う（図１３では通常スキャンと表す）。

表示期間Ｐ１Ａ（３）のタッチ検出において被検出体ＦＧが検出された場合、制御回路１０２は、複数のフォトダイオード３０による検出期間Ｐ２Ａ（１）に移行する。検出期間Ｐ２Ａ（１）では、タッチ検出の結果に基づいて、表示領域ＡＡの全面の走査は行わず、表示領域ＡＡの一部の領域のみ走査を行う（図１３では部分スキャンと表す）。

図１４は、第２実施形態に係る表示装置の、検出期間の部分スキャンを説明するための説明図である。図１４に示すように、検出期間Ｐ２Ａ（１）では、第１走査線駆動回路１５Ａ及び第２走査線駆動回路１５Ｂは、表示領域ＡＡの全面の走査を行わず、被検出体ＦＧが検出された位置を含む部分領域ＡＡ＿ＦＧにおいてのみ走査を行う。部分領域ＡＡ＿ＦＧの位置や大きさは、表示期間Ｐ１Ａ（３）において検出された被検出体ＦＧの情報に基づいて変更できる。このように、表示装置１Ａは、表示期間Ｐ１Ａのタッチ検出結果に基づいて検出期間Ｐ２Ａの複数のフォトダイオード３０の検出を行ってもよい。これにより、検出期間Ｐ２Ａでの部分領域ＡＡ＿ＦＧの面積を小さくすることができるため、表示領域ＡＡ全面に亘ってフォトダイオード３０による検出を行う場合と比べて指紋等の検出に要する時間を大幅に短縮できる。

図１５は、第２実施形態に係る第１走査線駆動回路を模式的に示す回路図である。図１５に示すように、第２実施形態に係る第１走査線駆動回路１５Ａは、複数段の順序回路１９ａごとに選択スイッチＳＳＷが設けられている。選択スイッチＳＳＷの一端側はスタート制御信号ＳＴＶを供給する配線に接続され、選択スイッチＳＳＷの他端側は、各順序回路１９ａの入力側に接続される。

図１５に示す例では、選択スイッチＳＳＷ（１）と選択スイッチＳＳＷ（２）との間、選択スイッチＳＳＷ（２）と選択スイッチＳＳＷ（３）との間に、それぞれ３段の順序回路１９ａが配置される。選択スイッチＳＳＷのオン、オフ制御により、検出期間Ｐ２Ａの部分領域ＡＡ＿ＦＧが設定される。

制御回路１０２は、タッチセンサからの検出信号に基づいて、第１デコーダ回路１７Ａの選択信号ＶＳＥＬを決定する。第１デコーダ回路１７Ａは、制御回路１０２からの制御信号に基づいて、第１シフトレジスタ回路１９Ａに選択信号ＶＳＥＬを出力する。制御回路１０２は、検出期間Ｐ２Ａに、第１シフトレジスタ回路１９Ａ及び第１切り替え回路１８Ａの動作により、被検出体ＦＧに対応する部分領域ＡＡ＿ＦＧのフォトダイオード３０に、センサ制御信号（リセット制御信号ＲＳＴ及び読出制御信号ＲＤ）を出力し、部分領域ＡＡ＿ＦＧの部分スキャンを行う。

図１５に示す例では、第１デコーダ回路１７Ａからの選択信号ＶＳＥＬにより、選択スイッチＳＳＷ（１）がオフ、選択スイッチＳＳＷ（２）がオン、選択スイッチＳＳＷ（３）がオフとなる。このため、第１走査線駆動回路１５Ａは、順序回路１９ａ（１）、１９ａ（２）、１９ａ（３）から出力信号ＳＲｏｕｔを出力せず、部分領域ＡＡ＿ＦＧに対応する順序回路１９ａ（４）、１９ａ（５）、１９ａ（６）で出力信号ＳＲｏｕｔを出力し、走査を行う。

以上のように、第２実施形態に係る表示装置１Ａでは、第１デコーダ回路１７Ａからの選択信号ＶＳＥＬにより、タッチセンサの検出結果に基づいて設定された部分領域ＡＡ＿ＦＧで複数のフォトダイオード３０の検出を行うことができる。

なお、図１５はあくまで模式的に示した回路図であり、適宜変更できる。例えば、複数の選択スイッチＳＳＷの間に配置される順序回路１９ａの数は３つに限定されず、２つあるいは４つ以上であってもよい。また、図１５では、順序回路１９ａのそれぞれに対応する画素走査線ＧＬのみ示しており、リセット制御走査線ＧＬｒｓｔ（図６参照）は省略して示す。また、図１５では第１走査線駆動回路１５Ａを示しているが、第２走査線駆動回路１５Ｂについても図１５と同様の構成を採用することができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１、１Ａ 表示装置
２ アレイ基板
３ 対向基板
５ 表示パネル
１０ 表示部
１５ 走査線駆動回路
１５Ａ 第１走査線駆動回路
１５Ｂ 第２走査線駆動回路
１６ 信号線選択回路
１７ デコーダ回路
１７Ａ 第１デコーダ回路
１７Ｂ 第２デコーダ回路
１９ シフトレジスタ回路
１９Ａ 第１シフトレジスタ回路
１９Ｂ 第２シフトレジスタ回路
２１ 第１基板
２２ 第２基板
３０ フォトダイオード
３１ 検出素子
５０ 光フィルタ層
ＡＡ 表示領域
ＡＡ＿ＦＧ 部分領域
ＧＡ 周辺領域
ＧＬ 画素走査線
ＧＬｒｄ 読出制御走査線
ＧＬｒｓｔ リセット制御走査線
ＳＬ 画素信号線
ＳＬｒｘ 出力信号線

Claims (8)

1. 表示領域に配列された複数の画素と、
   複数の前記画素の少なくとも一部に設けられた複数のフォトダイオードと、
   複数の前記画素及び複数の前記フォトダイオードに出力信号を順次出力するシフトレジスタ回路と、
   前記シフトレジスタ回路と複数の前記画素との接続、及び、前記シフトレジスタ回路と複数の前記フォトダイオードとの接続を切り替える切り替え回路と、
   複数の前記画素による表示期間と、複数の前記フォトダイオードによる検出期間と、を時分割で制御する制御回路と、を有し、
   前記制御回路は、前記表示期間に、前記シフトレジスタ回路及び前記切り替え回路の動作により複数の前記画素にゲート駆動信号を順次出力し、前記検出期間に、前記シフトレジスタ回路及び前記切り替え回路の動作により複数の前記フォトダイオードにセンサ制御信号を順次出力する
   表示装置。
2. 前記シフトレジスタ回路に選択信号を出力するデコーダ回路を有し、
   前記制御回路は、前記検出期間に、前記シフトレジスタ回路及び前記切り替え回路の動作により、前記デコーダ回路からの前記選択信号に対応する一部の前記フォトダイオードに前記センサ制御信号を出力する
   請求項１に記載の表示装置。
3. 静電容量式のタッチセンサを有し、
   前記制御回路は、前記タッチセンサからの検出信号に基づいて、前記デコーダ回路の前記選択信号を決定する
   請求項２に記載の表示装置。
4. 複数の前記画素は、前記表示領域に配列された第１画素、第２画素及び第３画素を含み、
   前記フォトダイオードは前記第３画素に設けられる
   請求項１から請求項３のいずれか１項に記載の表示装置。
5. 前記第３画素は青色を表示する
   請求項４に記載の表示装置。
6. 前記シフトレジスタ回路は、第１シフトレジスタ回路と第２シフトレジスタ回路と、を含み、
   前記第１シフトレジスタ回路と前記第２シフトレジスタ回路との間に前記表示領域が配置される
   請求項１から請求項５のいずれか１項に記載の表示装置。
7. リセット電位を前記フォトダイオードに出力するリセットトランジスタと、
   前記リセットトランジスタのゲートに接続されたリセット制御走査線と、
   前記フォトダイオードと検出信号線との接続を切り替える読出トランジスタと、
   前記読出トランジスタのゲートに接続された読出制御走査線と、
   前記画素に接続された画素走査線と、を含み、
   前記第１シフトレジスタ回路は、前記リセット制御走査線及び前記画素走査線に対応して設けられ、前記第２シフトレジスタ回路は、前記読出制御走査線及び前記画素走査線に対応して設けられる
   請求項６に記載の表示装置。
8. 前記リセット制御走査線及び前記読出制御走査線は、前記画素走査線の延在方向に沿って延在し、かつ、前記画素走査線の延在方向と直交する方向で、前記リセット制御走査線と前記読出制御走査線とは交互に配置される
   請求項７に記載の表示装置。

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