KR970705116A

KR970705116A - 공유 시스템 메모리로부터 그래픽 데이타를 액세스할 수 있는 디스플레이 컨트롤러(Display Controller Capable of Accessing Graphics Data from a Shared System Memory)

Info

Publication number: KR970705116A
Application number: KR1019970700564A
Authority: KR
Inventors: 마이클 존 샤이; 브리안 자이 말리
Original assignee: 존 엠. 클락3세; 내쇼날 세미컨덕터 코포레이션
Priority date: 1995-05-26
Filing date: 1996-05-16
Publication date: 1997-09-06
Also published as: WO1996037873A1; EP0772860A1

Abstract

공유 시스템 메모리로 부터 그래픽 데이터를 액세스할 수 있는 디스플레이 컨트롤러는 최초 그래픽 데이터를 저장하는 선입 선출(FIFO) 메모리를 포함한다. FIFO라이트 제어회로는 상기 FIFO메모리에 저장된 최초 그래픽 데이터를 감시하고 상기 최초 그래픽 데이터가 FIFO 한계 레벨이하에 있는 경우 FIFO리드/라이트 차 계수 신호를 발생시키도록 상기 FIFO 메모리에 연결되어 있다. 직접 메모리 엑세스(DMA)인터페이스 제어 회로는 상기 FIFO리드 라이트 차계수 신호에 응답하여 데이터 요구 신호를 발생시키도록 FIFO 라이트 제어 회로에 연결되어 있다. 또한, 디스플레이 컨트롤러에 그래픽 데이터를 전송하는 방법이 개시되어 있다.

Description

공유 시스템 메모리로부터 그래픽 데이타를 액세스할 수 있는 디스플레이 컨트롤러(Display Controller Capable of Accessing Graphics Data from a Shared System Memory)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제15도는 제9도에 도시된 FIFO 및 DMA 인터페이스 제어를 예시하는 블록 다이어그램이다.

Claims

최초 그래픽 데이터를 저장하는 선출(FIFO) 메모리 : 상기 FIFO 메모리에 저장된 최초 그래픽 데이터를 감시하고 최초 그래픽 데이터가 FIFO 한계 레벨 이하에 있는 경우 FIFO 리드/라이트 차 계수 신호를 발생시키도록 상기 FIFO 메모리에 연결되어 있는 FIFO 라이트 제어 회로 : 및 상기 FIFO 리드/라이트 차 계수 신호에 응답하여 데이터 요구 신호를 발생시키도록 상기 FIFO 라이트 제어 회로에 연결되어 있는 직접 메모리 엑세스(DMA) 인터페이스 제어 회로를 포함하는 디스플레이 컨트롤러.
제1항에 있어서, 상기 FIFO 메모리를 리드하는데 사용되는 리드 어드레스를 발생시키도록 상기 FIFO 메모리 및 상기 FIFO 라이트 제어 회로에 연결되어 있는 리드 어드레스 계수기 : 및 상기 FIFO 메모리에 라이트 하는데 사용되는 라이트 어드레스를 발생시키도록 상기 FIFO 메모리 및 상기 FIFO 라이트 제어회로에 연결되어 있는 라이트 어드레스 계수기를 부가적으로 포함하며,상기 FIFO 라이트 제어 회로는 상기 리드 어드레스 및 상기 라이트 어드레스를 감시함으로써 상기 FIFO 메모리에 저장된 최초 그래픽 데이터를 감시하고 상기 리드 어드레스 및 상기 라이트 어드레스 사이의 차를 계산함으로써 FIFO 리드/라이트 차 계수신호를 발생시키는 디스플레이 컨트롤러.
제1항에 있어서, 상기 FIFO 라이트 제어 회로는 상기 FIFO 한계 레벨을 프로그램하는데 사용하는 FIFO 한계 입력을 부가적으로 포함하는 디스플레이 컨트롤러.
제3항에 있어서, 상기 FIFO 한계 레벨을 프로그램하도록 상기 FIFO 한계 입력에 연결된 구성 레지스터를 부가적으로 포함하는 디스플레이 컨트롤러
외부 소스로부터 디스플레이 컨트롤러에 그래픽 데이터를 전송하는 데이터 버스 인터페이스 ; 상기 데이터 버스 인터페이스를 통해 수신된 그래픽 데이터를 저장하도록 상기 데이터 버스 인터페이스를 연결된 선입 선출(FIFO) 메모리 ; 상기 FIFO 메모리를 리드하는데 사용되는 리드 어드레스를 발생시키도록 상기 FIFO 메모리에 연결된 리드 어드레스 계수기 ; 상기 FIFO 메모리에 라이트하는데 사용되는 라이트 어드레스를 발생시키도록 상기 FIFO 메모리에 연결된 라이트 어드레스 계수기 ; 상기 리드 어드레스 및 상기 라이트 어드레스 사이의 차를 계수하고 상기 리드 어드레스 및 상기 라이트 어드레스 사이의 차가 FIFO 한계 레벨이하에 있는 경우 FIFO 리드/라이트차 계수 신호를 발생시키도록 상기 리드 어드레스 계수 및 상기 라이트 어드레스 계수기에 연결된 FIFO 라이트 제어 회로를 포함하는 디스플레이 컨트롤러.
내용없음
제5항에 있어서, 상기 FIFO 한계 레벨을 프로그램하도록 상기 FIFO 라이트 제어 회로에 연결된 구성 레지스터를 부가적으로 포함하는 디스플레이 컨트롤러.
디스플레이 컨트롤러에 그래픽 데이터를 전송하는 방법에 있어서, 최초 그래픽 데이터가 상기 디스플레이 컨트롤러에 저장될 때까지 상기 디스플레이 컨트롤러에 그래픽 데이터를 전송하는 단계 ; 상기 그래픽 데이터가 감소함에 따라 상기 그래픽 데이터를 감시하는 단계 ; 상기 그래픽 데이터가 한계 레벨이하로 감소할 때 리드/라이트 차계수 신호를 발생시키는 단계 ; 상기 리드/라이트 차 계수 신호에 응답하여 데이터 요구 신호를 발생시키는 단계 ; 그래픽 데이터가 증가함에 따라 상기 그래픽 데이터를 감시하는 단계 ; 및 상기 그래픽 데이터가 다시 최초 그래픽 데이터로 증가할 때 처리 신호의 종료를 생성시키는 단계로 포함하는 단계.
제8항에 있어서, 상기 리드/라이트 차 계수 신호를 발생시키는 단계는, 상기 디스플레이 컨트롤러에 저장된 그래픽 데이터를 리드하는데 사용되는 리드 어드레스를 발생시키는 단계 ; 상기 디스플레이 컨트롤러에 저장된 그래픽 데이터를 라이트하는데 사용되는 라이트 어드레스를 발생시키는 단계 ; 상기 리드 어드레스 및 상기 라이트 어드레스 사이의 차를 계산하는 단계 ; 및 상기 FIFO 한계 레벨 이하에 있을 경우 상기 리드 어드레스 및 상기 라이트 어드레스 사이의 차에 응답하여 상기 FIFO 리드/라이트 차 계수 신호를 발생시키는 단계를 포함하는 방법.
제9항에 있어서, 상기 처리 신호의 종료를 발생시키는 단계는, 상기 리드 어드레스와 상기 라이트 어드레스를 비교하는 단계 ; 및 상기 리드 어드레스 보다 한 어드레스 위치 만큼 작은 것과 동일한 라이트 어드레스에 응답하여 처리 신호의 종료를 생성시키는 단계를 포함하는 방법

※참고사항 : 최초출원 내용에 의하여 공개하는 것임.