KR970051459A - 스캔패스 구성회로 - Google Patents
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Abstract
셀렉터(2,3) 및 플립플롭(4)에 의해서 접속회로 CC가 구성되고, 셀렉터(2)는 테스트유지 제어신호 thld에 의해서, 셀렉터(3)은 시프트모드 제어신호 sm에 의해서 전환의 제어가 실행되고, 셀렉터(2)의 데이타 입력 0단자에는 스캔인단자 si가 접속되고, 데이타입력 1단자에는 플립플롭(4)의 출력단자가 접속되고, 셀렉터(2)의 출력단자는 셀렉터(3)의 데이타입력1단자에 접속되고, 셀렉터(3)의 데이타입력 0단자에는 입력다자d가 접속되며, 셀렉터(3)의 출력단자는 플립플롭(4)의 입력단다에 접속되고, 플립플롭(4)의 출력단자는 접속회로CC의 스캔아웃단자 so및 출력단자 q에도 접속되고, 통상동작시에는 입력단자 d를 사용해서 데이타를 입력한다.
따라서, 통상동작시에 고속동작이 얻어지는 스캔패스 구성회로가 제공된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 접속회로 CC를 도시한 회로도
Claims (20)
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2제어단자를 구비히고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어진 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1전환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 제1전환회로용 제어단자를 갖고, 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로용의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고, 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는상기 접속회로용 제1제어단자를 구성하고, 상기 제 1 전화회호용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할때 상기 제1전환회로용의 제1의 입력단자는상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 상기 제2논리를 취할때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할때 상기 제2전환회로용의 제1의 입력단자는상기 제2전환회로용 출력단자에 접속되고, 상기 접속회로용 제2제어신호가 상기 제2논리를 취할때 상기 제2전환회로용의 제2의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1전환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1, 제2제어입력단자, 상기 제어회로용 제1, 제2제어출력단자 및 상기 제어회로용 시험단자를 구비하고, 상기 제어회로용 제1 및 제2제어입력단자와 상기 제어회로용 시험단자에는 각각 상기 제어회로용 제1 및 제2제어입력신호와 상기 제어회로용 시험신호가 입력되고,상기 제어회로용 제 및 제2제어출력단자에서는 각각 제1및 제2제어출력신호가 출력되고, 상기 제어회로용제1, 제2제어입력신호, 상기 제어회로용 제1, 제2제어출력신호 및 상기 제어회로용 시험신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 시험신호가 상기 2진논리중의 어느 한쪽을 취할때, 상기 제어회로용 제1및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동이하고 상기 제어회로용 시험신호가 상기 2진논리의 다른 한쪽을 취할때 상기 제어 회로용 제1제어출력신호의 논리는 상기제어회로용 제1제어입력신호의 반저논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고 상기제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2세어잔자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어지는 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1전환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 제1전환회로용 제어단자를 갖고, 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로용의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고, 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는 상기 접속회로용 제1제어단를 구성하고, 상기 제1전환회로용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 제1전환회로용의 제1의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 상기 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때 상기 제2전환회로용의 제1의 입력단자는 상기 제2전환회로용 출력단자에 접속되고 , 상기 접속회로용 제2제어신호가 상기 제2논리를 취할 때 상기 제2전환회로용의 제2의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기 제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1전환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1 및 제2제어입력단자와 상기 제어회로용 제1 및 제2제어출력단자를 구비하고, 상기 제어회로용 제1 및 제2제어입력단자에는 각각 상기 제어회로용 제1 및 제2제어입력신호가 입력되고, 상기 제어회로용 제1 및 제2제어출력단자에서는 각각 상기 제어회로용 제1 및 제2제어출력신호가 출력되고, 상기 제어회로용 제1 및 제2제어입력신호와 상기 제어회로용 제1및 제2제어출력신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 제1제어입력신호가 상기 제1논리를 취할 때 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어입력신호가 상기 제2논리를 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 반전논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자가 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자가 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2제어단자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어진 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1저환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 제1전환회로용 제어단자를 갖고 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로용의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고, 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는 상기 접속회로용 제1제어단자를 구성하고, 상기 제1전환회로용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 제1전환회로용의 제1의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 상기 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기 접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때 상기 제2전환회로용의 제1의 입력단자는 상기 제2전환호로용 출력단자에 접속되고, 상기 접속회로용 제2제어신호가 상기 제2논리를 취할 때 상기 제2전환회로용의 제2의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기 제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1저환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1∼제3제어입력단자, 상기 제어회로용 제1, 제2제어출력단자 및 상기 제어회로용 시험 단자를 구비하고, 상기 제어회로용 제1∼제3제어입력단자 및 상기 제어회로용 시험단자에는 각각 상기 제어회로용 제1∼제3제어입력신호 및 상기 제어회로용 시험신호가 입력되고 상기 제어회로용 제1 및 제2출력단자에서는 각각 상기 제어회로용 제1 및 제2제어출력신호가 출력되고, 상기 제어회로용 제1∼제3제어입력신호, 상기 제어회로용 제1, 제2제어출력신호 및 상기 제어회로용 시험신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 시험신호가 상기 2진논리중의 어느 한쪽을 취할 때 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 시험신호가 상기 2진논리의 다른 한쪽을 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제2제어출력신호이 논리는 상기 제어회로용 제3제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2제어단자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어지는 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1전환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 제1전환회로용 제어단자를 갖고, 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로용의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는 상기 접속회로용 제1제어단자를 구성하고, 상기 제1전환회로용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 제1전환회로용의 제1의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 상기 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기 접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때 상기 제2전환회로용의 제1의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 접속회로용 제2제어신호가 상기 제2논리를 취할 때 상기 제2전환회로용의 제2의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기 제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1전환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1∼제3제어입력단자, 상기 제어회로용 제1, 제2의 제어출력단자 및 상기 제어회로용 시험단자를 구비하고, 상기 제어회로용 제1∼제3제어입력단자 및 상기 제어회로용 시험단자에는 각각 상기 제어회로용 제1∼제3제어입력신호 및 상기 제어회로용 시험신호가 입력되고, 상기 제어회로용 제1 및 제2제어출력단자에서는 각각 상기 제어회로용 제1 및 제2제어출력신호가 출력되고, 상기 제어회로용 제1∼제3제어입력신호, 상기 제어회로용 제1, 제2제어출력신호 및 상기 제어회로용 시험신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 시험신호가 사익 2진논리중의 어느 한쪽을 취하고 또한 상기 제어회로용 제1 및 제3제어입력신호가 각각 상기 제1논리를 취할 때, 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 시험신호가 상기 2진논리의 다른 한쪽을 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제3제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어회로를 제어하는 스캔패스 구성회로.
- 접속회로와 접속회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2제어단자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어지는 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1전환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 상기 제1전환회로용 제어단자를 갖고, 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고, 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는 상기 접속회로용 제1제어단자를 구성하고, 상기 제1전환회로용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 제1전환회로용의 제1의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 상기 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기 접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때 상기 제2전환회로용의 제1의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 접속회로용 제2제어신호가 상기 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기 제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1전환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1∼제3제어입력단자 및 상기 제어회로용 제1, 제2제어출력단자를 구비하고, 상기 제어회로용 제1∼제3제어입력단자에는 각각 상기 제어회로용 제1∼제3제어회로입력신호가 출력되고, 상기 제어회로용 제1∼제3제어입력신호 및 상기 제어회로용 제1, 제2제어출력신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 제1제어입력신호가 상기 제1논리를 취할 때 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어입력신호가 상기 제2논리를 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제3제어 입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 제1 및 제2전환회로와 기억회로, 상기 접속회로용 입력단자, 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자 및 상기 접속회로용 제1, 제2제어단자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어지는 2진논리를 취하고, 상기 제1전환회로는 상기 제1전환회로용의 제1의 입력단자, 상기 제1전환회로용의 제2의 입력단자, 상기 제1전환회로용 출력단자 및 상기 제1전환회로용 제어단자를 갖고, 상기 제2전환회로는 상기 제2전환회로용의 제1의 입력단자, 상기 제2전환회로용의 제2의 입력단자, 상기 제2전환회로용 출력단자 및 상기 제2전환회로용 제어단자를 갖고 상기 기억회로는 상기 기억회로용 입력단자 및 출력단자를 갖고, 상기 제1전환회로용 제어단자는 상기 접속회로용 제1제어단자를 구성하고, 상기 제1전환회로용의 제1의 입력단자는 상기 접속회로용 입력단자를 구성하고, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 제1전환회로용의 제1의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 접속회로용 제1제어신호가 제2논리를 취할 때 상기 제1전환회로용의 제2의 입력단자는 상기 제1전환회로용 출력단자에 접속되고, 상기 제2전환회로용 제어단자는 상기 접속회로용 제2제어단자를 구성하고, 상기 제2전환회로용의 제1의 입력단자는 상기 접속회로용 시험입력단자를 구성하고, 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때 상기 제2전환회로용의 제1의 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 접속회로용 제2제어신호가 상기 제2논리를 취할 때 상기 제2전환회로용의 제2이 입력단자는 상기 제2전환회로용 출력단자에 접속되고, 상기 제2전환회로용 출력단자는 상기 제1전환회로용의 제2의 입력단자에 접속되고, 상기 제1전환회로용 출력단자는 상기 기억회로용 입력단자에 접속되고, 상기 기억회로용 출력단자는 상기 접속회로용 출력단자를 구성함과 동시에 상기 제2전환회로용의 제2의 입력단자에 접속되고, 상기 제어회로는 상기 제어회로용 제1∼제3제어입력단자 및 상기 제어회로용 제1, 제2제어출력단자를 구비하고, 상기 제어회로용 제1∼제3제어입력단자에는 각각 상기 제어회로용 제1∼제3제어입력신호가 입력되고, 상기 제어회로용 제1 및 제2제어출력단자에서는 각각 상기 제어회로용 제1 및 제2제어출력신호가 출력되고, 상기 제어회로용 제1∼제3제어입력신호가 및 상기 제어회로용 제1, 제2제어출력신호는 각각 상기 2진논리를 취하고, 상기 제어회로용 제1제어입력신호가 상기 제1논리를 취하고, 또한 상기 제어회로용 제3제어입력신호가 이 제1논리를 취할 때, 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어입력신호가 상기 제2논리를 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제3제어 입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 접속회로와 제어회로를 포함하고, 상기 접속회로는 상기 접속회로용 입력단자 상기 접속회로용 시험입력단자, 상기 접속회로용 출력단자, 상기 접속회로용 제1, 제2제어단자 및 기단자를 구비하고, 상기 접속회로용 제1제어단자에 입력되는 상기 접속회로용 제1제어신호 및 상기 접속회로용 제2제어단자에 입력되는 상기 접속회로용 제2제어신호는 각각 서로 다른 제1논리 및 제2논리로 이루어지는 2진논리를 취하고, 상기 접속회로는, 상기 접속회로용 제1제어신호가 상기 제1논리를 취할 때 상기 접속회로용 입력단자에 입력되는 신호를 상기 접속회로용 출력단자에서 출력하고, 상기 접속회로는, 상기 접속회로용 제1제어신호가 상기 제2논리를 취하고 또한 상기 접속회로용 제2제어신호가 상기 제1논리를 취할 때, 상기 접속회로용 시험입력단자에 입력되는 신호를 상기 접속회로용 출력단자에서 출력하고, 상기 접속회로는, 상기 접속회로용 제1 및 제2제어신호가 각각 상기 제2논리를 취할 때, 상기 기대단자에 입력되는 신호의 논리와 상기 접속회로용 입력단자에 입력되는 신호의 논리가 일치하는 경우에는 상기 접속회로용 출력단자에서 출력하고 있던 신호를 상기 접속회로용 출력단자에서 계속해서 출력하고, 일치하지 않은 경우에는 상기 제1논리를 상기 접속회로용 출력단자에서 계속해서 출력하고, 상기 제어회로는 상기 제어회로용 제1∼제3제어입력단자 및 상기 제어회로용 제1, 제2제어출력단자를 구비하고, 상기 제어회로용 제1∼제3제어입력단자에는 각각 상기 제어회로용 제1∼제3제어입력신호가 입력되고, 상기 제어회로용 제1 및 제2제어출력단자에서는 각각 상기 제어회로용 제1 및, 제2제어출력신호가 출력되고, 상기 제어회로용 제1∼제3제어입력신호및 상기 제어회로용 제1, 제2제어출력신호는 각각 상기 2진논릴르 취하고, 상기 제어회로용 제1제어입력신호가 상기 제1논리를 취하고 또한 상기 제어회로용 제3제어입력신호가 상기 제1논리를 취할 때, 상기 제어회로용 제1 및 제2제어출력신호의 논리는 상기 제어회로용 제2제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어입력신호가 상기 제2논리를 취할 때 상기 제어회로용 제1제어출력신호의 논리는 상기 제어회로용 제1제어입력신호의 논리와 동일하고, 상기 제어회로용 제2제어출력신호의 논리는 상기 제어회로용 제3제어입력신호의 논리와 동일하고, 상기 제어회로용 제1제어출력단자는 상기 접속회로용 제1제어단자에 접속되고, 상기 제어회로용 제2제어출력단자는 상기 접속회로용 제2제어단자에 접속되는 것에 의해서 상기 접속회로를 제어하는 스캔패스 구성회로.
- 제3항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적인 논리합(exclusive OR)소자, 부정 논리곱(NAND)소자 및 논리곱(AND)소비자를 구비하며, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 구비하고, 상기 논리곱소자는 논리곱소자용 출력단자 및 2개의 논리곱소자용 입력단자를 구비하고, 상기 기억회로용 출력단자와 상기 제2전환회로용의 제2의 입력단자 사이의 접속은 상기 논리곱소자를 거치는 접속이고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 논리곱소자용 입력단자의 한쪽에 접속되고, 상기 기억회로용 출력단자는 상기 논리곱소자용 입력단자의 다른 한쪽에 접속되는 스캔패스 구성회로.
- 제4항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자, 부정 논리곱(NAND)소자 및 논리곱(AND)소자를 구비하여, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 구비하고, 상기 논리곱소자는 논리곱소자용 출력단자 및 2개의 논리곱소자용 입력단자를 구비하고, 상기 기억회로용 출력단자와 상기 제2전환회로용의 제2의 입력단자 사이의 접속은 상기 논리곱소자를 거치는 접속이고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자는 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 논리곱소자용 입력단자의 한쪽에 접속되고, 상기 기억회로용 출력단자는 상기 논리곱소자용 입력단자의 다른 한쪽에 접속되는 스캔패스 구성회로.
- 제5항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자, 부정 논리곱(NAND)소자 및 논리곱(AND)소자를 구비하며, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 구비하고, 상기 논리곱소자는 논리곱소자용 출력단자 및 2개의 논리곱소자용 입력단자를 구비하고, 상기 기억회로용 출력단자와 상기 제2전환회로용의 제2의 입력단자 사이의 접속은 상기 논리곱소자를 거치는 접속이고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 사익 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 논리곱소자용 입력단자의 한쪽에 접속되고, 상기 기억회로용 출력단자는 상기 논리곱소자용 입력단자의 다른 한쪽에 접속되는 스캔패스 구성회로.
- 제6항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자, 부정 논리곱(NAND)소자 및 논리곱(AND)소자를 구비하며, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 구비하고, 상기 논리곱소자는 논리곱소자용 출력단자 및 2개의 논리곱소자용 입력단자를 구비하고, 상기 기억회로용 출력단자와 상기 제2전환회로용의 제2의 입력단자 사이의 접속은 상기 논리곱소자를 거치는 접속이고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱사자용 입력단자중의 어느 한족에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정논리곱소자용 출력단자는 상기 논리곱소자용 입력단자의 한쪽에 접속되고, 상기 기억회로용 출력단자는 상기 논리곱소자용 입력단자의 다른 한쪽에 접속되는 스캔패스 구성회로.
- 제3항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자 및 부정 논리곱(NAND)소자를 구비하며, 상기 기억회로는 상기 기억회로용 초기화단자를 더 포함하고, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 포함하고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 사익 기억회로용 초기화단자에 접속되는 스캔패스 구성회로.
- 제4항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자 및 부정 논리곱(NAND)소자를 구비하며, 상기 기억회로는 상기 기억회로용 초기화단자를 더 포함하고, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 포함하고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 기억회로용 초기화단자에 접속되는 스캔패스 구성회로.
- 제5항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자 및 부정 논리곱(NAND)소자를 구비하며, 상기 기억회로는 상기 기억회로용 초기화단자를 더 포함하고, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정논리곱소자는 상기 부정 논리곱소자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 포함하고, 상기 배타적 논리합소자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 부정 논리곱소자용 입력단자의 다른 한쪽이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 기억회로용 초기화단자에 접속되는 스캔패스 구성회로.
- 제6항에 있어서, 상기 접속회로는 비교단자 및 기대단자를 더 포함하고 배타적 논리합(exclusive OR)소자 및 부정 논리곱(NAND)소자를 구비하며, 상기 기억회로는 상기 기억회로용 초기화단자를 더 포함하고, 상기 비교단자에 입력되는 비교신호는 상기 2진논리를 취하고, 상기 배타적 논리합소자는 상기 배타적 논리합소자용 출력단자 및 2개의 배타적 논리합소자용 입력단자를 포함하고, 상기 부정 논리곱소자는 상기 부정 논리곱사자용 출력단자 및 2개의 부정 논리곱소자용 입력단자를 포함하고, 상기 배타적 논리하보자용 입력단자중의 어느 한쪽은 상기 기대단자를 구성하고, 상기 배타적 논리합소자용 입력단자의 다른 한쪽과 상기 제1전환회로용의 제1의 입력단자가 공통으로 접속되고, 상기 배타적 논리합소자용 출력단자는 상기 부정 논리곱소자용 입력단자중의 어느 한쪽에 접속되고, 상기 부정 논리곱소자용 입력단자자의 다른 한족이 상기 비교단자를 구성하고, 상기 부정 논리곱소자용 출력단자는 상기 기억회로용 초기화단자에 접속되는 스캔패스 구성회로.
- 제3항에 있어서, 라이트용 단자 및 리드용 단자를 구비하는 RAM에 마련되는 스캔패스 구성회로이고, 상기 접속회로가 상기 라이트용 단자 및 사익 리드용 단자마다 마련되고, 사익 라이트용 단자에 마련되는 상기 접속회로의 상기 접속회로용 출력단자에 상기 라이트용 단자가 각각 접속되고, 상기 리드용 단자에 마련되는 상기 접속회로의 상기 접속회로용 입력단자에는 상기 리드용 단자가 각각 접속되고, 상기 라이트용 단자마다 마련되는 상기 접속회로를 제어하는 라이트용 제어회로는 상기 제어회로이고, 상기 리드용 단자마다 마련되는 상기 접속회로를 제어하는 리드용 제어회로는 상기 제어회로이고, 상기 라이트용 제어회로에 의한 제어와 상기 리드용 제어회로에 의한 제어는 각각 독립적인 스캔패스 구성회로.
- 제4항에 있어서, 라이트용 단자 및 리드용 단자를 구비하는 RAM에 마련되는 스캔패스 구성 회로이고, 상기 접속회로의 상기 라이트용 단자 및 상기 리드용 단자마다 마련되고, 상기 라이트용 단자에 마련되는 상기 접속회로의 상기 접속회로용 출력단자에는 상기 라이트용 단자가 각각 접속되고, 상기 리드용 단자에 마련되는 상기 접속회로의 상기 접속회로용 입력단자에는 상기 리드용 단자가 각각 접속되고, 상기 라이트용 단자마다 마련되는 상기 접속회로를 제어하는 라이트용 제어회로는 상기 제어회로이고, 상기 리드용 단자마다 마련되는 상기 접속회로를 제어하는 리드용 제어회로는 상기 제어회로이고, 상기 라이트용 제어회로에 의한 제어와 상기 리드용 제어회로에 의한 제어는 각각 독립적인 스캔패스 구성회로.
- 제5항에 있어서, 라이트용 단자 및 리드용 단자를 구비하는 RAM에 마련되는 스캔패스 구성 회로이고, 상기 접속회로가 상기 라이트용 단자 및 상기 리드용 단자마다 마련되고, 상기 라이트용 단자에 마련되는 상기 접속회로의 상기 접속회로용 출력단자에는 상기 라이트용 단자가 각각 접속되고, 상기 리드용 단자에 마련되는 상기 접속회로의 상기 접속회로용 입력단자에는 상기 리드용 단자가 각각 접속되고, 상기 라이트용 단자마다 마련되는 상기 접속회로를 제어하는 라이트용 제어회로는 상기 제어회로이고, 상기 리드용 단자마다 마련되는 상기 접속회로를 제어하는 리드용 제어회로는 상기 제어회로이고, 상기 라이트용 제어회로에 의한 제어와 상기 리드용 제어회로에 의한 제어는 각각 독립적인 스캔패스 구성회로.
- 제6항에 있어서, 라이트용 단자 및 리드용 단자를 구비하는 RAM에 마련되는 스캔패스 구성회로이고, 상기 접속회로가 상기 라이트용 단자 및 상기 리드용 단자마다 마련되고, 상기 라이트용 단자에 마련되는 상기 접속회로의 상기 접속회로용 출력단자에는 상기 라이트용 단자가 각가가 접속되고, 상기 리드용 단자에 마련되는 상기 접속회로의 상기 접속회로용 입력단자에는 상기 리드용 단자가 각각 접속되고 상기 라이트용 단자마다 마련되는 상기 접속회로를 제어하는 라이트용 제어회로는 상기 제어회로이고, 상기 리드용 단자마다 마련되는 상기 접속회로를 제어하는 리드용 제어회로는 상기 제어회로이고, 상기 라이트용 제어회로에 의한 제어와 상기 리드용 제어회로에 의한 제어는 각각 독립적인 스캔패스 구성회로.
- 제7항에 있어서, 라이트용 단자 및 리드용 단자를 구비하는 RAM에 마련되는 스캔패스 구성 회로이고, 상기 접속회로가 상기 라이트용 단자 및 상기 리드용 단자마다 마련되고, 상기 라이트용 단자에 마련되는 상기 접속회로의 상기 접속회로용 출력단자에는 상기 라이트용 단자가 각각 접속되고, 상기 리드용 단자에 마련되는 상기 접속회로의 상기 접속회로용 입력단자에는 상기 리드용 단자가 각각 접속되고, 상기 라이트용 단자마다 마련되는 상기 접속회로를 제어하는 라이트용 제어회로는 상기 제어회로이고, 상기 리드용 단자마다 마련되는 상기 접속회로를 제어하는 리드용 제어회로는 상기 제어회로이고, 상기 라이트용 제어회로에 의한 제어와 상기 리드용 제어회로에 의한 제어는 각각 독립적인 스캔패스 구성회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33212395A JP3691144B2 (ja) | 1995-12-20 | 1995-12-20 | スキャンパス構成回路 |
| JP95-332123 | 1995-12-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051459A true KR970051459A (ko) | 1997-07-29 |
| KR100201041B1 KR100201041B1 (ko) | 1999-06-15 |
Family
ID=18251413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960035056A KR100201041B1 (ko) | 1995-12-20 | 1996-08-23 | 스캔패스 구성회로 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5903579A (ko) |
| JP (1) | JP3691144B2 (ko) |
| KR (1) | KR100201041B1 (ko) |
| CN (1) | CN1138279C (ko) |
| DE (1) | DE19633700A1 (ko) |
| TW (1) | TW301713B (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10160805A (ja) * | 1996-11-29 | 1998-06-19 | Nec Corp | 外部スキャンパス回路 |
| US8099642B2 (en) * | 2008-11-03 | 2012-01-17 | Texas Instruments Incorporated | Formatter selectively outputting scan stimulus data from scan response data |
| JPH11153650A (ja) * | 1997-11-20 | 1999-06-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2001165999A (ja) * | 1999-12-14 | 2001-06-22 | Mitsubishi Electric Corp | 半導体集積回路およびこれを用いた半導体集積回路装置 |
| JP4315775B2 (ja) * | 2002-12-16 | 2009-08-19 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US20080133175A1 (en) * | 2006-12-03 | 2008-06-05 | Lobuono Mark Anthony | Test interface for software-based sequence of event recording systems |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63135880A (ja) * | 1986-11-28 | 1988-06-08 | Sony Corp | 集積回路 |
| JP2676169B2 (ja) * | 1989-12-27 | 1997-11-12 | 三菱電機株式会社 | スキャンパス回路 |
| JP2627464B2 (ja) * | 1990-03-29 | 1997-07-09 | 三菱電機株式会社 | 集積回路装置 |
| JP2770617B2 (ja) * | 1991-09-05 | 1998-07-02 | 日本電気株式会社 | テスト回路 |
| JPH06102327A (ja) * | 1992-09-18 | 1994-04-15 | Sony Corp | メモリ内蔵型半導体集積回路およびその論理設計方法 |
| US5621740A (en) * | 1993-05-14 | 1997-04-15 | Matsushita Electric Industrial Co., Ltd. | Output pad circuit for detecting short faults in integrated circuits |
-
1995
- 1995-12-20 JP JP33212395A patent/JP3691144B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-20 TW TW085105949A patent/TW301713B/zh active
- 1996-05-24 US US08/653,471 patent/US5903579A/en not_active Expired - Lifetime
- 1996-08-21 DE DE19633700A patent/DE19633700A1/de not_active Withdrawn
- 1996-08-22 CN CNB961115319A patent/CN1138279C/zh not_active Expired - Fee Related
- 1996-08-23 KR KR1019960035056A patent/KR100201041B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100201041B1 (ko) | 1999-06-15 |
| JPH09171054A (ja) | 1997-06-30 |
| CN1138279C (zh) | 2004-02-11 |
| JP3691144B2 (ja) | 2005-08-31 |
| DE19633700A1 (de) | 1997-07-03 |
| US5903579A (en) | 1999-05-11 |
| CN1152782A (zh) | 1997-06-25 |
| TW301713B (en) | 1997-04-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120223 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20130227 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |