JPH09171054A - スキャンパス構成回路 - Google Patents
スキャンパス構成回路Info
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- JPH09171054A JPH09171054A JP7332123A JP33212395A JPH09171054A JP H09171054 A JPH09171054 A JP H09171054A JP 7332123 A JP7332123 A JP 7332123A JP 33212395 A JP33212395 A JP 33212395A JP H09171054 A JPH09171054 A JP H09171054A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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- G01R31/318541—Scan latches or cell details
-
- G—PHYSICS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 通常動作時に高速動作が得られるスキャンパ
ス構成回路を提供する。 【解決手段】 セレクタ２，３及びフリップフロップ４
によって接続回路ＣＣは構成される。セレクタ２はテス
ト保持制御信号ｔｈｌｄによって、セレクタ３はシフト
モード制御信号ｓｍによって切替の制御が行われる。セ
レクタ２のデータ入力０端子にはスキャンイン端子ｓｉ
が接続され、データ入力１端子にはフリップフロップ４
の出力端子が接続される。セレクタ２の出力端子はセレ
クタ３のデータ入力１端子に接続される。セレクタ３の
データ入力０端子には入力端子ｄが接続される。セレク
タ３の出力端子はフリップフロップ４の入力端子に接続
される。フリップフロップ４の出力端子は接続回路ＣＣ
のスキャンアウト端子ｓｏ及び出力端子ｑにも接続され
る。通常動作時には入力端子ｄを用いてデータを入力す
る。
ス構成回路を提供する。 【解決手段】 セレクタ２，３及びフリップフロップ４
によって接続回路ＣＣは構成される。セレクタ２はテス
ト保持制御信号ｔｈｌｄによって、セレクタ３はシフト
モード制御信号ｓｍによって切替の制御が行われる。セ
レクタ２のデータ入力０端子にはスキャンイン端子ｓｉ
が接続され、データ入力１端子にはフリップフロップ４
の出力端子が接続される。セレクタ２の出力端子はセレ
クタ３のデータ入力１端子に接続される。セレクタ３の
データ入力０端子には入力端子ｄが接続される。セレク
タ３の出力端子はフリップフロップ４の入力端子に接続
される。フリップフロップ４の出力端子は接続回路ＣＣ
のスキャンアウト端子ｓｏ及び出力端子ｑにも接続され
る。通常動作時には入力端子ｄを用いてデータを入力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は試験回路に関するも
のであり、詳しくは半導体装置に備えられる論理回路を
試験するために論理回路周辺に設けられるスキャンパス
を構成する、スキャンパス構成回路に関する。
のであり、詳しくは半導体装置に備えられる論理回路を
試験するために論理回路周辺に設けられるスキャンパス
を構成する、スキャンパス構成回路に関する。
【０００２】
【従来の技術】従来から、半導体装置に備えられる論理
回路の動作試験のために、試験容易化回路を設けるとい
う設計が半導体装置に施されてきた。
回路の動作試験のために、試験容易化回路を設けるとい
う設計が半導体装置に施されてきた。
【０００３】試験容易化設計によるスキャンテストにつ
いての説明を行う前に、まず論理回路であるデータ回路
及びデータ回路の入出力動作について図３０を用いて説
明を行う。
いての説明を行う前に、まず論理回路であるデータ回路
及びデータ回路の入出力動作について図３０を用いて説
明を行う。
【０００４】図３０はデータ回路１及びデータ回路１の
データの入出力を行う回路を示す回路図である。
データの入出力を行う回路を示す回路図である。
【０００５】以下、本明細書中においては、データまた
は信号及び端子を表す英字の参照符を兼用するものとす
る。例えば、ＩＮ［０］は入力データを表すこともあれ
ばデータ入力端子を表すこともある。
は信号及び端子を表す英字の参照符を兼用するものとす
る。例えば、ＩＮ［０］は入力データを表すこともあれ
ばデータ入力端子を表すこともある。
【０００６】まずデータ回路１について説明する。デー
タ回路１は入力端子ＤＩ［０］〜［３］及び出力端子Ｄ
Ｏ［０］〜［３］を備える。データ回路１は入力端子Ｄ
Ｉ［０］〜［３］に与えられる入力データＤＩ［０］〜
［３］に対して固有の出力データＤＯ［０］〜［３］を
出力端子ＤＯ［０］〜［３］から出力する回路である。
データ回路１として組み合わせ回路またはＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような記憶
回路を挙げることができる。データ入力端子ＩＮ［０］
〜［３］は入力端子ＤＩ［０］〜［３］に、データ出力
端子ＯＵＴ［０］〜［３］は出力端子ＤＯ［０］〜
［３］に、後述のセレクタ１０２［０］〜［３］及びフ
リップフロップ４［０］〜［３］を介してそれぞれ接続
される。ここで、データあるいは端子に付加されている
［番号］はデータのビット番号を表す。上述のように、
端子に入力されるデータあるいは端子から出力されるデ
ータはそれぞれビット番号によって対応づけられてい
る。従って、データあるいは端子等を総称するとき、ま
たはビット番号による違いを考慮しなくても良いときに
は、ビット番号を以後省略する。ビット番号が省略され
るときにも、それぞれのデータはそれぞれのビット番号
の端子に対応する。
タ回路１は入力端子ＤＩ［０］〜［３］及び出力端子Ｄ
Ｏ［０］〜［３］を備える。データ回路１は入力端子Ｄ
Ｉ［０］〜［３］に与えられる入力データＤＩ［０］〜
［３］に対して固有の出力データＤＯ［０］〜［３］を
出力端子ＤＯ［０］〜［３］から出力する回路である。
データ回路１として組み合わせ回路またはＲＡＭ（Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような記憶
回路を挙げることができる。データ入力端子ＩＮ［０］
〜［３］は入力端子ＤＩ［０］〜［３］に、データ出力
端子ＯＵＴ［０］〜［３］は出力端子ＤＯ［０］〜
［３］に、後述のセレクタ１０２［０］〜［３］及びフ
リップフロップ４［０］〜［３］を介してそれぞれ接続
される。ここで、データあるいは端子に付加されている
［番号］はデータのビット番号を表す。上述のように、
端子に入力されるデータあるいは端子から出力されるデ
ータはそれぞれビット番号によって対応づけられてい
る。従って、データあるいは端子等を総称するとき、ま
たはビット番号による違いを考慮しなくても良いときに
は、ビット番号を以後省略する。ビット番号が省略され
るときにも、それぞれのデータはそれぞれのビット番号
の端子に対応する。
【０００７】次にデータの入出力に関する回路について
説明を行う。データ回路１の入力端子ＤＩとデータ入力
端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子
ＯＵＴとの間には入力あるいは出力データを保持するた
めにセレクタ１０２とフリップフロップ４がそれぞれ挿
入される。全てのセレクタ１０２は保持端子ＨＬＤ０か
ら入力される保持制御信号ＨＬＤ０によって同時に制御
される。フリップフロップ４はＤフリップフロップある
いはＤフリップフロップと同様の働きを有するフリップ
フロップである。セレクタ１０２とフリップフロップ４
の働きはどのビット番号においても同様であり、入力側
と出力側でその働きは変わらない。よって入力側のセレ
クタ１０２とフリップフロップ４について以下に説明を
行うが、出力側についても入力側と同様である。
説明を行う。データ回路１の入力端子ＤＩとデータ入力
端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子
ＯＵＴとの間には入力あるいは出力データを保持するた
めにセレクタ１０２とフリップフロップ４がそれぞれ挿
入される。全てのセレクタ１０２は保持端子ＨＬＤ０か
ら入力される保持制御信号ＨＬＤ０によって同時に制御
される。フリップフロップ４はＤフリップフロップある
いはＤフリップフロップと同様の働きを有するフリップ
フロップである。セレクタ１０２とフリップフロップ４
の働きはどのビット番号においても同様であり、入力側
と出力側でその働きは変わらない。よって入力側のセレ
クタ１０２とフリップフロップ４について以下に説明を
行うが、出力側についても入力側と同様である。
【０００８】接続の状態について説明する。セレクタ１
０２は二つのデータ入力端子を備える。一方は保持制御
信号ＨＬＤ０が“０”のときに選択され接続されるデー
タ入力０端子であり、他方は保持制御信号ＨＬＤ０が
“１”のときに選択され接続されるデータ入力１端子で
ある。データ入力０端子にはデータ入力端子ＩＮが接続
され、データ入力１端子にはフリップフロップ４の出力
端子が接続される。セレクタ１０２の出力端子はフリッ
プフロップ４の入力端子に接続される。フリップフロッ
プ４の出力端子は入力端子ＤＩ及び前述のようにセレク
タ１０２のデータ入力１端子に共通に接続される。
０２は二つのデータ入力端子を備える。一方は保持制御
信号ＨＬＤ０が“０”のときに選択され接続されるデー
タ入力０端子であり、他方は保持制御信号ＨＬＤ０が
“１”のときに選択され接続されるデータ入力１端子で
ある。データ入力０端子にはデータ入力端子ＩＮが接続
され、データ入力１端子にはフリップフロップ４の出力
端子が接続される。セレクタ１０２の出力端子はフリッ
プフロップ４の入力端子に接続される。フリップフロッ
プ４の出力端子は入力端子ＤＩ及び前述のようにセレク
タ１０２のデータ入力１端子に共通に接続される。
【０００９】上述の接続状態における回路動作について
説明する。保持制御信号ＨＬＤ０が“０”のとき、セレ
クタ１０２のデータ入力０端子に入力されるデータがセ
レクタ１０２の出力端子に接続される。従って、入力デ
ータＩＮがセレクタ１０２、フリップフロップ４を介し
て入力端子ＤＩに与えられる。保持制御信号ＨＬＤ０が
“１”のとき、データ入力１端子が選択されるので、フ
リップフロップ４の出力端子から出力されるデータがセ
レクタ１０２を介してフリップフロップ４の入力端子に
与えられる。従って、フリップフロップ４のデータは保
持される。
説明する。保持制御信号ＨＬＤ０が“０”のとき、セレ
クタ１０２のデータ入力０端子に入力されるデータがセ
レクタ１０２の出力端子に接続される。従って、入力デ
ータＩＮがセレクタ１０２、フリップフロップ４を介し
て入力端子ＤＩに与えられる。保持制御信号ＨＬＤ０が
“１”のとき、データ入力１端子が選択されるので、フ
リップフロップ４の出力端子から出力されるデータがセ
レクタ１０２を介してフリップフロップ４の入力端子に
与えられる。従って、フリップフロップ４のデータは保
持される。
【００１０】図３０に示される回路における回路動作を
入力側及び出力側についてまとめると以下のようにな
る。保持制御信号ＨＬＤ０が“０”のときに入力データ
ＩＮは入力端子ＤＩに入力され、出力データＤＯがデー
タ出力端子ＯＵＴから出力される。すなわち入力と出力
は同期している。保持制御信号ＨＬＤ０が“１”のとき
には、セレクタ１０２及びフリップフロップ４によって
入力データＤＩ及び出力データＤＯはそれぞれ保持され
る。
入力側及び出力側についてまとめると以下のようにな
る。保持制御信号ＨＬＤ０が“０”のときに入力データ
ＩＮは入力端子ＤＩに入力され、出力データＤＯがデー
タ出力端子ＯＵＴから出力される。すなわち入力と出力
は同期している。保持制御信号ＨＬＤ０が“１”のとき
には、セレクタ１０２及びフリップフロップ４によって
入力データＤＩ及び出力データＤＯはそれぞれ保持され
る。
【００１１】次にスキャンテストについての説明を行
う。
う。
【００１２】スキャンテストとは、 １．テストが行われる回路にスキャンパスを設け、 ２．スキャンパスから回路にテストパターンを与え、 ３．テストパターンに対して回路が出力する出力データ
を再びスキャンパスにて取り込み、 ４．結果を解析する というものである。スキャンテストとはテスト容易化設
計の一手法である。スキャンパスはテストされる回路の
入力あるいは出力端子に接続されるフリップフロップを
スキャンフリップフロップに変換することによって実現
される。
を再びスキャンパスにて取り込み、 ４．結果を解析する というものである。スキャンテストとはテスト容易化設
計の一手法である。スキャンパスはテストされる回路の
入力あるいは出力端子に接続されるフリップフロップを
スキャンフリップフロップに変換することによって実現
される。
【００１３】図３１はフリップフロップ４をスキャンフ
リップフロップＳＦＦに変換する様子を示す回路図であ
る。この場合のスキャン変換とは、フリップフロップ４
の入力端子にセレクタ１０３を接続することである。セ
レクタ１０３の出力はシフトモード信号ＳＭによって切
替えられる。セレクタ１０３のデータ入力０端子にはデ
ータＤが入力され、データ入力１端子にはスキャンイン
データＳＩが入力される。シフトモード信号ＳＭが
“０”のときにはスキャンインデータＳＩが選択され、
“１”のときにはデータＤが選択されてフリップフロッ
プ４に入力される。
リップフロップＳＦＦに変換する様子を示す回路図であ
る。この場合のスキャン変換とは、フリップフロップ４
の入力端子にセレクタ１０３を接続することである。セ
レクタ１０３の出力はシフトモード信号ＳＭによって切
替えられる。セレクタ１０３のデータ入力０端子にはデ
ータＤが入力され、データ入力１端子にはスキャンイン
データＳＩが入力される。シフトモード信号ＳＭが
“０”のときにはスキャンインデータＳＩが選択され、
“１”のときにはデータＤが選択されてフリップフロッ
プ４に入力される。
【００１４】図３２はスキャンパスが設けられるデータ
回路１を示す回路図である。セレクタ１０２，１０３及
びフリップフロップ４からなる、接続回路ＰＣＣ［０］
〜［３］が入力側においてデータ入力端子ＩＮ［０］〜
［３］と入力端子ＤＩ［０］〜［３］との間にそれぞれ
接続される。また出力側においても同様に、出力端子Ｄ
Ｏ［０］〜［３］とデータ出力端子ＯＵＴ［０］〜
［３］との間に接続回路ＰＣＣ［０］〜［３］がそれぞ
れ挿入される。接続回路ＰＣＣを図３３に示す。
回路１を示す回路図である。セレクタ１０２，１０３及
びフリップフロップ４からなる、接続回路ＰＣＣ［０］
〜［３］が入力側においてデータ入力端子ＩＮ［０］〜
［３］と入力端子ＤＩ［０］〜［３］との間にそれぞれ
接続される。また出力側においても同様に、出力端子Ｄ
Ｏ［０］〜［３］とデータ出力端子ＯＵＴ［０］〜
［３］との間に接続回路ＰＣＣ［０］〜［３］がそれぞ
れ挿入される。接続回路ＰＣＣを図３３に示す。
【００１５】接続回路ＰＣＣの働きは入力側と出力側と
では同様であるので、図３０と同様に入力側を例として
図３３に示される接続回路ＰＣＣの接続状態についての
説明を行う。
では同様であるので、図３０と同様に入力側を例として
図３３に示される接続回路ＰＣＣの接続状態についての
説明を行う。
【００１６】セレクタ１０２のデータ入力０端子にはデ
ータ入力端子ＩＮが接続され、データ入力１端子にはフ
リップフロップ４の出力端子が接続される。セレクタ１
０２の出力端子はセレクタ１０３のデータ入力０端子に
接続される。セレクタ１０３のデータ入力１端子にはス
キャンイン端子ＳＩが接続される。セレクタ１０３の出
力端子はフリップフロップ４の入力端子に接続され、フ
リップフロップ４の出力データは前述の如くセレクタ１
０２のデータ入力１端子に入力され、さらに接続回路Ｐ
ＣＣのスキャンアウトデータＳＯあるいはシリアル入力
データＱとして出力される。
ータ入力端子ＩＮが接続され、データ入力１端子にはフ
リップフロップ４の出力端子が接続される。セレクタ１
０２の出力端子はセレクタ１０３のデータ入力０端子に
接続される。セレクタ１０３のデータ入力１端子にはス
キャンイン端子ＳＩが接続される。セレクタ１０３の出
力端子はフリップフロップ４の入力端子に接続され、フ
リップフロップ４の出力データは前述の如くセレクタ１
０２のデータ入力１端子に入力され、さらに接続回路Ｐ
ＣＣのスキャンアウトデータＳＯあるいはシリアル入力
データＱとして出力される。
【００１７】ここで図３２に示されるとおり、スキャン
アウトデータＳＯは次のビット番号を有する接続回路Ｐ
ＣＣのスキャンインデータＳＩとなり、接続回路ＰＣＣ
のスキャンイン端子ＳＩに接続される。ここで入力側の
接続回路ＰＣＣ［３］のスキャンアウトデータＳＯは出
力側の接続回路ＰＣＣ［０］のスキャンインデータＳＩ
となり、出力側の接続回路ＰＣＣ［３］のスキャンアウ
トデータＳＯはスキャンパス全体のスキャンアウトデー
タＳＯとして出力される。
アウトデータＳＯは次のビット番号を有する接続回路Ｐ
ＣＣのスキャンインデータＳＩとなり、接続回路ＰＣＣ
のスキャンイン端子ＳＩに接続される。ここで入力側の
接続回路ＰＣＣ［３］のスキャンアウトデータＳＯは出
力側の接続回路ＰＣＣ［０］のスキャンインデータＳＩ
となり、出力側の接続回路ＰＣＣ［３］のスキャンアウ
トデータＳＯはスキャンパス全体のスキャンアウトデー
タＳＯとして出力される。
【００１８】次に回路動作について説明を行う。図３２
に示される回路の動作として通常動作とスキャンテスト
動作が存在する。
に示される回路の動作として通常動作とスキャンテスト
動作が存在する。
【００１９】まず通常動作について説明する。図３２に
示される回路の通常動作は図３０に示される回路の動作
と同様である。
示される回路の通常動作は図３０に示される回路の動作
と同様である。
【００２０】通常動作時にはシフトモード制御信号ＳＭ
を“０”とする。このとき、保持制御信号ＨＬＤ０が
“０”ならば入力側では入力データＩＮが接続回路ＰＣ
Ｃを介してデータ回路１の入力端子ＤＩに取り込まれ
る。出力側では出力データＤＯが接続回路ＰＣＣを介し
てデータ出力端子ＯＵＴに出力される。保持制御信号Ｈ
ＬＤ０が“１”ならば、入力データＩＮ及び出力データ
ＤＯは接続回路ＰＣＣにおいてそれぞれ保持される。
を“０”とする。このとき、保持制御信号ＨＬＤ０が
“０”ならば入力側では入力データＩＮが接続回路ＰＣ
Ｃを介してデータ回路１の入力端子ＤＩに取り込まれ
る。出力側では出力データＤＯが接続回路ＰＣＣを介し
てデータ出力端子ＯＵＴに出力される。保持制御信号Ｈ
ＬＤ０が“１”ならば、入力データＩＮ及び出力データ
ＤＯは接続回路ＰＣＣにおいてそれぞれ保持される。
【００２１】次にスキャンテスト動作について説明す
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。
【００２２】１．テストパターンのシフトイン データ回路１にテストパターンを入力する準備として、
入力側の接続回路ＰＣＣにテストパターンをシフトイン
する。シフトモード制御信号ＳＭを“１”とすると、デ
ータ回路１に入力するテストパターンをスキャンイン端
子ＳＩからシフトインすることが可能である。本従来例
のデータ回路１は４ビットであるので、４ビットのテス
トパターンがシフトインされる。テストパターンは入力
側の接続回路ＰＣＣ［０］→ＰＣＣ［１］→ＰＣＣ
［２］→ＰＣＣ［３］の順でシフトされ、入力側の接続
回路ＰＣＣ［０］〜［３］にテストパターンが入力され
る。
入力側の接続回路ＰＣＣにテストパターンをシフトイン
する。シフトモード制御信号ＳＭを“１”とすると、デ
ータ回路１に入力するテストパターンをスキャンイン端
子ＳＩからシフトインすることが可能である。本従来例
のデータ回路１は４ビットであるので、４ビットのテス
トパターンがシフトインされる。テストパターンは入力
側の接続回路ＰＣＣ［０］→ＰＣＣ［１］→ＰＣＣ
［２］→ＰＣＣ［３］の順でシフトされ、入力側の接続
回路ＰＣＣ［０］〜［３］にテストパターンが入力され
る。
【００２３】２．実行 シフトモード制御信号ＳＭを“０”とする。このとき、
保持制御信号ＨＬＤ０が“１”ならば、入力側の接続回
路ＰＣＣにおいてはテストパターンのシフトイン終了後
のデータ、すなわちテストパターンが保持される。出力
側の接続回路ＰＣＣにおいてはテストパターンのシフト
イン終了後のデータが保持される。シフトモード制御信
号ＳＭを“０”とするときに、保持制御信号ＨＬＤ０が
“０”ならば、入力データＩＮが入力端子ＤＩに取り込
まれ、データ回路１のテスト結果である出力データＤＯ
はデータ出力端子ＯＵＴに出力される。この後、保持制
御信号ＨＬＤ０を“０”から“１に変えると、入力側の
接続回路ＰＣＣにおいては入力データＩＮが保持され、
出力側の接続回路ＰＣＣにおいてはテスト結果である出
力データＤＯが保持される。
保持制御信号ＨＬＤ０が“１”ならば、入力側の接続回
路ＰＣＣにおいてはテストパターンのシフトイン終了後
のデータ、すなわちテストパターンが保持される。出力
側の接続回路ＰＣＣにおいてはテストパターンのシフト
イン終了後のデータが保持される。シフトモード制御信
号ＳＭを“０”とするときに、保持制御信号ＨＬＤ０が
“０”ならば、入力データＩＮが入力端子ＤＩに取り込
まれ、データ回路１のテスト結果である出力データＤＯ
はデータ出力端子ＯＵＴに出力される。この後、保持制
御信号ＨＬＤ０を“０”から“１に変えると、入力側の
接続回路ＰＣＣにおいては入力データＩＮが保持され、
出力側の接続回路ＰＣＣにおいてはテスト結果である出
力データＤＯが保持される。
【００２４】３．テスト結果のシフトアウト シフトモード制御信号ＳＭを“１”とする。このときテ
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
【００２５】以上が図３２に示される回路の回路動作で
ある。
ある。
【００２６】
【発明が解決しようとする課題】図３２に示されるよう
に、従来技術によるスキャンパス回路では、通常動作の
ためのデータ入力端子ＩＮとデータ回路１の入力端子Ｄ
Ｉとの間に二つのセレクタ１０２，１０３が含まれてい
た。同様に、データ回路１の出力端子ＤＯと通常動作の
ためのデータ出力端子ＯＵＴとの間に二つのセレクタ１
０２，１０３が含まれていた。したがって、セットアッ
プが大きくなり、通常動作時の回路速度が低下するとい
う問題点があった。
に、従来技術によるスキャンパス回路では、通常動作の
ためのデータ入力端子ＩＮとデータ回路１の入力端子Ｄ
Ｉとの間に二つのセレクタ１０２，１０３が含まれてい
た。同様に、データ回路１の出力端子ＤＯと通常動作の
ためのデータ出力端子ＯＵＴとの間に二つのセレクタ１
０２，１０３が含まれていた。したがって、セットアッ
プが大きくなり、通常動作時の回路速度が低下するとい
う問題点があった。
【００２７】本発明は以上の点に鑑み、通常動作時に高
速動作が得られる、論理回路の動作試験のためのスキャ
ンパス構成回路を提供することを目的とする。
速動作が得られる、論理回路の動作試験のためのスキャ
ンパス構成回路を提供することを目的とする。
【００２８】
【課題を解決するための手段】請求項１に記載のスキャ
ンパス構成回路は、第１及び第２切替回路ならびに記憶
回路を含んでなり、接続回路用入力端子、接続回路用試
験入力端子、接続回路用出力端子、ならびに接続回路用
第１及び第２制御端子を備え、接続回路用第１制御端子
に入力される接続回路用第１制御信号及び接続回路用第
２制御端子に入力される接続回路用第２制御信号はそれ
ぞれ、互いに異なる第１論理及び第２論理からなる２値
論理をとり、第１切替回路は、第１切替回路用一方入力
端子、第１切替回路用他方入力端子、第１切替回路用出
力端子及び第１切替回路用制御端子を有し、第２切替回
路は、第２切替回路用一方入力端子、第２切替回路用他
方入力端子、第２切替回路用出力端子及び第２切替回路
用制御端子を有し、記憶回路は記憶回路用入力端子及び
記憶回路用出力端子を有し、第１切替回路用制御端子は
接続回路用第１制御端子を構成し、第１切替回路用一方
入力端子は接続回路用入力端子を構成し、接続回路用第
１制御信号が第１論理をとるときに第１切替回路用一方
入力端子は第１切替回路用出力端子に接続され、接続回
路用第１制御信号が第２論理をとるときに第１切替回路
用他方入力端子は第１切替回路用出力端子に接続され、
第２切替回路用制御端子は接続回路用第２制御端子を構
成し、第２切替回路用一方入力端子は接続回路用試験入
力端子を構成し、接続回路用第２制御信号が第１論理を
とるときに第２切替回路用一方入力端子は第２切替回路
用出力端子に接続され、接続回路用第２制御信号が第２
論理をとるときに第２切替回路用他方入力端子は第２切
替回路用出力端子に接続され、第２切替回路用出力端子
は第１切替回路用他方入力端子に接続され、第１切替回
路用出力端子は記憶回路用入力端子に接続され、記憶回
路用出力端子は接続回路用出力端子を構成するとともに
第２切替回路用他方入力端子に接続されることを特徴と
する接続回路と、制御回路用第１及び第２制御入力端
子、制御回路用第１及び第２制御出力端子、ならびに制
御回路用試験端子を備え、制御回路用第１及び第２制御
入力端子ならびに制御回路用試験端子にはそれぞれ制御
回路用第１及び第２制御入力信号ならびに制御回路用試
験信号が入力され、制御回路用第１及び第２制御出力端
子からはそれぞれ制御回路用第１及び第２制御出力信号
が出力され、制御回路用第１及び第２制御入力信号、制
御回路用第１及び第２制御出力信号、ならびに制御回路
用試験信号はそれぞれ２値論理をとり、制御回路用試験
信号が２値論理のいずれか一方をとるとき、制御回路用
第１及び第２制御出力信号の論理は制御回路用第２制御
入力信号の論理に等しく、制御回路用試験信号が２値論
理の他方をとるとき、制御回路用第１制御出力信号の論
理は制御回路用第１制御入力信号の反転論理に等しく、
制御回路用第２制御出力信号の論理は制御回路用第１制
御入力信号の論理に等しく、制御回路用第１制御出力端
子は接続回路用第１制御端子に接続され、制御回路用第
２制御出力端子は接続回路用第２制御端子に接続される
ことによって接続回路を制御する制御回路とを含んでな
ることを特徴とする。
ンパス構成回路は、第１及び第２切替回路ならびに記憶
回路を含んでなり、接続回路用入力端子、接続回路用試
験入力端子、接続回路用出力端子、ならびに接続回路用
第１及び第２制御端子を備え、接続回路用第１制御端子
に入力される接続回路用第１制御信号及び接続回路用第
２制御端子に入力される接続回路用第２制御信号はそれ
ぞれ、互いに異なる第１論理及び第２論理からなる２値
論理をとり、第１切替回路は、第１切替回路用一方入力
端子、第１切替回路用他方入力端子、第１切替回路用出
力端子及び第１切替回路用制御端子を有し、第２切替回
路は、第２切替回路用一方入力端子、第２切替回路用他
方入力端子、第２切替回路用出力端子及び第２切替回路
用制御端子を有し、記憶回路は記憶回路用入力端子及び
記憶回路用出力端子を有し、第１切替回路用制御端子は
接続回路用第１制御端子を構成し、第１切替回路用一方
入力端子は接続回路用入力端子を構成し、接続回路用第
１制御信号が第１論理をとるときに第１切替回路用一方
入力端子は第１切替回路用出力端子に接続され、接続回
路用第１制御信号が第２論理をとるときに第１切替回路
用他方入力端子は第１切替回路用出力端子に接続され、
第２切替回路用制御端子は接続回路用第２制御端子を構
成し、第２切替回路用一方入力端子は接続回路用試験入
力端子を構成し、接続回路用第２制御信号が第１論理を
とるときに第２切替回路用一方入力端子は第２切替回路
用出力端子に接続され、接続回路用第２制御信号が第２
論理をとるときに第２切替回路用他方入力端子は第２切
替回路用出力端子に接続され、第２切替回路用出力端子
は第１切替回路用他方入力端子に接続され、第１切替回
路用出力端子は記憶回路用入力端子に接続され、記憶回
路用出力端子は接続回路用出力端子を構成するとともに
第２切替回路用他方入力端子に接続されることを特徴と
する接続回路と、制御回路用第１及び第２制御入力端
子、制御回路用第１及び第２制御出力端子、ならびに制
御回路用試験端子を備え、制御回路用第１及び第２制御
入力端子ならびに制御回路用試験端子にはそれぞれ制御
回路用第１及び第２制御入力信号ならびに制御回路用試
験信号が入力され、制御回路用第１及び第２制御出力端
子からはそれぞれ制御回路用第１及び第２制御出力信号
が出力され、制御回路用第１及び第２制御入力信号、制
御回路用第１及び第２制御出力信号、ならびに制御回路
用試験信号はそれぞれ２値論理をとり、制御回路用試験
信号が２値論理のいずれか一方をとるとき、制御回路用
第１及び第２制御出力信号の論理は制御回路用第２制御
入力信号の論理に等しく、制御回路用試験信号が２値論
理の他方をとるとき、制御回路用第１制御出力信号の論
理は制御回路用第１制御入力信号の反転論理に等しく、
制御回路用第２制御出力信号の論理は制御回路用第１制
御入力信号の論理に等しく、制御回路用第１制御出力端
子は接続回路用第１制御端子に接続され、制御回路用第
２制御出力端子は接続回路用第２制御端子に接続される
ことによって接続回路を制御する制御回路とを含んでな
ることを特徴とする。
【００２９】請求項２に記載のスキャンパス構成回路
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１及び第２制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１及び第２制御入力端子にはそれぞれ制御回路用第１及
び第２制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１及び第２制御
入力信号、ならびに制御回路用第１及び第２制御出力信
号はそれぞれ２値論理をとり、制御回路用第１制御入力
信号が第１論理をとるとき、制御回路用第１及び第２制
御出力信号の論理は制御回路用第２制御入力信号の論理
に等しく、制御回路用第１制御入力信号が第２論理をと
るとき、制御回路用第１制御出力信号の論理は制御回路
用第１制御入力信号の反転論理に等しく、制御回路用第
２制御出力信号の論理は制御回路用第１制御入力信号の
論理に等しく、制御回路用第１制御出力端子が接続回路
用第１制御端子に接続され、制御回路用第２制御出力端
子が接続回路用第２制御端子に接続されることによって
接続回路を制御する制御回路とを含んでなることを特徴
とする。
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１及び第２制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１及び第２制御入力端子にはそれぞれ制御回路用第１及
び第２制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１及び第２制御
入力信号、ならびに制御回路用第１及び第２制御出力信
号はそれぞれ２値論理をとり、制御回路用第１制御入力
信号が第１論理をとるとき、制御回路用第１及び第２制
御出力信号の論理は制御回路用第２制御入力信号の論理
に等しく、制御回路用第１制御入力信号が第２論理をと
るとき、制御回路用第１制御出力信号の論理は制御回路
用第１制御入力信号の反転論理に等しく、制御回路用第
２制御出力信号の論理は制御回路用第１制御入力信号の
論理に等しく、制御回路用第１制御出力端子が接続回路
用第１制御端子に接続され、制御回路用第２制御出力端
子が接続回路用第２制御端子に接続されることによって
接続回路を制御する制御回路とを含んでなることを特徴
とする。
【００３０】請求項３に記載のスキャンパス構成回路
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子、制御回路用
第１及び第２制御出力端子、ならびに制御回路用試験端
子を備え、制御回路用第１乃至第３制御入力端子ならび
に制御回路用試験端子にはそれぞれ制御回路用第１乃至
第３制御入力信号ならびに制御回路用試験信号が入力さ
れ、制御回路用第１及び第２制御出力端子からはそれぞ
れ制御回路用第１及び第２制御出力信号が出力され、制
御回路用第１乃至第３制御入力信号、制御回路用第１及
び第２制御出力信号、ならびに制御回路用試験信号はそ
れぞれ２値論理をとり、制御回路用試験信号が２値論理
のいずれか一方をとるとき、制御回路用第１及び第２制
御出力信号の論理は制御回路用第２制御入力信号の論理
に等しく、制御回路用試験信号が２値論理の他方をとる
とき、制御回路用第１制御出力信号の論理は制御回路用
第１制御入力信号の論理に等しく、制御回路用第２制御
出力信号の論理は制御回路用第３制御入力信号の論理に
等しく、制御回路用第１制御出力端子は接続回路用第１
制御端子に接続され、制御回路用第２制御出力端子は接
続回路用第２制御端子に接続されることによって接続回
路を制御する制御回路とを含んでなることを特徴とす
る。
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子、制御回路用
第１及び第２制御出力端子、ならびに制御回路用試験端
子を備え、制御回路用第１乃至第３制御入力端子ならび
に制御回路用試験端子にはそれぞれ制御回路用第１乃至
第３制御入力信号ならびに制御回路用試験信号が入力さ
れ、制御回路用第１及び第２制御出力端子からはそれぞ
れ制御回路用第１及び第２制御出力信号が出力され、制
御回路用第１乃至第３制御入力信号、制御回路用第１及
び第２制御出力信号、ならびに制御回路用試験信号はそ
れぞれ２値論理をとり、制御回路用試験信号が２値論理
のいずれか一方をとるとき、制御回路用第１及び第２制
御出力信号の論理は制御回路用第２制御入力信号の論理
に等しく、制御回路用試験信号が２値論理の他方をとる
とき、制御回路用第１制御出力信号の論理は制御回路用
第１制御入力信号の論理に等しく、制御回路用第２制御
出力信号の論理は制御回路用第３制御入力信号の論理に
等しく、制御回路用第１制御出力端子は接続回路用第１
制御端子に接続され、制御回路用第２制御出力端子は接
続回路用第２制御端子に接続されることによって接続回
路を制御する制御回路とを含んでなることを特徴とす
る。
【００３１】請求項４に記載のスキャンパス構成回路
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子、制御回路用
第１及び第２制御出力端子、ならびに制御回路用試験端
子を備え、制御回路用第１乃至第３制御入力端子ならび
に制御回路用試験端子にはそれぞれ制御回路用第１乃至
第３制御入力信号ならびに制御回路用試験信号が入力さ
れ、制御回路用第１及び第２制御出力端子からはそれぞ
れ制御回路用第１及び第２制御出力信号が出力され、制
御回路用第１乃至第３制御入力信号、制御回路用第１及
び第２制御出力信号、ならびに制御回路用試験信号はそ
れぞれ２値論理をとり、制御回路用試験信号が２値論理
のいずれか一方をとり、かつ制御回路用第１及び第３制
御入力信号がそれぞれ第１論理をとるとき、制御回路用
第１及び第２制御出力信号の論理は制御回路用第２制御
入力信号の論理に等しく、制御回路用試験信号が２値論
理の他方をとるとき、制御回路用第１制御出力信号の論
理は制御回路用第１制御入力信号の論理に等しく、制御
回路用第２制御出力信号の論理は制御回路用第３制御入
力信号の論理に等しく、制御回路用第１制御出力端子は
接続回路用第１制御端子に接続され、制御回路用第２制
御出力端子は接続回路用第２制御端子に接続されること
によって接続回路を制御する制御回路とを含んでなるこ
とを特徴とする。
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子、制御回路用
第１及び第２制御出力端子、ならびに制御回路用試験端
子を備え、制御回路用第１乃至第３制御入力端子ならび
に制御回路用試験端子にはそれぞれ制御回路用第１乃至
第３制御入力信号ならびに制御回路用試験信号が入力さ
れ、制御回路用第１及び第２制御出力端子からはそれぞ
れ制御回路用第１及び第２制御出力信号が出力され、制
御回路用第１乃至第３制御入力信号、制御回路用第１及
び第２制御出力信号、ならびに制御回路用試験信号はそ
れぞれ２値論理をとり、制御回路用試験信号が２値論理
のいずれか一方をとり、かつ制御回路用第１及び第３制
御入力信号がそれぞれ第１論理をとるとき、制御回路用
第１及び第２制御出力信号の論理は制御回路用第２制御
入力信号の論理に等しく、制御回路用試験信号が２値論
理の他方をとるとき、制御回路用第１制御出力信号の論
理は制御回路用第１制御入力信号の論理に等しく、制御
回路用第２制御出力信号の論理は制御回路用第３制御入
力信号の論理に等しく、制御回路用第１制御出力端子は
接続回路用第１制御端子に接続され、制御回路用第２制
御出力端子は接続回路用第２制御端子に接続されること
によって接続回路を制御する制御回路とを含んでなるこ
とを特徴とする。
【００３２】請求項５に記載のスキャンパス構成回路
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１乃至第３制御入力端子にはそれぞれ制御回路用第１乃
至第３制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１乃至第３制御
入力信号ならびに制御回路用第１及び第２制御出力信号
はそれぞれ２値論理をとり、制御回路用第１制御入力信
号が第１論理をとるとき、制御回路用第１及び第２制御
出力信号の論理は制御回路用第２制御入力信号の論理に
等しく、制御回路用第１制御入力信号が第２論理をとる
とき、制御回路用第１制御出力信号の論理は制御回路用
第１制御入力信号の論理に等しく、制御回路用第２制御
出力信号の論理は制御回路用第３制御入力信号の論理に
等しく、制御回路用第１制御出力端子は接続回路用第１
制御端子に接続され、制御回路用第２制御出力端子は接
続回路用第２制御端子に接続されることによって接続回
路を制御する制御回路とを含んでなることを特徴とす
る。
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１乃至第３制御入力端子にはそれぞれ制御回路用第１乃
至第３制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１乃至第３制御
入力信号ならびに制御回路用第１及び第２制御出力信号
はそれぞれ２値論理をとり、制御回路用第１制御入力信
号が第１論理をとるとき、制御回路用第１及び第２制御
出力信号の論理は制御回路用第２制御入力信号の論理に
等しく、制御回路用第１制御入力信号が第２論理をとる
とき、制御回路用第１制御出力信号の論理は制御回路用
第１制御入力信号の論理に等しく、制御回路用第２制御
出力信号の論理は制御回路用第３制御入力信号の論理に
等しく、制御回路用第１制御出力端子は接続回路用第１
制御端子に接続され、制御回路用第２制御出力端子は接
続回路用第２制御端子に接続されることによって接続回
路を制御する制御回路とを含んでなることを特徴とす
る。
【００３３】請求項６に記載のスキャンパス構成回路
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１乃至第３制御入力端子にはそれぞれ制御回路用第１乃
至第３制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１乃至第３制御
入力信号ならびに制御回路用第１及び第２制御出力信号
はそれぞれ２値論理をとり、制御回路用第１制御入力信
号が第１論理をとり、かつ制御回路用第３制御信号が第
１論理をとるとき、制御回路用第１及び第２制御出力信
号の論理は制御回路用第２制御入力信号の論理に等し
く、制御回路用第１制御入力信号が第２論理をとると
き、制御回路用第１制御出力信号の論理は制御回路用第
１制御入力信号の論理に等しく、制御回路用第２制御出
力信号の論理は制御回路用第３制御入力信号の論理に等
しく、制御回路用第１制御出力端子は接続回路用第１制
御端子に接続され、制御回路用第２制御出力端子は接続
回路用第２制御端子に接続されることによって接続回路
を制御する制御回路とを含んでなることを特徴とする。
は、第１及び第２切替回路ならびに記憶回路を含んでな
り、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、ならびに接続回路用第１及び第２制
御端子を備え、接続回路用第１制御端子に入力される接
続回路用第１制御信号及び接続回路用第２制御端子に入
力される接続回路用第２制御信号はそれぞれ、互いに異
なる第１論理及び第２論理からなる２値論理をとり、第
１切替回路は、第１切替回路用一方入力端子、第１切替
回路用他方入力端子、第１切替回路用出力端子及び第１
切替回路用制御端子を有し、第２切替回路は、第２切替
回路用一方入力端子、第２切替回路用他方入力端子、第
２切替回路用出力端子及び第２切替回路用制御端子を有
し、記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、第１切替回路用制御端子は接続回路用第１
制御端子を構成し、第１切替回路用一方入力端子は接続
回路用入力端子を構成し、接続回路用第１制御信号が第
１論理をとるときに第１切替回路用一方入力端子は第１
切替回路用出力端子に接続され、接続回路用第１制御信
号が第２論理をとるときに第１切替回路用他方入力端子
は第１切替回路用出力端子に接続され、第２切替回路用
制御端子は接続回路用第２制御端子を構成し、第２切替
回路用一方入力端子は接続回路用試験入力端子を構成
し、接続回路用第２制御信号が第１論理をとるときに第
２切替回路用一方入力端子は第２切替回路用出力端子に
接続され、接続回路用第２制御信号が第２論理をとると
きに第２切替回路用他方入力端子は第２切替回路用出力
端子に接続され、第２切替回路用出力端子は第１切替回
路用他方入力端子に接続され、第１切替回路用出力端子
は記憶回路用入力端子に接続され、記憶回路用出力端子
は接続回路用出力端子を構成するとともに第２切替回路
用他方入力端子に接続されることを特徴とする接続回路
と、制御回路用第１乃至第３制御入力端子ならびに制御
回路用第１及び第２制御出力端子を備え、制御回路用第
１乃至第３制御入力端子にはそれぞれ制御回路用第１乃
至第３制御入力信号が入力され、制御回路用第１及び第
２制御出力端子からはそれぞれ制御回路用第１及び第２
制御出力信号が出力され、制御回路用第１乃至第３制御
入力信号ならびに制御回路用第１及び第２制御出力信号
はそれぞれ２値論理をとり、制御回路用第１制御入力信
号が第１論理をとり、かつ制御回路用第３制御信号が第
１論理をとるとき、制御回路用第１及び第２制御出力信
号の論理は制御回路用第２制御入力信号の論理に等し
く、制御回路用第１制御入力信号が第２論理をとると
き、制御回路用第１制御出力信号の論理は制御回路用第
１制御入力信号の論理に等しく、制御回路用第２制御出
力信号の論理は制御回路用第３制御入力信号の論理に等
しく、制御回路用第１制御出力端子は接続回路用第１制
御端子に接続され、制御回路用第２制御出力端子は接続
回路用第２制御端子に接続されることによって接続回路
を制御する制御回路とを含んでなることを特徴とする。
【００３４】請求項７に記載のスキャンパス構成回路
は、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、接続回路用第１及び第２制御端子、
ならびに期待端子を備え、接続回路用第１制御端子に入
力される接続回路用第１制御信号と接続回路用第２制御
端子に入力される接続回路用第２制御信号とはそれぞ
れ、互いに異なる第１論理及び第２論理からなる２値論
理をとり、接続回路用第１制御信号が第１論理をとると
き、接続回路用入力端子に入力される信号を接続回路用
出力端子から出力し、接続回路用第１制御信号が第２論
理をとり、かつ接続回路用第２制御信号が第１論理をと
るとき、接続回路用試験入力端子に入力される信号を接
続回路用出力端子から出力し、接続回路用第１及び第２
制御信号がそれぞれ第２論理をとるときには、期待端子
に入力される信号の論理と接続回路用入力端子に入力さ
れる信号の論理とが一致する場合には接続回路用出力端
子から出力していた信号を接続回路用出力端子から出力
し続け、一致しない場合には第１論理を接続回路用出力
端子から出力し続けることを特徴とする接続回路と、制
御回路用第１乃至第３制御入力端子ならびに制御回路用
第１及び第２制御出力端子を備え、制御回路用第１乃至
第３制御入力端子にはそれぞれ制御回路用第１乃至第３
制御入力信号が入力され、制御回路用第１及び第２制御
出力端子からはそれぞれ制御回路用第１及び第２制御出
力信号が出力され、制御回路用第１乃至第３制御入力信
号ならびに制御回路用第１及び第２制御出力信号はそれ
ぞれ２値論理をとり、制御回路用第１制御入力信号が第
１論理をとり、かつ制御回路用第３制御信号が第１論理
をとるとき、制御回路用第１及び第２制御出力信号の論
理は制御回路用第２制御入力信号の論理に等しく、制御
回路用第１制御入力信号が第２論理をとるとき、制御回
路用第１制御出力信号の論理は制御回路用第１制御入力
信号の論理に等しく、制御回路用第２制御出力信号の論
理は制御回路用第３制御入力信号の論理に等しく、制御
回路用第１制御出力端子は接続回路用第１制御端子に接
続され、制御回路用第２制御出力端子は接続回路用第２
制御端子に接続されることによって接続回路を制御する
制御回路とを含んでなることを特徴とする。
は、接続回路用入力端子、接続回路用試験入力端子、接
続回路用出力端子、接続回路用第１及び第２制御端子、
ならびに期待端子を備え、接続回路用第１制御端子に入
力される接続回路用第１制御信号と接続回路用第２制御
端子に入力される接続回路用第２制御信号とはそれぞ
れ、互いに異なる第１論理及び第２論理からなる２値論
理をとり、接続回路用第１制御信号が第１論理をとると
き、接続回路用入力端子に入力される信号を接続回路用
出力端子から出力し、接続回路用第１制御信号が第２論
理をとり、かつ接続回路用第２制御信号が第１論理をと
るとき、接続回路用試験入力端子に入力される信号を接
続回路用出力端子から出力し、接続回路用第１及び第２
制御信号がそれぞれ第２論理をとるときには、期待端子
に入力される信号の論理と接続回路用入力端子に入力さ
れる信号の論理とが一致する場合には接続回路用出力端
子から出力していた信号を接続回路用出力端子から出力
し続け、一致しない場合には第１論理を接続回路用出力
端子から出力し続けることを特徴とする接続回路と、制
御回路用第１乃至第３制御入力端子ならびに制御回路用
第１及び第２制御出力端子を備え、制御回路用第１乃至
第３制御入力端子にはそれぞれ制御回路用第１乃至第３
制御入力信号が入力され、制御回路用第１及び第２制御
出力端子からはそれぞれ制御回路用第１及び第２制御出
力信号が出力され、制御回路用第１乃至第３制御入力信
号ならびに制御回路用第１及び第２制御出力信号はそれ
ぞれ２値論理をとり、制御回路用第１制御入力信号が第
１論理をとり、かつ制御回路用第３制御信号が第１論理
をとるとき、制御回路用第１及び第２制御出力信号の論
理は制御回路用第２制御入力信号の論理に等しく、制御
回路用第１制御入力信号が第２論理をとるとき、制御回
路用第１制御出力信号の論理は制御回路用第１制御入力
信号の論理に等しく、制御回路用第２制御出力信号の論
理は制御回路用第３制御入力信号の論理に等しく、制御
回路用第１制御出力端子は接続回路用第１制御端子に接
続され、制御回路用第２制御出力端子は接続回路用第２
制御端子に接続されることによって接続回路を制御する
制御回路とを含んでなることを特徴とする。
【００３５】請求項８に記載のスキャンパス構成回路
は、接続回路はさらに、比較端子及び期待端子を備え、
排他的論理和素子、否定論理積素子及び論理積素子を含
んでなり、比較端子に入力される比較信号は２値論理を
とり、排他的論理和素子は排他的論理和素子用出力端子
及び二つの排他的論理和素子用入力端子を備え、否定論
理積素子は否定論理積素子用出力端子及び二つの否定論
理積素子用入力端子を備え、論理積素子は論理積素子用
出力端子及び二つの論理積素子用入力端子を備え、記憶
回路用出力端子と第２切替回路用他方入力端子との接続
は論理積素子を介する接続であり、排他的論理和素子用
入力端子のいずれか一方は期待端子を構成し、排他的論
理和素子用入力端子の他方と第１切替回路用一方入力端
子とが共通に接続され、排他的論理和素子用出力端子は
否定論理積素子用入力端子のいずれか一方に接続され、
否定論理積素子用入力端子の他方が比較端子を構成し、
否定論理積素子用出力端子は論理積用入力端子の一方に
接続され、記憶回路用出力端子は論理積回路用入力端子
の他方に接続されることを特徴とする。
は、接続回路はさらに、比較端子及び期待端子を備え、
排他的論理和素子、否定論理積素子及び論理積素子を含
んでなり、比較端子に入力される比較信号は２値論理を
とり、排他的論理和素子は排他的論理和素子用出力端子
及び二つの排他的論理和素子用入力端子を備え、否定論
理積素子は否定論理積素子用出力端子及び二つの否定論
理積素子用入力端子を備え、論理積素子は論理積素子用
出力端子及び二つの論理積素子用入力端子を備え、記憶
回路用出力端子と第２切替回路用他方入力端子との接続
は論理積素子を介する接続であり、排他的論理和素子用
入力端子のいずれか一方は期待端子を構成し、排他的論
理和素子用入力端子の他方と第１切替回路用一方入力端
子とが共通に接続され、排他的論理和素子用出力端子は
否定論理積素子用入力端子のいずれか一方に接続され、
否定論理積素子用入力端子の他方が比較端子を構成し、
否定論理積素子用出力端子は論理積用入力端子の一方に
接続され、記憶回路用出力端子は論理積回路用入力端子
の他方に接続されることを特徴とする。
【００３６】請求項９に記載のスキャンパス構成回路
は、接続回路はさらに、比較端子及び期待端子を備え、
排他的論理和素子及び否定論理積素子を含んでなり、記
憶回路はさらに記憶回路用初期化端子を備え、比較端子
に入力される比較信号は２値論理をとり、排他的論理和
素子は排他的論理和素子用出力端子及び二つの排他的論
理和素子用入力端子を備え、否定論理積素子は否定論理
積素子用出力端子及び二つの否定論理積素子用入力端子
を備え、排他的論理和素子用入力端子のいずれか一方は
期待端子を構成し、排他的論理和素子用入力端子の他方
と第１切替回路用一方入力端子とが共通に接続され、排
他的論理和素子用出力端子は否定論理積素子用入力端子
のいずれか一方に接続され、否定論理積素子用入力端子
の他方が比較端子を構成し、否定論理積素子用出力端子
は記憶回路用初期化端子に接続されることを特徴とす
る。
は、接続回路はさらに、比較端子及び期待端子を備え、
排他的論理和素子及び否定論理積素子を含んでなり、記
憶回路はさらに記憶回路用初期化端子を備え、比較端子
に入力される比較信号は２値論理をとり、排他的論理和
素子は排他的論理和素子用出力端子及び二つの排他的論
理和素子用入力端子を備え、否定論理積素子は否定論理
積素子用出力端子及び二つの否定論理積素子用入力端子
を備え、排他的論理和素子用入力端子のいずれか一方は
期待端子を構成し、排他的論理和素子用入力端子の他方
と第１切替回路用一方入力端子とが共通に接続され、排
他的論理和素子用出力端子は否定論理積素子用入力端子
のいずれか一方に接続され、否定論理積素子用入力端子
の他方が比較端子を構成し、否定論理積素子用出力端子
は記憶回路用初期化端子に接続されることを特徴とす
る。
【００３７】請求項１０に記載のスキャンパス構成回路
は、書き込み用端子及び読み出し用端子を備えるＲＡＭ
に設けられるスキャンパス構成回路であり、接続回路が
書き込み用端子毎に、及び読み出し用端子毎に用意さ
れ、書き込み用端子に用意される接続回路の接続回路用
出力端子には書き込み用端子がそれぞれ接続され、読み
出し用端子に用意される接続回路の接続回路用入力端子
には読み出し用端子がそれぞれ接続され、書き込み用端
子毎に用意される接続回路を制御する書き込み用制御回
路とは制御回路であり、読み出し用端子毎に用意される
接続回路を制御する読み出し用制御回路とは制御回路で
あり、書き込み用制御回路による制御と読み出し用制御
回路による制御とはそれぞれ独立であることを特徴とす
る。
は、書き込み用端子及び読み出し用端子を備えるＲＡＭ
に設けられるスキャンパス構成回路であり、接続回路が
書き込み用端子毎に、及び読み出し用端子毎に用意さ
れ、書き込み用端子に用意される接続回路の接続回路用
出力端子には書き込み用端子がそれぞれ接続され、読み
出し用端子に用意される接続回路の接続回路用入力端子
には読み出し用端子がそれぞれ接続され、書き込み用端
子毎に用意される接続回路を制御する書き込み用制御回
路とは制御回路であり、読み出し用端子毎に用意される
接続回路を制御する読み出し用制御回路とは制御回路で
あり、書き込み用制御回路による制御と読み出し用制御
回路による制御とはそれぞれ独立であることを特徴とす
る。
【００３８】請求項１１に記載のスキャンパス構成回路
は、書き込み用端子及び読み出し用端子を備え、読書き
込み用端子は書き込み用アドレス端子と書き込み用入力
端子とからなり、読み出し用端子は読み出し用アドレス
端子と読み出し用出力端子とからなるＲＡＭに設けられ
るスキャンパス構成回路であり、接続回路が書き込み用
アドレス端子毎に、書き込み用入力端子毎に、読み出し
用アドレス端子毎に、及び読み出し用出力端子毎にそれ
ぞれ用意され、書き込み用アドレス端子に用意される接
続回路の接続回路用出力端子には書き込み用アドレス端
子がそれぞれ接続され、書き込み用入力端子に用意され
る接続回路の接続回路用出力端子には書き込み用入力端
子がそれぞれ接続され、読み出し用アドレス端子に用意
される接続回路の接続回路用入力端子には読み出し用ア
ドレス端子がそれぞれ接続され、読み出し用出力端子に
用意される接続回路の接続回路用入力端子には読み出し
用出力端子がそれぞれ接続され、書き込み用アドレス端
子毎に用意される接続回路を制御する書き込みアドレス
用制御回路とは制御回路であり、書き込み用入力端子毎
に用意される接続回路を制御する書き込み入力用制御回
路とは制御回路であり、読み出し用アドレス端子毎に用
意される接続回路を制御する読み出しアドレス用制御回
路とは制御回路であり、読み出し用出力端子毎に用意さ
れる接続回路を制御する読み出し出力用制御回路とは制
御回路であり、書き込みアドレス用制御回路による制御
と、書き込み入力用制御回路による制御と、読み出しア
ドレス用制御回路による制御と、読み出し出力用制御回
路による制御とはそれぞれ独立であることを特徴とす
る。
は、書き込み用端子及び読み出し用端子を備え、読書き
込み用端子は書き込み用アドレス端子と書き込み用入力
端子とからなり、読み出し用端子は読み出し用アドレス
端子と読み出し用出力端子とからなるＲＡＭに設けられ
るスキャンパス構成回路であり、接続回路が書き込み用
アドレス端子毎に、書き込み用入力端子毎に、読み出し
用アドレス端子毎に、及び読み出し用出力端子毎にそれ
ぞれ用意され、書き込み用アドレス端子に用意される接
続回路の接続回路用出力端子には書き込み用アドレス端
子がそれぞれ接続され、書き込み用入力端子に用意され
る接続回路の接続回路用出力端子には書き込み用入力端
子がそれぞれ接続され、読み出し用アドレス端子に用意
される接続回路の接続回路用入力端子には読み出し用ア
ドレス端子がそれぞれ接続され、読み出し用出力端子に
用意される接続回路の接続回路用入力端子には読み出し
用出力端子がそれぞれ接続され、書き込み用アドレス端
子毎に用意される接続回路を制御する書き込みアドレス
用制御回路とは制御回路であり、書き込み用入力端子毎
に用意される接続回路を制御する書き込み入力用制御回
路とは制御回路であり、読み出し用アドレス端子毎に用
意される接続回路を制御する読み出しアドレス用制御回
路とは制御回路であり、読み出し用出力端子毎に用意さ
れる接続回路を制御する読み出し出力用制御回路とは制
御回路であり、書き込みアドレス用制御回路による制御
と、書き込み入力用制御回路による制御と、読み出しア
ドレス用制御回路による制御と、読み出し出力用制御回
路による制御とはそれぞれ独立であることを特徴とす
る。
【００３９】
実施の形態１．図１は本実施の形態に従う制御回路及び
試験回路の備えられる、論理回路の回路図である。従来
の技術にて示された回路等と同一の構成、働き等を有す
るものに対しては同一の参照符号を付けるものとする。
試験回路の備えられる、論理回路の回路図である。従来
の技術にて示された回路等と同一の構成、働き等を有す
るものに対しては同一の参照符号を付けるものとする。
【００４０】同図に示されるとおり、試験回路であるテ
スト回路ＴＣによって論理回路であるデータ回路１は入
出力の制御を行われる。
スト回路ＴＣによって論理回路であるデータ回路１は入
出力の制御を行われる。
【００４１】まずデータ回路１について説明する。デー
タ回路１は入力端子ＤＩ［０］〜［３］及び出力端子Ｄ
Ｏ［０］〜［３］を備える。データ回路１は入力端子Ｄ
Ｉ［０］〜［３］に与えられる入力データＤＩ［０］〜
［３］に対して固有の出力データＤＯ［０］〜［３］を
出力端子ＤＯ［０］〜［３］から出力する回路である。
データ回路１として組み合わせ回路またはＲＡＭのよう
な記憶回路を挙げることができる。
タ回路１は入力端子ＤＩ［０］〜［３］及び出力端子Ｄ
Ｏ［０］〜［３］を備える。データ回路１は入力端子Ｄ
Ｉ［０］〜［３］に与えられる入力データＤＩ［０］〜
［３］に対して固有の出力データＤＯ［０］〜［３］を
出力端子ＤＯ［０］〜［３］から出力する回路である。
データ回路１として組み合わせ回路またはＲＡＭのよう
な記憶回路を挙げることができる。
【００４２】本実施の形態において示されるデータ回路
１は４ビットであるが、本発明に従う試験回路の適用は
４ビットの論理回路に限定されるものではなく、どのよ
うなビット数の論理回路に対しても本発明の試験回路を
適用することは可能である。データあるいは端子に付加
されている［番号］はデータのビット番号を表す。上述
のように、端子に入力されるデータあるいは端子から出
力されるデータはそれぞれビット番号によって対応づけ
られている。従って、データあるいは端子等を総称する
とき、またはビット番号による違いを考慮しなくて良い
ときには、ビット番号を以下省略する。ビット番号が省
略されるときにも、それぞれのデータはそれぞれビット
番号の端子に対応する。特にビット毎の対応を明確にし
たいときには、ＤＩ［Ｎ］のように記述する。特にこと
わらない限り、Ｎは０，１，２，３のうちの任意の数字
を表す。
１は４ビットであるが、本発明に従う試験回路の適用は
４ビットの論理回路に限定されるものではなく、どのよ
うなビット数の論理回路に対しても本発明の試験回路を
適用することは可能である。データあるいは端子に付加
されている［番号］はデータのビット番号を表す。上述
のように、端子に入力されるデータあるいは端子から出
力されるデータはそれぞれビット番号によって対応づけ
られている。従って、データあるいは端子等を総称する
とき、またはビット番号による違いを考慮しなくて良い
ときには、ビット番号を以下省略する。ビット番号が省
略されるときにも、それぞれのデータはそれぞれビット
番号の端子に対応する。特にビット毎の対応を明確にし
たいときには、ＤＩ［Ｎ］のように記述する。特にこと
わらない限り、Ｎは０，１，２，３のうちの任意の数字
を表す。
【００４３】次にデータの入出力に関する回路について
説明を行う。データ回路１の入力端子ＤＩとデータ入力
端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子
ＯＵＴとの間にはテスト回路ＴＣがそれぞれ挿入され
る。テスト回路ＴＣは入力端子ｄ［０］〜［３］、出力
端子ｑ［０］〜［３］、スキャンイン端子ｓｉ、テスト
保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキャン
アウト端子ｓｏを備える回路である。
説明を行う。データ回路１の入力端子ＤＩとデータ入力
端子ＩＮとの間に、また出力端子ＤＯとデータ出力端子
ＯＵＴとの間にはテスト回路ＴＣがそれぞれ挿入され
る。テスト回路ＴＣは入力端子ｄ［０］〜［３］、出力
端子ｑ［０］〜［３］、スキャンイン端子ｓｉ、テスト
保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキャン
アウト端子ｓｏを備える回路である。
【００４４】テスト保持端子ｔｈｌｄ及びシフトモード
端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍによるテスト回路Ｔ
Ｃの動作について説明する。シフトモード制御信号ｓｍ
が“０”のとき、テスト回路ＴＣは入力端子ｄに入力さ
れるデータ取り込み、そのまま出力端子ｑから出力す
る。シフトモード制御信号ｓｍが“１”であり、かつテ
スト保持制御信号ｔｈｌｄが“０”のとき、テスト回路
ＴＣはスキャンイン端子ｓｉに入力されるデータを取り
込んでスキャンアウト端子ｓｏから出力する。シフトモ
ード制御信号ｓｍが“１”であり、かつテスト保持制御
信号ｔｈｌｄが“１”のとき、テスト回路ＴＣ中に備え
られる後述の接続回路ＣＣにてデータが保持される。
端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍによるテスト回路Ｔ
Ｃの動作について説明する。シフトモード制御信号ｓｍ
が“０”のとき、テスト回路ＴＣは入力端子ｄに入力さ
れるデータ取り込み、そのまま出力端子ｑから出力す
る。シフトモード制御信号ｓｍが“１”であり、かつテ
スト保持制御信号ｔｈｌｄが“０”のとき、テスト回路
ＴＣはスキャンイン端子ｓｉに入力されるデータを取り
込んでスキャンアウト端子ｓｏから出力する。シフトモ
ード制御信号ｓｍが“１”であり、かつテスト保持制御
信号ｔｈｌｄが“１”のとき、テスト回路ＴＣ中に備え
られる後述の接続回路ＣＣにてデータが保持される。
【００４５】以上のような回路動作を行うテスト回路Ｔ
Ｃは図２に示される接続回路ＣＣを用いることによって
得られる。接続回路ＣＣについて説明を行う。セレクタ
２，３及びフリップフロップ４によって接続回路ＣＣは
構成される。セレクタ２，３はデータ入力０端子及びデ
ータ入力１端子、出力端子ならびに制御端子をそれぞれ
有するセレクタである。セレクタの制御端子にはセレク
タを切替えるための制御信号が入力される。データ入力
０端子は制御信号が“０”のときに選択され出力端子に
接続される。一方、データ入力１端子は制御信号が
“１”のときに選択され出力端子に接続される。よっ
て、セレクタに入力される制御信号の“１”，“０”を
切替えることによって、セレクタから出力されるデータ
を選択することが可能となる。セレクタ２はテスト保持
制御信号ｔｈｌｄによって、セレクタ３はシフトモード
制御信号ｓｍによって切替の制御が行われる。セレクタ
２のデータ入力０端子にはスキャンイン端子ｓｉが接続
され、データ入力１端子にはフリップフロップ４の出力
端子が接続される。セレクタ２の出力端子はセレクタ３
のデータ入力１端子に接続される。セレクタ３のデータ
入力０端子には入力端子ｄが接続される。セレクタ３の
出力端子はフリップフロップ４の入力端子に接続され
る。フリップフロップ４の出力データは前述の如くセレ
クタ２のデータ入力１端子に入力され、さらに接続回路
ＣＣのスキャンアウトデータｓｏあるいはシリアル入力
データｑとして出力される。シリアル入力データとは、
通常動作時に出力されるデータのことである。フリップ
フロップ４はＤフリップフロップあるいはＤフリップフ
ロップと同様の働きを有するフリップフロップである。
Ｃは図２に示される接続回路ＣＣを用いることによって
得られる。接続回路ＣＣについて説明を行う。セレクタ
２，３及びフリップフロップ４によって接続回路ＣＣは
構成される。セレクタ２，３はデータ入力０端子及びデ
ータ入力１端子、出力端子ならびに制御端子をそれぞれ
有するセレクタである。セレクタの制御端子にはセレク
タを切替えるための制御信号が入力される。データ入力
０端子は制御信号が“０”のときに選択され出力端子に
接続される。一方、データ入力１端子は制御信号が
“１”のときに選択され出力端子に接続される。よっ
て、セレクタに入力される制御信号の“１”，“０”を
切替えることによって、セレクタから出力されるデータ
を選択することが可能となる。セレクタ２はテスト保持
制御信号ｔｈｌｄによって、セレクタ３はシフトモード
制御信号ｓｍによって切替の制御が行われる。セレクタ
２のデータ入力０端子にはスキャンイン端子ｓｉが接続
され、データ入力１端子にはフリップフロップ４の出力
端子が接続される。セレクタ２の出力端子はセレクタ３
のデータ入力１端子に接続される。セレクタ３のデータ
入力０端子には入力端子ｄが接続される。セレクタ３の
出力端子はフリップフロップ４の入力端子に接続され
る。フリップフロップ４の出力データは前述の如くセレ
クタ２のデータ入力１端子に入力され、さらに接続回路
ＣＣのスキャンアウトデータｓｏあるいはシリアル入力
データｑとして出力される。シリアル入力データとは、
通常動作時に出力されるデータのことである。フリップ
フロップ４はＤフリップフロップあるいはＤフリップフ
ロップと同様の働きを有するフリップフロップである。
【００４６】接続回路ＣＣの回路動作について説明を行
う。接続回路ＣＣは、シフトモード制御信号ｓｍが
“０”のとき、入力端子ｄに入力される信号を出力する
回路である。シフトモード制御信号ｓｍが“１”であ
り、かつテスト保持制御信号ｔｈｌｄが“０”のとき、
接続回路ＣＣはスキャンイン端子ｓｉに入力されるデー
タを出力する。シフトモード制御信号ｓｍが“１”であ
り、かつテスト保持制御信号ｔｈｌｄが“１”のとき、
接続回路ＣＣはスキャンフリップフロップ４のデータを
保持する。データ入力端子ｄ［０］〜［３］と出力端子
ｑ［０］〜［３］との間に接続回路ＣＣ［０］〜［３］
がそれぞれ挿入され接続されて４ビットのテスト回路Ｔ
Ｃが構成される。
う。接続回路ＣＣは、シフトモード制御信号ｓｍが
“０”のとき、入力端子ｄに入力される信号を出力する
回路である。シフトモード制御信号ｓｍが“１”であ
り、かつテスト保持制御信号ｔｈｌｄが“０”のとき、
接続回路ＣＣはスキャンイン端子ｓｉに入力されるデー
タを出力する。シフトモード制御信号ｓｍが“１”であ
り、かつテスト保持制御信号ｔｈｌｄが“１”のとき、
接続回路ＣＣはスキャンフリップフロップ４のデータを
保持する。データ入力端子ｄ［０］〜［３］と出力端子
ｑ［０］〜［３］との間に接続回路ＣＣ［０］〜［３］
がそれぞれ挿入され接続されて４ビットのテスト回路Ｔ
Ｃが構成される。
【００４７】図３はテスト回路ＴＣの構成を示す回路図
である。接続回路ＣＣが順に接続されてテスト回路ＴＣ
は構成される。接続回路ＣＣ同士の接続について説明を
行う。接続回路ＣＣ［０］のセレクタ２［０］のデータ
入力０端子はテスト回路ＴＣのスキャンイン端子ｓｉに
接続される。Ｎ＝１〜３に関しては、接続回路ＣＣ
［Ｎ］のセレクタ２［Ｎ］のデータ入力０端子には接続
回路ＣＣ［Ｎ−１］のスキャンアウトデータｓｏ［Ｎ−
１］が入力される。接続回路ＣＣ［３］のフリップフロ
ップ４［３］の出力端子はテスト回路ＴＣのスキャンア
ウト端子ｓｏに接続される。以上のように接続されるこ
とに加えて、接続回路ＣＣ［Ｎ］のそれぞれのスキャン
アウト端子ｓｏ［Ｎ］はテスト回路ＴＣの出力端子ｑ
［Ｎ］をも構成する。
である。接続回路ＣＣが順に接続されてテスト回路ＴＣ
は構成される。接続回路ＣＣ同士の接続について説明を
行う。接続回路ＣＣ［０］のセレクタ２［０］のデータ
入力０端子はテスト回路ＴＣのスキャンイン端子ｓｉに
接続される。Ｎ＝１〜３に関しては、接続回路ＣＣ
［Ｎ］のセレクタ２［Ｎ］のデータ入力０端子には接続
回路ＣＣ［Ｎ−１］のスキャンアウトデータｓｏ［Ｎ−
１］が入力される。接続回路ＣＣ［３］のフリップフロ
ップ４［３］の出力端子はテスト回路ＴＣのスキャンア
ウト端子ｓｏに接続される。以上のように接続されるこ
とに加えて、接続回路ＣＣ［Ｎ］のそれぞれのスキャン
アウト端子ｓｏ［Ｎ］はテスト回路ＴＣの出力端子ｑ
［Ｎ］をも構成する。
【００４８】次にデータ回路１及び本実施の形態に従う
スキャンパスを含む回路について図１を用いて説明を行
う。
スキャンパスを含む回路について図１を用いて説明を行
う。
【００４９】まず通常動作に必要である、データ入力端
子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１
とテスト回路ＴＣとの接続について説明を行う。データ
回路１の入力側においては、テスト回路ＴＣの入力端子
ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力端子ＩＮ
［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］とそれぞ
れ接続される。出力側においても同様に、テスト回路Ｔ
Ｃの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ回
路１の出力端子ＤＯ［Ｎ］及びデータ出力端子ＯＵＴ
［Ｎ］と接続される。
子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１
とテスト回路ＴＣとの接続について説明を行う。データ
回路１の入力側においては、テスト回路ＴＣの入力端子
ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力端子ＩＮ
［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］とそれぞ
れ接続される。出力側においても同様に、テスト回路Ｔ
Ｃの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ回
路１の出力端子ＤＯ［Ｎ］及びデータ出力端子ＯＵＴ
［Ｎ］と接続される。
【００５０】次にスキャンテストを行う際に用いられる
スキャンイン端子ＳＩ，ｓｉ及びスキャンアウト端子Ｓ
Ｏ，ｓｏについて説明を行う。スキャンイン端子ＳＩは
入力側のテスト回路ＴＣのスキャンイン端子ｓｉに接続
される。入力側のテスト回路ＴＣのスキャンアウト端子
ｓｏは出力側のテスト回路ＴＣのスキャンイン端子ｓｉ
に接続される。出力側のテスト回路ＴＣのスキャンアウ
ト端子ｓｏはスキャンパスの最終の出力端子であるスキ
ャンアウト端子ＳＯに接続される。
スキャンイン端子ＳＩ，ｓｉ及びスキャンアウト端子Ｓ
Ｏ，ｓｏについて説明を行う。スキャンイン端子ＳＩは
入力側のテスト回路ＴＣのスキャンイン端子ｓｉに接続
される。入力側のテスト回路ＴＣのスキャンアウト端子
ｓｏは出力側のテスト回路ＴＣのスキャンイン端子ｓｉ
に接続される。出力側のテスト回路ＴＣのスキャンアウ
ト端子ｓｏはスキャンパスの最終の出力端子であるスキ
ャンアウト端子ＳＯに接続される。
【００５１】次にテスト回路ＴＣにテスト保持制御信号
ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本実
施例に従う制御回路ＣＴＬ１について説明を行う。制御
回路ＣＴＬ１はテスト制御信号ＴＥＳＴ、シフトモード
制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、テ
スト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍを出力する回路である。
ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本実
施例に従う制御回路ＣＴＬ１について説明を行う。制御
回路ＣＴＬ１はテスト制御信号ＴＥＳＴ、シフトモード
制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、テ
スト回路ＴＣにテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍを出力する回路である。
【００５２】制御回路ＣＴＬ１は、テスト制御信号ＴＥ
ＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０
を出力する。テスト制御信号ＴＥＳＴが“１”のとき、
テスト保持制御信号ｔｈｌｄとしてシフトモード制御信
号ＳＭの論理反転信号を、シフトモード制御信号ｓｍと
してシフトモード制御信号ＳＭを制御回路ＣＴＬは出力
する。ここで、論理反転信号について説明する。入力信
号が“０”のときには論理反転信号は“１”であり、入
力信号が“１”のときには論理反転信号は“０”とな
る。
ＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍとして保持制御信号ＨＬＤ０
を出力する。テスト制御信号ＴＥＳＴが“１”のとき、
テスト保持制御信号ｔｈｌｄとしてシフトモード制御信
号ＳＭの論理反転信号を、シフトモード制御信号ｓｍと
してシフトモード制御信号ＳＭを制御回路ＣＴＬは出力
する。ここで、論理反転信号について説明する。入力信
号が“０”のときには論理反転信号は“１”であり、入
力信号が“１”のときには論理反転信号は“０”とな
る。
【００５３】制御回路ＣＴＬ１の接続について説明を行
う。セレクタ５，６及びインバータ１０によって制御回
路ＣＴＬ１は構成される。セレクタ５，６はデータ入力
０端子及びデータ入力１端子、出力端子ならびに制御端
子端子をそれぞれ有するセレクタである。セレクタ５，
６の制御端子にはセレクタ５，６を同時に切替えるため
のテスト制御信号ＴＥＳＴが入力される。データ入力０
端子はテスト制御信号ＴＥＳＴが“０”のときに選択さ
れ出力端子に接続される。一方、データ入力１端子はテ
スト制御信号ＴＥＳＴが“１”のときに選択され出力端
子に接続される。よって、セレクタ５，６に入力される
テスト制御信号ＴＥＳＴの“１”，“０”を切替えるこ
とによって、セレクタ５，６からそれぞれ出力されるデ
ータを選択することが可能となる。セレクタ５及び６の
それぞれのデータ入力０端子には保持端子ＨＬＤ０が共
通に接続される。セレクタ５のデータ入力１端子にはイ
ンバータ１０を介してシフトモード端子ＳＭが接続さ
れ、セレクタ６のデータ入力１端子は何も介さずにシフ
トモード端子ＳＭが接続される。セレクタ５の出力端子
はテスト回路ＴＣのテスト保持端子ｔｈｌｄに接続され
る。セレクタ６の出力端子はテスト回路ＴＣのシフトモ
ード端子ｓｍに接続される。
う。セレクタ５，６及びインバータ１０によって制御回
路ＣＴＬ１は構成される。セレクタ５，６はデータ入力
０端子及びデータ入力１端子、出力端子ならびに制御端
子端子をそれぞれ有するセレクタである。セレクタ５，
６の制御端子にはセレクタ５，６を同時に切替えるため
のテスト制御信号ＴＥＳＴが入力される。データ入力０
端子はテスト制御信号ＴＥＳＴが“０”のときに選択さ
れ出力端子に接続される。一方、データ入力１端子はテ
スト制御信号ＴＥＳＴが“１”のときに選択され出力端
子に接続される。よって、セレクタ５，６に入力される
テスト制御信号ＴＥＳＴの“１”，“０”を切替えるこ
とによって、セレクタ５，６からそれぞれ出力されるデ
ータを選択することが可能となる。セレクタ５及び６の
それぞれのデータ入力０端子には保持端子ＨＬＤ０が共
通に接続される。セレクタ５のデータ入力１端子にはイ
ンバータ１０を介してシフトモード端子ＳＭが接続さ
れ、セレクタ６のデータ入力１端子は何も介さずにシフ
トモード端子ＳＭが接続される。セレクタ５の出力端子
はテスト回路ＴＣのテスト保持端子ｔｈｌｄに接続され
る。セレクタ６の出力端子はテスト回路ＴＣのシフトモ
ード端子ｓｍに接続される。
【００５４】図１に示される回路の回路動作を以下にま
とめる。回路動作としては、通常動作及びスキャンテス
ト動作が存在する。通常動作及びスキャンテストにおけ
る、それぞれの信号及びデータの最適な設定値を表１に
示す。表において、“ＤＣ”とは“Ｄｏｎ’ｔ Ｃａｒ
ｅ”の意味であり、信号あるいはデータが動作に関与し
ないことを示す。
とめる。回路動作としては、通常動作及びスキャンテス
ト動作が存在する。通常動作及びスキャンテストにおけ
る、それぞれの信号及びデータの最適な設定値を表１に
示す。表において、“ＤＣ”とは“Ｄｏｎ’ｔ Ｃａｒ
ｅ”の意味であり、信号あるいはデータが動作に関与し
ないことを示す。
【００５５】
【表１】
【００５６】まず通常動作について説明を行う。通常動
作時にはテスト制御信号ＴＥＳＴを“０”とする。テス
ト制御信号ＴＥＳＴが“０”のとき、セレクタ５，６は
データ入力０端子に入力されるデータを出力するので、
保持制御信号ＨＬＤ０がテスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして入力側及び出力側の
テスト回路ＴＣに与えられる。このとき、保持制御信号
ＨＬＤ０が“０”ならば、入力側では入力データＩＮが
入力側の接続回路ＣＣを介してデータ回路１の入力端子
ＤＩに取り込まれる。出力側では出力データＤＯが出力
側の接続回路ＣＣを介してデータ出力端子ＯＵＴに出力
される。保持制御信号ＨＬＤ０が“１”ならば、入力デ
ータＩＮ及び出力データＤＯは接続回路ＣＣにおいてそ
れぞれ保持される。
作時にはテスト制御信号ＴＥＳＴを“０”とする。テス
ト制御信号ＴＥＳＴが“０”のとき、セレクタ５，６は
データ入力０端子に入力されるデータを出力するので、
保持制御信号ＨＬＤ０がテスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして入力側及び出力側の
テスト回路ＴＣに与えられる。このとき、保持制御信号
ＨＬＤ０が“０”ならば、入力側では入力データＩＮが
入力側の接続回路ＣＣを介してデータ回路１の入力端子
ＤＩに取り込まれる。出力側では出力データＤＯが出力
側の接続回路ＣＣを介してデータ出力端子ＯＵＴに出力
される。保持制御信号ＨＬＤ０が“１”ならば、入力デ
ータＩＮ及び出力データＤＯは接続回路ＣＣにおいてそ
れぞれ保持される。
【００５７】次にスキャンテスト動作について説明す
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。スキ
ャンテスト時にはテスト制御信号ＴＥＳＴを“１”とす
る。テスト制御信号ＴＥＳＴが“１”のとき、シフトモ
ード制御信号ＳＭの反転論理及びシフトモード制御信号
ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍとして、入力側及び出力側のテスト
回路ＴＣに与えられる。
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。スキ
ャンテスト時にはテスト制御信号ＴＥＳＴを“１”とす
る。テスト制御信号ＴＥＳＴが“１”のとき、シフトモ
ード制御信号ＳＭの反転論理及びシフトモード制御信号
ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍとして、入力側及び出力側のテスト
回路ＴＣに与えられる。
【００５８】１．テストパターンのシフトイン データ回路１にテストパターンを入力する準備として、
入力側の接続回路ＣＣにテストパターンをシフトインす
る。シフトモード制御信号ＳＭを“１”とすると、デー
タ回路１に入力するテストパターンをスキャンイン端子
ＳＩからシフトインすることが可能である。本実施の形
態のデータ回路１は４ビットであるので、４ビットのテ
ストパターンがシフトインされる。テストパターンは入
力側の接続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→
ＣＣ［３］の順でシフトされ、入力側の接続回路ＣＣ
［０］〜［３］にテストパターンが入力される。シフト
モード制御信号ＳＭによって入力側及び出力側のテスト
回路ＴＣは同時に制御されるので、出力側の接続回路Ｃ
Ｃ［０］〜ＣＣ［３］においてもデータのシフトが起こ
る。
入力側の接続回路ＣＣにテストパターンをシフトインす
る。シフトモード制御信号ＳＭを“１”とすると、デー
タ回路１に入力するテストパターンをスキャンイン端子
ＳＩからシフトインすることが可能である。本実施の形
態のデータ回路１は４ビットであるので、４ビットのテ
ストパターンがシフトインされる。テストパターンは入
力側の接続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→
ＣＣ［３］の順でシフトされ、入力側の接続回路ＣＣ
［０］〜［３］にテストパターンが入力される。シフト
モード制御信号ＳＭによって入力側及び出力側のテスト
回路ＴＣは同時に制御されるので、出力側の接続回路Ｃ
Ｃ［０］〜ＣＣ［３］においてもデータのシフトが起こ
る。
【００５９】２．実行 シフトモード制御信号ＳＭを“０”とする。このとき、
入力側あるいは出力側のそれぞれの接続回路ＣＣを介し
て、入力データＩＮが入力端子ＤＩに取り込まれ、デー
タ回路１のテスト結果である出力データＤＯはデータ出
力端子ＯＵＴに出力される。
入力側あるいは出力側のそれぞれの接続回路ＣＣを介し
て、入力データＩＮが入力端子ＤＩに取り込まれ、デー
タ回路１のテスト結果である出力データＤＯはデータ出
力端子ＯＵＴに出力される。
【００６０】３．テスト結果のシフトアウト シフトモード制御信号ＳＭを“１”とする。このときテ
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
【００６１】以上が図１に示される回路の回路動作であ
る。図２に示されるセレクタ２，３のデータ入力０端子
とデータ入力１端子をそれぞれ入れ替え、かつセレクタ
２，３のそれぞれの制御端子に入力されるテスト保持制
御信号ｔｈｌｄ及びシフトモード制御信号ｓｍの“０”
と”１”をそれぞれ入れ換えても、本発明の試験回路の
回路動作は変わらない。
る。図２に示されるセレクタ２，３のデータ入力０端子
とデータ入力１端子をそれぞれ入れ替え、かつセレクタ
２，３のそれぞれの制御端子に入力されるテスト保持制
御信号ｔｈｌｄ及びシフトモード制御信号ｓｍの“０”
と”１”をそれぞれ入れ換えても、本発明の試験回路の
回路動作は変わらない。
【００６２】図１に示される制御回路ＣＴＬ１を用いる
と、以下に記す利点が生ずる。
と、以下に記す利点が生ずる。
【００６３】図４はデータ回路１，１ａ及び１ｂの入力
側及び出力側においてテスト回路ＴＣがそれぞれ設けら
れスキャンパスが構成される回路を示す回路図である。
データ回路１ａ及び１ｂは論理回路であり、データ回路
１は図示されない制御回路ＣＴＬ１によって制御され
る。データ回路１の入力側及び出力側のＴＣに入力され
る保持制御信号ＨＬＤ０はデータ回路１ａから出力され
るデータ回路１ａ，１及び１ｂが順に並べられ、スキャ
ンパスは、スキャンイン端子ＳＩ→データ回路１ａの入
力側のテスト回路ＴＣ→データ回路１ａの出力側のテス
ト回路ＴＣ→データ回路１の入力側のテスト回路ＴＣ→
データ回路１出力側のテスト回路ＴＣ→データ回路１ｂ
の入力側のテスト回路ＴＣ→データ回路１ｂの出力側の
テスト回路ＴＣ→スキャンアウト端子ＳＯ、のように構
成されている。
側及び出力側においてテスト回路ＴＣがそれぞれ設けら
れスキャンパスが構成される回路を示す回路図である。
データ回路１ａ及び１ｂは論理回路であり、データ回路
１は図示されない制御回路ＣＴＬ１によって制御され
る。データ回路１の入力側及び出力側のＴＣに入力され
る保持制御信号ＨＬＤ０はデータ回路１ａから出力され
るデータ回路１ａ，１及び１ｂが順に並べられ、スキャ
ンパスは、スキャンイン端子ＳＩ→データ回路１ａの入
力側のテスト回路ＴＣ→データ回路１ａの出力側のテス
ト回路ＴＣ→データ回路１の入力側のテスト回路ＴＣ→
データ回路１出力側のテスト回路ＴＣ→データ回路１ｂ
の入力側のテスト回路ＴＣ→データ回路１ｂの出力側の
テスト回路ＴＣ→スキャンアウト端子ＳＯ、のように構
成されている。
【００６４】上述のように、図４に示される回路におい
ては保持制御信号ＨＬＤ０がデータ回路１ａからデータ
回路１の入力側及び出力側のテスト回路ＴＣにそれぞれ
与えられる。制御回路ＣＴＬ１においては、テスト制御
信号ＴＥＳＴによって保持端子ＨＬＤ０とシフトモード
端子ＳＭのどちらが選択されるかが制御される。従っ
て、データ回路１の入力側及び出力側のテスト回路ＴＣ
を制御回路ＣＴＬ１によって制御することによって、デ
ータ回路１のスキャンテストをデータ回路１ａから与え
られる保持制御信号ＨＬＤ０とは独立に行うことがで
き、テストパターンの生成が単純となる。
ては保持制御信号ＨＬＤ０がデータ回路１ａからデータ
回路１の入力側及び出力側のテスト回路ＴＣにそれぞれ
与えられる。制御回路ＣＴＬ１においては、テスト制御
信号ＴＥＳＴによって保持端子ＨＬＤ０とシフトモード
端子ＳＭのどちらが選択されるかが制御される。従っ
て、データ回路１の入力側及び出力側のテスト回路ＴＣ
を制御回路ＣＴＬ１によって制御することによって、デ
ータ回路１のスキャンテストをデータ回路１ａから与え
られる保持制御信号ＨＬＤ０とは独立に行うことがで
き、テストパターンの生成が単純となる。
【００６５】図５に示されるように、スキャンイン端子
ＳＩをスキャンフリップフロップＨＳＦＦを介して入力
側のテスト回路ＴＣのスキャンイン端子ｓｉに接続する
ことも可能である。
ＳＩをスキャンフリップフロップＨＳＦＦを介して入力
側のテスト回路ＴＣのスキャンイン端子ｓｉに接続する
ことも可能である。
【００６６】図６はスキャンフリップフロップＨＳＦＦ
を示す回路図である。スキャンフリップフロップＨＳＦ
Ｆはセレクタ１４及びフリップフロップ１５から成る回
路である。テスト回路ＴＣを制御する制御回路に入力さ
れる保持制御信号ＨＬＤを確認するためにスキャンフリ
ップフロップＨＦＳＳは設けられる。保持制御信号ＨＬ
Ｄは保持制御信号ＨＬＤ０を含む信号である。セレクタ
１４はデータ入力０端子及びデータ入力１端子、出力端
子ならびに制御端子を有する。制御端子にはセレクタ１
４を切替えるためのシフトモード制御信号ＳＭが入力さ
れる。データ入力０端子はシフトモード制御信号ＳＭが
“０”のときに選択され出力端子に接続される。一方、
データ入力１端子はシフトモード制御信号ＳＭが“１”
のときに選択され出力端子に接続される。よって、セレ
クタ１４に入力されるシフトモード制御信号ＳＭの
“１”，“０”を切替えることによって、セレクタ１４
から出力されるデータを選択することが可能となる。セ
レクタ１４のデータ入力１端子にはスキャンイン端子Ｓ
Ｉが接続され、データ入力０端子には保持端子ＨＬＤが
接続される。セレクタ１４の出力端子はフリップフロッ
プ１５の入力端子に接続される。フリップフロップ１５
の出力端子はスキャンフリップフロップＨＳＦＦのスキ
ャンアウト端子ＳＯとなる。フリップフロップ１５はＤ
フリップフロップあるいはＤフリップフロップと同様の
働きを有するフリップフロップである。
を示す回路図である。スキャンフリップフロップＨＳＦ
Ｆはセレクタ１４及びフリップフロップ１５から成る回
路である。テスト回路ＴＣを制御する制御回路に入力さ
れる保持制御信号ＨＬＤを確認するためにスキャンフリ
ップフロップＨＦＳＳは設けられる。保持制御信号ＨＬ
Ｄは保持制御信号ＨＬＤ０を含む信号である。セレクタ
１４はデータ入力０端子及びデータ入力１端子、出力端
子ならびに制御端子を有する。制御端子にはセレクタ１
４を切替えるためのシフトモード制御信号ＳＭが入力さ
れる。データ入力０端子はシフトモード制御信号ＳＭが
“０”のときに選択され出力端子に接続される。一方、
データ入力１端子はシフトモード制御信号ＳＭが“１”
のときに選択され出力端子に接続される。よって、セレ
クタ１４に入力されるシフトモード制御信号ＳＭの
“１”，“０”を切替えることによって、セレクタ１４
から出力されるデータを選択することが可能となる。セ
レクタ１４のデータ入力１端子にはスキャンイン端子Ｓ
Ｉが接続され、データ入力０端子には保持端子ＨＬＤが
接続される。セレクタ１４の出力端子はフリップフロッ
プ１５の入力端子に接続される。フリップフロップ１５
の出力端子はスキャンフリップフロップＨＳＦＦのスキ
ャンアウト端子ＳＯとなる。フリップフロップ１５はＤ
フリップフロップあるいはＤフリップフロップと同様の
働きを有するフリップフロップである。
【００６７】保持制御信号ＨＬＤは制御回路に入力され
る信号である。制御回路に入力される保持制御信号ＨＬ
Ｄはテスト回路ＴＣの制御を行う信号であり、詳しくは
テスト回路ＴＣに含まれるセレクタ２の接続を切り換え
るための信号であるので、保持制御信号ＨＬＤ自体が出
力データとしてデータ回路１から、あるいはスキャンパ
スから出力されることはない。従って、スキャンフリッ
プフロップＨＳＦＦを設けない場合には直接的に保持制
御信号ＨＬＤを観察することは困難である。保持制御信
号ＨＬＤが所望の論理をとらないならば、保持制御信号
ＨＬＤによって制御されるテスト回路ＴＣは所望の動作
を行わず、論理回路の動作試験を信頼することは不可能
となる。従って、保持制御信号ＨＬＤを直接観察する必
要が生ずる。スキャンフリップフロップＨＳＦＦを用い
ることによって、保持制御信号ＨＬＤを直接観察するこ
とが可能となる。
る信号である。制御回路に入力される保持制御信号ＨＬ
Ｄはテスト回路ＴＣの制御を行う信号であり、詳しくは
テスト回路ＴＣに含まれるセレクタ２の接続を切り換え
るための信号であるので、保持制御信号ＨＬＤ自体が出
力データとしてデータ回路１から、あるいはスキャンパ
スから出力されることはない。従って、スキャンフリッ
プフロップＨＳＦＦを設けない場合には直接的に保持制
御信号ＨＬＤを観察することは困難である。保持制御信
号ＨＬＤが所望の論理をとらないならば、保持制御信号
ＨＬＤによって制御されるテスト回路ＴＣは所望の動作
を行わず、論理回路の動作試験を信頼することは不可能
となる。従って、保持制御信号ＨＬＤを直接観察する必
要が生ずる。スキャンフリップフロップＨＳＦＦを用い
ることによって、保持制御信号ＨＬＤを直接観察するこ
とが可能となる。
【００６８】スキャンフリップフロップＨＳＦＦのデー
タ入力０端子に保持制御信号ＨＬＤを入力し、シフトモ
ード制御信号ＳＭを“０”とすることによって、フリッ
プフロップ１５に保持制御信号ＨＬＤの値を記憶させる
ことが可能となる。前述の通り、セレクタ１４はシフト
モード制御信号ＳＭによって制御される。しかし、テス
ト回路ＴＣの制御に関係しない制御端子を新たに設け、
この制御端子から出力される制御信号によってセレクタ
１４を制御することも可能である。
タ入力０端子に保持制御信号ＨＬＤを入力し、シフトモ
ード制御信号ＳＭを“０”とすることによって、フリッ
プフロップ１５に保持制御信号ＨＬＤの値を記憶させる
ことが可能となる。前述の通り、セレクタ１４はシフト
モード制御信号ＳＭによって制御される。しかし、テス
ト回路ＴＣの制御に関係しない制御端子を新たに設け、
この制御端子から出力される制御信号によってセレクタ
１４を制御することも可能である。
【００６９】スキャンフリップフロップＨＳＦＦのフリ
ップフロップ１５に記憶された値を観察する方法につい
て説明する。図５において、スキャンフリップフロップ
ＨＳＦＦのセレクタ１４のデータ入力０端子に入力され
る保持制御信号ＨＬＤは保持制御信号ＨＬＤ０である。
図５に示される構成では、スキャンフリップフロップＨ
ＦＳＳに保持されたデータが入力側のテスト回路ＴＣの
スキャンイン端子ｓｉに入力されるので、保持制御信号
ＨＬＤ０をスキャンパスからスキャンアウトデータＳＯ
として取りだした後に観察することが可能となる。
ップフロップ１５に記憶された値を観察する方法につい
て説明する。図５において、スキャンフリップフロップ
ＨＳＦＦのセレクタ１４のデータ入力０端子に入力され
る保持制御信号ＨＬＤは保持制御信号ＨＬＤ０である。
図５に示される構成では、スキャンフリップフロップＨ
ＦＳＳに保持されたデータが入力側のテスト回路ＴＣの
スキャンイン端子ｓｉに入力されるので、保持制御信号
ＨＬＤ０をスキャンパスからスキャンアウトデータＳＯ
として取りだした後に観察することが可能となる。
【００７０】図５においてスキャンフリップフロップＨ
ＳＦＦはスキャンイン端子ＳＩと入力側のテスト回路Ｔ
Ｃのスキャンイン端子ｓｉとの間に挿入されるが、入力
側のテスト回路ＴＣのスキャンアウト端子ｓｏと出力側
のテスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入
されても同じ作用が得られ、保持制御信号ＨＬＤの観察
が可能となる。また、出力側のテスト回路ＴＣのスキャ
ンアウト端子ｓｏとスキャンアウト端子ＳＯとの間に挿
入されても同じ作用が得られる。
ＳＦＦはスキャンイン端子ＳＩと入力側のテスト回路Ｔ
Ｃのスキャンイン端子ｓｉとの間に挿入されるが、入力
側のテスト回路ＴＣのスキャンアウト端子ｓｏと出力側
のテスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入
されても同じ作用が得られ、保持制御信号ＨＬＤの観察
が可能となる。また、出力側のテスト回路ＴＣのスキャ
ンアウト端子ｓｏとスキャンアウト端子ＳＯとの間に挿
入されても同じ作用が得られる。
【００７１】以上の記述から明らかなように、スキャン
フリップフロップＨＦＳＳはデータ回路１の動作試験の
ために直接必要となるものではない。以後、本実施の形
態及び他の実施の形態において、特に必要とされない限
りスキャンフリップフロップＨＳＦＦは図示及び説明を
省略されるものとする。
フリップフロップＨＦＳＳはデータ回路１の動作試験の
ために直接必要となるものではない。以後、本実施の形
態及び他の実施の形態において、特に必要とされない限
りスキャンフリップフロップＨＳＦＦは図示及び説明を
省略されるものとする。
【００７２】次に、本実施の形態に従う別の制御回路に
ついての説明を行う。図７は図４にて示される制御回路
ＣＴＬ１の代わりに用いられる制御回路ＣＴＬ２を示す
回路図である。
ついての説明を行う。図７は図４にて示される制御回路
ＣＴＬ１の代わりに用いられる制御回路ＣＴＬ２を示す
回路図である。
【００７３】制御回路ＣＴＬ２について説明を行う。制
御回路ＣＴＬ２はシフトモード制御信号ＳＭ及び保持制
御信号ＨＬＤ０を入力され、テスト回路ＴＣにテスト保
持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出
力する回路である。
御回路ＣＴＬ２はシフトモード制御信号ＳＭ及び保持制
御信号ＨＬＤ０を入力され、テスト回路ＴＣにテスト保
持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを出
力する回路である。
【００７４】制御回路ＣＴＬ２は、シフトモード制御信
号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ
０を出力する。シフトモード制御信号ＳＭが“１”のと
き、テスト保持制御信号ｔｈｌｄとして“０”を、シフ
トモード制御信号ｓｍとして“１”を制御回路ＣＴＬ２
は出力する。
号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ
０を出力する。シフトモード制御信号ＳＭが“１”のと
き、テスト保持制御信号ｔｈｌｄとして“０”を、シフ
トモード制御信号ｓｍとして“１”を制御回路ＣＴＬ２
は出力する。
【００７５】制御回路ＣＴＬ２の構成について図７に基
づき説明を行う。制御回路ＣＴＬ２は二つのゲートを用
いて構成可能である。それぞれのゲートは二つの入力端
子と一つの出力端子を有する。一方のゲートはゲート２
０であり、他方のゲートはＯＲゲート２１である。ゲー
ト２０は反転入力端子ｒｅに入力される入力信号ｒｅの
反転論理と入力端子ｇｅに入力される入力信号ｇｅとの
論理積を取るゲートである。ＯＲゲート２１はＯＲゲー
ト２１に入力される二つの入力信号の論理和を取るゲー
トである。
づき説明を行う。制御回路ＣＴＬ２は二つのゲートを用
いて構成可能である。それぞれのゲートは二つの入力端
子と一つの出力端子を有する。一方のゲートはゲート２
０であり、他方のゲートはＯＲゲート２１である。ゲー
ト２０は反転入力端子ｒｅに入力される入力信号ｒｅの
反転論理と入力端子ｇｅに入力される入力信号ｇｅとの
論理積を取るゲートである。ＯＲゲート２１はＯＲゲー
ト２１に入力される二つの入力信号の論理和を取るゲー
トである。
【００７６】制御回路ＣＴＬ２の接続状態について説明
を行う。保持端子ＨＬＤ０はゲート２０の入力端子ｇｅ
及びＯＲゲート２１の一方の入力端子に共通に接続され
る。シフトモード端子ＳＭはゲート２０の反転入力端子
ｒｅ及びＯＲゲート２１の他方の入力端子に共通に接続
される。ゲート２０の出力端子はテスト回路ＴＣにテス
ト保持制御信号ｔｈｌｄを出力し、ＯＲゲート２１の出
力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを
出力する。制御回路ＣＴＬ１と異なる点とは、制御回路
ＣＴＬ２にはテスト端子ＴＥＳＴが備えられないことで
ある。
を行う。保持端子ＨＬＤ０はゲート２０の入力端子ｇｅ
及びＯＲゲート２１の一方の入力端子に共通に接続され
る。シフトモード端子ＳＭはゲート２０の反転入力端子
ｒｅ及びＯＲゲート２１の他方の入力端子に共通に接続
される。ゲート２０の出力端子はテスト回路ＴＣにテス
ト保持制御信号ｔｈｌｄを出力し、ＯＲゲート２１の出
力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを
出力する。制御回路ＣＴＬ１と異なる点とは、制御回路
ＣＴＬ２にはテスト端子ＴＥＳＴが備えられないことで
ある。
【００７７】図７に示される制御回路の回路動作を以下
にまとめる。回路動作としては、通常動作の制御及びス
キャンテスト動作の制御が存在する。通常動作及びスキ
ャンテストにおける制御回路ＣＴＬ２ａに関するそれぞ
れの信号及びデータの最適な設定値を表２に示す。
にまとめる。回路動作としては、通常動作の制御及びス
キャンテスト動作の制御が存在する。通常動作及びスキ
ャンテストにおける制御回路ＣＴＬ２ａに関するそれぞ
れの信号及びデータの最適な設定値を表２に示す。
【００７８】
【表２】
【００７９】まず通常動作について説明を行う。通常動
作時にはシフトモード制御信号ＳＭを“０”とする。シ
フトモード制御信号ＳＭが“０”のとき、ゲート２０及
びＯＲゲート２１は、保持制御信号ＨＬＤ０の論理をテ
スト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓ
ｍとして入力側及び出力側のテスト回路ＴＣに与える。
このとき、保持制御信号ＨＬＤ０が“０”ならば入力側
では入力データＩＮが入力側の接続回路ＣＣを介してデ
ータ回路１の入力端子ＤＩに取り込まれる。出力側では
出力データＤＯが出力側の接続回路ＣＣを介してデータ
出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ０が
“１”ならば、入力データＩＮ及び出力データＤＯは接
続回路ＣＣにおいてそれぞれ保持される。
作時にはシフトモード制御信号ＳＭを“０”とする。シ
フトモード制御信号ＳＭが“０”のとき、ゲート２０及
びＯＲゲート２１は、保持制御信号ＨＬＤ０の論理をテ
スト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓ
ｍとして入力側及び出力側のテスト回路ＴＣに与える。
このとき、保持制御信号ＨＬＤ０が“０”ならば入力側
では入力データＩＮが入力側の接続回路ＣＣを介してデ
ータ回路１の入力端子ＤＩに取り込まれる。出力側では
出力データＤＯが出力側の接続回路ＣＣを介してデータ
出力端子ＯＵＴに出力される。保持制御信号ＨＬＤ０が
“１”ならば、入力データＩＮ及び出力データＤＯは接
続回路ＣＣにおいてそれぞれ保持される。
【００８０】次にスキャンテスト動作について説明す
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。
る。スキャンテスト時には、テストパターンのシフトイ
ン、実行、テスト結果のシフトアウトを順に行う。
【００８１】１．テストパターンのシフトイン シフトモード制御信号ＳＭを“１”とすると、データ回
路１に入力するテストパターンをスキャンイン端子ＳＩ
からシフトインすることが可能である。
路１に入力するテストパターンをスキャンイン端子ＳＩ
からシフトインすることが可能である。
【００８２】２．実行 シフトモード制御信号ＳＭを“０”とする。シフトモー
ド制御信号ＳＭが“０”なので、回路動作は通常動作と
等しい。このとき、入力側あるいは出力側のそれぞれの
接続回路ＣＣを介して、入力データＩＮが入力端子ＤＩ
に取り込まれ、データ回路１のテスト結果である出力デ
ータＤＯはデータ出力端子ＯＵＴに出力される。
ド制御信号ＳＭが“０”なので、回路動作は通常動作と
等しい。このとき、入力側あるいは出力側のそれぞれの
接続回路ＣＣを介して、入力データＩＮが入力端子ＤＩ
に取り込まれ、データ回路１のテスト結果である出力デ
ータＤＯはデータ出力端子ＯＵＴに出力される。
【００８３】３．テスト結果のシフトアウト シフトモード制御信号ＳＭを“１”とする。このときテ
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
スト結果を順にスキャンアウト端子ＳＯからシフトアウ
トする。
【００８４】以上が図７に示される回路の回路動作であ
る。
る。
【００８５】図７に示される制御回路ＣＴＬ２を、図９
に示されるＣＴＬ２ａと交換しても同一の回路動作が得
られる。制御回路ＣＴＬ２ａについて説明を行う。制御
回路ＣＴＬ２と同様に、制御回路ＣＴＬ２ａはシフトモ
ード制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力さ
れ、テスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを出力する回路である。
に示されるＣＴＬ２ａと交換しても同一の回路動作が得
られる。制御回路ＣＴＬ２ａについて説明を行う。制御
回路ＣＴＬ２と同様に、制御回路ＣＴＬ２ａはシフトモ
ード制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力さ
れ、テスト回路ＴＣにテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを出力する回路である。
【００８６】制御回路ＣＴＬ２ａは、シフトモード制御
信号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ
及びシフトモード制御信号ｓｍとして保持制御信号ＨＬ
Ｄ０を出力する。シフトモード制御信号ＳＭが“１”の
とき、テスト保持制御信号ｔｈｌｄとして“０”を、シ
フトモード制御信号ｓｍとして“１”を制御回路ＣＴＬ
は出力する。
信号ＳＭが“０”のとき、テスト保持制御信号ｔｈｌｄ
及びシフトモード制御信号ｓｍとして保持制御信号ＨＬ
Ｄ０を出力する。シフトモード制御信号ＳＭが“１”の
とき、テスト保持制御信号ｔｈｌｄとして“０”を、シ
フトモード制御信号ｓｍとして“１”を制御回路ＣＴＬ
は出力する。
【００８７】制御回路ＣＴＬ２ａの構成について図９に
基づき説明を行う。制御回路ＣＴＬ２ａは二つのゲート
を用いて構成可能である。それぞれのゲートは二つの入
力端子と一つの出力端子を有する。一方のゲートはゲー
ト２０ａであり、他方のゲートはＯＲゲート２１ａであ
る。ゲート２０ａ及びゲート２１はそれぞれゲート２０
及びＯＲゲート２１と同一の構成及び働きを有するゲー
トである。
基づき説明を行う。制御回路ＣＴＬ２ａは二つのゲート
を用いて構成可能である。それぞれのゲートは二つの入
力端子と一つの出力端子を有する。一方のゲートはゲー
ト２０ａであり、他方のゲートはＯＲゲート２１ａであ
る。ゲート２０ａ及びゲート２１はそれぞれゲート２０
及びＯＲゲート２１と同一の構成及び働きを有するゲー
トである。
【００８８】制御回路ＣＴＬ２ａの接続状態について説
明を行う。保持端子ＨＬＤ０はゲート２０ａの入力端子
ｇｅに共通に接続される。シフトモード端子ＳＭはゲー
ト２０ａの反転入力端子ｒｅ及びＯＲゲート２１ａの一
方の入力端子に共通に接続される。ゲート２０ａの出力
端子はテスト回路ＴＣのテスト保持端子ｔｈｌｄ及びゲ
ート２１ａの他方の入力端子に共通に接続される。ＯＲ
ゲート２１ａの出力端子はテスト回路ＴＣのシフトモー
ド端子ｓｍに接続される。
明を行う。保持端子ＨＬＤ０はゲート２０ａの入力端子
ｇｅに共通に接続される。シフトモード端子ＳＭはゲー
ト２０ａの反転入力端子ｒｅ及びＯＲゲート２１ａの一
方の入力端子に共通に接続される。ゲート２０ａの出力
端子はテスト回路ＴＣのテスト保持端子ｔｈｌｄ及びゲ
ート２１ａの他方の入力端子に共通に接続される。ＯＲ
ゲート２１ａの出力端子はテスト回路ＴＣのシフトモー
ド端子ｓｍに接続される。
【００８９】テスト制御信号ＴＥＳＴを受けない制御回
路ＣＴＬ２及び２ａを用いると、図４に示される回路に
おいて、データ回路１のスキャンテストをデータ回路１
ａから与えられる保持制御信号ＨＬＤ０とは独立に行う
ことが不可能となる。しかし、制御回路ＣＴＬ１におい
てはセレクタ５，６という二つのセレクタが用いられて
いる。二入力のセレクタは図８に示されるように、三つ
のゲートによって構成される。三つのゲートのうち、一
つはＡＮＤゲートＧ１であり、一つはＯＲゲートＧ２で
あり、残る一つは反転入力端子ｒｅ及び入力端子ｇｅを
有するゲートＧ３である。従って、セレクタ５，６をゲ
ート２０及びＯＲゲート２１という二つのゲートに交換
することによって、回路面積が縮小される。
路ＣＴＬ２及び２ａを用いると、図４に示される回路に
おいて、データ回路１のスキャンテストをデータ回路１
ａから与えられる保持制御信号ＨＬＤ０とは独立に行う
ことが不可能となる。しかし、制御回路ＣＴＬ１におい
てはセレクタ５，６という二つのセレクタが用いられて
いる。二入力のセレクタは図８に示されるように、三つ
のゲートによって構成される。三つのゲートのうち、一
つはＡＮＤゲートＧ１であり、一つはＯＲゲートＧ２で
あり、残る一つは反転入力端子ｒｅ及び入力端子ｇｅを
有するゲートＧ３である。従って、セレクタ５，６をゲ
ート２０及びＯＲゲート２１という二つのゲートに交換
することによって、回路面積が縮小される。
【００９０】実施の形態２．本実施の形態においては、
試験結果を保持して圧縮する機能が付加される、論理回
路の試験回路を示す。また、本実施の形態においては、
論理回路の動作試験時にデータの保持を可能とする制御
回路を示す。さらに、本実施の形態においては、入力側
の試験回路と出力側の試験回路とを独立に制御する試験
回路を示す。
試験結果を保持して圧縮する機能が付加される、論理回
路の試験回路を示す。また、本実施の形態においては、
論理回路の動作試験時にデータの保持を可能とする制御
回路を示す。さらに、本実施の形態においては、入力側
の試験回路と出力側の試験回路とを独立に制御する試験
回路を示す。
【００９１】図１０は論理回路及び本実施の形態に従う
試験回路を示す回路図である。実施の形態１にて示され
た回路等と同一の構成、働き等を有するものに対しては
同一の参照符号を付け、説明は省略するものとする。
試験回路を示す回路図である。実施の形態１にて示され
た回路等と同一の構成、働き等を有するものに対しては
同一の参照符号を付け、説明は省略するものとする。
【００９２】同図に示されるとおり、データ回路１はテ
スト回路ＴＣによって入力の制御が行われ、テスト回路
ＣＴＣによって出力の制御が行われる。
スト回路ＴＣによって入力の制御が行われ、テスト回路
ＣＴＣによって出力の制御が行われる。
【００９３】テスト回路ＣＴＣについて説明を行う。テ
スト回路ＣＴＣはデータ出力端子ＯＵＴとデータ回路１
の出力端子ＤＯとの間に挿入される。テスト回路ＣＴＣ
は、テスト回路ＴＣと同様に入力端子ｄ［０］〜
［３］、出力端子ｑ［０］〜［３］、スキャンイン端子
ｓｉ、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ
及び、スキャンアウト端子ｓｏを備え、さらに期待デー
タ端子ｅｘｐ及び比較端子ｃｍｐｅｎを備える回路であ
る。テスト回路ＣＴＣは、実際にデータ回路１がテスト
パターンに対して出力するデータＤＯと期待データとＥ
ＸＰを比較する機能を有し、さらに比較結果を保持して
テスト結果を圧縮する機能を有する。ここで期待データ
ＥＸＰとは、正常に動作するデータ回路１がデータ回路
１に入力されるテストパターンに対して固有に出力する
出力データパターンのことである。期待データＥＸＰは
期待データ端子ｅｘｐに入力される。
スト回路ＣＴＣはデータ出力端子ＯＵＴとデータ回路１
の出力端子ＤＯとの間に挿入される。テスト回路ＣＴＣ
は、テスト回路ＴＣと同様に入力端子ｄ［０］〜
［３］、出力端子ｑ［０］〜［３］、スキャンイン端子
ｓｉ、テスト保持端子ｔｈｌｄ、シフトモード端子ｓｍ
及び、スキャンアウト端子ｓｏを備え、さらに期待デー
タ端子ｅｘｐ及び比較端子ｃｍｐｅｎを備える回路であ
る。テスト回路ＣＴＣは、実際にデータ回路１がテスト
パターンに対して出力するデータＤＯと期待データとＥ
ＸＰを比較する機能を有し、さらに比較結果を保持して
テスト結果を圧縮する機能を有する。ここで期待データ
ＥＸＰとは、正常に動作するデータ回路１がデータ回路
１に入力されるテストパターンに対して固有に出力する
出力データパターンのことである。期待データＥＸＰは
期待データ端子ｅｘｐに入力される。
【００９４】ここでテスト結果の圧縮について説明す
る。テスト開始前に、テスト回路ＣＴＣにおいて“０”
が保持されないように設定しておく。比較されるデータ
が一致しないとテスト回路ＣＴＣにおいて一度も判定さ
れなければ、テスト回路ＣＴＣ内にて“０”は保持され
ない。テスト回路ＣＴＣにおいて比較されるデータが一
致しないと一度でも判定されたならば、テスト回路ＣＴ
Ｃ内にて“０”が保持される。一旦“０”が保持される
と、“０”が続いて保持される。以上がテスト結果の圧
縮である。
る。テスト開始前に、テスト回路ＣＴＣにおいて“０”
が保持されないように設定しておく。比較されるデータ
が一致しないとテスト回路ＣＴＣにおいて一度も判定さ
れなければ、テスト回路ＣＴＣ内にて“０”は保持され
ない。テスト回路ＣＴＣにおいて比較されるデータが一
致しないと一度でも判定されたならば、テスト回路ＣＴ
Ｃ内にて“０”が保持される。一旦“０”が保持される
と、“０”が続いて保持される。以上がテスト結果の圧
縮である。
【００９５】また、圧縮テストとはテスト結果の圧縮を
利用する試験を表す。テスト終了後にテスト回路ＣＴＣ
内に“０”が保持されていないことが確認されたなら
ば、全ての期待される出力データと同一のデータをデー
タ回路１が出力したことが観察され、データ回路１が正
常に動作したことが確認される。テスト回路ＣＴＣ内に
“０”が保持されていることが確認されたならば、デー
タ回路１が期待される出力データとは異なるデータを少
なくとも一度は出力したことが観察され、データ回路１
が正常に動作しなかったことが確認される。従って、テ
ストパターンをデータ回路１に入力する度にテスト結果
を観察する必要がなくなる。複数のテストパターンを順
にデータ回路１に入力すると同時にテスト回路ＣＴＣに
てテスト結果を圧縮させ、圧縮されたテスト結果を圧縮
テスト終了後に観察することのみによって、データ回路
１の動作試験を行うことが可能となる。
利用する試験を表す。テスト終了後にテスト回路ＣＴＣ
内に“０”が保持されていないことが確認されたなら
ば、全ての期待される出力データと同一のデータをデー
タ回路１が出力したことが観察され、データ回路１が正
常に動作したことが確認される。テスト回路ＣＴＣ内に
“０”が保持されていることが確認されたならば、デー
タ回路１が期待される出力データとは異なるデータを少
なくとも一度は出力したことが観察され、データ回路１
が正常に動作しなかったことが確認される。従って、テ
ストパターンをデータ回路１に入力する度にテスト結果
を観察する必要がなくなる。複数のテストパターンを順
にデータ回路１に入力すると同時にテスト回路ＣＴＣに
てテスト結果を圧縮させ、圧縮されたテスト結果を圧縮
テスト終了後に観察することのみによって、データ回路
１の動作試験を行うことが可能となる。
【００９６】テスト保持端子ｔｈｌｄ、シフトモード端
子ｓｍ、比較イネーブル端子ｃｍｐｅｎ及び期待データ
端子ｅｘｐにそれぞれ入力される、テスト保持制御信号
ｔｈｌｄ、シフトモード制御信号ｓｍ、比較イネーブル
信号ＣＭＰＥＮ及び期待データＥＸＰによるテスト回路
ＣＴＣの動作について説明する。
子ｓｍ、比較イネーブル端子ｃｍｐｅｎ及び期待データ
端子ｅｘｐにそれぞれ入力される、テスト保持制御信号
ｔｈｌｄ、シフトモード制御信号ｓｍ、比較イネーブル
信号ＣＭＰＥＮ及び期待データＥＸＰによるテスト回路
ＣＴＣの動作について説明する。
【００９７】テスト回路ＣＴＣは期待データＥＸＰと入
力データｄとを比較する機能を有する回路である。シフ
トモード制御信号ｓｍが“０”のとき、テスト回路ＣＴ
Ｃは入力端子ｄに入力されるデータを取り込み、そのま
ま出力端子ｑから出力する。シフトモード制御信号ｓｍ
が“１”であり、かつテスト保持制御信号ｔｈｌｄが
“０”のとき、テスト回路ＣＴＣはスキャンイン端子ｓ
ｉからデータを取り込み、スキャンアウト端子ｓｏから
データを出力する。シフトモード制御信号ｓｍが
“１”、テスト保持制御信号ｔｈｌｄが“１”であり、
かつ比較イネーブル信号ＣＭＰＥＮが“０”のとき、テ
スト回路ＣＴＣは圧縮されたテスト結果を保持する。シ
フトモード制御信号ｓｍが“１”、テスト保持制御信号
ｔｈｌｄが“１”であり、かつ比較イネーブル信号ＣＭ
ＰＥＮが“１”のとき、テスト回路ＣＴＣは入力される
期待データＥＸＰと入力データｄとの比較結果を圧縮し
て保持する。
力データｄとを比較する機能を有する回路である。シフ
トモード制御信号ｓｍが“０”のとき、テスト回路ＣＴ
Ｃは入力端子ｄに入力されるデータを取り込み、そのま
ま出力端子ｑから出力する。シフトモード制御信号ｓｍ
が“１”であり、かつテスト保持制御信号ｔｈｌｄが
“０”のとき、テスト回路ＣＴＣはスキャンイン端子ｓ
ｉからデータを取り込み、スキャンアウト端子ｓｏから
データを出力する。シフトモード制御信号ｓｍが
“１”、テスト保持制御信号ｔｈｌｄが“１”であり、
かつ比較イネーブル信号ＣＭＰＥＮが“０”のとき、テ
スト回路ＣＴＣは圧縮されたテスト結果を保持する。シ
フトモード制御信号ｓｍが“１”、テスト保持制御信号
ｔｈｌｄが“１”であり、かつ比較イネーブル信号ＣＭ
ＰＥＮが“１”のとき、テスト回路ＣＴＣは入力される
期待データＥＸＰと入力データｄとの比較結果を圧縮し
て保持する。
【００９８】以上のような動作を行うテスト回路ＣＴＣ
は、図１１に示される接続回路ＣＣＣを用いることによ
って得られる。接続回路ＣＣＣについて説明を行う。接
続回路ＣＣＣは、入力端子ｃｄ、スキャンイン端子ｃｓ
ｉ、テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓ
ｍ、スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘ
ｐ及び比較端子ｃｃｍｐｅｎを備える回路である。セレ
クタ２，３、フリップフロップ４、Ｅｘ−ＯＲゲート３
０、ＮＡＮＤゲート３１及びＡＮＤゲート３２によって
接続回路ＣＣＣは構成される。
は、図１１に示される接続回路ＣＣＣを用いることによ
って得られる。接続回路ＣＣＣについて説明を行う。接
続回路ＣＣＣは、入力端子ｃｄ、スキャンイン端子ｃｓ
ｉ、テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓ
ｍ、スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘ
ｐ及び比較端子ｃｃｍｐｅｎを備える回路である。セレ
クタ２，３、フリップフロップ４、Ｅｘ−ＯＲゲート３
０、ＮＡＮＤゲート３１及びＡＮＤゲート３２によって
接続回路ＣＣＣは構成される。
【００９９】セレクタ２，３はデータ入力０端子及びデ
ータ入力１端子、出力端子ならびに制御端子端子をそれ
ぞれ有するセレクタである。セレクタ２はテスト保持制
御信号ｃｔｈｌｄによって、セレクタ３はシフトモード
制御信号ｃｓｍによって切替の制御が行われる。入力端
子ｃｄはＥｘ−ＯＲゲート３０の一方の入力端子及びセ
レクタ３のデータ入力０端子に共通に接続される。期待
データ端子ｃｅｘｐはＥｘ−ＯＲゲート３０の他方の入
力端子に接続される。Ｅｘ−ＯＲゲート３０の出力端子
はＮＡＮＤゲート３１の一方の入力端子に接続され、Ｎ
ＡＮＤゲート３１の他方の入力端子には比較端子ｃｃｍ
ｐｅｎが接続される。ＮＡＮＤゲート３１の出力端子は
ＡＮＤゲート３２の一方の入力端子に接続され、フリッ
プフロップ４の出力端子がＡＮＤゲート３２の他方の入
力端子に接続される。ＡＮＤゲート３２の出力端子はセ
レクタ２のデータ入力１端子に接続され、スキャンイン
端子ｃｓｉはセレクタ２のデータ入力０端子に接続され
る。セレクタ２の出力端子はセレクタ３のデータ入力１
端子に接続され、前述のように入力端子ｃｄがセレクタ
３のデータ入力０端子に接続される。セレクタ３の出力
端子はフリップフロップ４の入力端子に接続される。フ
リップフロップ４の出力データは前述の如くＡＮＤゲー
ト３２の他方の入力端子に入力され、また接続回路ＣＣ
Ｃのスキャンアウト端子ｃｓｏに接続される。
ータ入力１端子、出力端子ならびに制御端子端子をそれ
ぞれ有するセレクタである。セレクタ２はテスト保持制
御信号ｃｔｈｌｄによって、セレクタ３はシフトモード
制御信号ｃｓｍによって切替の制御が行われる。入力端
子ｃｄはＥｘ−ＯＲゲート３０の一方の入力端子及びセ
レクタ３のデータ入力０端子に共通に接続される。期待
データ端子ｃｅｘｐはＥｘ−ＯＲゲート３０の他方の入
力端子に接続される。Ｅｘ−ＯＲゲート３０の出力端子
はＮＡＮＤゲート３１の一方の入力端子に接続され、Ｎ
ＡＮＤゲート３１の他方の入力端子には比較端子ｃｃｍ
ｐｅｎが接続される。ＮＡＮＤゲート３１の出力端子は
ＡＮＤゲート３２の一方の入力端子に接続され、フリッ
プフロップ４の出力端子がＡＮＤゲート３２の他方の入
力端子に接続される。ＡＮＤゲート３２の出力端子はセ
レクタ２のデータ入力１端子に接続され、スキャンイン
端子ｃｓｉはセレクタ２のデータ入力０端子に接続され
る。セレクタ２の出力端子はセレクタ３のデータ入力１
端子に接続され、前述のように入力端子ｃｄがセレクタ
３のデータ入力０端子に接続される。セレクタ３の出力
端子はフリップフロップ４の入力端子に接続される。フ
リップフロップ４の出力データは前述の如くＡＮＤゲー
ト３２の他方の入力端子に入力され、また接続回路ＣＣ
Ｃのスキャンアウト端子ｃｓｏに接続される。
【０１００】接続回路ＣＣＣの回路動作について説明を
行う。
行う。
【０１０１】１．接続回路ＣＣＣは、シフトモード制御
信号ｃｓｍが“０”のとき、入力端子ｃｄに入力される
信号をセレクタ３及びフリップフロップ４を介して出力
する。
信号ｃｓｍが“０”のとき、入力端子ｃｄに入力される
信号をセレクタ３及びフリップフロップ４を介して出力
する。
【０１０２】２．シフトモード制御信号ｃｓｍが“１”
であり、かつテスト保持制御信号ｃｔｈｌｄが“０”の
とき、接続回路ＣＣＣはスキャンイン端子ｃｓｉに入力
されるデータをセレクタ２，３及びフリップフロップ４
を介してスキャンアウト端子ｃｓｏから出力する。
であり、かつテスト保持制御信号ｃｔｈｌｄが“０”の
とき、接続回路ＣＣＣはスキャンイン端子ｃｓｉに入力
されるデータをセレクタ２，３及びフリップフロップ４
を介してスキャンアウト端子ｃｓｏから出力する。
【０１０３】３．シフトモード制御信号ｃｓｍが“１”
であり、テスト保持制御信号ｃｔｈｌｄが“１”のとき
の回路動作について以下に説明を行う。
であり、テスト保持制御信号ｃｔｈｌｄが“１”のとき
の回路動作について以下に説明を行う。
【０１０４】比較端子ｃｃｍｐｅｎから入力される比較
イネーブル信号ｃｃｍｐｅｎが“０”のとき、ＮＡＮＤ
ゲート３１はＥｘ−ＯＲゲート３０からの出力データに
関わりなく“１”をＡＮＤゲート３２に出力する。この
ときゲート３２はフリップフロップ４の出力データをセ
レクタ２，３を介してフリップフロップ４に出力する。
従って、接続回路ＣＣＣはフリップフロップ４のデータ
を保持し続ける。
イネーブル信号ｃｃｍｐｅｎが“０”のとき、ＮＡＮＤ
ゲート３１はＥｘ−ＯＲゲート３０からの出力データに
関わりなく“１”をＡＮＤゲート３２に出力する。この
ときゲート３２はフリップフロップ４の出力データをセ
レクタ２，３を介してフリップフロップ４に出力する。
従って、接続回路ＣＣＣはフリップフロップ４のデータ
を保持し続ける。
【０１０５】比較端子ｃｃｍｐｅｎから入力される比較
イネーブル信号ｃｃｍｐｅｎが“１”のとき、ＮＡＮＤ
ゲート３１はＥｘ−ＯＲゲート３０の出力データの反転
論理を出力する。Ｅｘ−ＯＲゲート３０は期待データｅ
ｘｐと入力データｃｄが一致するときには“０”を出力
し、一致しないときには“１”を出力する。従って、Ｅ
ｘ−ＯＲゲート３０において期待データｅｘｐと入力デ
ータｃｄが一致するときには、ＮＡＮＤゲート３１は
“１”をＡＮＤゲート３２に出力する。このときゲート
３２はフリップフロップ４の出力データをセレクタ２，
３を介してフリップフロップ４に出力する。従って、接
続回路ＣＣＣはフリップフロップ４のデータを保持し続
ける。Ｅｘ−ＯＲゲート３０において期待データｅｘｐ
と入力データｃｄが一致しないときには、ＮＡＮＤゲー
ト３１は“０”をＡＮＤゲート３２に出力する。このと
き、ＡＮＤゲート３２は“０”をセレクタ２，３を介し
てフリップフロップ４に出力し、フリップフロップ４は
ＡＮＤゲート３２に“０”を出力する。これによって、
ＡＮＤゲート３２、セレクタ２，３及びフリップフロッ
プ４において“０”が保持される状態が続く。
イネーブル信号ｃｃｍｐｅｎが“１”のとき、ＮＡＮＤ
ゲート３１はＥｘ−ＯＲゲート３０の出力データの反転
論理を出力する。Ｅｘ−ＯＲゲート３０は期待データｅ
ｘｐと入力データｃｄが一致するときには“０”を出力
し、一致しないときには“１”を出力する。従って、Ｅ
ｘ−ＯＲゲート３０において期待データｅｘｐと入力デ
ータｃｄが一致するときには、ＮＡＮＤゲート３１は
“１”をＡＮＤゲート３２に出力する。このときゲート
３２はフリップフロップ４の出力データをセレクタ２，
３を介してフリップフロップ４に出力する。従って、接
続回路ＣＣＣはフリップフロップ４のデータを保持し続
ける。Ｅｘ−ＯＲゲート３０において期待データｅｘｐ
と入力データｃｄが一致しないときには、ＮＡＮＤゲー
ト３１は“０”をＡＮＤゲート３２に出力する。このと
き、ＡＮＤゲート３２は“０”をセレクタ２，３を介し
てフリップフロップ４に出力し、フリップフロップ４は
ＡＮＤゲート３２に“０”を出力する。これによって、
ＡＮＤゲート３２、セレクタ２，３及びフリップフロッ
プ４において“０”が保持される状態が続く。
【０１０６】接続回路ＣＣＣを用いることによって、上
述のテスト回路ＣＴＣの回路動作が得られる。
述のテスト回路ＣＴＣの回路動作が得られる。
【０１０７】データ入力端子ｄ［０］〜［３］と出力端
子ｑ［０］〜［３］との間に接続回路ＣＣＣ［０］〜
［３］がそれぞれ挿入され接続されて４ビットのテスト
回路ＣＴＣが構成される。テスト回路ＣＴＣを図１３に
示す。
子ｑ［０］〜［３］との間に接続回路ＣＣＣ［０］〜
［３］がそれぞれ挿入され接続されて４ビットのテスト
回路ＣＴＣが構成される。テスト回路ＣＴＣを図１３に
示す。
【０１０８】テスト回路ＣＴＣの構成について詳細に述
べると以下のようになる。接続回路ＣＣＣ［Ｎ］の入力
端子ｃｄ［Ｎ］、テスト保持端子ｃｔｈｌｄ［Ｎ］、シ
フトモード端子ｃｓｍ［Ｎ］、スキャンアウト端子ｃｓ
ｏ［Ｎ］、期待データ端子ｃｅｘｐ［Ｎ］及び比較端子
ｃｃｍｐｅｎ［Ｎ］はそれぞれテスト回路ＣＴＣの入力
端子ｄ［Ｎ］、テスト保持端子ｔｈｌｄ、シフトモード
端子ｓｍ、出力端子ｑ［Ｎ］、期待データ端子ｅｘｐ及
び比較端子ｃｍｐｅｎに接続される。さらに、接続回路
ＣＣＣ［Ｎ］のスキャンアウト端子ｃｓｏ［Ｎ］は接続
回路ＣＣＣ［Ｎ＋１］のスキャンイン端子ｃｓｉ［Ｎ＋
１］に接続される。但しＮ＝３のとき、接続回路ＣＣＣ
［３］のスキャンアウト端子ｃｓｉ［３］はテスト回路
ＣＴＣのスキャンアウト端子ｓｏに接続される。また、
接続回路ＣＣＣ［０］のスキャンイン端子ｃｓｉ［０］
はテスト回路ＣＴＣのスキャンイン端子ｓｉに接続され
る。
べると以下のようになる。接続回路ＣＣＣ［Ｎ］の入力
端子ｃｄ［Ｎ］、テスト保持端子ｃｔｈｌｄ［Ｎ］、シ
フトモード端子ｃｓｍ［Ｎ］、スキャンアウト端子ｃｓ
ｏ［Ｎ］、期待データ端子ｃｅｘｐ［Ｎ］及び比較端子
ｃｃｍｐｅｎ［Ｎ］はそれぞれテスト回路ＣＴＣの入力
端子ｄ［Ｎ］、テスト保持端子ｔｈｌｄ、シフトモード
端子ｓｍ、出力端子ｑ［Ｎ］、期待データ端子ｅｘｐ及
び比較端子ｃｍｐｅｎに接続される。さらに、接続回路
ＣＣＣ［Ｎ］のスキャンアウト端子ｃｓｏ［Ｎ］は接続
回路ＣＣＣ［Ｎ＋１］のスキャンイン端子ｃｓｉ［Ｎ＋
１］に接続される。但しＮ＝３のとき、接続回路ＣＣＣ
［３］のスキャンアウト端子ｃｓｉ［３］はテスト回路
ＣＴＣのスキャンアウト端子ｓｏに接続される。また、
接続回路ＣＣＣ［０］のスキャンイン端子ｃｓｉ［０］
はテスト回路ＣＴＣのスキャンイン端子ｓｉに接続され
る。
【０１０９】論理回路及び本実施の形態に従う試験回路
を含んで成る回路について、図１０を用いて説明を行
う。
を含んで成る回路について、図１０を用いて説明を行
う。
【０１１０】まず通常動作に必要である、データ入力端
子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１
とテスト回路ＴＣ，ＣＴＣとの接続について説明を行
う。データ回路１の入力側においては、テスト回路ＴＣ
の入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力
端子ＩＮ［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］
とそれぞれ接続される。出力側においても同様に、テス
ト回路ＣＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］
がデータ回路１の出力端子ＤＯ［Ｎ］及びデータ出力端
子ＯＵＴ［Ｎ］と接続される。
子ＩＮ及びデータ出力端子ＯＵＴならびにデータ回路１
とテスト回路ＴＣ，ＣＴＣとの接続について説明を行
う。データ回路１の入力側においては、テスト回路ＴＣ
の入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］がデータ入力
端子ＩＮ［Ｎ］及びデータ回路１の入力端子ＤＩ［Ｎ］
とそれぞれ接続される。出力側においても同様に、テス
ト回路ＣＴＣの入力端子ｄ［Ｎ］及び出力端子ｑ［Ｎ］
がデータ回路１の出力端子ＤＯ［Ｎ］及びデータ出力端
子ＯＵＴ［Ｎ］と接続される。
【０１１１】次にスキャンテストを行う際に用いられ
る、スキャンイン端子ＳＩ及びテスト回路ＴＣ，ＣＴＣ
のそれぞれのスキャンイン端子ｓｉならびにスキャンア
ウト端子ＳＯ及びテスト回路ＴＣ，ＣＴＣのそれぞれの
スキャンアウト端子ｓｏの接続について説明を行う。ス
キャンイン端子ＳＩはテスト回路ＴＣのスキャンイン端
子ｓｉに接続される。テスト回路ＴＣのスキャンアウト
端子ｓｏはテスト回路ＣＴＣのスキャンイン端子ｓｉに
接続される。テスト回路ＣＴＣのスキャンアウト端子ｓ
ｏはスキャンパスの最終の出力端子であるスキャンアウ
ト端子ＳＯに接続される。
る、スキャンイン端子ＳＩ及びテスト回路ＴＣ，ＣＴＣ
のそれぞれのスキャンイン端子ｓｉならびにスキャンア
ウト端子ＳＯ及びテスト回路ＴＣ，ＣＴＣのそれぞれの
スキャンアウト端子ｓｏの接続について説明を行う。ス
キャンイン端子ＳＩはテスト回路ＴＣのスキャンイン端
子ｓｉに接続される。テスト回路ＴＣのスキャンアウト
端子ｓｏはテスト回路ＣＴＣのスキャンイン端子ｓｉに
接続される。テスト回路ＣＴＣのスキャンアウト端子ｓ
ｏはスキャンパスの最終の出力端子であるスキャンアウ
ト端子ＳＯに接続される。
【０１１２】本実施の形態においては、図１０にて示さ
れるように、テスト回路ＴＣのシフトモード端子ｓｍに
保持制御信号ＨＬＤ０及びシフトモード制御信号ＳＭの
うちのいずれかが与えられる。テスト回路ＣＴＣのシフ
トモード端子ｓｍに保持制御信号ＨＬＤ１及びシフトモ
ード制御信号ＳＭのうちのいずれかが与えられる。ま
た、テスト回路ＴＣのテスト保持端子ｔｈｌｄには保持
制御信号ＨＬＤ０及びテスト保持制御信号ＴＨＬＤ０の
うちのいずれかが与えられる。テスト回路ＣＴＣのテス
ト保持端子ｔｈｌｄには保持制御信号ＨＬＤ１及びテス
ト保持制御信号ＴＨＬＤ１のうちのいずれかが与えられ
る。テスト回路ＣＴＣの期待データ端子ｅｘｐ及び比較
端子ｃｍｐｅｎにはそれぞれ期待データ信号ＥＸＰ及び
比較イネーブル信号ＣＭＰＥＮを与えて制御を行う。
れるように、テスト回路ＴＣのシフトモード端子ｓｍに
保持制御信号ＨＬＤ０及びシフトモード制御信号ＳＭの
うちのいずれかが与えられる。テスト回路ＣＴＣのシフ
トモード端子ｓｍに保持制御信号ＨＬＤ１及びシフトモ
ード制御信号ＳＭのうちのいずれかが与えられる。ま
た、テスト回路ＴＣのテスト保持端子ｔｈｌｄには保持
制御信号ＨＬＤ０及びテスト保持制御信号ＴＨＬＤ０の
うちのいずれかが与えられる。テスト回路ＣＴＣのテス
ト保持端子ｔｈｌｄには保持制御信号ＨＬＤ１及びテス
ト保持制御信号ＴＨＬＤ１のうちのいずれかが与えられ
る。テスト回路ＣＴＣの期待データ端子ｅｘｐ及び比較
端子ｃｍｐｅｎにはそれぞれ期待データ信号ＥＸＰ及び
比較イネーブル信号ＣＭＰＥＮを与えて制御を行う。
【０１１３】以上記述したような制御信号を与える制御
回路を図１４に示す。図１４はテスト回路ＴＣを制御す
る制御回路ＣＴＬ３及びテスト回路ＣＴＣを制御する制
御回路ＣＣＴＬ３の設けられる回路を示す回路図であ
る。
回路を図１４に示す。図１４はテスト回路ＴＣを制御す
る制御回路ＣＴＬ３及びテスト回路ＣＴＣを制御する制
御回路ＣＣＴＬ３の設けられる回路を示す回路図であ
る。
【０１１４】制御回路ＣＴＬ３は、保持制御信号ＨＬＤ
０、テスト保持制御信号ＴＨＬＤ０、シフトモード制御
信号ＳＭ及びテスト制御信号ＴＥＳＴを受けて、テスト
保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを
テスト回路ＴＣに与える。制御回路ＣＴＬ３と同様に、
制御回路ＣＣＴＬ３は、保持制御信号ＨＬＤ１、テスト
保持制御信号ＴＨＬＤ１、シフトモード制御信号ＳＭ及
びテスト制御信号ＴＥＳＴを受けて、テスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍをテスト回路
ＣＴＣに与える。シフトモード制御信号ＳＭ及びテスト
制御信号ＴＥＳＴは共通に制御信号ＣＴＬ３及びＣＣＴ
Ｌ３に与えられる。また、制御回路ＣＣＴＬ３とは独立
に、期待データＥＸＰ及び比較イネーブル信号ＣＭＰＥ
Ｎがテスト回路ＣＣＴＬ３に与えられる。
０、テスト保持制御信号ＴＨＬＤ０、シフトモード制御
信号ＳＭ及びテスト制御信号ＴＥＳＴを受けて、テスト
保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍを
テスト回路ＴＣに与える。制御回路ＣＴＬ３と同様に、
制御回路ＣＣＴＬ３は、保持制御信号ＨＬＤ１、テスト
保持制御信号ＴＨＬＤ１、シフトモード制御信号ＳＭ及
びテスト制御信号ＴＥＳＴを受けて、テスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍをテスト回路
ＣＴＣに与える。シフトモード制御信号ＳＭ及びテスト
制御信号ＴＥＳＴは共通に制御信号ＣＴＬ３及びＣＣＴ
Ｌ３に与えられる。また、制御回路ＣＣＴＬ３とは独立
に、期待データＥＸＰ及び比較イネーブル信号ＣＭＰＥ
Ｎがテスト回路ＣＣＴＬ３に与えられる。
【０１１５】まず、制御回路ＣＴＬ３の回路動作につい
て説明を行う。制御回路ＣＴＬ３は、テスト制御信号Ｔ
ＥＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ
０を出力する。テスト制御信号ＴＥＳＴが“１”のと
き、テスト保持制御信号ｔｈｌｄとしてテスト保持制御
信号ＴＨＬＤ０を、シフトモード制御信号ｓｍとしてシ
フトモード制御信号ＳＭを制御回路ＣＴＬ３は出力す
る。
て説明を行う。制御回路ＣＴＬ３は、テスト制御信号Ｔ
ＥＳＴが“０”のとき、テスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとして保持制御信号ＨＬＤ
０を出力する。テスト制御信号ＴＥＳＴが“１”のと
き、テスト保持制御信号ｔｈｌｄとしてテスト保持制御
信号ＴＨＬＤ０を、シフトモード制御信号ｓｍとしてシ
フトモード制御信号ＳＭを制御回路ＣＴＬ３は出力す
る。
【０１１６】次に、制御回路ＣＣＴＬ３の回路動作につ
いて説明を行う。制御回路ＣＣＴＬ３の回路動作は制御
回路ＣＴＬ３の回路動作と同様である。制御回路ＣＣＴ
Ｌ３は、テスト制御信号ＴＥＳＴが“０”のとき、テス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
として保持制御信号ＨＬＤ１を出力する。テスト制御信
号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌ
ｄとしてテスト保持制御信号ＴＨＬＤ１を、シフトモー
ド制御信号ｓｍとしてシフトモード制御信号ＳＭを制御
回路ＣＣＴＬ３は出力する。
いて説明を行う。制御回路ＣＣＴＬ３の回路動作は制御
回路ＣＴＬ３の回路動作と同様である。制御回路ＣＣＴ
Ｌ３は、テスト制御信号ＴＥＳＴが“０”のとき、テス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
として保持制御信号ＨＬＤ１を出力する。テスト制御信
号ＴＥＳＴが“１”のとき、テスト保持制御信号ｔｈｌ
ｄとしてテスト保持制御信号ＴＨＬＤ１を、シフトモー
ド制御信号ｓｍとしてシフトモード制御信号ＳＭを制御
回路ＣＣＴＬ３は出力する。
【０１１７】制御回路ＣＴＬ３の構成について図１４に
基づき説明を行う。セレクタ５，６によって制御回路Ｃ
ＴＬ３は構成される。セレクタ５，６はデータ入力０端
子及びデータ入力１端子、出力端子ならびに制御端子端
子をそれぞれ有するセレクタである。セレクタ５，６の
制御端子にはセレクタ５，６を同時に切替えるためのテ
スト制御信号ＴＥＳＴが入力される。データ入力０端子
はテスト制御信号ＴＥＳＴが“０”のときに選択され出
力端子に接続される。一方、データ入力１端子はテスト
制御信号ＴＥＳＴが“１”のときに選択され出力端子に
接続される。よって、セレクタ５，６に入力されるテス
ト制御信号ＴＥＳＴの“１”，“０”を切替えることに
よって、セレクタ５，６からそれぞれ出力されるデータ
を選択することが可能となる。セレクタ５，６のそれぞ
れのデータ入力０端子には保持端子ＨＬＤ０が共通に接
続される。セレクタ５のデータ入力１端子にはテスト保
持端子ＴＨＬＤ０が接続され、セレクタ６のデータ入力
１端子にはシフトモード端子ＳＭが接続される。セレク
タ５の出力端子はテスト回路ＴＣのテスト保持端子ｔｈ
ｌｄに接続される。セレクタ６の出力端子はテスト回路
ＴＣのシフトモード端子ｓｍに接続される。
基づき説明を行う。セレクタ５，６によって制御回路Ｃ
ＴＬ３は構成される。セレクタ５，６はデータ入力０端
子及びデータ入力１端子、出力端子ならびに制御端子端
子をそれぞれ有するセレクタである。セレクタ５，６の
制御端子にはセレクタ５，６を同時に切替えるためのテ
スト制御信号ＴＥＳＴが入力される。データ入力０端子
はテスト制御信号ＴＥＳＴが“０”のときに選択され出
力端子に接続される。一方、データ入力１端子はテスト
制御信号ＴＥＳＴが“１”のときに選択され出力端子に
接続される。よって、セレクタ５，６に入力されるテス
ト制御信号ＴＥＳＴの“１”，“０”を切替えることに
よって、セレクタ５，６からそれぞれ出力されるデータ
を選択することが可能となる。セレクタ５，６のそれぞ
れのデータ入力０端子には保持端子ＨＬＤ０が共通に接
続される。セレクタ５のデータ入力１端子にはテスト保
持端子ＴＨＬＤ０が接続され、セレクタ６のデータ入力
１端子にはシフトモード端子ＳＭが接続される。セレク
タ５の出力端子はテスト回路ＴＣのテスト保持端子ｔｈ
ｌｄに接続される。セレクタ６の出力端子はテスト回路
ＴＣのシフトモード端子ｓｍに接続される。
【０１１８】制御回路ＣＣＴＬ３の構成について図１４
に基づき説明を行う。制御回路ＣＣＴＬ３の接続は制御
回路ＣＴＬ３の接続と同様である。制御回路ＣＴＬ３を セレクタ５，６→セレクタ７，８ 保持端子ＨＬＤ０→保持端子ＨＬＤ１ テスト保持端子ＴＨＬＤ０→テスト保持端子ＴＨＬＤ０ のように変換して制御回路ＣＣＴＬ３は構成される。
に基づき説明を行う。制御回路ＣＣＴＬ３の接続は制御
回路ＣＴＬ３の接続と同様である。制御回路ＣＴＬ３を セレクタ５，６→セレクタ７，８ 保持端子ＨＬＤ０→保持端子ＨＬＤ１ テスト保持端子ＴＨＬＤ０→テスト保持端子ＴＨＬＤ０ のように変換して制御回路ＣＣＴＬ３は構成される。
【０１１９】図１４に示される制御回路の回路動作を以
下にまとめる。回路動作としては、通常動作、通常のス
キャンテスト動作及びテスト結果の圧縮機能を用いるス
キャンテスト動作が存在する。通常のスキャンテスト動
作とは、実施の形態１において示されるスキャンテスト
動作である。テスト結果の圧縮機能を用いるスキャンテ
スト動作とは、実際の論理回路の出力データと期待され
る論理回路の出力データとを論理回路の出力側において
比較し、比較結果を保持する事によってテスト結果を圧
縮し、圧縮した後にデータをスキャンアウトするという
動作である。通常動作、通常のスキャンテスト及びテス
ト結果の圧縮機能を用いるスキャンテストにおける、そ
れぞれの信号及びデータの最適な設定値を表３に示す。
下にまとめる。回路動作としては、通常動作、通常のス
キャンテスト動作及びテスト結果の圧縮機能を用いるス
キャンテスト動作が存在する。通常のスキャンテスト動
作とは、実施の形態１において示されるスキャンテスト
動作である。テスト結果の圧縮機能を用いるスキャンテ
スト動作とは、実際の論理回路の出力データと期待され
る論理回路の出力データとを論理回路の出力側において
比較し、比較結果を保持する事によってテスト結果を圧
縮し、圧縮した後にデータをスキャンアウトするという
動作である。通常動作、通常のスキャンテスト及びテス
ト結果の圧縮機能を用いるスキャンテストにおける、そ
れぞれの信号及びデータの最適な設定値を表３に示す。
【０１２０】
【表３】
【０１２１】まず通常動作について説明を行う。通常動
作時にはテスト制御信号ＴＥＳＴを“０”とし、比較イ
ネーブル信号ＣＭＰＥＮを“０”とする。始めに入力側
について説明を行う。テスト制御信号ＴＥＳＴが“０”
のときにセレクタ５，６はデータ入力０端子に入力され
るデータを出力するので、保持制御信号ＨＬＤ０がテス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
としてテスト回路ＴＣに与えられる。このとき、保持制
御信号ＨＬＤ０が“０”ならば、入力データＩＮがテス
ト回路ＴＣを構成する接続回路ＣＣを介してデータ回路
１の入力端子ＤＩに取り込まれる。保持制御信号ＨＬＤ
０が“１”ならば、入力データＩＮは接続回路ＣＣにお
いて保持される。出力側においては、セレクタ７，８が
データ入力０端子に入力されるデータを出力するので、
保持制御信号ＨＬＤ１がテスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに
与えられる。このとき、保持制御信号ＨＬＤ１が“０”
ならば、出力データＤＯがテスト回路ＣＴＣを構成する
接続回路ＣＣＣを介してデータ出力端子ＯＵＴに出力さ
れる。保持制御信号ＨＬＤ１が“１”ならば、比較イネ
ーブル信号ＣＭＰＥＮが“０”なので、出力データＤＯ
は接続回路ＣＣＣにおいて保持される。
作時にはテスト制御信号ＴＥＳＴを“０”とし、比較イ
ネーブル信号ＣＭＰＥＮを“０”とする。始めに入力側
について説明を行う。テスト制御信号ＴＥＳＴが“０”
のときにセレクタ５，６はデータ入力０端子に入力され
るデータを出力するので、保持制御信号ＨＬＤ０がテス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
としてテスト回路ＴＣに与えられる。このとき、保持制
御信号ＨＬＤ０が“０”ならば、入力データＩＮがテス
ト回路ＴＣを構成する接続回路ＣＣを介してデータ回路
１の入力端子ＤＩに取り込まれる。保持制御信号ＨＬＤ
０が“１”ならば、入力データＩＮは接続回路ＣＣにお
いて保持される。出力側においては、セレクタ７，８が
データ入力０端子に入力されるデータを出力するので、
保持制御信号ＨＬＤ１がテスト保持制御信号ｔｈｌｄ及
びシフトモード制御信号ｓｍとしてテスト回路ＣＴＣに
与えられる。このとき、保持制御信号ＨＬＤ１が“０”
ならば、出力データＤＯがテスト回路ＣＴＣを構成する
接続回路ＣＣＣを介してデータ出力端子ＯＵＴに出力さ
れる。保持制御信号ＨＬＤ１が“１”ならば、比較イネ
ーブル信号ＣＭＰＥＮが“０”なので、出力データＤＯ
は接続回路ＣＣＣにおいて保持される。
【０１２２】通常動作、通常のスキャンテスト及びテス
ト結果の圧縮機能を用いるスキャンテストにおいては、
テスト制御信号ＴＥＳＴを“１”とする。テスト制御信
号ＴＥＳＴが“１”のとき、制御回路ＣＴＬ３を構成す
るセレクタ５，６及び制御回路ＣＣＴＬ３を構成するセ
レクタ７，８はデータ入力１端子に入力されるデータを
それぞれ出力する。このとき、入力側においては、テス
ト保持制御信号ＴＨＬＤ０及びシフトモード制御信号Ｓ
Ｍがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモ
ード制御信号ｓｍとしてテスト回路ＴＣに出力される。
出力側においては、テスト保持制御信号ＴＨＬＤ１及び
シフトモード制御信号ＳＭがそれぞれテスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト
回路ＣＴＣに出力される。
ト結果の圧縮機能を用いるスキャンテストにおいては、
テスト制御信号ＴＥＳＴを“１”とする。テスト制御信
号ＴＥＳＴが“１”のとき、制御回路ＣＴＬ３を構成す
るセレクタ５，６及び制御回路ＣＣＴＬ３を構成するセ
レクタ７，８はデータ入力１端子に入力されるデータを
それぞれ出力する。このとき、入力側においては、テス
ト保持制御信号ＴＨＬＤ０及びシフトモード制御信号Ｓ
Ｍがそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモ
ード制御信号ｓｍとしてテスト回路ＴＣに出力される。
出力側においては、テスト保持制御信号ＴＨＬＤ１及び
シフトモード制御信号ＳＭがそれぞれテスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト
回路ＣＴＣに出力される。
【０１２３】次に通常のスキャンテスト動作について説
明する。通常のスキャンテスト時には比較イネーブル信
号ＣＭＰＥＮを“０”とする。通常のスキャンテスト時
には、テストパターンのシフトイン、実行、テスト結果
のシフトアウトを順に行う。また、接続回路ＣＣ，ＣＣ
Ｃにおいてデータの保持を行うことが可能である。
明する。通常のスキャンテスト時には比較イネーブル信
号ＣＭＰＥＮを“０”とする。通常のスキャンテスト時
には、テストパターンのシフトイン、実行、テスト結果
のシフトアウトを順に行う。また、接続回路ＣＣ，ＣＣ
Ｃにおいてデータの保持を行うことが可能である。
【０１２４】１．テストパターンのシフトイン データ回路１にテストパターンを入力する準備として、
入力側の接続回路ＣＣにテストパターンをシフトインす
る。テスト保持制御信号ＴＨＬＤ０を“０”、かつシフ
トモード制御信号ＳＭを“１”とすると、データ回路１
に入力するテストパターンをスキャンイン端子ＳＩから
シフトインすることが可能である。本実施の形態のデー
タ回路１は４ビットであるので、４ビットのテストパタ
ーンがシフトインされる。テストパターンは入力側の接
続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→ＣＣ
［３］の順でシフトされ、入力側の接続回路ＣＣ［０］
〜［３］にテストパターンが入力される。
入力側の接続回路ＣＣにテストパターンをシフトインす
る。テスト保持制御信号ＴＨＬＤ０を“０”、かつシフ
トモード制御信号ＳＭを“１”とすると、データ回路１
に入力するテストパターンをスキャンイン端子ＳＩから
シフトインすることが可能である。本実施の形態のデー
タ回路１は４ビットであるので、４ビットのテストパタ
ーンがシフトインされる。テストパターンは入力側の接
続回路ＣＣ［０］→ＣＣ［１］→ＣＣ［２］→ＣＣ
［３］の順でシフトされ、入力側の接続回路ＣＣ［０］
〜［３］にテストパターンが入力される。
【０１２５】２．実行 シフトモード制御信号ＳＭを“０”とする。このとき、
入力側では接続回路ＣＣを介して入力データＩＮが入力
端子ＤＩに取り込まれ、出力側では接続回路ＣＣＣを介
してデータ回路１のテスト結果である出力データＤＯが
データ出力端子ＯＵＴに出力される。
入力側では接続回路ＣＣを介して入力データＩＮが入力
端子ＤＩに取り込まれ、出力側では接続回路ＣＣＣを介
してデータ回路１のテスト結果である出力データＤＯが
データ出力端子ＯＵＴに出力される。
【０１２６】３．テスト結果のシフトアウト テスト保持制御信号ＴＨＬＤ１を“０”、かつシフトモ
ード制御信号ＳＭを“１”とする。このときテスト結果
を順にスキャンアウト端子ＳＯからシフトアウトする。
ード制御信号ＳＭを“１”とする。このときテスト結果
を順にスキャンアウト端子ＳＯからシフトアウトする。
【０１２７】スキャンテストの途中でデータの保持を行
いたいときには、シフトモード制御信号ＳＭを“１”と
する。保持制御信号ＴＨＬＤ０が“１”ならば、入力側
において接続回路ＣＣがデータを保持する。保持制御信
号ＴＨＬＤ１が“１”ならば、出力側において接続回路
ＣＣＣがデータを保持する。
いたいときには、シフトモード制御信号ＳＭを“１”と
する。保持制御信号ＴＨＬＤ０が“１”ならば、入力側
において接続回路ＣＣがデータを保持する。保持制御信
号ＴＨＬＤ１が“１”ならば、出力側において接続回路
ＣＣＣがデータを保持する。
【０１２８】もちろん、出力側のテスト回路ＣＴＣをテ
スト回路ＴＣに置き換えても、上述の通常動作及び通常
のスキャンテストを行うことは可能である。また、通常
動作時のデータの保持及び通常のスキャンテスト時のデ
ータの保持を接続回路ＣＣあるいはＣＣＣにて兼用して
行うので、回路のオーバーヘッドを縮小し、回路面積を
小さくすることが可能である。
スト回路ＴＣに置き換えても、上述の通常動作及び通常
のスキャンテストを行うことは可能である。また、通常
動作時のデータの保持及び通常のスキャンテスト時のデ
ータの保持を接続回路ＣＣあるいはＣＣＣにて兼用して
行うので、回路のオーバーヘッドを縮小し、回路面積を
小さくすることが可能である。
【０１２９】スキャンテスト動作における実行時に、入
力端子ＤＩに取り込まれた入力データＩＮを保持するこ
とによって、一つのスキャンパスで複数の論理回路のス
キャンテストを行うことが可能となる。以下に説明を行
う。
力端子ＤＩに取り込まれた入力データＩＮを保持するこ
とによって、一つのスキャンパスで複数の論理回路のス
キャンテストを行うことが可能となる。以下に説明を行
う。
【０１３０】図１５はデータ回路１ｉｎの入力側、デー
タ回路１ｉｎの出力側とデータ回路１の入力側との間、
データ回路１の出力側とデータ回路１ｏｕｔの入力側と
の間及びデータ回路１ｏｕｔの出力側においてテスト回
路ＴＣａ，ＴＣ，ＴＣｂ及びＴＣｃがそれぞれ設けら
れ、スキャンパスが構成される回路を示す回路図であ
る。データ回路１ｉｎ及び１ｏｕｔはそれぞれ論理回路
である。データ回路１ｉｎはデータ回路１に入力データ
ＩＮを与える。データ回路１はデータ回路ｏｕｔに出力
データＯＵＴを与える。テスト回路ＴＣａ，ＴＣ，ＴＣ
ｂ及びＴＣｃはそれぞれ、図示されない制御回路ＣＴＬ
ＴＣａ，ＣＴＬ３，ＣＴＬＴＣｂ及びＣＴＬＴＣｃによ
って制御される。テスト回路ＴＣａはテスト回路ＴＣと
同様の働きを有するテスト回路である。テスト回路ＴＣ
ｂ及びＴＣｃはテスト回路ＴＣあるいはＣＴＣと同様の
構成及び働きを有するテスト回路である。
タ回路１ｉｎの出力側とデータ回路１の入力側との間、
データ回路１の出力側とデータ回路１ｏｕｔの入力側と
の間及びデータ回路１ｏｕｔの出力側においてテスト回
路ＴＣａ，ＴＣ，ＴＣｂ及びＴＣｃがそれぞれ設けら
れ、スキャンパスが構成される回路を示す回路図であ
る。データ回路１ｉｎ及び１ｏｕｔはそれぞれ論理回路
である。データ回路１ｉｎはデータ回路１に入力データ
ＩＮを与える。データ回路１はデータ回路ｏｕｔに出力
データＯＵＴを与える。テスト回路ＴＣａ，ＴＣ，ＴＣ
ｂ及びＴＣｃはそれぞれ、図示されない制御回路ＣＴＬ
ＴＣａ，ＣＴＬ３，ＣＴＬＴＣｂ及びＣＴＬＴＣｃによ
って制御される。テスト回路ＴＣａはテスト回路ＴＣと
同様の働きを有するテスト回路である。テスト回路ＴＣ
ｂ及びＴＣｃはテスト回路ＴＣあるいはＣＴＣと同様の
構成及び働きを有するテスト回路である。
【０１３１】データ回路１ｉｎ，１及び１ｏｕｔが順に
並べられ、スキャンパスは、スキャンイン端子ＳＩ→テ
スト回路ＴＣａ→テスト回路ＴＣ→テスト回路ＴＣｂ→
テスト回路ＴＣｃ→スキャンアウト端子ＳＯのように構
成されている。
並べられ、スキャンパスは、スキャンイン端子ＳＩ→テ
スト回路ＴＣａ→テスト回路ＴＣ→テスト回路ＴＣｂ→
テスト回路ＴＣｃ→スキャンアウト端子ＳＯのように構
成されている。
【０１３２】データ回路１の入力端子ＤＩに実行時に取
り込まれたデータ回路１ｉｎからの入力データＩＮをテ
スト回路ＴＣによって保持する後にシフトアウトしてス
キャンアウト端子ＳＯから取り出す。同様の操作をテス
ト回路ＴＣｂあるいはＴＣｃにて行うことが可能であ
る。
り込まれたデータ回路１ｉｎからの入力データＩＮをテ
スト回路ＴＣによって保持する後にシフトアウトしてス
キャンアウト端子ＳＯから取り出す。同様の操作をテス
ト回路ＴＣｂあるいはＴＣｃにて行うことが可能であ
る。
【０１３３】上述の操作を行えば、一つのスキャンパス
で複数の論理回路のスキャンテストを行うことが可能と
なる。
で複数の論理回路のスキャンテストを行うことが可能と
なる。
【０１３４】通常のスキャンテストにおいては、テスト
パターンの数だけ１〜３に記述される動作を繰り返さね
ばならない。次に、全てのパターンに対して一回のシフ
トアウトを行えば足りるというスキャンテスト、すなわ
ちテスト結果の圧縮機能を用いるスキャンテスト動作に
ついて説明する。
パターンの数だけ１〜３に記述される動作を繰り返さね
ばならない。次に、全てのパターンに対して一回のシフ
トアウトを行えば足りるというスキャンテスト、すなわ
ちテスト結果の圧縮機能を用いるスキャンテスト動作に
ついて説明する。
【０１３５】テスト結果の圧縮機能を用いるスキャンテ
スト動作について図１４を用いて説明する。テスト結果
の圧縮機能を用いるスキャンテスト時には、初期設定の
後に、テストパターンのシフトインと比較及び圧縮とを
交互に行う。全ての所望のテストパターンに対する比較
及び圧縮が済んだ後に、圧縮されたテスト結果のシフト
アウトを行う。
スト動作について図１４を用いて説明する。テスト結果
の圧縮機能を用いるスキャンテスト時には、初期設定の
後に、テストパターンのシフトインと比較及び圧縮とを
交互に行う。全ての所望のテストパターンに対する比較
及び圧縮が済んだ後に、圧縮されたテスト結果のシフト
アウトを行う。
【０１３６】テスト結果の圧縮機能を用いるスキャンテ
スト時には比較イネーブル信号ＣＭＰＥＮは“０”と
“１”の両方の値を採る。
スト時には比較イネーブル信号ＣＭＰＥＮは“０”と
“１”の両方の値を採る。
【０１３７】１．初期設定 初期設定として、テスト回路ＣＴＣを構成する接続回路
ＣＣＣに含まれる全てのフリップフロップ４に“１”を
設定する。シフトモード制御信号ＳＭを“１”、テスト
保持制御信号ＴＨＬＤ０，ＴＨＬＤ１をそれぞれ”０”
に設定して、スキャンイン端子ＳＩから“１”をシフト
インするとフリップフロップ４に“１”が設定される。
比較イネーブル信号ＣＭＰＥＮは“０”に設定する。
ＣＣＣに含まれる全てのフリップフロップ４に“１”を
設定する。シフトモード制御信号ＳＭを“１”、テスト
保持制御信号ＴＨＬＤ０，ＴＨＬＤ１をそれぞれ”０”
に設定して、スキャンイン端子ＳＩから“１”をシフト
インするとフリップフロップ４に“１”が設定される。
比較イネーブル信号ＣＭＰＥＮは“０”に設定する。
【０１３８】２．テストパターンのシフトインならびに
比較及び圧縮 データ回路１にテストパターンを入力する準備として、
入力側の接続回路ＣＣにテストパターンをシフトインす
る。このとき、初期設定において接続回路ＣＣＣのフリ
ップフロップ４に設定された“１”を保持するために、
テスト保持制御信号ＴＨＬＤ１を“１”にする。テスト
保持制御信号ＴＨＬＤ０及びシフトモード制御信号ＳＭ
のそれぞれの値は初期設定時の値と等しい。すなわち、
テスト保持制御信号ＴＨＬＤ０が“０”、テスト保持制
御信号ＴＨＬＤ１が“１”であり、かつシフトモード制
御信号ＳＭが“１”という状態で、データ回路１に入力
するテストパターンをスキャンイン端子ＳＩからシフト
インする。
比較及び圧縮 データ回路１にテストパターンを入力する準備として、
入力側の接続回路ＣＣにテストパターンをシフトインす
る。このとき、初期設定において接続回路ＣＣＣのフリ
ップフロップ４に設定された“１”を保持するために、
テスト保持制御信号ＴＨＬＤ１を“１”にする。テスト
保持制御信号ＴＨＬＤ０及びシフトモード制御信号ＳＭ
のそれぞれの値は初期設定時の値と等しい。すなわち、
テスト保持制御信号ＴＨＬＤ０が“０”、テスト保持制
御信号ＴＨＬＤ１が“１”であり、かつシフトモード制
御信号ＳＭが“１”という状態で、データ回路１に入力
するテストパターンをスキャンイン端子ＳＩからシフト
インする。
【０１３９】本実施の形態のデータ回路１は４ビットで
あるので、４ビットのテストパターンがシフトインされ
る。テストパターンは入力側の接続回路ＣＣ［０］→Ｃ
Ｃ［１］→ＣＣ［２］→ＣＣ［３］の順でシフトされ、
入力側の接続回路ＣＣ［０］〜［３］にテストパターン
が入力される。例えばテストパターンとして４次の全周
期系列を与える。ここで、全周期系列とは、Ｍ系列に全
てのビットが“０”であるデータを付け加えたもので
る。従って、全周期系列は全ての組み合わせのデータを
発生する。従って、テストパターンとして全周期系列を
与えることによって、全ての組み合わせのテストパター
ンを効率よく接続回路ＣＣに設定することが可能とな
る。また、マーチングパターンにおいて順次“０”
“１”が繰り返されるように、テスト保持制御信号ＴＨ
ＬＤ０が“０”のときにテストパターンをシフトインし
て、次にテスト保持制御信号ＴＨＬＤ０を”１”として
テストパターンを接続回路ＣＣにて保持することを繰り
返しながらデータ回路１にテストパターンを入力するこ
とによって、データ回路１に効率よくテストパターンを
入力することが可能となる。
あるので、４ビットのテストパターンがシフトインされ
る。テストパターンは入力側の接続回路ＣＣ［０］→Ｃ
Ｃ［１］→ＣＣ［２］→ＣＣ［３］の順でシフトされ、
入力側の接続回路ＣＣ［０］〜［３］にテストパターン
が入力される。例えばテストパターンとして４次の全周
期系列を与える。ここで、全周期系列とは、Ｍ系列に全
てのビットが“０”であるデータを付け加えたもので
る。従って、全周期系列は全ての組み合わせのデータを
発生する。従って、テストパターンとして全周期系列を
与えることによって、全ての組み合わせのテストパター
ンを効率よく接続回路ＣＣに設定することが可能とな
る。また、マーチングパターンにおいて順次“０”
“１”が繰り返されるように、テスト保持制御信号ＴＨ
ＬＤ０が“０”のときにテストパターンをシフトインし
て、次にテスト保持制御信号ＴＨＬＤ０を”１”として
テストパターンを接続回路ＣＣにて保持することを繰り
返しながらデータ回路１にテストパターンを入力するこ
とによって、データ回路１に効率よくテストパターンを
入力することが可能となる。
【０１４０】期待データＥＸＰが入力される状態におい
て、テストを行いたいテストパターンに対してのみ比較
イネーブル信号を“１”とする事によってデータ回路１
の出力データと期待データＥＸＰを比較する。テスト回
路ＣＴＣの上述の回路動作によって、比較結果は圧縮さ
れる。
て、テストを行いたいテストパターンに対してのみ比較
イネーブル信号を“１”とする事によってデータ回路１
の出力データと期待データＥＸＰを比較する。テスト回
路ＣＴＣの上述の回路動作によって、比較結果は圧縮さ
れる。
【０１４１】３．テスト結果のシフトアウト テスト保持制御信号ＴＨＬＤ１を“０”、かつシフトモ
ード制御信号ＳＭを“１”とする。このとき、接続回路
ＣＣＣにて圧縮されたテスト結果を順にスキャンアウト
端子ＳＯからシフトアウトする。
ード制御信号ＳＭを“１”とする。このとき、接続回路
ＣＣＣにて圧縮されたテスト結果を順にスキャンアウト
端子ＳＯからシフトアウトする。
【０１４２】以上が図１４に示される回路の回路動作で
ある。図１１に示される接続回路ＣＣＣの代わりに、図
１２に示される接続回路ＣＣＣｒを用いても同様の回路
動作を得ることが可能である。接続回路ＣＣＣｒにおい
ては、フリップフロップに通常備わるリセット端子が有
効に活用されることが特徴となっている。接続回路ＣＣ
Ｃｒについて、接続回路ＣＣＣとの違いをふまえながら
説明を行う。
ある。図１１に示される接続回路ＣＣＣの代わりに、図
１２に示される接続回路ＣＣＣｒを用いても同様の回路
動作を得ることが可能である。接続回路ＣＣＣｒにおい
ては、フリップフロップに通常備わるリセット端子が有
効に活用されることが特徴となっている。接続回路ＣＣ
Ｃｒについて、接続回路ＣＣＣとの違いをふまえながら
説明を行う。
【０１４３】接続回路ＣＣＣｒは、接続回路ＣＣＣの備
える端子と同一の働きを有する端子を備え、さらにクロ
ック端子ｔを備える。すなわち、接続回路ＣＣＣｒに備
わる入力端子ｃｄｒ、スキャンイン端子ｃｓｉｒ、テス
ト保持端子ｃｔｈｌｄｒ、シフトモード端子ｃｓｍｒ、
スキャンアウト端子ｃｓｏｒ、期待データ端子ｃｅｘｐ
ｒ及び比較端子ｃｃｍｐｅｎｒはそれぞれ、接続回路Ｃ
ＣＣに備わる入力端子ｃｄ、スキャンイン端子ｃｓｉ、
テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓｍ、
スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘｐ及
び比較端子ｃｃｍｐｅｎと同一の働きを有する。
える端子と同一の働きを有する端子を備え、さらにクロ
ック端子ｔを備える。すなわち、接続回路ＣＣＣｒに備
わる入力端子ｃｄｒ、スキャンイン端子ｃｓｉｒ、テス
ト保持端子ｃｔｈｌｄｒ、シフトモード端子ｃｓｍｒ、
スキャンアウト端子ｃｓｏｒ、期待データ端子ｃｅｘｐ
ｒ及び比較端子ｃｃｍｐｅｎｒはそれぞれ、接続回路Ｃ
ＣＣに備わる入力端子ｃｄ、スキャンイン端子ｃｓｉ、
テスト保持端子ｃｔｈｌｄ、シフトモード端子ｃｓｍ、
スキャンアウト端子ｃｓｏ、期待データ端子ｃｅｘｐ及
び比較端子ｃｃｍｐｅｎと同一の働きを有する。
【０１４４】また、接続回路ＣＣＣｒはセレクタ２，
３、フリップフロップ４ｒ、Ｅｘ−ＯＲゲート３０ｒ、
及びゲート３１ｒによって構成される。Ｅｘ−ＯＲゲー
ト３０ｒはＥｘ−ＯＲゲート３０と同一の構成及び働き
を有し、ゲート３１ｒは二つの入力端子にそれぞれ入力
される信号と、一つの反転入力端子に入力される信号の
反転信号との否定論理積をとり、出力端子から出力する
回路である。
３、フリップフロップ４ｒ、Ｅｘ−ＯＲゲート３０ｒ、
及びゲート３１ｒによって構成される。Ｅｘ−ＯＲゲー
ト３０ｒはＥｘ−ＯＲゲート３０と同一の構成及び働き
を有し、ゲート３１ｒは二つの入力端子にそれぞれ入力
される信号と、一つの反転入力端子に入力される信号の
反転信号との否定論理積をとり、出力端子から出力する
回路である。
【０１４５】フリップフロップ４にはリセット端子及び
クロック端子が備わっていたがこれまでの実施の形態に
おいては特別な機能を果たす必要はなかった。よって、
それらの説明及び図示は省略されていた。接続回路ＣＣ
Ｃｒにおいては、リセット端子を有効に活用し、さらに
クロック端子に入力される信号を利用することによって
同期をとり、テスト結果の圧縮を行う。従って、接続回
路ＣＣＣｒにおいてのみフリップフロップ４ｒのリセッ
ト端子とクロック端子の図示を特に行う。これに伴い、
テスト回路ＣＴＣにもクロック端子Ｔを付け加え、接続
回路ＣＣＣｒのクロック端子ｔと接続させることが必要
となる。しかし、テスト回路ＣＴＣに置けるクロック端
子Ｔの図示は省略するものとする。
クロック端子が備わっていたがこれまでの実施の形態に
おいては特別な機能を果たす必要はなかった。よって、
それらの説明及び図示は省略されていた。接続回路ＣＣ
Ｃｒにおいては、リセット端子を有効に活用し、さらに
クロック端子に入力される信号を利用することによって
同期をとり、テスト結果の圧縮を行う。従って、接続回
路ＣＣＣｒにおいてのみフリップフロップ４ｒのリセッ
ト端子とクロック端子の図示を特に行う。これに伴い、
テスト回路ＣＴＣにもクロック端子Ｔを付け加え、接続
回路ＣＣＣｒのクロック端子ｔと接続させることが必要
となる。しかし、テスト回路ＣＴＣに置けるクロック端
子Ｔの図示は省略するものとする。
【０１４６】接続回路ＣＣＣｒと接続回路ＣＣＣとの主
たる違いとは、 １．ゲート３１ｒとＮＡＮＤゲート３１及びＡＮＤゲー
ト３２との違い、 ２．フリップフロップ４とセレクタ２との接続と、フリ
ップフロップ４ｒとセレクタ２との接続との違い ３．クロック端子ｔの存在及び接続から生ずる違い である。他の接続は同様であるので、説明は省略する。
たる違いとは、 １．ゲート３１ｒとＮＡＮＤゲート３１及びＡＮＤゲー
ト３２との違い、 ２．フリップフロップ４とセレクタ２との接続と、フリ
ップフロップ４ｒとセレクタ２との接続との違い ３．クロック端子ｔの存在及び接続から生ずる違い である。他の接続は同様であるので、説明は省略する。
【０１４７】Ｅｘ−ＯＲゲート３０ｒの出力端子はゲー
ト３１ｒの一方の入力端子に接続され、ゲート３１ｒの
他方の入力端子には比較端子ｃｃｍｐｅｎｒが接続され
る。ゲート３１ｒの反転入力端子にはクロック端子ｔが
接続され、同時にクロック端子ｔはフリップフロップ４
ｒのクロック端子にも共通に接続される。ゲート３１ｒ
の出力端子はフリップフロップ４ｒのリセット端子に接
続される。フリップフロップ４ｒのリセット端子は
“０”を受けたときに、自身の中に記憶されるデータを
リセットする。フリップフロップ４ｒの出力端子はセレ
クタ２のデータ入力１端子に接続され、また接続回路Ｃ
ＣＣｒのスキャンアウト端子ｃｓｏｒに接続される。
ト３１ｒの一方の入力端子に接続され、ゲート３１ｒの
他方の入力端子には比較端子ｃｃｍｐｅｎｒが接続され
る。ゲート３１ｒの反転入力端子にはクロック端子ｔが
接続され、同時にクロック端子ｔはフリップフロップ４
ｒのクロック端子にも共通に接続される。ゲート３１ｒ
の出力端子はフリップフロップ４ｒのリセット端子に接
続される。フリップフロップ４ｒのリセット端子は
“０”を受けたときに、自身の中に記憶されるデータを
リセットする。フリップフロップ４ｒの出力端子はセレ
クタ２のデータ入力１端子に接続され、また接続回路Ｃ
ＣＣｒのスキャンアウト端子ｃｓｏｒに接続される。
【０１４８】接続回路ＣＣＣｒの回路動作について説明
を行う。接続回路ＣＣＣｒを用いても、接続回路ＣＣＣ
の回路動作１，２と全く同一の回路動作が得られ、また
接続回路ＣＣＣの回路動作３と同様の回路動作が得られ
る。そこで、接続回路ＣＣＣｒを用いる場合の回路動作
３について、説明を以下に行う。
を行う。接続回路ＣＣＣｒを用いても、接続回路ＣＣＣ
の回路動作１，２と全く同一の回路動作が得られ、また
接続回路ＣＣＣの回路動作３と同様の回路動作が得られ
る。そこで、接続回路ＣＣＣｒを用いる場合の回路動作
３について、説明を以下に行う。
【０１４９】比較イネーブル信号ｃｃｍｐｅｎｒが
“０”のとき、ゲート３１ｒはＥｘ−ＯＲゲート３０ｒ
からの出力データとクロック端子ｔに入力されるクロッ
ク信号ｔとに関わりなく“１”をフリップフロップ４ｒ
のリセット端子に出力する。従ってフリップフロップ４
ｒにおいてデータはリセットされず、接続回路ＣＣＣｒ
はフリップフロップ４ｒのデータを保持し続ける。
“０”のとき、ゲート３１ｒはＥｘ−ＯＲゲート３０ｒ
からの出力データとクロック端子ｔに入力されるクロッ
ク信号ｔとに関わりなく“１”をフリップフロップ４ｒ
のリセット端子に出力する。従ってフリップフロップ４
ｒにおいてデータはリセットされず、接続回路ＣＣＣｒ
はフリップフロップ４ｒのデータを保持し続ける。
【０１５０】比較イネーブル信号ｃｃｍｐｅｎｒが
“１”であり、かつクロック端子ｔから入力されるクロ
ック信号ｔが“０”のとき、ゲート３１ｒはＥｘ−ＯＲ
ゲート３０ｒの出力データの反転論理を出力する。従っ
て、Ｅｘ−ＯＲゲート３０ｒにおいて期待データｅｘｐ
と入力データｃｄが一致する場合には、ゲート３１ｒは
“１”をフリップフロップ４ｒのリセット端子に出力す
る。従って、接続回路ＣＣＣはフリップフロップ４ｒの
データを保持し続ける。
“１”であり、かつクロック端子ｔから入力されるクロ
ック信号ｔが“０”のとき、ゲート３１ｒはＥｘ−ＯＲ
ゲート３０ｒの出力データの反転論理を出力する。従っ
て、Ｅｘ−ＯＲゲート３０ｒにおいて期待データｅｘｐ
と入力データｃｄが一致する場合には、ゲート３１ｒは
“１”をフリップフロップ４ｒのリセット端子に出力す
る。従って、接続回路ＣＣＣはフリップフロップ４ｒの
データを保持し続ける。
【０１５１】このとき、Ｅｘ−ＯＲゲート３０ｒにおい
て期待データｅｘｐｒと入力データｃｄｒとが一致しな
い場合には、ゲート３１ｒは“０”をフリップフロップ
４ｒのリセット端子に出力する。従って、フリップフロ
ップ４ｒにおいてデータはリセットされるので、セレク
タ２，３及びフリップフロップ４ｒにおいて“０”が保
持される状態が続く。
て期待データｅｘｐｒと入力データｃｄｒとが一致しな
い場合には、ゲート３１ｒは“０”をフリップフロップ
４ｒのリセット端子に出力する。従って、フリップフロ
ップ４ｒにおいてデータはリセットされるので、セレク
タ２，３及びフリップフロップ４ｒにおいて“０”が保
持される状態が続く。
【０１５２】すなわち、期待データｅｘｐｒと入力デー
タｃｄｒとが一致するときにはフリップフロップ４ｒの
データを保持し、一致しないときにはフリップフロップ
４ｒにて“０”を保持し続けるという回路機能を接続回
路ＣＣＣｒは有する。この回路機能は接続回路ＣＣＣの
回路機能と同一である。しかし、特に接続回路ＣＣＣｒ
を用いることによって、以下の利点を得ることが可能と
なる。
タｃｄｒとが一致するときにはフリップフロップ４ｒの
データを保持し、一致しないときにはフリップフロップ
４ｒにて“０”を保持し続けるという回路機能を接続回
路ＣＣＣｒは有する。この回路機能は接続回路ＣＣＣの
回路機能と同一である。しかし、特に接続回路ＣＣＣｒ
を用いることによって、以下の利点を得ることが可能と
なる。
【０１５３】接続回路ＣＣＣにおいては、データの保持
をセレクタ２，３、フリップフロップ４及びＡＮＤゲー
ト３２によって形成されるループによって行っていた。
しかし接続回路ＣＣＣｒにおいてはセレクタ２，３及び
フリップフロップ４ｒのみによって形成されるループに
よってデータの保持を行うので、余計なノイズ等によっ
てデータが影響を受ける可能性が低減される。
をセレクタ２，３、フリップフロップ４及びＡＮＤゲー
ト３２によって形成されるループによって行っていた。
しかし接続回路ＣＣＣｒにおいてはセレクタ２，３及び
フリップフロップ４ｒのみによって形成されるループに
よってデータの保持を行うので、余計なノイズ等によっ
てデータが影響を受ける可能性が低減される。
【０１５４】また接続回路ＣＣＣｒにおいては、クロッ
ク信号ｔによって同期をとっているが、ゲート３１ｒか
ら反転入力端子を取り除くことによってゲート３１ｒを
ＮＡＮＤゲートとして、クロック信号による同期をとら
ないようにしても良い。
ク信号ｔによって同期をとっているが、ゲート３１ｒか
ら反転入力端子を取り除くことによってゲート３１ｒを
ＮＡＮＤゲートとして、クロック信号による同期をとら
ないようにしても良い。
【０１５５】以上の説明から明らかなように、接続回路
ＣＣＣを用いる場合と同様に、接続回路ＣＣＣｒを用い
てテスト回路ＣＴＣを構成することが可能である。
ＣＣＣを用いる場合と同様に、接続回路ＣＣＣｒを用い
てテスト回路ＣＴＣを構成することが可能である。
【０１５６】テスト回路ＣＴＣをデータ回路１の出力側
に設け、テスト結果の圧縮機能を用いるスキャンテスト
を行うことによって、複数のテストパターンに対するテ
スト結果のシフトアウトが一回ですむという利点が生ず
る。従って、複数のテストパターンに対して通常のスキ
ャンテストを複数回行う為に要する時間よりも、複数の
テストパターンに対してテスト結果の圧縮機能を用いる
スキャンテストを行うために要する時間の方が短い。す
なわち、テスト時間を短縮可能である。
に設け、テスト結果の圧縮機能を用いるスキャンテスト
を行うことによって、複数のテストパターンに対するテ
スト結果のシフトアウトが一回ですむという利点が生ず
る。従って、複数のテストパターンに対して通常のスキ
ャンテストを複数回行う為に要する時間よりも、複数の
テストパターンに対してテスト結果の圧縮機能を用いる
スキャンテストを行うために要する時間の方が短い。す
なわち、テスト時間を短縮可能である。
【０１５７】図１４に示される制御回路ＣＴＬ３を用い
ると、実施の形態１にて記述された効果と同様の効果が
生ずる。制御回路ＣＴＬ３においては、テスト制御信号
ＴＥＳＴによって保持端子ＨＬＤ０とテスト保持端子Ｔ
ＨＬＤ０及びシフトモード端子ＳＭとのうちどちらが選
択されるかが制御される。従って、制御回路ＣＴＬ３を
用いることによって、図４に示される回路においてデー
タ回路１のスキャンテストをデータ回路１ａから与えら
れる保持制御信号ＨＬＤ０とは独立に行うことが可能と
なる。
ると、実施の形態１にて記述された効果と同様の効果が
生ずる。制御回路ＣＴＬ３においては、テスト制御信号
ＴＥＳＴによって保持端子ＨＬＤ０とテスト保持端子Ｔ
ＨＬＤ０及びシフトモード端子ＳＭとのうちどちらが選
択されるかが制御される。従って、制御回路ＣＴＬ３を
用いることによって、図４に示される回路においてデー
タ回路１のスキャンテストをデータ回路１ａから与えら
れる保持制御信号ＨＬＤ０とは独立に行うことが可能と
なる。
【０１５８】制御回路ＣＴＬ３と制御回路ＣＣＴＬ３と
の構成の違いとは、入力される制御信号による違いのみ
であり、テスト制御信号ＴＥＳＴによって同時に制御さ
れるので、セレクタ５，６の動作とセレクタ７，８の動
作は同一である。すなわち、制御回路の構成に関する発
明に関しては、テスト回路ＴＣを制御する制御回路の説
明を行い、この説明をテスト回路ＣＴＣを制御する制御
回路の説明に替えることが可能である。従って、データ
回路１の出力側の回路を省略して、図１４に示される回
路を図１７のように図示することが可能である。今後は
特に必要とされるとき以外はデータ回路１の出力側の回
路の図示及び説明は省略するものとする。
の構成の違いとは、入力される制御信号による違いのみ
であり、テスト制御信号ＴＥＳＴによって同時に制御さ
れるので、セレクタ５，６の動作とセレクタ７，８の動
作は同一である。すなわち、制御回路の構成に関する発
明に関しては、テスト回路ＴＣを制御する制御回路の説
明を行い、この説明をテスト回路ＣＴＣを制御する制御
回路の説明に替えることが可能である。従って、データ
回路１の出力側の回路を省略して、図１４に示される回
路を図１７のように図示することが可能である。今後は
特に必要とされるとき以外はデータ回路１の出力側の回
路の図示及び説明は省略するものとする。
【０１５９】本実施の形態においては、入力側の制御回
路に入力される保持制御信号ＨＬＤ０と、出力側の制御
回路に入力される保持制御信号ＨＬＤ１とは異なる。従
って、複数のスキャンフリップフロップを保持制御信号
確認のために用いる必要が生ずる。複数の保持制御信号
を確認するために用いられるスキャンフリップフロップ
に関して図１６を用いて以下に説明を行う。図１６は複
数の保持制御信号を確認するために用いられるスキャン
フリップフロップの接続の状態を示す図であり、テスト
保持端子、期待データ端子及び比較端子等の図示は同図
においては省略されている。
路に入力される保持制御信号ＨＬＤ０と、出力側の制御
回路に入力される保持制御信号ＨＬＤ１とは異なる。従
って、複数のスキャンフリップフロップを保持制御信号
確認のために用いる必要が生ずる。複数の保持制御信号
を確認するために用いられるスキャンフリップフロップ
に関して図１６を用いて以下に説明を行う。図１６は複
数の保持制御信号を確認するために用いられるスキャン
フリップフロップの接続の状態を示す図であり、テスト
保持端子、期待データ端子及び比較端子等の図示は同図
においては省略されている。
【０１６０】保持制御信号ＨＬＤ０，ＨＬＤ１を確認す
る場合を考える。スキャンイン端子ＳＩとテスト回路Ｔ
Ｃのスキャンイン端子ｓｉとの間に、スキャンフリップ
フロップＨＳＦＦ及びＨＳＦＦａを挿入する。スキャン
フリップフロップＨＳＦＦはセレクタ１４及びフリップ
フロップ１５から成る回路である。同様に、スキャンフ
リップフロップＨＳＦＦａはセレクタ１４ａ及びフリッ
プフロップ１５ａから成る回路である。テスト回路ＴＣ
を制御する制御回路に入力される保持制御信号ＨＬＤ０
を確認するためにスキャンフリップフロップＨＦＳＳは
設けられる。同様に、テスト回路ＣＴＣを制御する制御
回路に入力される保持制御信号ＨＬＤ１を確認するため
にスキャンフリップフロップＨＦＳＳａは設けられる。
セレクタ１４，１４ａはデータ入力０端子及びデータ入
力１端子、出力端子ならびに制御端子端子をそれぞれ有
する。それぞれの制御端子にはセレクタ１４，１４ａを
切替えるためのシフトモード制御信号ＳＭが入力され
る。データ入力０端子はシフトモード制御信号ＳＭが
“０”のときに選択され出力端子に接続される。一方、
データ入力１端子はシフトモード制御信号ＳＭが“１”
のときに選択され出力端子に接続される。よって、セレ
クタ１４，１４ａに入力されるシフトモード制御信号Ｓ
Ｍの“１”，“０”を切替えることによって、セレクタ
１４，１４ａから出力されるデータを選択することが可
能となる。セレクタ１４のデータ入力１端子にはスキャ
ンイン端子ＳＩが接続される。セレクタ１４のデータ入
力０端子には保持端子ＨＬＤ０が接続される。セレクタ
１４の出力端子はフリップフロップ１５の入力端子に接
続される。フリップフロップ１５の出力端子はセレクタ
１４ａのデータ入力１端子に接続される。セレクタ１４
ａのデータ入力０端子には保持端子ＨＬＤ１が接続され
る。フリップフロップ１５の出力端子はテスト回路ＴＣ
のスキャンイン端子ｓｉに接続される。フリップフロッ
プ１５，１５ａはＤフリップフロップあるいはＤフリッ
プフロップと同様の働きを有するフリップフロップであ
る。
る場合を考える。スキャンイン端子ＳＩとテスト回路Ｔ
Ｃのスキャンイン端子ｓｉとの間に、スキャンフリップ
フロップＨＳＦＦ及びＨＳＦＦａを挿入する。スキャン
フリップフロップＨＳＦＦはセレクタ１４及びフリップ
フロップ１５から成る回路である。同様に、スキャンフ
リップフロップＨＳＦＦａはセレクタ１４ａ及びフリッ
プフロップ１５ａから成る回路である。テスト回路ＴＣ
を制御する制御回路に入力される保持制御信号ＨＬＤ０
を確認するためにスキャンフリップフロップＨＦＳＳは
設けられる。同様に、テスト回路ＣＴＣを制御する制御
回路に入力される保持制御信号ＨＬＤ１を確認するため
にスキャンフリップフロップＨＦＳＳａは設けられる。
セレクタ１４，１４ａはデータ入力０端子及びデータ入
力１端子、出力端子ならびに制御端子端子をそれぞれ有
する。それぞれの制御端子にはセレクタ１４，１４ａを
切替えるためのシフトモード制御信号ＳＭが入力され
る。データ入力０端子はシフトモード制御信号ＳＭが
“０”のときに選択され出力端子に接続される。一方、
データ入力１端子はシフトモード制御信号ＳＭが“１”
のときに選択され出力端子に接続される。よって、セレ
クタ１４，１４ａに入力されるシフトモード制御信号Ｓ
Ｍの“１”，“０”を切替えることによって、セレクタ
１４，１４ａから出力されるデータを選択することが可
能となる。セレクタ１４のデータ入力１端子にはスキャ
ンイン端子ＳＩが接続される。セレクタ１４のデータ入
力０端子には保持端子ＨＬＤ０が接続される。セレクタ
１４の出力端子はフリップフロップ１５の入力端子に接
続される。フリップフロップ１５の出力端子はセレクタ
１４ａのデータ入力１端子に接続される。セレクタ１４
ａのデータ入力０端子には保持端子ＨＬＤ１が接続され
る。フリップフロップ１５の出力端子はテスト回路ＴＣ
のスキャンイン端子ｓｉに接続される。フリップフロッ
プ１５，１５ａはＤフリップフロップあるいはＤフリッ
プフロップと同様の働きを有するフリップフロップであ
る。
【０１６１】以上のようなスキャンフリップフロップＨ
ＳＦＦ，ＨＳＦＦａにおいてシフトモード制御信号ＳＭ
を“０”とすることによって、フリップフロップ１５，
１５ａに保持制御信号ＨＬＤ０，ＨＬＤ１の値をそれぞ
れ記憶させることが可能となる。図１６に示される構成
では、スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａ
の出力端子がテスト回路ＴＣのスキャンイン端子ｓｉに
接続される。従って、シフトモード制御信号ＳＭを
“１”、テスト保持制御信号ＴＨＬＤ０，ＴＨＬＤ１を
それぞれ“０”として、シフトモード制御信号ＳＭが
“０”のときにスキャンフリップフロップＨＳＦＦ，Ｈ
ＳＦＦａに記憶された保持制御信号ＨＬＤ０，ＨＬＤ１
の論理をスキャンパスからスキャンアウトデータＳＯと
して取りだした後に観察を行えば良い。例えばテスト保
持制御信号ＴＨＬＤ０，ＴＨＬＤ１のような他の制御信
号の観察も、同様の構成を用いることによって可能とな
る。
ＳＦＦ，ＨＳＦＦａにおいてシフトモード制御信号ＳＭ
を“０”とすることによって、フリップフロップ１５，
１５ａに保持制御信号ＨＬＤ０，ＨＬＤ１の値をそれぞ
れ記憶させることが可能となる。図１６に示される構成
では、スキャンフリップフロップＨＳＦＦ，ＨＳＦＦａ
の出力端子がテスト回路ＴＣのスキャンイン端子ｓｉに
接続される。従って、シフトモード制御信号ＳＭを
“１”、テスト保持制御信号ＴＨＬＤ０，ＴＨＬＤ１を
それぞれ“０”として、シフトモード制御信号ＳＭが
“０”のときにスキャンフリップフロップＨＳＦＦ，Ｈ
ＳＦＦａに記憶された保持制御信号ＨＬＤ０，ＨＬＤ１
の論理をスキャンパスからスキャンアウトデータＳＯと
して取りだした後に観察を行えば良い。例えばテスト保
持制御信号ＴＨＬＤ０，ＴＨＬＤ１のような他の制御信
号の観察も、同様の構成を用いることによって可能とな
る。
【０１６２】前述の通り、セレクタ１４，１４ａはシフ
トモード制御信号ＳＭによって制御されるが、テスト回
路ＴＣ，ＣＴＣの制御に関係しない制御端子を新たに設
け、この制御端子から出力される制御信号によってセレ
クタ１４，１４ａを制御することも可能である。しか
し、前述のようにシフトモード制御信号ＳＭを用いてセ
レクタ１４，１４ａの制御を兼用することによって、以
下の利点が生ずる。
トモード制御信号ＳＭによって制御されるが、テスト回
路ＴＣ，ＣＴＣの制御に関係しない制御端子を新たに設
け、この制御端子から出力される制御信号によってセレ
クタ１４，１４ａを制御することも可能である。しか
し、前述のようにシフトモード制御信号ＳＭを用いてセ
レクタ１４，１４ａの制御を兼用することによって、以
下の利点が生ずる。
【０１６３】本実施の形態のテスト回路ＴＣ，ＣＴＣに
おいては、テスト制御信号ＴＥＳＴが“１”のとき、シ
フトモード制御信号ＳＭを“０”とすることによって、
入力側では接続回路ＣＣを介して入力データＩＮが入力
端子ＤＩに取り込まれる。このとき、出力側では接続回
路ＣＣＣを介してデータ回路１のテスト結果である出力
データＤＯがデータ出力端子ＯＵＴに出力される。シフ
トモード制御信号ＳＭが“０”のときには、セレクタ１
４，１４ａにおいては制御信号ＨＬＤ０，ＨＬＤ１がス
キャンフリップフロップＨＳＦＦ，ＨＳＦＦａにおいて
記憶されるが、テスト回路ＴＣにはシフトインされな
い。スキャンテストにおいて、テストパターンのシフト
インあるいはテスト結果のシフトアウトを行うときに
は、シフトモード制御信号ＳＭが“１”と設定される。
従って、セレクタ１４，１４ａにおいてはスキャンイン
端子ＳＩからシフトインされるテストパターンが導通さ
れるので、スキャンフリップフロップＨＳＦＦ，ＨＳＦ
Ｆａはテストパターンのシフトインあるいはテスト結果
のシフトアウトを阻害しない。セレクタ１４，１４ａの
制御をシフトモード制御信号ＳＭによって行ってもスキ
ャンテスト動作に悪影響を及ぼすことはないので、シフ
トモード制御信号ＳＭを兼用することによって、スキャ
ンフリップフロップＨＳＦＦ，ＨＳＦＦａに制御信号を
与える制御端子を減らすことが可能である。
おいては、テスト制御信号ＴＥＳＴが“１”のとき、シ
フトモード制御信号ＳＭを“０”とすることによって、
入力側では接続回路ＣＣを介して入力データＩＮが入力
端子ＤＩに取り込まれる。このとき、出力側では接続回
路ＣＣＣを介してデータ回路１のテスト結果である出力
データＤＯがデータ出力端子ＯＵＴに出力される。シフ
トモード制御信号ＳＭが“０”のときには、セレクタ１
４，１４ａにおいては制御信号ＨＬＤ０，ＨＬＤ１がス
キャンフリップフロップＨＳＦＦ，ＨＳＦＦａにおいて
記憶されるが、テスト回路ＴＣにはシフトインされな
い。スキャンテストにおいて、テストパターンのシフト
インあるいはテスト結果のシフトアウトを行うときに
は、シフトモード制御信号ＳＭが“１”と設定される。
従って、セレクタ１４，１４ａにおいてはスキャンイン
端子ＳＩからシフトインされるテストパターンが導通さ
れるので、スキャンフリップフロップＨＳＦＦ，ＨＳＦ
Ｆａはテストパターンのシフトインあるいはテスト結果
のシフトアウトを阻害しない。セレクタ１４，１４ａの
制御をシフトモード制御信号ＳＭによって行ってもスキ
ャンテスト動作に悪影響を及ぼすことはないので、シフ
トモード制御信号ＳＭを兼用することによって、スキャ
ンフリップフロップＨＳＦＦ，ＨＳＦＦａに制御信号を
与える制御端子を減らすことが可能である。
【０１６４】また、図１６においてスキャンフリップフ
ロップＨＳＦＦ，ＨＳＦＦａはスキャンイン端子ＳＩと
テスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入さ
れるが、テスト回路ＴＣのスキャンアウト端子ｓｏとテ
スト回路ＣＴＣのスキャンイン端子ｓｉとの間に挿入さ
れても同じ作用が得られ、保持制御信号ＨＬＤ０，ＨＬ
Ｄ１の観察が可能となる。また、テスト回路ＣＴＣのス
キャンアウト端子ｓｏとスキャンアウト端子ＳＯとの間
に挿入されても同じ作用が得られる。
ロップＨＳＦＦ，ＨＳＦＦａはスキャンイン端子ＳＩと
テスト回路ＴＣのスキャンイン端子ｓｉとの間に挿入さ
れるが、テスト回路ＴＣのスキャンアウト端子ｓｏとテ
スト回路ＣＴＣのスキャンイン端子ｓｉとの間に挿入さ
れても同じ作用が得られ、保持制御信号ＨＬＤ０，ＨＬ
Ｄ１の観察が可能となる。また、テスト回路ＣＴＣのス
キャンアウト端子ｓｏとスキャンアウト端子ＳＯとの間
に挿入されても同じ作用が得られる。
【０１６５】以上の説明においては観察を行う制御信号
の数は二つであるが、観察可能な制御信号の数は二つに
限られるものではない。観察を行いたい制御信号が複数
個存在するときには、同複数個のスキャンフリップフロ
ップを直列に接続すれば良いことは明らかである。
の数は二つであるが、観察可能な制御信号の数は二つに
限られるものではない。観察を行いたい制御信号が複数
個存在するときには、同複数個のスキャンフリップフロ
ップを直列に接続すれば良いことは明らかである。
【０１６６】本実施の形態に従うテスト回路ＴＣ，ＣＴ
Ｃのホールド機能を兼用して通常動作時とスキャンテス
ト動作時に用いることが可能であるので、オーバーヘッ
ドを無くすことによって回路面積を小さくすることが可
能である。
Ｃのホールド機能を兼用して通常動作時とスキャンテス
ト動作時に用いることが可能であるので、オーバーヘッ
ドを無くすことによって回路面積を小さくすることが可
能である。
【０１６７】次に、本実施の形態に従う他の制御回路に
ついての説明を行う。図１８は図１７にて示される制御
回路ＣＴＬ３と同様に構成され同一の働きを持つ制御回
路ＣＴＬ３ａを示す回路図である。
ついての説明を行う。図１８は図１７にて示される制御
回路ＣＴＬ３と同様に構成され同一の働きを持つ制御回
路ＣＴＬ３ａを示す回路図である。
【０１６８】制御回路ＣＴＬ３ａと制御回路ＣＴＬ３と
の違いとは、構成の違いのみである。構成の違いとは、
セレクタ６のデータ入力０端子に接続される端子の違い
であり、セレクタ６のデータ入力０端子にはセレクタ５
の出力端子が接続される。
の違いとは、構成の違いのみである。構成の違いとは、
セレクタ６のデータ入力０端子に接続される端子の違い
であり、セレクタ６のデータ入力０端子にはセレクタ５
の出力端子が接続される。
【０１６９】制御回路ＣＴＬ３ａの回路動作について説
明を行う。上述の構成の違いを鑑みると、テスト制御信
号ＴＥＳＴが“０”のときのみを考えれば良い。テスト
制御信号ＴＥＳＴが“０”のとき、セレクタ５の出力を
セレクタ６は出力するので、保持制御信号ＨＬＤ０がセ
レクタ６の出力端子から出力されることとなる。
明を行う。上述の構成の違いを鑑みると、テスト制御信
号ＴＥＳＴが“０”のときのみを考えれば良い。テスト
制御信号ＴＥＳＴが“０”のとき、セレクタ５の出力を
セレクタ６は出力するので、保持制御信号ＨＬＤ０がセ
レクタ６の出力端子から出力されることとなる。
【０１７０】従って、制御回路ＣＴＬ３ａの回路動作は
制御回路ＣＴＬ３の回路動作と同一である。
制御回路ＣＴＬ３の回路動作と同一である。
【０１７１】図１７においては、制御回路ＣＴＬ３は保
持端子ＨＬＤ０，テスト保持端子ＴＨＬＤ０及びシフト
モード制御信号ＳＭに直接接続されている。セレクタ１
４の制御端子に入力されるシフトモード制御信号ＳＭを
通常動作時に“０”としておくことによって、図１９に
示される回路のようにスキャンフリップフロップＨＳＦ
Ｆを介して保持端子ＨＬＤ０を制御回路ＣＴＬ３に接続
することも可能である。
持端子ＨＬＤ０，テスト保持端子ＴＨＬＤ０及びシフト
モード制御信号ＳＭに直接接続されている。セレクタ１
４の制御端子に入力されるシフトモード制御信号ＳＭを
通常動作時に“０”としておくことによって、図１９に
示される回路のようにスキャンフリップフロップＨＳＦ
Ｆを介して保持端子ＨＬＤ０を制御回路ＣＴＬ３に接続
することも可能である。
【０１７２】次に、スキャンフリップフロップの構成を
変更することによって得ることができる、本実施の形態
に従う試験回路について説明を行う。既述の回路等と同
一の構成、働き等を有するものに対しては同一の参照符
号を付け、説明は省略するものとする。
変更することによって得ることができる、本実施の形態
に従う試験回路について説明を行う。既述の回路等と同
一の構成、働き等を有するものに対しては同一の参照符
号を付け、説明は省略するものとする。
【０１７３】図２０は論理回路及び本実施の形態に従う
試験回路を示す回路図である。本実施の形態に従うテス
ト回路ＴＣＳは、テスト回路ＴＣの代わりに用いること
が可能な回路である。本実施の形態に従う試験回路ＴＣ
Ｓもテスト回路ＴＣと同様に、フリップフロップ４、保
持機能切り換え用のセレクタ２及びスキャンモード切り
換え用のセレクタ３によって構成される。セレクタ２は
テスト保持制御信号ｔｈｌｄによって制御され、セレク
タ３はシフトモード制御信号ｓｍによって制御される。
試験回路を示す回路図である。本実施の形態に従うテス
ト回路ＴＣＳは、テスト回路ＴＣの代わりに用いること
が可能な回路である。本実施の形態に従う試験回路ＴＣ
Ｓもテスト回路ＴＣと同様に、フリップフロップ４、保
持機能切り換え用のセレクタ２及びスキャンモード切り
換え用のセレクタ３によって構成される。セレクタ２は
テスト保持制御信号ｔｈｌｄによって制御され、セレク
タ３はシフトモード制御信号ｓｍによって制御される。
【０１７４】テスト回路ＴＣとテスト回路ＴＣＳとの違
いとは、保持機能切り換え用のセレクタ２とスキャンモ
ード切り換え用のセレクタ３との順が入れ替わっている
ことである。
いとは、保持機能切り換え用のセレクタ２とスキャンモ
ード切り換え用のセレクタ３との順が入れ替わっている
ことである。
【０１７５】テスト回路ＴＣＳについて説明を行う。テ
スト回路ＴＣＳはデータ回路１の入力側及び出力側のい
ずれにも用いることが可能である。出力側に用いられる
テスト回路ＴＣＳの動作は入力側に用いられるテスト回
路ＴＣＳの動作と同様である。従って、同図においては
入力側のみ図示されており、また説明も必要とされると
きを除いて入力側についてのみ行う。
スト回路ＴＣＳはデータ回路１の入力側及び出力側のい
ずれにも用いることが可能である。出力側に用いられる
テスト回路ＴＣＳの動作は入力側に用いられるテスト回
路ＴＣＳの動作と同様である。従って、同図においては
入力側のみ図示されており、また説明も必要とされると
きを除いて入力側についてのみ行う。
【０１７６】データ回路１はテスト回路ＴＣＳによって
入力の制御が行われる。テスト回路ＴＣＳはデータ入力
端子ＩＮとデータ回路１の入力端子ＤＩとの間に挿入さ
れる。テスト回路ＴＣＳは入力データＩＮ［０］〜
［３］を入力するための入力端子ｄ［０］〜［３］及び
データ回路１の入力端子ＤＩに出力するための出力端子
ｑ［０］〜［３］、ならびにスキャンイン端子ｓｉ、テ
スト保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキ
ャンアウト端子ｓｏを備える回路である。
入力の制御が行われる。テスト回路ＴＣＳはデータ入力
端子ＩＮとデータ回路１の入力端子ＤＩとの間に挿入さ
れる。テスト回路ＴＣＳは入力データＩＮ［０］〜
［３］を入力するための入力端子ｄ［０］〜［３］及び
データ回路１の入力端子ＤＩに出力するための出力端子
ｑ［０］〜［３］、ならびにスキャンイン端子ｓｉ、テ
スト保持端子ｔｈｌｄ、シフトモード端子ｓｍ及びスキ
ャンアウト端子ｓｏを備える回路である。
【０１７７】テスト保持端子ｔｈｌｄ及びシフトモード
端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍによるテスト回路Ｔ
ＣＳの動作について説明する。シフトモード制御信号ｓ
ｍが“０”であり、かつテスト保持制御信号ｔｈｌｄが
“０”のとき、テスト回路ＴＣＳはを入力端子ｄに入力
されるデータ取り込み、そのまま出力端子ｑから出力す
る。シフトモード制御信号ｓｍが“１”であり、かつテ
スト保持制御信号ｔｈｌｄが“０”のとき、テスト回路
ＴＣＳはスキャンイン端子ｓｉに入力されるデータを取
り込んでスキャンアウト端子ｓｏから出力する。テスト
保持制御信号ｔｈｌｄが“１”のとき、テスト回路ＴＣ
Ｓ中にてデータが保持される。
端子ｓｍにそれぞれ入力されるテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍによるテスト回路Ｔ
ＣＳの動作について説明する。シフトモード制御信号ｓ
ｍが“０”であり、かつテスト保持制御信号ｔｈｌｄが
“０”のとき、テスト回路ＴＣＳはを入力端子ｄに入力
されるデータ取り込み、そのまま出力端子ｑから出力す
る。シフトモード制御信号ｓｍが“１”であり、かつテ
スト保持制御信号ｔｈｌｄが“０”のとき、テスト回路
ＴＣＳはスキャンイン端子ｓｉに入力されるデータを取
り込んでスキャンアウト端子ｓｏから出力する。テスト
保持制御信号ｔｈｌｄが“１”のとき、テスト回路ＴＣ
Ｓ中にてデータが保持される。
【０１７８】以上のような動作を行うテスト回路ＴＣＳ
は以下のように構成される。セレクタ３［Ｎ］のデータ
入力１端子にはフリップフロップ４の出力端子［Ｎ−
１］が接続される。但し、特にＮ＝０のときには、セレ
クタ３［０］のデータ入力１端子にはスキャンイン端子
ｓｉが接続される。セレクタ３［Ｎ］のデータ入力０端
子にはデータ入力端子ＩＮが接続される。セレクタ３
［Ｎ］の出力端子はセレクタ２［Ｎ］のデータ入力０端
子に接続される。セレクタ２［Ｎ］のデータ入力１端子
にはフリップフロップ４［Ｎ］の出力端子が接続され
る。セレクタ２［Ｎ］の出力端子はフリップフロップ４
［Ｎ］の入力端子に接続される。フリップフロップ４
［Ｎ］の出力端子は前述の如くセレクタ２［Ｎ］のデー
タ入力１端子に入力され、さらにデータ回路１の入力端
子ＤＩ［Ｎ］及びセレクタ３［Ｎ＋１］に共通に接続さ
れる。但し、特にＮ＝３のときには、フリップフロップ
４［３］の出力端子はセレクタ２［３］のデータ入力１
端子、入力端子ＤＩ［３］及びテスト回路ＴＣＳのスキ
ャンアウト端子ｓｏに共通に接続される。
は以下のように構成される。セレクタ３［Ｎ］のデータ
入力１端子にはフリップフロップ４の出力端子［Ｎ−
１］が接続される。但し、特にＮ＝０のときには、セレ
クタ３［０］のデータ入力１端子にはスキャンイン端子
ｓｉが接続される。セレクタ３［Ｎ］のデータ入力０端
子にはデータ入力端子ＩＮが接続される。セレクタ３
［Ｎ］の出力端子はセレクタ２［Ｎ］のデータ入力０端
子に接続される。セレクタ２［Ｎ］のデータ入力１端子
にはフリップフロップ４［Ｎ］の出力端子が接続され
る。セレクタ２［Ｎ］の出力端子はフリップフロップ４
［Ｎ］の入力端子に接続される。フリップフロップ４
［Ｎ］の出力端子は前述の如くセレクタ２［Ｎ］のデー
タ入力１端子に入力され、さらにデータ回路１の入力端
子ＤＩ［Ｎ］及びセレクタ３［Ｎ＋１］に共通に接続さ
れる。但し、特にＮ＝３のときには、フリップフロップ
４［３］の出力端子はセレクタ２［３］のデータ入力１
端子、入力端子ＤＩ［３］及びテスト回路ＴＣＳのスキ
ャンアウト端子ｓｏに共通に接続される。
【０１７９】データ回路１の出力側にテスト回路ＴＣＳ
を設けるときには、以上の説明において、 データ入力端子ＩＮ → 出力端子ＤＯ 入力端子ＤＩ → データ出力端子ＯＵＴ のように変換して考えれば良い。
を設けるときには、以上の説明において、 データ入力端子ＩＮ → 出力端子ＤＯ 入力端子ＤＩ → データ出力端子ＯＵＴ のように変換して考えれば良い。
【０１８０】上述のテスト回路ＴＣＳによっても、通常
動作及びスキャンテスト動作を行うことが可能である。
動作及びスキャンテスト動作を行うことが可能である。
【０１８１】次にテスト回路ＴＣＳにテスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本
実施例に従う制御回路ＣＴＬ４について説明を行う。制
御回路ＣＴＬ４はテスト制御信号ＴＥＳＴ、シフトモー
ド制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、
テスト回路ＴＣＳにテスト保持制御信号ｔｈｌｄ及びシ
フトモード制御信号ｓｍを出力する回路である。
号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える、本
実施例に従う制御回路ＣＴＬ４について説明を行う。制
御回路ＣＴＬ４はテスト制御信号ＴＥＳＴ、シフトモー
ド制御信号ＳＭ及び保持制御信号ＨＬＤ０を入力され、
テスト回路ＴＣＳにテスト保持制御信号ｔｈｌｄ及びシ
フトモード制御信号ｓｍを出力する回路である。
【０１８２】制御回路ＣＴＬ４は、シフトモード制御信
号ｓｍとしてシフトモード制御信号ＳＭを常時出力す
る。テスト制御信号ＴＥＳＴが“０”のとき、制御回路
ＣＴＬ４はテスト保持制御信号ｔｈｌｄとして保持制御
信号ＨＬＤ０を出力する。テスト制御信号ＴＥＳＴが
“１”のとき、テスト保持制御信号ｔｈｌｄとしてテス
ト保持制御信号ＴＨＬＤ０を出力する。
号ｓｍとしてシフトモード制御信号ＳＭを常時出力す
る。テスト制御信号ＴＥＳＴが“０”のとき、制御回路
ＣＴＬ４はテスト保持制御信号ｔｈｌｄとして保持制御
信号ＨＬＤ０を出力する。テスト制御信号ＴＥＳＴが
“１”のとき、テスト保持制御信号ｔｈｌｄとしてテス
ト保持制御信号ＴＨＬＤ０を出力する。
【０１８３】制御回路ＣＴＬ４の接続について図２０に
基づき説明を行う。制御回路ＣＴＬ４はセレクタ５とい
う一つのセレクタを含んで構成される。セレクタ５の制
御端子にはテスト制御信号ＴＥＳＴが入力される。
基づき説明を行う。制御回路ＣＴＬ４はセレクタ５とい
う一つのセレクタを含んで構成される。セレクタ５の制
御端子にはテスト制御信号ＴＥＳＴが入力される。
【０１８４】セレクタ５のデータ入力０端子には保持端
子ＨＬＤ０が接続される。セレクタ５のデータ入力１端
子にはテスト保持制御信号ＴＨＬＤ０が接続される。セ
レクタ５の出力端子はテスト回路ＴＣＳのテスト保持端
子ｔｈｌｄに接続される。シフトモード制御信号ＳＭは
テスト回路ＴＣＳのシフトモード端子ｓｍに直接接続さ
れる。
子ＨＬＤ０が接続される。セレクタ５のデータ入力１端
子にはテスト保持制御信号ＴＨＬＤ０が接続される。セ
レクタ５の出力端子はテスト回路ＴＣＳのテスト保持端
子ｔｈｌｄに接続される。シフトモード制御信号ＳＭは
テスト回路ＴＣＳのシフトモード端子ｓｍに直接接続さ
れる。
【０１８５】データ回路１の出力側に用いられる制御回
路ＣＴＬ４に関しては、以上の説明において、 保持端子ＨＬＤ０ → 保持端子ＨＬＤ１ テスト保持端子ＴＨＬＤ０ → テスト保持端子ＴＨＬ
Ｄ１ のように変換して考えれば良い。
路ＣＴＬ４に関しては、以上の説明において、 保持端子ＨＬＤ０ → 保持端子ＨＬＤ１ テスト保持端子ＴＨＬＤ０ → テスト保持端子ＴＨＬ
Ｄ１ のように変換して考えれば良い。
【０１８６】上述のテスト回路ＴＣＳによっても、通常
動作及びスキャンテスト動作を行うことが可能である。
動作及びスキャンテスト動作を行うことが可能である。
【０１８７】図２０に示される回路の回路動作を以下に
まとめる。データ回路１の入力側及び出力側にテスト回
路ＴＣＳを設ける場合について説明を行う。回路動作と
しては、通常動作及びスキャンテスト動作が存在する。
まとめる。データ回路１の入力側及び出力側にテスト回
路ＴＣＳを設ける場合について説明を行う。回路動作と
しては、通常動作及びスキャンテスト動作が存在する。
【０１８８】通常動作時の回路動作は制御回路ＣＴＬ
１，ＣＴＬ２あるいはＣＴＬ３とテスト回路ＴＣとから
なる回路の回路動作と同一である。
１，ＣＴＬ２あるいはＣＴＬ３とテスト回路ＴＣとから
なる回路の回路動作と同一である。
【０１８９】次にスキャンテスト動作について説明す
る。実行時とデータの保持時においてのみ、制御回路Ｃ
ＴＬ４とテスト回路ＴＣＳとからなる回路の操作は制御
回路ＣＴＬ３とテスト回路ＴＣとからなる回路の操作と
異なる。従って、実行時とデータの保持時についてのみ
説明を行う。
る。実行時とデータの保持時においてのみ、制御回路Ｃ
ＴＬ４とテスト回路ＴＣＳとからなる回路の操作は制御
回路ＣＴＬ３とテスト回路ＴＣとからなる回路の操作と
異なる。従って、実行時とデータの保持時についてのみ
説明を行う。
【０１９０】１．実行時 シフトモード制御信号ＳＭを“０”、テスト保持制御信
号ＴＨＬＤ１を“０”とすることによって、制御回路Ｃ
ＴＬ３とテスト回路ＴＣとからなる回路と同一の回路動
作が得られる。
号ＴＨＬＤ１を“０”とすることによって、制御回路Ｃ
ＴＬ３とテスト回路ＴＣとからなる回路と同一の回路動
作が得られる。
【０１９１】２．保持時 スキャンテストの途中でデータの保持を入力側にて行い
たいときには、テスト保持制御信号ＴＨＬＤ０を“１”
とすれば良い。データの保持を出力側にて行いたいとき
には、テスト保持制御信号ＴＨＬＤ１を“１”とする。
たいときには、テスト保持制御信号ＴＨＬＤ０を“１”
とすれば良い。データの保持を出力側にて行いたいとき
には、テスト保持制御信号ＴＨＬＤ１を“１”とする。
【０１９２】以上が図２０に示される制御回路の回路動
作である。データ回路１の入力側及び出力側にテスト回
路ＴＣＳをそれぞれ設けるとき、入力側と出力側のテス
ト回路ＴＣＳをシフトモード制御信号ＳＭで同時に制御
可能である。
作である。データ回路１の入力側及び出力側にテスト回
路ＴＣＳをそれぞれ設けるとき、入力側と出力側のテス
ト回路ＴＣＳをシフトモード制御信号ＳＭで同時に制御
可能である。
【０１９３】上述のテスト回路ＴＣＳにて構成されるス
キャンパスについて述べる。データ回路１の入力側にお
いてテスト回路ＴＣＳを設ける場合には、データ入力端
子ＩＮと論理回路の入力端子ＤＩとの間にはセレクタ
２，３という二つのセレクタが含まれる。同様に、デー
タ回路１の出力側においてテスト回路ＴＣＳを設ける場
合には、出力端子ＤＯとデータ出力端子ＯＵＴとの間に
はセレクタ２，３という二つのセレクタが含まれる。従
って通常動作時において、従来技術に従う試験回路と同
様の動作速度しか得られない。
キャンパスについて述べる。データ回路１の入力側にお
いてテスト回路ＴＣＳを設ける場合には、データ入力端
子ＩＮと論理回路の入力端子ＤＩとの間にはセレクタ
２，３という二つのセレクタが含まれる。同様に、デー
タ回路１の出力側においてテスト回路ＴＣＳを設ける場
合には、出力端子ＤＯとデータ出力端子ＯＵＴとの間に
はセレクタ２，３という二つのセレクタが含まれる。従
って通常動作時において、従来技術に従う試験回路と同
様の動作速度しか得られない。
【０１９４】しかし、テスト回路ＴＣＳを制御する制御
回路ＣＴＬ４にはセレクタ５という一つのセレクタしか
含まれないので、回路面積を縮小することは可能であ
る。また、テスト回路ＴＣＳにおいても、テスト回路Ｔ
ＣＳのホールド機能を兼用して通常動作時とスキャンテ
スト動作時に用いることが可能であるので、オーバーヘ
ッドを無くすことによって回路面積を小さくすることは
可能である。
回路ＣＴＬ４にはセレクタ５という一つのセレクタしか
含まれないので、回路面積を縮小することは可能であ
る。また、テスト回路ＴＣＳにおいても、テスト回路Ｔ
ＣＳのホールド機能を兼用して通常動作時とスキャンテ
スト動作時に用いることが可能であるので、オーバーヘ
ッドを無くすことによって回路面積を小さくすることは
可能である。
【０１９５】実施の形態３．本実施の形態に従う発明
は、試験回路を制御する制御回路に関する。
は、試験回路を制御する制御回路に関する。
【０１９６】本実施の形態に従う制御回路はテスト回路
ＴＣあるいはＣＴＣの制御を行う制御回路であり、実施
の形態１，２において示される制御回路よりも構成の簡
単な制御回路である。テスト回路ＴＣあるいはＣＴＣの
制御を行う制御回路は、テスト回路ＴＣあるいはＣＴＣ
にテスト保持制御信号ｔｈｌｄ及びシフトモード制御信
号ｓｍを与える回路である。以下、テスト回路ＴＣにお
いてもテスト回路ＣＴＣにおいても、制御回路の有する
構成及び働きは変わらないので、制御される回路をテス
ト回路ＴＣに限って説明を行うこととする。データ回路
１の入力側に関して以下の説明を行うが、出力側に関し
ても同様である。
ＴＣあるいはＣＴＣの制御を行う制御回路であり、実施
の形態１，２において示される制御回路よりも構成の簡
単な制御回路である。テスト回路ＴＣあるいはＣＴＣの
制御を行う制御回路は、テスト回路ＴＣあるいはＣＴＣ
にテスト保持制御信号ｔｈｌｄ及びシフトモード制御信
号ｓｍを与える回路である。以下、テスト回路ＴＣにお
いてもテスト回路ＣＴＣにおいても、制御回路の有する
構成及び働きは変わらないので、制御される回路をテス
ト回路ＴＣに限って説明を行うこととする。データ回路
１の入力側に関して以下の説明を行うが、出力側に関し
ても同様である。
【０１９７】図２１は本実施の形態に従う制御回路ＣＴ
Ｌ５を示す回路図である。制御回路ＣＴＬ５は、保持制
御信号ＨＬＤ０、テスト保持制御信号ＴＨＬＤ０、シフ
トモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴを受
けて、テスト保持制御信号ｔｈｌｄ及びシフトモード制
御信号ｓｍをテスト回路ＴＣに与える。通常動作時にテ
スト保持制御信号ＴＨＬＤ０を“０”とすることによっ
て、制御回路ＣＴＬ５は実施の形態２に示される制御回
路よりも回路面積が少なくなっている。出力側のテスト
回路ＴＣに制御回路ＣＴＬ５を設けるときには、 保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１ テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信
号ＴＨＬＤ１ のように変換すれば良い。
Ｌ５を示す回路図である。制御回路ＣＴＬ５は、保持制
御信号ＨＬＤ０、テスト保持制御信号ＴＨＬＤ０、シフ
トモード制御信号ＳＭ及びテスト制御信号ＴＥＳＴを受
けて、テスト保持制御信号ｔｈｌｄ及びシフトモード制
御信号ｓｍをテスト回路ＴＣに与える。通常動作時にテ
スト保持制御信号ＴＨＬＤ０を“０”とすることによっ
て、制御回路ＣＴＬ５は実施の形態２に示される制御回
路よりも回路面積が少なくなっている。出力側のテスト
回路ＴＣに制御回路ＣＴＬ５を設けるときには、 保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１ テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信
号ＴＨＬＤ１ のように変換すれば良い。
【０１９８】制御回路ＣＴＬ５の構成について図２１に
基づき説明を行う。制御回路ＣＴＬ５は三つのゲートを
用いて構成可能である。それぞれのゲートは二つの入力
端子と一つの出力端子を有する。一つのゲートはゲート
４１であり、残る二つはＯＲゲート４２，４３である。
基づき説明を行う。制御回路ＣＴＬ５は三つのゲートを
用いて構成可能である。それぞれのゲートは二つの入力
端子と一つの出力端子を有する。一つのゲートはゲート
４１であり、残る二つはＯＲゲート４２，４３である。
【０１９９】ゲート４１は入力端子ｇｅ及び反転入力端
子ｒｅを有する。ゲート４０は反転入力端子ｒｅに入力
される入力信号ｒｅの反転論理と入力端子ｇｅに入力さ
れる入力信号ｇｅとの論理積を取るゲートである。ＯＲ
ゲート４２，４３はそれぞれ、入力される二つの入力信
号の論理和を取るゲートである。
子ｒｅを有する。ゲート４０は反転入力端子ｒｅに入力
される入力信号ｒｅの反転論理と入力端子ｇｅに入力さ
れる入力信号ｇｅとの論理積を取るゲートである。ＯＲ
ゲート４２，４３はそれぞれ、入力される二つの入力信
号の論理和を取るゲートである。
【０２００】制御回路ＣＴＬ５の接続状態について説明
を行う。ゲート４１の反転入力端子にはテスト端子ＴＥ
ＳＴが接続される。ゲート４１の入力端子ｇｅには保持
端子ＨＬＤ０が接続される。ゲート４１の出力端子はＯ
Ｒゲート４２，４３のそれぞれの一方の入力端子に共通
に接続される。ＯＲゲート４２の他方の入力端子にはテ
スト保持端子ＴＨＬＤ０が接続される。ＯＲゲート４３
の他方の入力端子にはシフトモード端子ＳＭが接続され
る。ＯＲゲート４２の出力端子はテスト回路ＴＣにテス
ト保持制御信号ｔｈｌｄを出力し、ＯＲゲート４３の出
力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを
出力する。
を行う。ゲート４１の反転入力端子にはテスト端子ＴＥ
ＳＴが接続される。ゲート４１の入力端子ｇｅには保持
端子ＨＬＤ０が接続される。ゲート４１の出力端子はＯ
Ｒゲート４２，４３のそれぞれの一方の入力端子に共通
に接続される。ＯＲゲート４２の他方の入力端子にはテ
スト保持端子ＴＨＬＤ０が接続される。ＯＲゲート４３
の他方の入力端子にはシフトモード端子ＳＭが接続され
る。ＯＲゲート４２の出力端子はテスト回路ＴＣにテス
ト保持制御信号ｔｈｌｄを出力し、ＯＲゲート４３の出
力端子はテスト回路ＴＣにシフトモード制御信号ｓｍを
出力する。
【０２０１】図２１に示される制御回路の回路動作を以
下にまとめる。回路動作としては、通常動作の制御及び
スキャンテスト動作の制御が存在する。通常動作及びス
キャンテストにおける、制御回路ＣＴＬ５に関するそれ
ぞれの信号及びデータの最適な設定値を表４に示す。
下にまとめる。回路動作としては、通常動作の制御及び
スキャンテスト動作の制御が存在する。通常動作及びス
キャンテストにおける、制御回路ＣＴＬ５に関するそれ
ぞれの信号及びデータの最適な設定値を表４に示す。
【０２０２】
【表４】
【０２０３】通常動作における制御回路ＣＴＬ５の回路
動作と制御回路ＣＴＬ３の回路動作の違いについて説明
を行う。通常動作時には制御回路ＣＴＬ３における設定
と同様にテスト制御信号ＴＥＳＴを“０”と設定する
が、とくに制御回路ＣＴＬ５ではシフトモード制御信号
ＳＭ及びテスト保持制御信号ＴＨＬＤ０をそれぞれ
“０”とする。以上の設定によって、通常動作時におけ
る制御回路ＣＴＬ５の回路動作は制御回路ＣＴＬ３の回
路動作と同一となる。
動作と制御回路ＣＴＬ３の回路動作の違いについて説明
を行う。通常動作時には制御回路ＣＴＬ３における設定
と同様にテスト制御信号ＴＥＳＴを“０”と設定する
が、とくに制御回路ＣＴＬ５ではシフトモード制御信号
ＳＭ及びテスト保持制御信号ＴＨＬＤ０をそれぞれ
“０”とする。以上の設定によって、通常動作時におけ
る制御回路ＣＴＬ５の回路動作は制御回路ＣＴＬ３の回
路動作と同一となる。
【０２０４】スキャンテスト動作における制御回路ＣＴ
Ｌ５の回路動作は制御回路ＣＴＬ３の回路動作と同一で
あるので、説明は省略する。
Ｌ５の回路動作は制御回路ＣＴＬ３の回路動作と同一で
あるので、説明は省略する。
【０２０５】制御回路ＣＴＬ５を用いてテスト回路ＴＣ
の制御を行っても、実施の形態２において示される通常
動作の制御及びスキャンテスト動作の制御を得ることが
可能である。
の制御を行っても、実施の形態２において示される通常
動作の制御及びスキャンテスト動作の制御を得ることが
可能である。
【０２０６】制御回路ＣＴＬ５は三つのゲートから構成
されるので、テスト保持制御信号を“０”として制御回
路ＣＴＬ５を用いて制御を行うことによって、半導体装
置の回路面積を縮小することが可能である。
されるので、テスト保持制御信号を“０”として制御回
路ＣＴＬ５を用いて制御を行うことによって、半導体装
置の回路面積を縮小することが可能である。
【０２０７】制御回路ＣＴＬ５と同様に構成され、同一
の働きを持つ制御回路ＣＴＬ５ａを図２２に示す。
の働きを持つ制御回路ＣＴＬ５ａを図２２に示す。
【０２０８】制御回路ＣＴＬ５ａの構成及び接続につい
ての説明を、制御回路ＣＴＬ５の構成との違いをふまえ
て行う。制御回路ＣＴＬ５ａは制御回路ＣＴＬ５と同様
に、ゲート４１ａ及びＯＲゲート４２ａ，４３ａという
三つのゲートを用いて構成可能である。ゲート４１ａ及
びＯＲゲート４２ａ，４３ａはそれぞれ、ゲート４１及
びＯＲゲート４２，４３と同一の構成及び働きを有す
る。
ての説明を、制御回路ＣＴＬ５の構成との違いをふまえ
て行う。制御回路ＣＴＬ５ａは制御回路ＣＴＬ５と同様
に、ゲート４１ａ及びＯＲゲート４２ａ，４３ａという
三つのゲートを用いて構成可能である。ゲート４１ａ及
びＯＲゲート４２ａ，４３ａはそれぞれ、ゲート４１及
びＯＲゲート４２，４３と同一の構成及び働きを有す
る。
【０２０９】制御回路ＣＴＬ５においてはＯＲゲート４
３の一方の入力端子にはゲート４１の出力端子が接続さ
れていたが、制御回路ＣＴＬ５ａにおいてはＯＲゲート
４３ａの一方の入力端子にはＯＲゲート４２ａの出力端
子が接続される。
３の一方の入力端子にはゲート４１の出力端子が接続さ
れていたが、制御回路ＣＴＬ５ａにおいてはＯＲゲート
４３ａの一方の入力端子にはＯＲゲート４２ａの出力端
子が接続される。
【０２１０】以上の接続の違いによって制御回路ＣＴＬ
５の回路動作と制御回路ＣＴＬ５ａの回路動作に違いは
生じないので、回路動作に関する説明は省略する。
５の回路動作と制御回路ＣＴＬ５ａの回路動作に違いは
生じないので、回路動作に関する説明は省略する。
【０２１１】制御回路ＣＴＬ５ａは制御回路ＣＴＬ５と
同様に構成され、制御回路ＣＴＬ５ａの回路動作は制御
回路ＣＴＬ５の回路動作と同一である。従って、制御回
路ＣＴＬ５ａを用いることによって、制御回路ＣＴＬ５
と同様の効果を得ることが可能である。
同様に構成され、制御回路ＣＴＬ５ａの回路動作は制御
回路ＣＴＬ５の回路動作と同一である。従って、制御回
路ＣＴＬ５ａを用いることによって、制御回路ＣＴＬ５
と同様の効果を得ることが可能である。
【０２１２】次に、実施の形態１において示される制御
回路ＣＴＬ２と同様に、テスト制御信号ＴＥＳＴを受け
ずにテスト回路ＴＣ，ＣＴＣを制御できる制御回路ＣＴ
Ｌ６について説明を行う。
回路ＣＴＬ２と同様に、テスト制御信号ＴＥＳＴを受け
ずにテスト回路ＴＣ，ＣＴＣを制御できる制御回路ＣＴ
Ｌ６について説明を行う。
【０２１３】図２３は本実施の形態に従う制御回路ＣＴ
Ｌ６を示す回路図である。制御回路ＣＴＬ５においては
シフトモード制御信号ＳＭを“０”と設定したが、さら
にスキャンテスト動作時に保持制御信号ＨＬＤ０を
“０”とすることによって、制御回路ＣＴＬ６において
はテスト端子ＴＥＳＴが省略されている。
Ｌ６を示す回路図である。制御回路ＣＴＬ５においては
シフトモード制御信号ＳＭを“０”と設定したが、さら
にスキャンテスト動作時に保持制御信号ＨＬＤ０を
“０”とすることによって、制御回路ＣＴＬ６において
はテスト端子ＴＥＳＴが省略されている。
【０２１４】出力側のテスト回路ＴＣに制御回路ＣＴＬ
６を設けるときには、 保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１ テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信
号ＴＨＬＤ１ のように変換すれば良い。
６を設けるときには、 保持制御信号ＨＬＤ０ → 保持制御信号ＨＬＤ１ テスト保持制御信号ＴＨＬＤ０ → テスト保持制御信
号ＴＨＬＤ１ のように変換すれば良い。
【０２１５】制御回路ＣＴＬ６の構成について図２３に
基づき説明を行う。制御回路ＣＴＬ６はセレクタ５とＯ
Ｒゲート４５によって構成される。
基づき説明を行う。制御回路ＣＴＬ６はセレクタ５とＯ
Ｒゲート４５によって構成される。
【０２１６】制御回路ＣＴＬ６の接続状態について説明
を行う。セレクタ５はデータ入力０端子及びデータ入力
１端子、出力端子ならびに制御端子端子を有するセレク
タである。保持端子ＨＬＤ０はセレクタ５のデータ入力
０端子及びＯＲゲート４５の一方の入力端子に共通に接
続される。セレクタ５のデータ入力１端子にはテスト保
持端子ＴＨＬＤ０が接続される。シフトモード端子ＳＭ
はセレクタ５の制御端子及びＯＲゲート４５の他方の入
力端子に共通に接続される。セレクタ５の出力端子はテ
スト回路ＴＣにテスト保持制御信号ｔｈｌｄを出力し、
ＯＲゲート４５の出力端子はテスト回路ＴＣにシフトモ
ード制御信号ｓｍを出力する。
を行う。セレクタ５はデータ入力０端子及びデータ入力
１端子、出力端子ならびに制御端子端子を有するセレク
タである。保持端子ＨＬＤ０はセレクタ５のデータ入力
０端子及びＯＲゲート４５の一方の入力端子に共通に接
続される。セレクタ５のデータ入力１端子にはテスト保
持端子ＴＨＬＤ０が接続される。シフトモード端子ＳＭ
はセレクタ５の制御端子及びＯＲゲート４５の他方の入
力端子に共通に接続される。セレクタ５の出力端子はテ
スト回路ＴＣにテスト保持制御信号ｔｈｌｄを出力し、
ＯＲゲート４５の出力端子はテスト回路ＴＣにシフトモ
ード制御信号ｓｍを出力する。
【０２１７】図２３に示される制御回路の回路動作を以
下にまとめる。回路動作としては、通常動作の制御及び
スキャンテスト動作の制御が存在する。通常動作及びス
キャンテストにおける、制御回路ＣＴＬ６に関するそれ
ぞれの信号及びデータの最適な設定値を表５に示す。
下にまとめる。回路動作としては、通常動作の制御及び
スキャンテスト動作の制御が存在する。通常動作及びス
キャンテストにおける、制御回路ＣＴＬ６に関するそれ
ぞれの信号及びデータの最適な設定値を表５に示す。
【０２１８】
【表５】
【０２１９】通常動作においては、シフトモード制御信
号ＳＭを“０”とすることによって、制御回路ＣＴＬ
３，ＣＴＬ５の回路動作と同一の回路動作を得ることが
可能となる。
号ＳＭを“０”とすることによって、制御回路ＣＴＬ
３，ＣＴＬ５の回路動作と同一の回路動作を得ることが
可能となる。
【０２２０】次に、スキャンテスト動作における制御回
路ＣＴＬ６の回路動作について説明を行う。スキャンテ
スト動作においては、テストパターンのシフトイン、テ
スト結果のシフトアウト及びデータの保持を行うときに
は、シフトモード制御信号ＳＭを“１”とする。このと
きの制御回路ＣＴＬ６の回路動作は制御回路ＣＴＬ３，
ＣＴＬ５の回路動作と同一である。スキャンテスト動作
において、実行を行うときには、シフトモード制御信号
ＳＭを“０”、かつ保持制御信号ＨＬＤ０を“０”とす
ることによって、制御回路ＣＴＬ６の回路動作は制御回
路ＣＴＬ３，ＣＴＬ５の回路動作と同一となる。
路ＣＴＬ６の回路動作について説明を行う。スキャンテ
スト動作においては、テストパターンのシフトイン、テ
スト結果のシフトアウト及びデータの保持を行うときに
は、シフトモード制御信号ＳＭを“１”とする。このと
きの制御回路ＣＴＬ６の回路動作は制御回路ＣＴＬ３，
ＣＴＬ５の回路動作と同一である。スキャンテスト動作
において、実行を行うときには、シフトモード制御信号
ＳＭを“０”、かつ保持制御信号ＨＬＤ０を“０”とす
ることによって、制御回路ＣＴＬ６の回路動作は制御回
路ＣＴＬ３，ＣＴＬ５の回路動作と同一となる。
【０２２１】従って、制御回路ＣＴＬ６を用いてテスト
回路ＴＣの制御を行っても、実施の形態２において示さ
れる通常動作の制御及びスキャンテスト動作の制御を得
ることが可能である。
回路ＴＣの制御を行っても、実施の形態２において示さ
れる通常動作の制御及びスキャンテスト動作の制御を得
ることが可能である。
【０２２２】スキャンテスト動作時に保持制御信号ＨＬ
Ｄ０を“０”と設定することによって、テスト端子ＴＥ
ＳＴを用いることなく制御回路ＣＴＬ６はテスト回路Ｔ
Ｃの制御を行うことが可能である。テスト端子ＴＥＳＴ
を省くことができるので、本実施の形態に従う制御回路
を用いると半導体装置の回路面積が縮小される。
Ｄ０を“０”と設定することによって、テスト端子ＴＥ
ＳＴを用いることなく制御回路ＣＴＬ６はテスト回路Ｔ
Ｃの制御を行うことが可能である。テスト端子ＴＥＳＴ
を省くことができるので、本実施の形態に従う制御回路
を用いると半導体装置の回路面積が縮小される。
【０２２３】制御回路ＣＴＬ６と同様に構成され、同一
の働きを持つ制御回路ＣＴＬ６ａを図２２に示す。
の働きを持つ制御回路ＣＴＬ６ａを図２２に示す。
【０２２４】制御回路ＣＴＬ６ａの構成について図２４
に基づき説明を行う。制御回路ＣＴＬ６を構成するセレ
クタ５とＯＲゲート４５と同一の構成及び働きを有する
セレクタ５ａとＯＲゲート４５ａによって制御回路ＣＴ
Ｌ６ａは構成される。
に基づき説明を行う。制御回路ＣＴＬ６を構成するセレ
クタ５とＯＲゲート４５と同一の構成及び働きを有する
セレクタ５ａとＯＲゲート４５ａによって制御回路ＣＴ
Ｌ６ａは構成される。
【０２２５】制御回路ＣＴＬ６では、ＯＲ回路４５の一
方の入力端子には保持端子ＨＬＤ０が接続されていた
が、制御回路ＣＴＬ６ａではセレクタ４５ａの一方の入
力端子にはセレクタ５ａの出力端子が接続されている。
この接続状態の違いによっては回路動作の違いは生じ
ず、制御回路ＣＴＬ６ａの回路動作は制御回路ＣＴＬ６
の回路動作と同一であり、制御回路ＣＴＬ６ａを用いて
も制御回路ＣＴＬ６と同様の動作を行うことが可能であ
る。
方の入力端子には保持端子ＨＬＤ０が接続されていた
が、制御回路ＣＴＬ６ａではセレクタ４５ａの一方の入
力端子にはセレクタ５ａの出力端子が接続されている。
この接続状態の違いによっては回路動作の違いは生じ
ず、制御回路ＣＴＬ６ａの回路動作は制御回路ＣＴＬ６
の回路動作と同一であり、制御回路ＣＴＬ６ａを用いて
も制御回路ＣＴＬ６と同様の動作を行うことが可能であ
る。
【０２２６】従って、制御回路ＣＴＬ６ａを用いてテス
ト回路ＴＣの制御を行っても、実施の形態２において示
される通常動作の制御及びスキャンテスト動作の制御を
得ることが可能である。また、制御回路ＣＴＬ６による
効果と同一の効果を制御回路ＣＴＬ６ａを用いることに
よって得ることが可能である。
ト回路ＴＣの制御を行っても、実施の形態２において示
される通常動作の制御及びスキャンテスト動作の制御を
得ることが可能である。また、制御回路ＣＴＬ６による
効果と同一の効果を制御回路ＣＴＬ６ａを用いることに
よって得ることが可能である。
【０２２７】次に、本実施の形態にて示される制御回路
の構成をさらに簡易化する事によって得られる制御回路
を示す。
の構成をさらに簡易化する事によって得られる制御回路
を示す。
【０２２８】図２５は本実施の形態に従う制御回路ＣＴ
Ｌ７を示す回路図である。制御回路ＣＴＬ７に備えられ
る端子は制御回路ＣＴＬ６に備えられる端子と同一であ
る。また、制御回路ＣＴＬ７の回路構成は制御回路ＣＴ
Ｌ５の回路構成と酷似している。通常動作及びスキャン
テストにおける、制御回路ＣＴＬ７に関するそれぞれの
信号及びデータの最適な設定値を表６に示す。
Ｌ７を示す回路図である。制御回路ＣＴＬ７に備えられ
る端子は制御回路ＣＴＬ６に備えられる端子と同一であ
る。また、制御回路ＣＴＬ７の回路構成は制御回路ＣＴ
Ｌ５の回路構成と酷似している。通常動作及びスキャン
テストにおける、制御回路ＣＴＬ７に関するそれぞれの
信号及びデータの最適な設定値を表６に示す。
【０２２９】
【表６】
【０２３０】制御回路ＣＴＬ７においては、通常動作時
にシフトモード制御信号ＳＭ及びテスト保持制御信号Ｔ
ＨＬＤ０をそれぞれ“０”とし、スキャンテスト動作時
には保持制御信号ＨＬＤ０を“０”と設定することによ
って、少ない回路構成でも制御回路ＣＴＬ５，ＣＴＬ６
と同一の回路動作が得られる。
にシフトモード制御信号ＳＭ及びテスト保持制御信号Ｔ
ＨＬＤ０をそれぞれ“０”とし、スキャンテスト動作時
には保持制御信号ＨＬＤ０を“０”と設定することによ
って、少ない回路構成でも制御回路ＣＴＬ５，ＣＴＬ６
と同一の回路動作が得られる。
【０２３１】制御回路ＣＴＬ７の構成及び接続状態につ
いて図２５に基づき説明を行う。制御回路ＣＴＬ７は制
御回路ＣＴＬ５と同様に、ゲート５０及びＯＲゲート５
１，５２という三つのゲートを用いて構成可能である。
ゲート５０は制御回路ＣＴＬ５を構成するゲート５０と
同一の構成及び働きを有する。
いて図２５に基づき説明を行う。制御回路ＣＴＬ７は制
御回路ＣＴＬ５と同様に、ゲート５０及びＯＲゲート５
１，５２という三つのゲートを用いて構成可能である。
ゲート５０は制御回路ＣＴＬ５を構成するゲート５０と
同一の構成及び働きを有する。
【０２３２】制御回路ＣＴＬ７の接続状態について、制
御回路ＣＴＬ５との違いをふまえて説明を行う。制御回
路ＣＴＬ５においては、ゲート４１の反転入力端子ｒｅ
にテスト端子ＴＥＳＴが接続され、ＯＲゲート４３の一
方の入力端子に保持端子ＨＬＤ０が接続されていた。ゲ
ート５０の反転入力端子にはシフトモード端子ＳＭが接
続され、ＯＲゲート５２の一方の入力端子に保持端子Ｈ
ＬＤ０が接続される。他の端子の接続は制御回路ＣＴＬ
５と制御回路ＣＴＬ７において同様である。
御回路ＣＴＬ５との違いをふまえて説明を行う。制御回
路ＣＴＬ５においては、ゲート４１の反転入力端子ｒｅ
にテスト端子ＴＥＳＴが接続され、ＯＲゲート４３の一
方の入力端子に保持端子ＨＬＤ０が接続されていた。ゲ
ート５０の反転入力端子にはシフトモード端子ＳＭが接
続され、ＯＲゲート５２の一方の入力端子に保持端子Ｈ
ＬＤ０が接続される。他の端子の接続は制御回路ＣＴＬ
５と制御回路ＣＴＬ７において同様である。
【０２３３】制御回路ＣＴＬ７の回路動作を理解するた
めには、テスト保持端子ＴＥＳＴの代わりにシフトモー
ド制御信号ＳＭを反転入力端子ｒｅに接続されるゲート
５０の動作と、また一方の入力端子に保持端子ＨＬＤ０
を接続されるＯＲゲート５２の動作について理解をすれ
ば足りる。
めには、テスト保持端子ＴＥＳＴの代わりにシフトモー
ド制御信号ＳＭを反転入力端子ｒｅに接続されるゲート
５０の動作と、また一方の入力端子に保持端子ＨＬＤ０
を接続されるＯＲゲート５２の動作について理解をすれ
ば足りる。
【０２３４】まずゲート５０の動作について説明を行
う。制御回路ＣＴＬ５を用いる制御動作においては、通
常動作及びスキャンテスト動作時にテスト制御信号ＴＥ
ＳＴとシフトモード制御信号ＳＭの値が異なるのは、ス
キャンテストの実行時のみである。そこで、反転入力端
子ｒｅにシフトモード端子ＳＭが接続されるゲート５０
については、スキャンテストの実行時のみを考えれば良
い。しかし、スキャンテスト実行時には、セレクタ３の
制御端子に出力端子が接続されるＯＲゲート５２が
“０”を出力すれば良いだけであり、制御回路ＣＴＬ７
においてはスキャンテスト動作時に保持制御信号ＨＬＤ
０が“０”、スキャンテストの実行時にはシフトモード
制御信号ＳＭが“０”と設定されるので、この条件は満
足される。従って、ゲート５０の動作はスキャンテスト
の実行には影響を与えない。
う。制御回路ＣＴＬ５を用いる制御動作においては、通
常動作及びスキャンテスト動作時にテスト制御信号ＴＥ
ＳＴとシフトモード制御信号ＳＭの値が異なるのは、ス
キャンテストの実行時のみである。そこで、反転入力端
子ｒｅにシフトモード端子ＳＭが接続されるゲート５０
については、スキャンテストの実行時のみを考えれば良
い。しかし、スキャンテスト実行時には、セレクタ３の
制御端子に出力端子が接続されるＯＲゲート５２が
“０”を出力すれば良いだけであり、制御回路ＣＴＬ７
においてはスキャンテスト動作時に保持制御信号ＨＬＤ
０が“０”、スキャンテストの実行時にはシフトモード
制御信号ＳＭが“０”と設定されるので、この条件は満
足される。従って、ゲート５０の動作はスキャンテスト
の実行には影響を与えない。
【０２３５】次にＯＲゲート５２の動作について説明を
行う。シフトモード制御信号ＳＭが“１”ならば必ずＯ
Ｒゲート５２は“１”を出力し、ＯＲゲート４３の動作
と同一である。よって、シフトモード制御信号ＳＭが
“０”となる通常動作時とスキャンテストの実行時につ
いてのみ理解すれば良い。スキャンテストの実行時に関
する説明については既にゲート５０の動作の説明時に成
されている。通常動作時にはＯＲゲート５２は“０”を
出力すれば良く、通常動作時に保持制御信号ＨＬＤ０は
“０”と設定されるのでこの条件は満足される。
行う。シフトモード制御信号ＳＭが“１”ならば必ずＯ
Ｒゲート５２は“１”を出力し、ＯＲゲート４３の動作
と同一である。よって、シフトモード制御信号ＳＭが
“０”となる通常動作時とスキャンテストの実行時につ
いてのみ理解すれば良い。スキャンテストの実行時に関
する説明については既にゲート５０の動作の説明時に成
されている。通常動作時にはＯＲゲート５２は“０”を
出力すれば良く、通常動作時に保持制御信号ＨＬＤ０は
“０”と設定されるのでこの条件は満足される。
【０２３６】上述の説明より、制御回路ＣＴＬ７の回路
動作と制御回路ＣＴＬ５の回路動作は同一であることが
わかる。
動作と制御回路ＣＴＬ５の回路動作は同一であることが
わかる。
【０２３７】従って、制御回路ＣＴＬ７を用いてテスト
回路ＴＣの制御を行っても、実施の形態２において示さ
れる通常動作の制御及びスキャンテスト動作の制御を得
ることが可能である。
回路ＴＣの制御を行っても、実施の形態２において示さ
れる通常動作の制御及びスキャンテスト動作の制御を得
ることが可能である。
【０２３８】制御回路ＣＴＬ７は三つのゲートから構成
されるので、テスト保持制御信号ＴＨＬＤ０を“０”と
して制御回路ＣＴＬ７を用いて制御を行うことによっ
て、制御回路ＣＴＬ６を用いて制御する場合よりも半導
体装置の回路面積を縮小することが可能である。
されるので、テスト保持制御信号ＴＨＬＤ０を“０”と
して制御回路ＣＴＬ７を用いて制御を行うことによっ
て、制御回路ＣＴＬ６を用いて制御する場合よりも半導
体装置の回路面積を縮小することが可能である。
【０２３９】また、スキャンテスト動作時に保持制御信
号ＨＬＤ０を“０”と設定することによって、テスト端
子ＴＥＳＴを用いることなく制御回路ＣＴＬ７はテスト
回路ＴＣの制御を行うことが可能である。テスト端子Ｔ
ＥＳＴを省くことができるので、本実施の形態に従う制
御回路を用いると半導体装置の回路面積がさらに縮小さ
れる。
号ＨＬＤ０を“０”と設定することによって、テスト端
子ＴＥＳＴを用いることなく制御回路ＣＴＬ７はテスト
回路ＴＣの制御を行うことが可能である。テスト端子Ｔ
ＥＳＴを省くことができるので、本実施の形態に従う制
御回路を用いると半導体装置の回路面積がさらに縮小さ
れる。
【０２４０】制御回路ＣＴＬ７と同様に構成され同一の
働きを持つ、制御回路ＣＴＬ７ａを図２６に、制御回路
ＣＴＬ７ｂを図２７に示す。図２６は本実施の形態に従
う制御回路ＣＴＬ７ａを示す回路図であり、図２７は本
実施の形態に従う制御回路ＣＴＬ７ｂを示す回路図であ
る。
働きを持つ、制御回路ＣＴＬ７ａを図２６に、制御回路
ＣＴＬ７ｂを図２７に示す。図２６は本実施の形態に従
う制御回路ＣＴＬ７ａを示す回路図であり、図２７は本
実施の形態に従う制御回路ＣＴＬ７ｂを示す回路図であ
る。
【０２４１】制御回路ＣＴＬ７ａ，ＣＴＬ７ｂの構成と
制御回路ＣＴＬ７の構成との違いについて図２６，２６
に基づき説明を行う。ゲート５０ａ及びＯＲゲート５１
ａ，５２ａによって制御回路ＣＴＬ７ａは構成され、ゲ
ート５０ｂ及びＯＲゲート５１ｂ，５２ｂによって制御
回路ＣＴＬ７ｂは構成される。ゲート５０ａ，５０ｂ、
ＯＲゲート５１ａ，５１ｂ及びＯＲゲート５２ａ，５２
ｂはそれぞれ、ゲート５０、ＯＲゲート５１及びＯＲゲ
ート５２と同一の働き及び構成を有する。
制御回路ＣＴＬ７の構成との違いについて図２６，２６
に基づき説明を行う。ゲート５０ａ及びＯＲゲート５１
ａ，５２ａによって制御回路ＣＴＬ７ａは構成され、ゲ
ート５０ｂ及びＯＲゲート５１ｂ，５２ｂによって制御
回路ＣＴＬ７ｂは構成される。ゲート５０ａ，５０ｂ、
ＯＲゲート５１ａ，５１ｂ及びＯＲゲート５２ａ，５２
ｂはそれぞれ、ゲート５０、ＯＲゲート５１及びＯＲゲ
ート５２と同一の働き及び構成を有する。
【０２４２】制御回路ＣＴＬ７ａ，ＣＴＬ７ｂの接続状
態について、制御回路ＣＴＬ７との違いをふまえながら
説明を行う。制御回路ＣＴＬ７においては、ＯＲ回路５
２の一方の入力端子には保持端子ＨＬＤ０が接続されて
いる。制御回路ＣＴＬ７ａにおいては、ＯＲゲート５２
ａの一方の入力端子にはゲート５０ａの出力端子が接続
されている。制御回路ＣＴＬ７ｂにおいては、ＯＲゲー
ト５２ｂの一方の入力端子にはＯＲゲート５１ｂの出力
端子が接続されている。
態について、制御回路ＣＴＬ７との違いをふまえながら
説明を行う。制御回路ＣＴＬ７においては、ＯＲ回路５
２の一方の入力端子には保持端子ＨＬＤ０が接続されて
いる。制御回路ＣＴＬ７ａにおいては、ＯＲゲート５２
ａの一方の入力端子にはゲート５０ａの出力端子が接続
されている。制御回路ＣＴＬ７ｂにおいては、ＯＲゲー
ト５２ｂの一方の入力端子にはＯＲゲート５１ｂの出力
端子が接続されている。
【０２４３】上述の接続の違いによって、制御回路ＣＴ
Ｌ７，ＣＴＬ７ａ，ＣＴＬ７ｂの回路動作には違いは生
じず、制御回路ＣＴＬ７ａ，ＣＴＬ７ｂを制御回路ＣＴ
Ｌ７の代わりに用いてテスト回路ＴＣの制御を行うこと
が可能である。
Ｌ７，ＣＴＬ７ａ，ＣＴＬ７ｂの回路動作には違いは生
じず、制御回路ＣＴＬ７ａ，ＣＴＬ７ｂを制御回路ＣＴ
Ｌ７の代わりに用いてテスト回路ＴＣの制御を行うこと
が可能である。
【０２４４】本実施の形態にて示される様々な制御回路
を用いることによって、テスト回路ＴＣの制御が可能と
なる。
を用いることによって、テスト回路ＴＣの制御が可能と
なる。
【０２４５】実施の形態４．本実施の形態においては、
実施の形態２において示されるテスト回路ＴＣとテスト
回路ＣＴＣを用いてスキャンパスを構成し、ＲＡＭの動
作試験に用いる。
実施の形態２において示されるテスト回路ＴＣとテスト
回路ＣＴＣを用いてスキャンパスを構成し、ＲＡＭの動
作試験に用いる。
【０２４６】図２８は試験回路を設けられるＲＡＭを示
す回路図である。実施の形態１〜３にて示された回路等
と同一の構成、働き等を有するものに対しては同一の参
照符号を付けるものとする。
す回路図である。実施の形態１〜３にて示された回路等
と同一の構成、働き等を有するものに対しては同一の参
照符号を付けるものとする。
【０２４７】同図に示されるとおり、試験回路であるテ
スト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによっ
て論理回路であるＲＡＭ１１は入出力の制御を行われ
る。
スト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによっ
て論理回路であるＲＡＭ１１は入出力の制御を行われ
る。
【０２４８】まずＲＡＭ１１について説明する。ＲＡＭ
１１への書き込みのために、アドレス書き込みのための
アドレス入力端子Ａ０［０］〜［２］及びデータ入力の
ための入力端子ＤＩ０［０］〜［２］をＲＡＭ１１は備
える。さらに、ＲＡＭ１１からの読み出しのために、ア
ドレス書き込みのためのアドレス入力端子Ａ１［０］〜
［２］及びデータ出力のための入力端子ＤＯ１［０］〜
［２］をＲＡＭ１１は備える。
１１への書き込みのために、アドレス書き込みのための
アドレス入力端子Ａ０［０］〜［２］及びデータ入力の
ための入力端子ＤＩ０［０］〜［２］をＲＡＭ１１は備
える。さらに、ＲＡＭ１１からの読み出しのために、ア
ドレス書き込みのためのアドレス入力端子Ａ１［０］〜
［２］及びデータ出力のための入力端子ＤＯ１［０］〜
［２］をＲＡＭ１１は備える。
【０２４９】ＲＡＭ１１はアドレス入力端子Ａ０［０］
〜［２］に与えられる入力データＡ０［０］〜［２］に
対する固有の番地に入力端子ＤＩ０［０］〜［２］に与
えられる入力データＤＩ０［０］〜［２］を書き込む回
路である。また、ＲＡＭ１１はアドレス入力端子Ａ１
［０］〜［２］に与えられる入力データＡ１［０］〜
［２］に対応する固有の番地に入力されているデータを
出力端子ＤＯ１［０］〜［２］から出力する回路であ
る。本実施の形態において示されるＲＡＭ１１は３ビッ
トであるが、どのようなビット数のＲＡＭに対しても本
実施の形態に従う試験回路を適用することは可能であ
る。
〜［２］に与えられる入力データＡ０［０］〜［２］に
対する固有の番地に入力端子ＤＩ０［０］〜［２］に与
えられる入力データＤＩ０［０］〜［２］を書き込む回
路である。また、ＲＡＭ１１はアドレス入力端子Ａ１
［０］〜［２］に与えられる入力データＡ１［０］〜
［２］に対応する固有の番地に入力されているデータを
出力端子ＤＯ１［０］〜［２］から出力する回路であ
る。本実施の形態において示されるＲＡＭ１１は３ビッ
トであるが、どのようなビット数のＲＡＭに対しても本
実施の形態に従う試験回路を適用することは可能であ
る。
【０２５０】アドレス入力端子Ａ０［０］〜［２］にデ
ータを入力するための端子はデータ入力端子ＩＮＡ０
［０］〜［２］であり、入力端子ＤＩ０［０］〜［２］
にデータを入力するための端子はデータ入力端子ＩＮＤ
Ｉ［０］〜［２］である。アドレス入力端子Ａ１［０］
〜［２］にデータを入力するための端子はデータ入力端
子ＩＮＡ１［０］〜［２］である。出力端子ＤＯ１
［０］〜［２］から出力するデータを出力するための端
子はデータ出力端子ＯＵＴ［０］〜［２］である。
ータを入力するための端子はデータ入力端子ＩＮＡ０
［０］〜［２］であり、入力端子ＤＩ０［０］〜［２］
にデータを入力するための端子はデータ入力端子ＩＮＤ
Ｉ［０］〜［２］である。アドレス入力端子Ａ１［０］
〜［２］にデータを入力するための端子はデータ入力端
子ＩＮＡ１［０］〜［２］である。出力端子ＤＯ１
［０］〜［２］から出力するデータを出力するための端
子はデータ出力端子ＯＵＴ［０］〜［２］である。
【０２５１】次にテスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣ
Ａ１，ＣＴＣに関する説明を行う。テスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡは、テスト回路ＴＣと同様の構成
を持ち、同様の動作を行う試験回路である。アドレス入
力端子Ａ０［０］〜［２］とＩＮＡ０［０］〜［２］と
の間にはテスト回路ＴＣＡ０が挿入される。入力端子Ｄ
Ｉ０［０］〜［２］とＩＮＤＩ［０］〜［２］との間に
はテスト回路ＴＣＤＩが挿入される。アドレス入力端子
Ａ１［０］〜［２］とＩＮＡ１［０］〜［２］との間に
はテスト回路ＴＣＡ１が挿入される。出力端子ＤＯ１
［０］〜［２］とＯＵＴ［０］〜［２］との間にはテス
ト回路ＣＴＣが挿入される。
Ａ１，ＣＴＣに関する説明を行う。テスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡは、テスト回路ＴＣと同様の構成
を持ち、同様の動作を行う試験回路である。アドレス入
力端子Ａ０［０］〜［２］とＩＮＡ０［０］〜［２］と
の間にはテスト回路ＴＣＡ０が挿入される。入力端子Ｄ
Ｉ０［０］〜［２］とＩＮＤＩ［０］〜［２］との間に
はテスト回路ＴＣＤＩが挿入される。アドレス入力端子
Ａ１［０］〜［２］とＩＮＡ１［０］〜［２］との間に
はテスト回路ＴＣＡ１が挿入される。出力端子ＤＯ１
［０］〜［２］とＯＵＴ［０］〜［２］との間にはテス
ト回路ＣＴＣが挿入される。
【０２５２】次にスキャンテストを行う際に用いられる
スキャンイン端子ＳＩ及びスキャンアウト端子ＳＯとテ
スト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣとの接
続について説明を行う。
スキャンイン端子ＳＩ及びスキャンアウト端子ＳＯとテ
スト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣとの接
続について説明を行う。
【０２５３】図２８においては、スキャンイン端子ＳＩ
→スキャンフリップフロップ７０，７１→テスト回路Ｔ
ＣＡ０のスキャンイン端子ｓｉ→テスト回路ＴＣＡ０の
スキャンアウト端子ｓｏ→テスト回路ＴＣＤＩのスキャ
ンイン端子ｓｉ→テスト回路ＴＣＤＩのスキャンアウト
端子ｓｏ→テスト回路ＴＣＡ１のスキャンイン端子ｓｉ
→テスト回路ＴＣＡ１のスキャンアウト端子ｓｏ→テス
ト回路ＣＴＣのスキャンイン端子ｓｉ→テスト回路ＣＴ
Ｃのスキャンアウト端子ｓｏ→スキャンアウト端子ＳＯ
のようにスキャンパスは構成されている。スキャンフリ
ップフロップ７０，７１はテスト回路ＴＣＡ０とテスト
回路ＴＣＤＩとの間、テスト回路ＴＣＤＩとテスト回路
ＴＣＡ１との間、テスト回路ＴＣＡ１とテスト回路ＣＴ
Ｃとの間、及びテスト回路ＣＴＣとスキャンアウト端子
ＳＯとの間のうちのいずれに設けられても良い。
→スキャンフリップフロップ７０，７１→テスト回路Ｔ
ＣＡ０のスキャンイン端子ｓｉ→テスト回路ＴＣＡ０の
スキャンアウト端子ｓｏ→テスト回路ＴＣＤＩのスキャ
ンイン端子ｓｉ→テスト回路ＴＣＤＩのスキャンアウト
端子ｓｏ→テスト回路ＴＣＡ１のスキャンイン端子ｓｉ
→テスト回路ＴＣＡ１のスキャンアウト端子ｓｏ→テス
ト回路ＣＴＣのスキャンイン端子ｓｉ→テスト回路ＣＴ
Ｃのスキャンアウト端子ｓｏ→スキャンアウト端子ＳＯ
のようにスキャンパスは構成されている。スキャンフリ
ップフロップ７０，７１はテスト回路ＴＣＡ０とテスト
回路ＴＣＤＩとの間、テスト回路ＴＣＤＩとテスト回路
ＴＣＡ１との間、テスト回路ＴＣＡ１とテスト回路ＣＴ
Ｃとの間、及びテスト回路ＣＴＣとスキャンアウト端子
ＳＯとの間のうちのいずれに設けられても良い。
【０２５４】スキャンフリップフロップ７０，７１につ
いて説明を行う。スキャンフリップフロップ７０，７１
はそれぞれ、保持制御信号ＨＬＤ０，ＨＬＤ１を観察す
るために用いられるスキャンフリップフロップである。
スキャンフリップフロップ７０，７１は図６に示される
スキャンフリップフロップＨＳＦＦと同様に、一つのセ
レクタと一つのフリップフロップによって構成される。
スキャンフリップフロップＨＳＦＦを構成するセレクタ
１４のデータ入力端子０端子、データ入力１端子及び制
御端子をスキャンフリップフロップＨＳＦＦ自体のデー
タ入力端子０端子、データ入力１端子及び制御端子とみ
なすことが可能である。同様に、スキャンフリップフロ
ップ７０，７１はデータ入力０端子及びデータ入力１端
子、出力端子ならびに制御端子端子をそれぞれ備える。
制御端子に入力される信号に応じて、スキャンフリップ
フロップ７０，７１はそれぞれ、データ入力０端子に入
力される信号とデータ入力１端子に入力される信号との
うちからいずれか一方を出力する。
いて説明を行う。スキャンフリップフロップ７０，７１
はそれぞれ、保持制御信号ＨＬＤ０，ＨＬＤ１を観察す
るために用いられるスキャンフリップフロップである。
スキャンフリップフロップ７０，７１は図６に示される
スキャンフリップフロップＨＳＦＦと同様に、一つのセ
レクタと一つのフリップフロップによって構成される。
スキャンフリップフロップＨＳＦＦを構成するセレクタ
１４のデータ入力端子０端子、データ入力１端子及び制
御端子をスキャンフリップフロップＨＳＦＦ自体のデー
タ入力端子０端子、データ入力１端子及び制御端子とみ
なすことが可能である。同様に、スキャンフリップフロ
ップ７０，７１はデータ入力０端子及びデータ入力１端
子、出力端子ならびに制御端子端子をそれぞれ備える。
制御端子に入力される信号に応じて、スキャンフリップ
フロップ７０，７１はそれぞれ、データ入力０端子に入
力される信号とデータ入力１端子に入力される信号との
うちからいずれか一方を出力する。
【０２５５】テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ
１，ＣＴＣにはそれぞれテスト保持端子ｔｈｌｄ及びシ
フトモード端子ｓｍが備えられ、テスト保持制御信号ｔ
ｈｌｄ及びシフトモード制御信号ｓｍがそれぞれ与えら
れる。また、テスト回路ＣＴＣには比較端子ｃｍｐｅｎ
及び期待端子ｅｘｐ［０］〜［２］がさらに備えられ、
比較イネーブル信号ＣＭＰＥＮ及び期待データＥＸＰ
［０］〜［２］がそれぞれ与えられる。
１，ＣＴＣにはそれぞれテスト保持端子ｔｈｌｄ及びシ
フトモード端子ｓｍが備えられ、テスト保持制御信号ｔ
ｈｌｄ及びシフトモード制御信号ｓｍがそれぞれ与えら
れる。また、テスト回路ＣＴＣには比較端子ｃｍｐｅｎ
及び期待端子ｅｘｐ［０］〜［２］がさらに備えられ、
比較イネーブル信号ＣＭＰＥＮ及び期待データＥＸＰ
［０］〜［２］がそれぞれ与えられる。
【０２５６】テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ
１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを与える回路について説明を
行う。セレクタ６０〜６５を用いて、テスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路
を構成する。
１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを与える回路について説明を
行う。セレクタ６０〜６５を用いて、テスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍを与える回路
を構成する。
【０２５７】セレクタ６０〜６５はそれぞれ、データ入
力０端子、データ入力１端子、出力端子及び制御端子を
備えるセレクタである。セレクタ６０〜６５の制御端子
にはテスト端子ＴＥＳＴが共通に接続される。
力０端子、データ入力１端子、出力端子及び制御端子を
備えるセレクタである。セレクタ６０〜６５の制御端子
にはテスト端子ＴＥＳＴが共通に接続される。
【０２５８】セレクタ６０，６１の出力端子はそれぞれ
テスト回路ＴＣＡ０，ＴＣＤＩのそれぞれのテスト保持
端子ｔｈｌｄに接続され、テスト保持制御信号ｔｈｌｄ
を互いに独立に与える。セレクタ６２の出力端子はテス
ト回路ＴＣＡ０，ＴＣＤＩのそれぞれのシフトモード端
子ｓｍに共通に接続され、シフトモード制御信号ｓｍを
共通に与える。同様に、セレクタ６３，６４の出力端子
はそれぞれテスト回路ＴＣＡ１，ＣＴＣのそれぞれのテ
スト保持端子ｔｈｌｄに接続され、テスト保持制御信号
ｔｈｌｄを互いに独立に与える。セレクタ６５の出力端
子はテスト回路ＴＣＡ１，ＣＴＣのそれぞれのシフトモ
ード端子ｓｍに共通に接続され、シフトモード制御信号
ｓｍを共通に与える。
テスト回路ＴＣＡ０，ＴＣＤＩのそれぞれのテスト保持
端子ｔｈｌｄに接続され、テスト保持制御信号ｔｈｌｄ
を互いに独立に与える。セレクタ６２の出力端子はテス
ト回路ＴＣＡ０，ＴＣＤＩのそれぞれのシフトモード端
子ｓｍに共通に接続され、シフトモード制御信号ｓｍを
共通に与える。同様に、セレクタ６３，６４の出力端子
はそれぞれテスト回路ＴＣＡ１，ＣＴＣのそれぞれのテ
スト保持端子ｔｈｌｄに接続され、テスト保持制御信号
ｔｈｌｄを互いに独立に与える。セレクタ６５の出力端
子はテスト回路ＴＣＡ１，ＣＴＣのそれぞれのシフトモ
ード端子ｓｍに共通に接続され、シフトモード制御信号
ｓｍを共通に与える。
【０２５９】次に保持端子について説明を行う。保持端
子ＨＬＤ０はスキャンフリップフロップ７０及びセレク
タ６０〜６２のそれぞれのデータ入力０端子に共通に接
続される。同様に、保持端子ＨＬＤ１はスキャンフリッ
プフロップ７１及びセレクタ６３〜６５のそれぞれのデ
ータ入力０端子に共通に接続される。シフトモード端子
ＳＭはセレクタ６２，６５のそれぞれのデータ入力１端
子及びスキャンフリップフロップ７０，７１のそれぞれ
の制御端子に共通に接続される。セレクタ６０，６１の
それぞれのデータ入力１端子にはテスト保持端子ＴＨＬ
ＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレク
タ６３，６４のそれぞれのデータ入力１端子にはテスト
保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続
される。
子ＨＬＤ０はスキャンフリップフロップ７０及びセレク
タ６０〜６２のそれぞれのデータ入力０端子に共通に接
続される。同様に、保持端子ＨＬＤ１はスキャンフリッ
プフロップ７１及びセレクタ６３〜６５のそれぞれのデ
ータ入力０端子に共通に接続される。シフトモード端子
ＳＭはセレクタ６２，６５のそれぞれのデータ入力１端
子及びスキャンフリップフロップ７０，７１のそれぞれ
の制御端子に共通に接続される。セレクタ６０，６１の
それぞれのデータ入力１端子にはテスト保持端子ＴＨＬ
ＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレク
タ６３，６４のそれぞれのデータ入力１端子にはテスト
保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続
される。
【０２６０】図２８に示される回路の回路動作について
説明を行う。回路動作としては、通常動作及びテスト動
作が存在する。テスト動作とは通常のスキャンテスト動
作及びテスト結果の圧縮機能を用いるスキャンテスト動
作を含む動作である。
説明を行う。回路動作としては、通常動作及びテスト動
作が存在する。テスト動作とは通常のスキャンテスト動
作及びテスト結果の圧縮機能を用いるスキャンテスト動
作を含む動作である。
【０２６１】まず、通常動作について説明を行う。通常
動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“０”のときにセレクタ６０〜６５はデ
ータ入力０端子に入力されるデータをそれぞれ出力す
る。従って、保持制御信号ＨＬＤ０がテスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト
回路ＴＣＡ０，ＴＣＤＩに与えられる。保持制御信号Ｈ
ＬＤ１はテスト保持制御信号ｔｈｌｄ及びシフトモード
制御信号ｓｍとしてテスト回路ＴＣＡ１，ＣＴＣに与え
られる。このとき、保持制御信号ＨＬＤ０が“０”なら
ば、入力データＩＮＡ０，ＩＮＤＩがそれぞれテスト回
路ＴＣＡ０，ＴＣＤＩを介してＲＡＭ１１のアドレス入
力端子Ａ０及び入力端子ＤＩに取り込まれる。保持制御
信号ＨＬＤ０が“１”ならば、入力データＩＮＡ０，Ｉ
ＮＤＩがテスト回路ＴＣＡ０，ＴＣＤＩにて保持され
る。同様に、保持制御信号ＨＬＤ１が“０”ならば、入
力データＩＮＡ１がテスト回路ＴＣＡ１を介してＲＡＭ
１１のアドレス入力端子Ａ１に取り込まれる。出力デー
タＤＯ１はテスト回路ＣＴＣを介してデータ出力端子Ｏ
ＵＴに出力される。保持制御信号ＨＬＤ１が“１”なら
ば、入力データＩＮＡ１及び出力データＤＯ１がテスト
回路ＴＣＡ１，ＣＴＣにて保持される。
動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“０”のときにセレクタ６０〜６５はデ
ータ入力０端子に入力されるデータをそれぞれ出力す
る。従って、保持制御信号ＨＬＤ０がテスト保持制御信
号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト
回路ＴＣＡ０，ＴＣＤＩに与えられる。保持制御信号Ｈ
ＬＤ１はテスト保持制御信号ｔｈｌｄ及びシフトモード
制御信号ｓｍとしてテスト回路ＴＣＡ１，ＣＴＣに与え
られる。このとき、保持制御信号ＨＬＤ０が“０”なら
ば、入力データＩＮＡ０，ＩＮＤＩがそれぞれテスト回
路ＴＣＡ０，ＴＣＤＩを介してＲＡＭ１１のアドレス入
力端子Ａ０及び入力端子ＤＩに取り込まれる。保持制御
信号ＨＬＤ０が“１”ならば、入力データＩＮＡ０，Ｉ
ＮＤＩがテスト回路ＴＣＡ０，ＴＣＤＩにて保持され
る。同様に、保持制御信号ＨＬＤ１が“０”ならば、入
力データＩＮＡ１がテスト回路ＴＣＡ１を介してＲＡＭ
１１のアドレス入力端子Ａ１に取り込まれる。出力デー
タＤＯ１はテスト回路ＣＴＣを介してデータ出力端子Ｏ
ＵＴに出力される。保持制御信号ＨＬＤ１が“１”なら
ば、入力データＩＮＡ１及び出力データＤＯ１がテスト
回路ＴＣＡ１，ＣＴＣにて保持される。
【０２６２】すなわち、通常動作においては、保持制御
信号ＨＬＤ０によってテスト回路ＴＣＡ０，ＴＣＤＩに
おけるデータの保持を同時に制御する。また、保持制御
信号ＨＬＤ１によってテスト回路ＴＣＡ１，ＣＴＣにお
けるデータの保持を同時に制御する。従って、書き込み
用のアドレス入力端子Ａ０及び入力端子ＤＩ０における
データの保持と、読み出し用のアドレス入力端子Ａ１及
び出力端子ＤＯ１におけるデータの保持とが独立に制御
される。
信号ＨＬＤ０によってテスト回路ＴＣＡ０，ＴＣＤＩに
おけるデータの保持を同時に制御する。また、保持制御
信号ＨＬＤ１によってテスト回路ＴＣＡ１，ＣＴＣにお
けるデータの保持を同時に制御する。従って、書き込み
用のアドレス入力端子Ａ０及び入力端子ＤＩ０における
データの保持と、読み出し用のアドレス入力端子Ａ１及
び出力端子ＤＯ１におけるデータの保持とが独立に制御
される。
【０２６３】次にテスト動作について説明する。テスト
動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“１”のとき、セレクタ６０〜６５はデ
ータ入力１端子に入力されるデータをそれぞれ出力す
る。このとき、テスト保持制御信号ＴＨＬＤＡ０及びシ
フトモード制御信号ＳＭがそれぞれテスト保持制御信号
ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回
路ＴＣＡ０に入力される。テスト保持制御信号ＴＨＬＤ
ＤＩ０及びシフトモード制御信号ＳＭがそれぞれテスト
保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍと
してテスト回路ＴＣＤＩに入力される。また、テスト保
持制御信号ＴＨＬＤＡ１及びシフトモード制御信号ＳＭ
がそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモー
ド制御信号ｓｍとしてテスト回路ＴＣＡ１に入力され
る。テスト保持制御信号ＴＨＬＤＤＯ１及びシフトモー
ド制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ
及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＤ
Ｉに入力される。
動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“１”のとき、セレクタ６０〜６５はデ
ータ入力１端子に入力されるデータをそれぞれ出力す
る。このとき、テスト保持制御信号ＴＨＬＤＡ０及びシ
フトモード制御信号ＳＭがそれぞれテスト保持制御信号
ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテスト回
路ＴＣＡ０に入力される。テスト保持制御信号ＴＨＬＤ
ＤＩ０及びシフトモード制御信号ＳＭがそれぞれテスト
保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍと
してテスト回路ＴＣＤＩに入力される。また、テスト保
持制御信号ＴＨＬＤＡ１及びシフトモード制御信号ＳＭ
がそれぞれテスト保持制御信号ｔｈｌｄ及びシフトモー
ド制御信号ｓｍとしてテスト回路ＴＣＡ１に入力され
る。テスト保持制御信号ＴＨＬＤＤＯ１及びシフトモー
ド制御信号ＳＭがそれぞれテスト保持制御信号ｔｈｌｄ
及びシフトモード制御信号ｓｍとしてテスト回路ＴＣＤ
Ｉに入力される。
【０２６４】テスト動作における制御をまとめる。シフ
トモード制御信号ＳＭがテスト回路ＴＣＡ０，ＴＣＤ
Ｉ，ＴＣＡ１，ＣＴＣに共通にシフトモード制御信号ｓ
ｍとして入力され、テスト回路ＴＣＡ０，ＴＣＤＩ，Ｔ
ＣＡ１，ＣＴＣにおいて入力されるデータの選択が制御
される。テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，Ｃ
ＴＣにおけるデータの保持は、テスト保持制御信号ＴＨ
ＬＤＡ０，ＴＨＬＤＤＩ０，ＴＨＬＤＡ１，ＴＨＬＤＤ
Ｏ１によってそれぞれ独立に成される。
トモード制御信号ＳＭがテスト回路ＴＣＡ０，ＴＣＤ
Ｉ，ＴＣＡ１，ＣＴＣに共通にシフトモード制御信号ｓ
ｍとして入力され、テスト回路ＴＣＡ０，ＴＣＤＩ，Ｔ
ＣＡ１，ＣＴＣにおいて入力されるデータの選択が制御
される。テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ１，Ｃ
ＴＣにおけるデータの保持は、テスト保持制御信号ＴＨ
ＬＤＡ０，ＴＨＬＤＤＩ０，ＴＨＬＤＡ１，ＴＨＬＤＤ
Ｏ１によってそれぞれ独立に成される。
【０２６５】それぞれのテスト回路におけるデータの保
持を独立に行うことによって、以下に述べる利点が生ず
る。
持を独立に行うことによって、以下に述べる利点が生ず
る。
【０２６６】ＲＡＭ１１のアドレス入力端子Ａ０，Ａ１
及び入力端子ＤＩから出力端子ＤＯまでのパスには、入
力端子側の一つのフリップフロップ及び出力端子側の一
つのフリップフロップから成る合計２個のフリップフロ
ップが含まれると考える。ここで、ＲＡＭ１１を同期さ
せなければならない論理回路１２が存在する場合を考え
る。論理回路１２の入力端子と出力端子の間のパスに、
例えば三つのフリップフロップが含まれるとする。ＲＡ
Ｍ１１と論理回路１２との同期をとるためには、一個の
フリップフロップをデータが通過するのに要する時間分
だけＲＡＭ１１においてデータを保持すると良い。すな
わち、パスに含まれるフリップフロップの数の違う分だ
けデータを保持することによって同期をとることが可能
である。
及び入力端子ＤＩから出力端子ＤＯまでのパスには、入
力端子側の一つのフリップフロップ及び出力端子側の一
つのフリップフロップから成る合計２個のフリップフロ
ップが含まれると考える。ここで、ＲＡＭ１１を同期さ
せなければならない論理回路１２が存在する場合を考え
る。論理回路１２の入力端子と出力端子の間のパスに、
例えば三つのフリップフロップが含まれるとする。ＲＡ
Ｍ１１と論理回路１２との同期をとるためには、一個の
フリップフロップをデータが通過するのに要する時間分
だけＲＡＭ１１においてデータを保持すると良い。すな
わち、パスに含まれるフリップフロップの数の違う分だ
けデータを保持することによって同期をとることが可能
である。
【０２６７】図２８に示される回路では、通常動作時に
おいて、書き込み用のアドレス入力端子Ａ０及び入力端
子ＤＩにおけるデータの保持と、読み出し用のアドレス
入力端子Ａ１及び出力端子ＤＯにおけるデータの保持と
が独立に制御される。従って、同期をとらねばならない
論理回路１２に含まれパスを形成するフリップフロップ
の数に柔軟に対応して、ＲＡＭ１１の出力を同期させる
ことが可能である。
おいて、書き込み用のアドレス入力端子Ａ０及び入力端
子ＤＩにおけるデータの保持と、読み出し用のアドレス
入力端子Ａ１及び出力端子ＤＯにおけるデータの保持と
が独立に制御される。従って、同期をとらねばならない
論理回路１２に含まれパスを形成するフリップフロップ
の数に柔軟に対応して、ＲＡＭ１１の出力を同期させる
ことが可能である。
【０２６８】試験動作時には、アドレス入力端子Ａ０に
おけるデータの保持と、入力端子ＤＩにおけるデータの
保持と、アドレス入力端子Ａ１におけるデータの保持
と、出力端子ＤＯにおけるデータの保持とが、それぞれ
独立に制御される。従って、効率よくＲＡＭ１１の動作
試験を行うことが可能である。
おけるデータの保持と、入力端子ＤＩにおけるデータの
保持と、アドレス入力端子Ａ１におけるデータの保持
と、出力端子ＤＯにおけるデータの保持とが、それぞれ
独立に制御される。従って、効率よくＲＡＭ１１の動作
試験を行うことが可能である。
【０２６９】次に、通常動作時においても、アドレス入
力端子Ａ０におけるデータの保持と、入力端子ＤＩにお
けるデータの保持と、アドレス入力端子Ａ１におけるデ
ータの保持と、出力端子ＤＯにおけるデータの保持と
を、それぞれ独立に制御することが可能な回路を図２９
に示す。
力端子Ａ０におけるデータの保持と、入力端子ＤＩにお
けるデータの保持と、アドレス入力端子Ａ１におけるデ
ータの保持と、出力端子ＤＯにおけるデータの保持と
を、それぞれ独立に制御することが可能な回路を図２９
に示す。
【０２７０】図２９は試験回路が設けられるＲＡＭを示
す回路図である。図２８において示される回路と同様
に、同図においては、試験回路であるテスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによって論理回路であ
るＲＡＭ１１は入出力の制御を行われる。
す回路図である。図２８において示される回路と同様
に、同図においては、試験回路であるテスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣによって論理回路であ
るＲＡＭ１１は入出力の制御を行われる。
【０２７１】通常動作時においてデータの保持を独立に
制御するために、図２８に示される保持端子を、 保持端子ＨＬＤ０→保持端子ＨＬＤＡ０，ＨＬＤＤＩ０ 保持端子ＨＬＤ１→保持端子ＨＬＤＡ１，ＨＬＤＤＯ１ のように変換している。保持端子の変換に伴い、セレク
タ及びスキャンフリップフロップに関しても、 セレクタ６２→セレクタ６２ａ，６２ｂ セレクタ６５→セレクタ６５ａ，６５ｂ スキャンフリップフロップ７０→スキャンフリップフロ
ップ７０ａ，７０ｂ スキャンフリップフロップ７１→スキャンフリップフロ
ップ７１ａ，７１ｂ のような変換が施されている。セレクタ６２ａ，６２
ｂ，６５ａ，６５ｂはセレクタ６２，６５と同一の構成
及び働きをそれぞれ有するセレクタである。同様に、ス
キャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１
ｂはスキャンフリップフロップ７０，７１と同一の構成
及び働きをそれぞれ有するスキャンフリップフロップで
ある。図２８に示される回路と異なる部分についての
み、図２９に示される回路について以下に説明を行う。
制御するために、図２８に示される保持端子を、 保持端子ＨＬＤ０→保持端子ＨＬＤＡ０，ＨＬＤＤＩ０ 保持端子ＨＬＤ１→保持端子ＨＬＤＡ１，ＨＬＤＤＯ１ のように変換している。保持端子の変換に伴い、セレク
タ及びスキャンフリップフロップに関しても、 セレクタ６２→セレクタ６２ａ，６２ｂ セレクタ６５→セレクタ６５ａ，６５ｂ スキャンフリップフロップ７０→スキャンフリップフロ
ップ７０ａ，７０ｂ スキャンフリップフロップ７１→スキャンフリップフロ
ップ７１ａ，７１ｂ のような変換が施されている。セレクタ６２ａ，６２
ｂ，６５ａ，６５ｂはセレクタ６２，６５と同一の構成
及び働きをそれぞれ有するセレクタである。同様に、ス
キャンフリップフロップ７０ａ，７０ｂ，７１ａ，７１
ｂはスキャンフリップフロップ７０，７１と同一の構成
及び働きをそれぞれ有するスキャンフリップフロップで
ある。図２８に示される回路と異なる部分についての
み、図２９に示される回路について以下に説明を行う。
【０２７２】スキャンフリップフロップ７０ａ，７０
ｂ，７１ａ，７１ｂについて説明を行う。スキャンフリ
ップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはそれぞ
れ、保持制御信号ＨＬＤＡ０，ＨＬＤＤＩ０，ＨＬＤＡ
１，ＨＬＤＤＯ１を観察するために用いられるスキャン
フリップフロップである。スキャンフリップフロップ７
０ａ，７０ｂ，７１ａ，７１ｂはデータ入力０端子及び
データ入力１端子、出力端子ならびに制御端子をそれぞ
れ備える。制御端子に入力される信号に応じて、スキャ
ンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂは
それぞれ、データ入力０端子に入力される信号とデータ
入力１端子に入力される信号とのうちからいずれか一方
を出力する。
ｂ，７１ａ，７１ｂについて説明を行う。スキャンフリ
ップフロップ７０ａ，７０ｂ，７１ａ，７１ｂはそれぞ
れ、保持制御信号ＨＬＤＡ０，ＨＬＤＤＩ０，ＨＬＤＡ
１，ＨＬＤＤＯ１を観察するために用いられるスキャン
フリップフロップである。スキャンフリップフロップ７
０ａ，７０ｂ，７１ａ，７１ｂはデータ入力０端子及び
データ入力１端子、出力端子ならびに制御端子をそれぞ
れ備える。制御端子に入力される信号に応じて、スキャ
ンフリップフロップ７０ａ，７０ｂ，７１ａ，７１ｂは
それぞれ、データ入力０端子に入力される信号とデータ
入力１端子に入力される信号とのうちからいずれか一方
を出力する。
【０２７３】テスト回路ＴＣＡ０，ＴＣＤＩ，ＴＣＡ
１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを与える回路について説明を
行う。セレクタ６０，６１，６２ａ，６２ｂ，６３，６
４，６５ａ，６５ｂを用いて、テスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍを与える回路を構成
する。
１，ＣＴＣにそれぞれテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍを与える回路について説明を
行う。セレクタ６０，６１，６２ａ，６２ｂ，６３，６
４，６５ａ，６５ｂを用いて、テスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍを与える回路を構成
する。
【０２７４】セレクタ６０，６１，６２ａ，６２ｂ，６
３，６４，６５ａ，６５ｂはそれぞれ、データ入力０端
子、データ入力１端子、出力端子及び制御端子を備える
セレクタである。これらのセレクタの制御端子にはテス
ト端子ＴＥＳＴが共通に接続される。
３，６４，６５ａ，６５ｂはそれぞれ、データ入力０端
子、データ入力１端子、出力端子及び制御端子を備える
セレクタである。これらのセレクタの制御端子にはテス
ト端子ＴＥＳＴが共通に接続される。
【０２７５】セレクタ６０，６２ａのそれぞれの出力端
子はテスト回路ＴＣＡ０のテスト保持端子ｔｈｌｄ及び
シフトモード端子ｓｍに接続され、テスト保持制御信号
ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。同様
の接続によって、セレクタ６１，６２ｂはテスト回路Ｔ
ＣＤＩにテスト保持制御信号ｔｈｌｄ及びシフトモード
制御信号ｓｍを与える。セレクタ６３，６５ａはテスト
回路ＴＣＡ１にテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍを与える。セレクタ６４，６５ｂは
テスト回路ＣＴＣにテスト保持制御信号ｔｈｌｄ及びシ
フトモード制御信号ｓｍを与える。
子はテスト回路ＴＣＡ０のテスト保持端子ｔｈｌｄ及び
シフトモード端子ｓｍに接続され、テスト保持制御信号
ｔｈｌｄ及びシフトモード制御信号ｓｍを与える。同様
の接続によって、セレクタ６１，６２ｂはテスト回路Ｔ
ＣＤＩにテスト保持制御信号ｔｈｌｄ及びシフトモード
制御信号ｓｍを与える。セレクタ６３，６５ａはテスト
回路ＴＣＡ１にテスト保持制御信号ｔｈｌｄ及びシフト
モード制御信号ｓｍを与える。セレクタ６４，６５ｂは
テスト回路ＣＴＣにテスト保持制御信号ｔｈｌｄ及びシ
フトモード制御信号ｓｍを与える。
【０２７６】次に保持端子について説明を行う。保持端
子ＨＬＤＡ０はスキャンフリップフロップ７０ａ及びセ
レクタ６０，６２ａのそれぞれのデータ入力０端子に共
通に接続される。保持端子ＨＬＤＤＩ０はスキャンフリ
ップフロップ７０ｂ及びセレクタ６１，６２ｂのそれぞ
れのデータ入力０端子に共通に接続される。同様に、保
持端子ＨＬＤＡ１はスキャンフリップフロップ７１ａ及
びセレクタ６３，６５ａのそれぞれのデータ入力０端子
に共通に接続される。保持端子ＨＬＤＤＯ１はスキャン
フリップフロップ７１ｂ及びセレクタ６３，６５ｂのそ
れぞれのデータ入力０端子に共通に接続される。シフト
モード端子ＳＭはセレクタ６２ａ，６２ｂ，６５ａ，６
５ｂのそれぞれのデータ入力１端子及びスキャンフリッ
プフロップ７０ａ，７０ｂ，７１ａ，７１ｂのそれぞれ
の制御端子に共通に接続される。セレクタ６０，６１の
それぞれのデータ入力１端子にはテスト保持端子ＴＨＬ
ＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレク
タ６３，６４のそれぞれのデータ入力１端子にはテスト
保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続
される。
子ＨＬＤＡ０はスキャンフリップフロップ７０ａ及びセ
レクタ６０，６２ａのそれぞれのデータ入力０端子に共
通に接続される。保持端子ＨＬＤＤＩ０はスキャンフリ
ップフロップ７０ｂ及びセレクタ６１，６２ｂのそれぞ
れのデータ入力０端子に共通に接続される。同様に、保
持端子ＨＬＤＡ１はスキャンフリップフロップ７１ａ及
びセレクタ６３，６５ａのそれぞれのデータ入力０端子
に共通に接続される。保持端子ＨＬＤＤＯ１はスキャン
フリップフロップ７１ｂ及びセレクタ６３，６５ｂのそ
れぞれのデータ入力０端子に共通に接続される。シフト
モード端子ＳＭはセレクタ６２ａ，６２ｂ，６５ａ，６
５ｂのそれぞれのデータ入力１端子及びスキャンフリッ
プフロップ７０ａ，７０ｂ，７１ａ，７１ｂのそれぞれ
の制御端子に共通に接続される。セレクタ６０，６１の
それぞれのデータ入力１端子にはテスト保持端子ＴＨＬ
ＤＡ０，ＴＨＬＤＤＩ０がそれぞれ接続される。セレク
タ６３，６４のそれぞれのデータ入力１端子にはテスト
保持端子ＴＨＬＤＡ１，ＴＨＬＤＤＯ１がそれぞれ接続
される。
【０２７７】図２９に示される回路の回路動作について
説明を行う。図２８に示される回路と同じく、回路動作
としては通常動作及びテスト動作が存在する。
説明を行う。図２８に示される回路と同じく、回路動作
としては通常動作及びテスト動作が存在する。
【０２７８】まず、通常動作について説明を行う。通常
動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“０”のときにセレクタ６０，６１，６
２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入
力０端子に入力されるデータをそれぞれ出力する。従っ
て、保持制御信号ＨＬＤＡ０がテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍとしてテスト回路Ｔ
ＣＡ０に与えられる。保持制御信号ＨＬＤＤＩ０がテス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
としてテスト回路ＴＣＤＩに与えられる。同様に、保持
制御信号ＨＬＤＡ１がテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍとしてテスト回路ＴＣＡ１に
与えられる。保持制御信号ＨＬＤＤＯ１がテスト保持制
御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテ
スト回路ＣＴＣに与えられる。
動作時にはテスト制御信号ＴＥＳＴを“０”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“０”のときにセレクタ６０，６１，６
２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入
力０端子に入力されるデータをそれぞれ出力する。従っ
て、保持制御信号ＨＬＤＡ０がテスト保持制御信号ｔｈ
ｌｄ及びシフトモード制御信号ｓｍとしてテスト回路Ｔ
ＣＡ０に与えられる。保持制御信号ＨＬＤＤＩ０がテス
ト保持制御信号ｔｈｌｄ及びシフトモード制御信号ｓｍ
としてテスト回路ＴＣＤＩに与えられる。同様に、保持
制御信号ＨＬＤＡ１がテスト保持制御信号ｔｈｌｄ及び
シフトモード制御信号ｓｍとしてテスト回路ＴＣＡ１に
与えられる。保持制御信号ＨＬＤＤＯ１がテスト保持制
御信号ｔｈｌｄ及びシフトモード制御信号ｓｍとしてテ
スト回路ＣＴＣに与えられる。
【０２７９】従って、保持制御信号ＨＬＤＡ０，ＨＬＤ
ＤＩ０，ＨＬＤＡ１，ＨＬＤＤＯ１の“０”，“１”を
それぞれ切り換えることによって、テスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにおける入力データＩ
ＮＡ０，ＩＮＤＩ，ＩＮＡ１の入力及びＯＵＴの出力と
データの保持との切替を互いに独立に制御することが可
能となる。
ＤＩ０，ＨＬＤＡ１，ＨＬＤＤＯ１の“０”，“１”を
それぞれ切り換えることによって、テスト回路ＴＣＡ
０，ＴＣＤＩ，ＴＣＡ１，ＣＴＣにおける入力データＩ
ＮＡ０，ＩＮＤＩ，ＩＮＡ１の入力及びＯＵＴの出力と
データの保持との切替を互いに独立に制御することが可
能となる。
【０２８０】次にテスト動作について説明する。テスト
動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“１”のとき、セレクタ６０，６１，６
２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入
力１端子に入力されるデータをそれぞれ出力する。前述
のように、シフトモード端子ＳＭがセレクタ６２ａ，６
２ｂ，６５ａ，６５ｂのそれぞれのデータ入力１端子に
共通に接続される。また、図２８に示される回路と同様
に、セレクタ６０，６１のそれぞれのデータ入力１端子
にはテスト保持端子ＴＨＬＤＡ０，ＴＨＬＤＤＩ０がそ
れぞれ接続され、セレクタ６３，６４のそれぞれのデー
タ入力１端子にはテスト保持端子ＴＨＬＤＡ１，ＴＨＬ
ＤＤＯ１がそれぞれ接続される。従って、テスト動作時
における回路動作は、図２８に示される回路の回路動作
と同一である。
動作時にはテスト制御信号ＴＥＳＴを“１”とし、比較
イネーブル信号ＣＭＰＥＮを“０”とする。テスト制御
信号ＴＥＳＴが“１”のとき、セレクタ６０，６１，６
２ａ，６２ｂ，６３，６４，６５ａ，６５ｂはデータ入
力１端子に入力されるデータをそれぞれ出力する。前述
のように、シフトモード端子ＳＭがセレクタ６２ａ，６
２ｂ，６５ａ，６５ｂのそれぞれのデータ入力１端子に
共通に接続される。また、図２８に示される回路と同様
に、セレクタ６０，６１のそれぞれのデータ入力１端子
にはテスト保持端子ＴＨＬＤＡ０，ＴＨＬＤＤＩ０がそ
れぞれ接続され、セレクタ６３，６４のそれぞれのデー
タ入力１端子にはテスト保持端子ＴＨＬＤＡ１，ＴＨＬ
ＤＤＯ１がそれぞれ接続される。従って、テスト動作時
における回路動作は、図２８に示される回路の回路動作
と同一である。
【０２８１】すなわち、図２９に示される回路において
は、テスト動作時には図２８に示される回路の回路動作
と同一の回路動作が得られる。通常動作時には、アドレ
ス入力端子Ａ０におけるデータの保持と、入力端子ＤＩ
におけるデータの保持と、アドレス入力端子Ａ１におけ
るデータの保持と出力端子ＤＯにおけるデータの保持と
をそれぞれ独立に制御することが可能であり、さらに優
れた効果が得られる。
は、テスト動作時には図２８に示される回路の回路動作
と同一の回路動作が得られる。通常動作時には、アドレ
ス入力端子Ａ０におけるデータの保持と、入力端子ＤＩ
におけるデータの保持と、アドレス入力端子Ａ１におけ
るデータの保持と出力端子ＤＯにおけるデータの保持と
をそれぞれ独立に制御することが可能であり、さらに優
れた効果が得られる。
【０２８２】
【発明の効果】請求項１〜６に記載の構成によると、接
続回路用入力端子と接続回路用出力端子との間に含まれ
る切替回路は一つである。従って、通常動作用の端子を
接続回路用入力端子に接続することによってセットアッ
プが小さくなり、通常動作時の回路速度が向上する。
続回路用入力端子と接続回路用出力端子との間に含まれ
る切替回路は一つである。従って、通常動作用の端子を
接続回路用入力端子に接続することによってセットアッ
プが小さくなり、通常動作時の回路速度が向上する。
【０２８３】また、請求項１に記載の構成によると、制
御回路用第１制御入力信号と制御回路用第２制御信号と
のいずれか一方の論理を、制御回路用試験信号を受ける
ことによって接続回路の制御において無視する制御回路
が用いられる。従って、無視される制御信号の論理とは
独立に接続回路の制御を行うことが可能となる。
御回路用第１制御入力信号と制御回路用第２制御信号と
のいずれか一方の論理を、制御回路用試験信号を受ける
ことによって接続回路の制御において無視する制御回路
が用いられる。従って、無視される制御信号の論理とは
独立に接続回路の制御を行うことが可能となる。
【０２８４】また、請求項２に記載の構成によると、制
御回路用第１制御入力信号と制御回路用第２制御信号と
を受けることによって接続回路を制御する制御回路が用
いられる。従って、請求項１に記載される制御信号より
も少ない制御信号によって接続回路の制御を行うことが
可能となる。
御回路用第１制御入力信号と制御回路用第２制御信号と
を受けることによって接続回路を制御する制御回路が用
いられる。従って、請求項１に記載される制御信号より
も少ない制御信号によって接続回路の制御を行うことが
可能となる。
【０２８５】また、請求項３に記載の構成によると、制
御回路用第１及び第３制御入力信号と制御回路用第２制
御信号とのいずれか一方を、制御回路用試験信号を受け
ることによって接続回路の制御において無視する制御回
路が用いられる。従って、無視される制御信号の論理と
は独立に接続回路の制御を行うことが可能となる。
御回路用第１及び第３制御入力信号と制御回路用第２制
御信号とのいずれか一方を、制御回路用試験信号を受け
ることによって接続回路の制御において無視する制御回
路が用いられる。従って、無視される制御信号の論理と
は独立に接続回路の制御を行うことが可能となる。
【０２８６】また、請求項４に記載の構成によると、制
御回路用試験信号が第１論理をとるときには制御回路用
第１及び第３制御入力信号も第１論理をとるという設定
の元で、制御回路用第１及び第３制御入力信号と制御回
路用第２制御信号とのいずれか一方を、制御回路用試験
信号を受けることによって接続回路の制御において無視
する制御回路が用いられる。従って、無視される制御信
号の論理とは独立に接続回路の制御を行うことが可能と
なる。
御回路用試験信号が第１論理をとるときには制御回路用
第１及び第３制御入力信号も第１論理をとるという設定
の元で、制御回路用第１及び第３制御入力信号と制御回
路用第２制御信号とのいずれか一方を、制御回路用試験
信号を受けることによって接続回路の制御において無視
する制御回路が用いられる。従って、無視される制御信
号の論理とは独立に接続回路の制御を行うことが可能と
なる。
【０２８７】また、請求項５に記載の構成によると、通
常動作時には制御回路用第１制御入力信号が第１論理を
とるという設定の元で、制御回路用第１及び第３制御入
力信号と制御回路用第２制御信号とのいずれか一方を、
制御回路用第１制御入力信号を受けることによって接続
回路の制御において無視する制御回路が用いられる。従
って、無視される制御信号の論理とは独立に接続回路の
制御を行うことが可能となる。
常動作時には制御回路用第１制御入力信号が第１論理を
とるという設定の元で、制御回路用第１及び第３制御入
力信号と制御回路用第２制御信号とのいずれか一方を、
制御回路用第１制御入力信号を受けることによって接続
回路の制御において無視する制御回路が用いられる。従
って、無視される制御信号の論理とは独立に接続回路の
制御を行うことが可能となる。
【０２８８】また、請求項６に記載の構成によると、通
常動作時には制御回路用第１及び第３制御入力信号がそ
れぞれ第１論理をとるという設定の元で、制御回路用第
１及び第３制御入力信号と制御回路用第２制御信号との
いずれか一方を、制御回路用第１制御入力信号を受ける
ことによって接続回路の制御において無視する制御回路
が用いられる。従って、無視される制御信号の論理とは
独立に接続回路の制御を行うことが可能となる。
常動作時には制御回路用第１及び第３制御入力信号がそ
れぞれ第１論理をとるという設定の元で、制御回路用第
１及び第３制御入力信号と制御回路用第２制御信号との
いずれか一方を、制御回路用第１制御入力信号を受ける
ことによって接続回路の制御において無視する制御回路
が用いられる。従って、無視される制御信号の論理とは
独立に接続回路の制御を行うことが可能となる。
【０２８９】請求項７に記載の構成によると、接続回路
用第１及び第２制御信号が第２論理をとるときに、接続
回路は信号の保持と試験結果の圧縮とを行う。従って、
試験結果を圧縮することによって試験結果の観察回数を
減少させることが可能となる。
用第１及び第２制御信号が第２論理をとるときに、接続
回路は信号の保持と試験結果の圧縮とを行う。従って、
試験結果を圧縮することによって試験結果の観察回数を
減少させることが可能となる。
【０２９０】請求項８及び９に記載の構成によると、接
続回路用第１及び第２制御信号が第２論理をとるとき
に、比較信号の論理を切り換えることによって記憶回路
に記憶されるデータの保持と試験結果の圧縮とを行う。
従って、試験結果を圧縮することによって試験結果の観
察回数を減少させることが可能となる。
続回路用第１及び第２制御信号が第２論理をとるとき
に、比較信号の論理を切り換えることによって記憶回路
に記憶されるデータの保持と試験結果の圧縮とを行う。
従って、試験結果を圧縮することによって試験結果の観
察回数を減少させることが可能となる。
【０２９１】請求項１０に記載の構成によると、書き込
み用制御回路による制御と読み出し用制御回路による制
御は独立である。従って、書き込み用端子における同期
動作と読み出し用端子における同期動作とを独立に制御
することが可能となる。
み用制御回路による制御と読み出し用制御回路による制
御は独立である。従って、書き込み用端子における同期
動作と読み出し用端子における同期動作とを独立に制御
することが可能となる。
【０２９２】請求項１１に記載の構成によると、書き込
みアドレス用制御回路による制御、書き込み入力用制御
回路による制御、読み出しアドレス用制御回路による制
御及び読み出し出力用制御回路による制御はそれぞれ独
立である。従って、書き込み用アドレス端子における同
期動作、書き込み用入力端子における同期動作、読み出
し用アドレス端子における同期動作及び読み出し用出力
端子における同期動作とをそれぞれ独立に制御すること
が可能となる。
みアドレス用制御回路による制御、書き込み入力用制御
回路による制御、読み出しアドレス用制御回路による制
御及び読み出し出力用制御回路による制御はそれぞれ独
立である。従って、書き込み用アドレス端子における同
期動作、書き込み用入力端子における同期動作、読み出
し用アドレス端子における同期動作及び読み出し用出力
端子における同期動作とをそれぞれ独立に制御すること
が可能となる。
【図１】 本発明の実施の形態１に従う、テスト回路Ｔ
Ｃからなる試験回路及び制御回路ＣＴＬ１の備えられる
論理回路を示す回路図である。
Ｃからなる試験回路及び制御回路ＣＴＬ１の備えられる
論理回路を示す回路図である。
【図２】 接続回路ＣＣを示す回路図である。
【図３】 本発明に従うテスト回路ＴＣを示す回路図で
ある。
ある。
【図４】 テスト回路ＴＣからなるスキャンパスが備え
られる複数の論理回路を示す回路図である。
られる複数の論理回路を示す回路図である。
【図５】 スキャンフリップフロップＨＳＦＦが備えら
れる回路を示す回路図である。
れる回路を示す回路図である。
【図６】 本発明に従うスキャンフリップフロップＨＳ
ＦＦを示す回路図である。
ＦＦを示す回路図である。
【図７】 制御回路ＣＴＬ２を示す回路図である。
【図８】 ２入力のセレクタの構成を示す回路図であ
る。
る。
【図９】 制御回路ＣＴＬ２ａを示す回路図である。
【図１０】 実施の形態２に従うテスト回路ＣＴＣを含
んでなる試験回路が備えられる論理回路を示す回路図で
ある。
んでなる試験回路が備えられる論理回路を示す回路図で
ある。
【図１１】 接続回路ＣＣＣを示す回路図である。
【図１２】 接続回路ＣＣＣｒを示す回路図である。
【図１３】 接続回路ＣＣＣによって構成されるテスト
回路ＣＴＣを示す回路図である。
回路ＣＴＣを示す回路図である。
【図１４】 試験回路ＴＣ，ＣＴＣをそれぞれ制御する
制御回路ＣＴＬ３，ＣＣＴＬ３を示す回路図である。
制御回路ＣＴＬ３，ＣＣＴＬ３を示す回路図である。
【図１５】 複数の論理回路にスキャンパスが備えられ
る構成を持つ回路を示す回路図である。
る構成を持つ回路を示す回路図である。
【図１６】 スキャンフリップフロップＨＳＦＦ，ＨＳ
ＦＦａの備えられる回路を示す回路図である。
ＦＦａの備えられる回路を示す回路図である。
【図１７】 図１４に示される回路を入力側においての
み示す回路図である。
み示す回路図である。
【図１８】 制御回路ＣＴＬ３と同一の働きを有する制
御回路ＣＴＬ３ａを示す回路図である。
御回路ＣＴＬ３ａを示す回路図である。
【図１９】 スキャンフリップフロップＨＳＦＦを介し
て保持端子ＨＬＤ０が制御回路ＣＴＬ３に接続される構
成を持つ回路を示す回路図である
て保持端子ＨＬＤ０が制御回路ＣＴＬ３に接続される構
成を持つ回路を示す回路図である
【図２０】 実施の形態２に従うテスト回路ＴＣＳを示
す回路図である。
す回路図である。
【図２１】 実施の形態３に従う制御回路ＣＴＬ５を示
す回路図である。
す回路図である。
【図２２】 制御回路ＣＴＬ５ａを示す回路図である。
【図２３】 制御回路ＣＴＬ６を示す回路図である。
【図２４】 制御回路ＣＴＬ６ａを示す回路図である
【図２５】 制御回路ＣＴＬ７を示す回路図である。
【図２６】 制御回路ＣＴＬ７ａを示す回路図である。
【図２７】 制御回路ＣＴＬ７ｂを示す回路図である。
【図２８】 実施の形態４に従うスキャンパスが設けら
れるＲＡＭを示す回路図である。
れるＲＡＭを示す回路図である。
【図２９】 図２８に示される回路がさらに改良されて
構成される回路を示す回路図である。
構成される回路を示す回路図である。
【図３０】 保持機能付きの論理回路を示す回路図であ
る。
る。
【図３１】 フリップフロップ４をスキャン変換する様
子を示す回路図である。
子を示す回路図である。
【図３２】 図３０に示されるフリップフロップがスキ
ャン変換されて構成される回路を示す回路図である。
ャン変換されて構成される回路を示す回路図である。
【図３３】 接続回路ＰＣＣを示す回路図である。
２，３，６０〜６５ セレクタ、４，４ｒ フリップフ
ロップ、１１ ＲＡＭ、３０，３０ｒ Ｅｘ−ＯＲゲー
ト、３１ ＮＡＮＤゲート、３１ｒ ゲート、３２ Ａ
ＮＤゲート、Ａ０，１ アドレス入力端子、ＣＣ，ＣＣ
Ｃ，ＣＣＣｒ 接続回路、ＣＭＰＥＮ，ｃｃｍｐｅｎ，
ｃｃｍｐｅｎｒ 比較端子，比較イネーブル信号、ＣＴ
Ｌ１〜７ 制御回路、ＤＩ，ｄ，ｃｄ，ｃｄｒ 入力端
子，入力データ、ＤＯ 出力端子，出力データ、ＥＸ
Ｐ，ｅｘｐ，ｃｅｘｐ，ｃｅｘｐｒ 期待端子，期待デ
ータ、ＨＬＤ０，ＨＬＤ１ 保持端子，保持制御信号、
ｑ 出力端子，シリアル入力データ、ＳＩ，ｓｉ，ｃｓ
ｉ，ｃｓｉｒ スキャンイン端子、ＳＭ，ｓｍ，ｃｓ
ｍ，ｃｓｍｒ シフトモード端子，シフトモード制御信
号、ＳＯ，ｓｏ，ｃｓｏ，ｃｓｏｒ スキャンアウト端
子、Ｔ，ｔ クロック端子、ＴＣ，ＴＣＡ０，ＴＣＡ
１，ＴＣＤＩ，ＣＴＣ テスト回路、ＴＥＳＴ テスト
端子，テスト制御信号、ＴＨＬＤ０，ＴＨＬＤ１，ｔｈ
ｌｄ，ｃｔｈｌｄ，ｃｔｈｌｄｒ テスト保持端子，テ
スト保持制御信号。
ロップ、１１ ＲＡＭ、３０，３０ｒ Ｅｘ−ＯＲゲー
ト、３１ ＮＡＮＤゲート、３１ｒ ゲート、３２ Ａ
ＮＤゲート、Ａ０，１ アドレス入力端子、ＣＣ，ＣＣ
Ｃ，ＣＣＣｒ 接続回路、ＣＭＰＥＮ，ｃｃｍｐｅｎ，
ｃｃｍｐｅｎｒ 比較端子，比較イネーブル信号、ＣＴ
Ｌ１〜７ 制御回路、ＤＩ，ｄ，ｃｄ，ｃｄｒ 入力端
子，入力データ、ＤＯ 出力端子，出力データ、ＥＸ
Ｐ，ｅｘｐ，ｃｅｘｐ，ｃｅｘｐｒ 期待端子，期待デ
ータ、ＨＬＤ０，ＨＬＤ１ 保持端子，保持制御信号、
ｑ 出力端子，シリアル入力データ、ＳＩ，ｓｉ，ｃｓ
ｉ，ｃｓｉｒ スキャンイン端子、ＳＭ，ｓｍ，ｃｓ
ｍ，ｃｓｍｒ シフトモード端子，シフトモード制御信
号、ＳＯ，ｓｏ，ｃｓｏ，ｃｓｏｒ スキャンアウト端
子、Ｔ，ｔ クロック端子、ＴＣ，ＴＣＡ０，ＴＣＡ
１，ＴＣＤＩ，ＣＴＣ テスト回路、ＴＥＳＴ テスト
端子，テスト制御信号、ＴＨＬＤ０，ＴＨＬＤ１，ｔｈ
ｌｄ，ｃｔｈｌｄ，ｃｔｈｌｄｒ テスト保持端子，テ
スト保持制御信号。
Claims (11)
- 【請求項１】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、 前記第１切替回路用出力端子は前記記憶回路用入力端子
に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１及び第２制御入力端子、制御回路用第１
及び第２制御出力端子、ならびに制御回路用試験端子を
備え、 前記制御回路用第１及び第２制御入力端子ならびに前記
制御回路用試験端子にはそれぞれ制御回路用第１及び第
２制御入力信号ならびに制御回路用試験信号が入力さ
れ、前記制御回路用第１及び第２制御出力端子からはそ
れぞれ制御回路用第１及び第２制御出力信号が出力さ
れ、 前記制御回路用第１及び第２制御入力信号、前記制御回
路用第１及び第２制御出力信号、ならびに前記制御回路
用試験信号はそれぞれ前記２値論理をとり、 前記制御回路用試験信号が前記２値論理のいずれか一方
をとるとき、前記制御回路用第１及び第２制御出力信号
の論理は前記制御回路用第２制御入力信号の論理に等し
く、 前記制御回路用試験信号が前記２値論理の他方をとると
き、前記制御回路用第１制御出力信号の論理は前記制御
回路用第１制御入力信号の反転論理に等しく、前記制御
回路用第２制御出力信号の論理は前記制御回路用第１制
御入力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項２】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、 前記第１切替回路用出力端子は前記記憶回路用入力端子
に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１及び第２制御入力端子ならびに制御回路
用第１及び第２制御出力端子を備え、 前記制御回路用第１及び第２制御入力端子にはそれぞれ
制御回路用第１及び第２制御入力信号が入力され、前記
制御回路用第１及び第２制御出力端子からはそれぞれ制
御回路用第１及び第２制御出力信号が出力され、 前記制御回路用第１及び第２制御入力信号、ならびに前
記制御回路用第１及び第２制御出力信号はそれぞれ前記
２値論理をとり、 前記制御回路用第１制御入力信号が前記第１論理をとる
とき、前記制御回路用第１及び第２制御出力信号の論理
は前記制御回路用第２制御入力信号の論理に等しく、 前記制御回路用第１制御入力信号が前記第２論理をとる
とき、前記制御回路用第１制御出力信号の論理は前記制
御回路用第１制御入力信号の反転論理に等しく、前記制
御回路用第２制御出力信号の論理は前記制御回路用第１
制御入力信号の論理に等しく、 前記制御回路用第１制御出力端子が前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子が前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項３】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、 前記第１切替回路用出力端子は前記記憶回路用入力端子
に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１乃至第３制御入力端子、制御回路用第１
及び第２制御出力端子、ならびに制御回路用試験端子を
備え、 前記制御回路用第１乃至第３制御入力端子ならびに前記
制御回路用試験端子にはそれぞれ制御回路用第１乃至第
３制御入力信号ならびに制御回路用試験信号が入力さ
れ、前記制御回路用第１及び第２制御出力端子からはそ
れぞれ制御回路用第１及び第２制御出力信号が出力さ
れ、 前記制御回路用第１乃至第３制御入力信号、前記制御回
路用第１及び第２制御出力信号、ならびに前記制御回路
用試験信号はそれぞれ前記２値論理をとり、 前記制御回路用試験信号が前記２値論理のいずれか一方
をとるとき、前記制御回路用第１及び第２制御出力信号
の論理は前記制御回路用第２制御入力信号の論理に等し
く、 前記制御回路用試験信号が前記２値論理の他方をとると
き、前記制御回路用第１制御出力信号の論理は前記制御
回路用第１制御入力信号の論理に等しく、前記制御回路
用第２制御出力信号の論理は前記制御回路用第３制御入
力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項４】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、 前記第１切替回路用出力端子は前記記憶回路用入力端子
に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１乃至第３制御入力端子、制御回路用第１
及び第２制御出力端子、ならびに制御回路用試験端子を
備え、 前記制御回路用第１乃至第３制御入力端子ならびに前記
制御回路用試験端子にはそれぞれ制御回路用第１乃至第
３制御入力信号ならびに制御回路用試験信号が入力さ
れ、前記制御回路用第１及び第２制御出力端子からはそ
れぞれ制御回路用第１及び第２制御出力信号が出力さ
れ、 前記制御回路用第１乃至第３制御入力信号、前記制御回
路用第１及び第２制御出力信号、ならびに前記制御回路
用試験信号はそれぞれ前記２値論理をとり、 前記制御回路用試験信号が前記２値論理のいずれか一方
をとり、かつ前記制御回路用第１及び第３制御入力信号
がそれぞれ前記第１論理をとるとき、前記制御回路用第
１及び第２制御出力信号の論理は前記制御回路用第２制
御入力信号の論理に等しく、 前記制御回路用試験信号が前記２値論理の他方をとると
き、前記制御回路用第１制御出力信号の論理は前記制御
回路用第１制御入力信号の論理に等しく、前記制御回路
用第２制御出力信号の論理は前記制御回路用第３制御入
力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項５】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、 前記第１切替回路用出力端子は前記記憶回路用入力端子
に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１乃至第３制御入力端子ならびに制御回路
用第１及び第２制御出力端子を備え、 前記制御回路用第１乃至第３制御入力端子にはそれぞれ
制御回路用第１乃至第３制御入力信号が入力され、前記
制御回路用第１及び第２制御出力端子からはそれぞれ制
御回路用第１及び第２制御出力信号が出力され、 前記制御回路用第１乃至第３制御入力信号ならびに前記
制御回路用第１及び第２制御出力信号はそれぞれ前記２
値論理をとり、 前記制御回路用第１制御入力信号が前記第１論理をとる
とき、前記制御回路用第１及び第２制御出力信号の論理
は前記制御回路用第２制御入力信号の論理に等しく、 前記制御回路用第１制御入力信号が前記第２論理をとる
とき、前記制御回路用第１制御出力信号の論理は前記制
御回路用第１制御入力信号の論理に等しく、前記制御回
路用第２制御出力信号の論理は前記制御回路用第３制御
入力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項６】 第１及び第２切替回路ならびに記憶回路
を含んでなり、 接続回路用入力端子、接続回路用試験入力端子、接続回
路用出力端子、ならびに接続回路用第１及び第２制御端
子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号及び前記接続回路用第２制御端子に入力され
る接続回路用第２制御信号はそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記第１切替回路は、第１切替回路用一方入力端子、第
１切替回路用他方入力端子、第１切替回路用出力端子及
び第１切替回路用制御端子を有し、 前記第２切替回路は、第２切替回路用一方入力端子、第
２切替回路用他方入力端子、第２切替回路用出力端子及
び第２切替回路用制御端子を有し、 前記記憶回路は記憶回路用入力端子及び記憶回路用出力
端子を有し、 前記第１切替回路用制御端子は前記接続回路用第１制御
端子を構成し、 前記第１切替回路用一方入力端子は前記接続回路用入力
端子を構成し、 前記接続回路用第１制御信号が前記第１論理をとるとき
に前記第１切替回路用一方入力端子は前記第１切替回路
用出力端子に接続され、 前記接続回路用第１制御信号が前記第２論理をとるとき
に前記第１切替回路用他方入力端子は前記第１切替回路
用出力端子に接続され、 前記第２切替回路用制御端子は前記接続回路用第２制御
端子を構成し、 前記第２切替回路用一方入力端子は前記接続回路用試験
入力端子を構成し、 前記接続回路用第２制御信号が前記第１論理をとるとき
に前記第２切替回路用一方入力端子は前記第２切替回路
用出力端子に接続され、 前記接続回路用第２制御信号が前記第２論理をとるとき
に前記第２切替回路用他方入力端子は前記第２切替回路
用出力端子に接続され、 前記第２切替回路用出力端子は前記第１切替回路用他方
入力端子に接続され、前記第１切替回路用出力端子は前
記記憶回路用入力端子に接続され、 前記記憶回路用出力端子は前記接続回路用出力端子を構
成するとともに前記第２切替回路用他方入力端子に接続
されることを特徴とする接続回路と、 制御回路用第１乃至第３制御入力端子ならびに制御回路
用第１及び第２制御出力端子を備え、 前記制御回路用第１乃至第３制御入力端子にはそれぞれ
制御回路用第１乃至第３制御入力信号が入力され、前記
制御回路用第１及び第２制御出力端子からはそれぞれ制
御回路用第１及び第２制御出力信号が出力され、 前記制御回路用第１乃至第３制御入力信号ならびに前記
制御回路用第１及び第２制御出力信号はそれぞれ前記２
値論理をとり、 前記制御回路用第１制御入力信号が前記第１論理をと
り、かつ前記制御回路用第３制御信号が該第１論理をと
るとき、前記制御回路用第１及び第２制御出力信号の論
理は前記制御回路用第２制御入力信号の論理に等しく、 前記制御回路用第１制御入力信号が前記第２論理をとる
とき、前記制御回路用第１制御出力信号の論理は前記制
御回路用第１制御入力信号の論理に等しく、前記制御回
路用第２制御出力信号の論理は前記制御回路用第３制御
入力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項７】 接続回路用入力端子、接続回路用試験入
力端子、接続回路用出力端子、接続回路用第１及び第２
制御端子、ならびに期待端子を備え、 前記接続回路用第１制御端子に入力される接続回路用第
１制御信号と前記接続回路用第２制御端子に入力される
接続回路用第２制御信号とはそれぞれ、互いに異なる第
１論理及び第２論理からなる２値論理をとり、 前記接続回路用第１制御信号が前記第１論理をとると
き、前記接続回路用入力端子に入力される信号を前記接
続回路用出力端子から出力し、 前記接続回路用第１制御信号が前記第２論理をとり、か
つ前記接続回路用第２制御信号が前記第１論理をとると
き、前記接続回路用試験入力端子に入力される信号を前
記接続回路用出力端子から出力し、 前記接続回路用第１及び第２制御信号がそれぞれ前記第
２論理をとるときには、前記期待端子に入力される信号
の論理と前記接続回路用入力端子に入力される信号の論
理とが一致する場合には前記接続回路用出力端子から出
力していた信号を該接続回路用出力端子から出力し続
け、一致しない場合には前記第１論理を該接続回路用出
力端子から出力し続けることを特徴とする接続回路と、 制御回路用第１乃至第３制御入力端子ならびに制御回路
用第１及び第２制御出力端子を備え、 前記制御回路用第１乃至第３制御入力端子にはそれぞれ
制御回路用第１乃至第３制御入力信号が入力され、前記
制御回路用第１及び第２制御出力端子からはそれぞれ制
御回路用第１及び第２制御出力信号が出力され、 前記制御回路用第１乃至第３制御入力信号ならびに前記
制御回路用第１及び第２制御出力信号はそれぞれ前記２
値論理をとり、 前記制御回路用第１制御入力信号が前記第１論理をと
り、かつ前記制御回路用第３制御信号が該第１論理をと
るとき、前記制御回路用第１及び第２制御出力信号の論
理は前記制御回路用第２制御入力信号の論理に等しく、 前記制御回路用第１制御入力信号が前記第２論理をとる
とき、前記制御回路用第１制御出力信号の論理は前記制
御回路用第１制御入力信号の論理に等しく、前記制御回
路用第２制御出力信号の論理は前記制御回路用第３制御
入力信号の論理に等しく、 前記制御回路用第１制御出力端子は前記接続回路用第１
制御端子に接続され、 前記制御回路用第２制御出力端子は前記接続回路用第２
制御端子に接続されることによって前記接続回路を制御
する制御回路とを含んでなることを特徴とするスキャン
パス構成回路。 - 【請求項８】 上記接続回路はさらに、比較端子及び期
待端子を備え、排他的論理和素子、否定論理積素子及び
論理積素子を含んでなり、 前記比較端子に入力される比較信号は上記２値論理をと
り、 前記排他的論理和素子は排他的論理和素子用出力端子及
び二つの排他的論理和素子用入力端子を備え、 前記否定論理積素子は否定論理積素子用出力端子及び二
つの否定論理積素子用入力端子を備え、 前記論理積素子は論理積素子用出力端子及び二つの論理
積素子用入力端子を備え、 上記記憶回路用出力端子と上記第２切替回路用他方入力
端子との接続は前記論理積素子を介する接続であり、 前記排他的論理和素子用入力端子のいずれか一方は前記
期待端子を構成し、 前記排他的論理和素子用入力端子の他方と上記第１切替
回路用一方入力端子とが共通に接続され、 前記排他的論理和素子用出力端子は前記否定論理積素子
用入力端子のいずれか一方に接続され、 前記否定論理積素子用入力端子の他方が前記比較端子を
構成し、 前記否定論理積素子用出力端子は前記論理積用入力端子
の一方に接続され、 前記記憶回路用出力端子は前記論理積回路用入力端子の
他方に接続されることを特徴とする請求項３乃至６のい
ずれか一つに記載のスキャンパス構成回路。 - 【請求項９】 上記接続回路はさらに、比較端子及び期
待端子を備え、排他的論理和素子及び否定論理積素子を
含んでなり、 上記記憶回路はさらに記憶回路用初期化端子を備え、 前記比較端子に入力される比較信号は上記２値論理をと
り、 前記排他的論理和素子は排他的論理和素子用出力端子及
び二つの排他的論理和素子用入力端子を備え、 前記否定論理積素子は否定論理積素子用出力端子及び二
つの否定論理積素子用入力端子を備え、 前記排他的論理和素子用入力端子のいずれか一方は前記
期待端子を構成し、 前記排他的論理和素子用入力端子の他方と上記第１切替
回路用一方入力端子とが共通に接続され、 前記排他的論理和素子用出力端子は前記否定論理積素子
用入力端子のいずれか一方に接続され、 前記否定論理積素子用入力端子の他方が前記比較端子を
構成し、 前記否定論理積素子用出力端子は前記記憶回路用初期化
端子に接続されることを特徴とする請求項３乃至６のい
ずれか一つに記載のスキャンパス構成回路。 - 【請求項１０】 書き込み用端子及び読み出し用端子を
備えるＲＡＭに設けられるスキャンパス構成回路であ
り、 上記接続回路が前記書き込み用端子毎に、及び前記読み
出し用端子毎に用意され、 前記書き込み用端子に用意される前記接続回路の上記接
続回路用出力端子には該書き込み用端子がそれぞれ接続
され、 前記読み出し用端子に用意される前記接続回路の上記接
続回路用入力端子には該読み出し用端子がそれぞれ接続
され、 前記書き込み用端子毎に用意される前記接続回路を制御
する書き込み用制御回路とは上記制御回路であり、 前記読み出し用端子毎に用意される前記接続回路を制御
する読み出し用制御回路とは上記制御回路であり、 前記書き込み用制御回路による制御と前記読み出し用制
御回路による制御とはそれぞれ独立であることを特徴と
する請求項３乃至９のいずれか一つに記載のスキャンパ
ス構成回路。 - 【請求項１１】 書き込み用端子及び読み出し用端子を
備え、 上記読書き込み用端子は書き込み用アドレス端子と書き
込み用入力端子とからなり、 上記読み出し用端子は読み出し用アドレス端子と読み出
し用出力端子とからなるＲＡＭに設けられるスキャンパ
ス構成回路であり、 上記接続回路が前記書き込み用アドレス端子毎に、前記
書き込み用入力端子毎に、前記読み出し用アドレス端子
毎に、及び前記読み出し用出力端子毎にそれぞれ用意さ
れ、 前記書き込み用アドレス端子に用意される前記接続回路
の上記接続回路用出力端子には該書き込み用アドレス端
子がそれぞれ接続され、 前記書き込み用入力端子に用意される前記接続回路の上
記接続回路用出力端子には該書き込み用入力端子がそれ
ぞれ接続され、 前記読み出し用アドレス端子に用意される前記接続回路
の上記接続回路用入力端子には該読み出し用アドレス端
子がそれぞれ接続され、 前記読み出し用出力端子に用意される前記接続回路の上
記接続回路用入力端子には該読み出し用出力端子がそれ
ぞれ接続され、 前記書き込み用アドレス端子毎に用意される前記接続回
路を制御する書き込みアドレス用制御回路とは上記制御
回路であり、 前記書き込み用入力端子毎に用意される前記接続回路を
制御する書き込み入力用制御回路とは上記制御回路であ
り、 前記読み出し用アドレス端子毎に用意される前記接続回
路を制御する読み出しアドレス用制御回路とは上記制御
回路であり、 前記読み出し用出力端子毎に用意される前記接続回路を
制御する読み出し出力用制御回路とは上記制御回路であ
り、 前記書き込みアドレス用制御回路による制御と、前記書
き込み入力用制御回路による制御と、前記読み出しアド
レス用制御回路による制御と、前記読み出し出力用制御
回路による制御とはそれぞれ独立であることを特徴とす
る請求項３乃至９のいずれか一つに記載のスキャンパス
構成回路。
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