JPH07211075A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体チップの集積化面積の拡大や消費電力
の増大を抑え、ＡＴＤパルス等の高速伝送を可能にした
実装の半導体集積回路装置を提供する。 【構成】 複数メモリマット２からなる複数メモリブロ
ック１と、複数デコーダ及びセンス回路３と、複数入力
アドレスバッファ４と、入力アドレス遷移を検出してＡ
ＴＤパルスを発生する複数アドレスエッジ検出回路６
と、ＡＴＤ集合パルスを発生する集合パルス生成回路７
と、ＡＴＤ集合パルスをデコーダ及びセンス回路３に分
配供給する分配回路８〜１０を具備し、それらを１つの
半導体チップ１５に集積化させた半導体集積回路装置に
おいて、半導体チップ１５は、周辺部にメモリブロック
１及びデコーダ及びセンス回路３を、中央部にアドレス
エッジ検出回路６、集合パルス生成回路７、分配回路８
〜１０を各々配置し、入力アドレスバッファ４は、シン
グルエンド出力型のもので構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係わり、特に、大容量半導体記憶装置やアドレス遷移検
出回路（Address Transition Detection、いわゆるＡＴ
Ｄ回路）等を１つの半導体チップ上に集積化させた半導
体集積回路装置に関する。

【０００２】

【従来の技術】一般に、ＳＲＡＭ等により代表される高
速メモリにおいては、入力信号レベルの遷移を検出し、
その検出に応じて制御信号を発生させる手段を設けてい
る。また、高速ＳＲＡＭにおいては、ロウ系のアドレス
レベルの遷移を検出し、読み出し動作の直前（ワ−ド線
が選択される直前）にデ−タ線をイコライズすることに
よってデ−タ線の信号遅延を低減させ、デ−タ読み出し
を高速度で行う手段を設けることもよく知られている。
ここで、イコライズとは、電位差を有する一対のデ−タ
線の読み出し前に、その一対のデ−タ線を電気的に短絡
させ、それらの間の電位差をなくすことにより、データ
読み出しに伴ってデ−タ反転に要する遅延時間を低減す
る技術手段のことである。この一対のデ−タ線をイコラ
イズするための制御信号は、ワ−ド線を選択するロウ系
のアドレス信号の中のいずれか一つのアドレス信号の変
化を検出し、その検出に基づいて作られるものである。
このため、既知のこの種の装置、例えば、米国特許明細
書第４、３５５、３７７号に記載の装置等においては、
ロウ系のそれぞれのアドレスの遷移を検出することによ
って得られたアドレス遷移検出パルスを、論理回路等を
用いて集合させ、その集合させたアドレス遷移検出パル
スを波形整形をした後、一対のデ−タ線をイコライズす
るための制御信号に用いている。

【０００３】一方、一対のデ−タ線をイコライズする以
外にも、センスアンプの前後に接続されるデ−タバスを
イコライズする手段や、出力バッファの出力電位をデ−
タの出力開始前に、中間の電位に予め設定（プリセッ
ト）させるようにする手段等を用いることにより、デー
タの読み出し時間を高速化させることは、既知の技術手
段である。

【０００４】このように、メモリＬＳＩのデータの読み
出し時間の高速化を実行するには、入力される全てのア
ドレスの中のいずれのアドレスが遷移したとき、その遷
移を示す信号、即ち、アドレス遷移検出パルスを発生さ
せる必要がある。このため、入力される全てのアドレス
について、それぞれその遷移を検出する回路、即ち、複
数のアドレス遷移検出回路（ＡＴＤ回路）を設け、これ
らＡＴＤ回路から得られたアドレス遷移検出パルス（Ａ
ＴＤパルス）を前述のイコライズやプリセットのための
制御信号に用いるようにしている。この場合、ＡＴＤ回
路は、通常、入力されるアドレス毎に、その遷移を検出
し、ＡＴＤパルスを発生させる複数のアドレスエッジ検
出回路と、これらアドレスエッジ検出回路から得られる
ＡＴＤパルス間の論理和出力を発生させる１つの集合パ
ルス生成回路とからなっている。

【０００５】かかるＡＴＤ回路を実装させる場合に、Ａ
ＴＤパルスが供給される複数のメモリマット、センスア
ンプ、出力バッファ等とともに、ＡＴＤ回路を１つの半
導体チップ上に集積化させることは、既知であって、そ
の一例として、電子通信学会技術報告、ｖｏｌ．ＥＤ９
０−７２、ｐｐ８７−９１に記載の実装手段を挙げるこ
とができる。そして、この実装手段においては、半導体
チップ上の一方の端の部分及び中央部分にそれぞれメモ
リマットを２つづつ並んで配置させており、その他方の
端の部分にセンスアンプと出力バッファを配置させてい
る。また、半導体チップ上の２つづつ並んだメモリマッ
トの間には、ＡＴＤ回路の２つのエッジ検出回路が２つ
のアドレスバッファにそれぞれ一体化させて配置すると
ともに、これら２つのアドレスバッファの間に、ＡＴＤ
回路の１つの集合パルス生成回路を配置しているもので
ある。この場合、ＡＴＤ回路、具体的には、２つのエッ
ジ検出回路及び１つの１つの集合パルス生成回路を、ア
ドレスバッファと一体化させて配置している、あるいは
アドレスバッファの近傍に配置している技術的理由は、
ＡＴＤ回路をアドレスバッファから離れた箇所に配置す
ると、アドレスバッファからの相補出力信号を伝達する
アドレスバス線の長さが長くなってしまい、半導体チッ
プ上でアドレスバス線が占有する面積が大きくなり、そ
の分半導体チップの集積化面積が拡大してしまうだけで
なく、アドレスバス線の充放電電流が増大して半導体チ
ップで消費される電力が増大するのを防ぐためである。

【０００６】

【発明が解決しようとする課題】前記既知の実装手段に
おいては、一応、半導体チップの集積化面積の拡大や、
半導体チップで消費される電力の増大を避けることがで
きるものの、メモリが大容量化され、しかも、メモリの
規模が大きくなるにしたがって、ＡＴＤ回路を構成する
アドレスエッジ検出回路の数が増加し、それによりＡＴ
Ｄパルスまたはアドレス遷移検出集合パルス（ＡＴＤ集
合パルス）を伝達するアドレスバス線の長さが長くな
り、このアドレスバス線の長さによる消費電力の増大を
無視することができなくなって、ＡＴＤパルスやＡＴＤ
集合パルスの高速伝達が難しいという問題を有してい
る。

【０００７】特に、半導体チップがＬＯＣ(Lead On Chi
p)チップを構成する場合は、半導体チップ上の中央部分
を出力バッファや電源パッドが占有するようになるの
で、アドレスバッファやアドレスエッジ検出回路は、ど
うしても半導体チップの長辺方向の端部に配置されるよ
うになる。このため、ＡＴＤパルスやＡＴＤ集合パルス
を伝達するアドレスバス線の長さがますます長くなり、
前述の問題が顕著に現れるようになる。

【０００８】本発明は、前記問題点を除去するものであ
って、その目的は、半導体チップの集積化面積の拡大や
消費電力の増大を抑え、アドレス遷移検出パルス（ＡＴ
Ｄパルス）等の高速伝送を可能にする実装手段を用いた
半導体集積回路装置を提供することにある。

【０００９】

【課題を解決するための手段】前記目的の達成のため
に、本発明は、少なくとも、それぞれ複数のメモリマッ
トによって構成される複数のメモリブロックと、各メモ
リブロックに結合された前記メモリブロックと同数のデ
コーダ及びセンス回路と、複数の入力パッドに個別に接
続された前記入力パッドと同数の入力アドレスバッファ
と、各入力アドレスバッファから供給される入力アドレ
ス遷移を個別に検出してアドレス遷移検出パルスを発生
する前記入力アドレスバッファと同数のアドレスエッジ
検出回路と、前記各アドレス遷移検出パルスを集合させ
てアドレス遷移検出集合パルスを発生する集合パルス生
成回路と、前記アドレス遷移検出集合パルスを対応する
デコーダ及びセンス回路に分配供給する分配回路とを具
備し、それらを１つの半導体チップ上に集積化させた半
導体集積回路装置において、前記半導体チップには、周
辺部分に、前記各メモリブロックとそれらに結合された
デコーダ及びセンス回路とを規則的に配置させるととも
に、中央部分に、各アドレスエッジ検出回路、前記集合
パルス生成回路及び前記分配回路を配置させ、かつ、前
記各入力アドレスバッファ回路は、ポジティブ信号また
はネガティブ信号のいずれかを出力するシングルエンド
出力型のもので構成している手段を具備する。

【００１０】

【作用】前記手段によれば、半導体チップには、周辺部
分に、各メモリブロックとそれらに結合されたデコーダ
及びセンス回路とを規則的に配置させ、中央部分に、各
アドレスエッジ検出回路、集合パルス生成回路及び分配
回路をそれぞれ配置させているので、アドレスエッジ検
出回路から集合パルス生成回路を経て分配回路に至る間
のアドレスバスの長さ（配線長）が短くなる。このた
め、アドレスエッジ検出回路や集合パルス生成回路に対
する負荷容量の値が小さくなって、前記アドレスバスに
おける消費電力が少なくなるとともに、アドレス遷移検
出パルス（ＡＴＤパルス）やアドレス遷移検出集合パル
ス（ＡＴＤ集合パルス）の高速伝送が可能になる。そし
て、アドレスエッジ検出回路の負荷容量の値が小さいた
め、アドレスエッジ検出回路の回路定数を小さくするこ
とができ、その分、半導体チップの占有面積も小さくす
ることができる。

【００１１】また、前記手段によれば、各入力アドレス
バッファ回路は、ポジティブ信号またはネガティブ信号
のいずれかを出力するシングルエンド出力型のもので構
成しているので、各入力アドレスバッファ回路とそれら
に対応するアドレスエッジ検出回路との間のアドレスバ
スの長さが比較的長くなったとしても、その長いアドレ
スバスにおける消費電力の増大を避けることができ、前
記アドレスバスの長さの増大による半導体チップの占有
面積の増大を少なくすることができる。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１３】図１は、本発明に係わる半導体集積回路装
置の一実施例の概要構成を示すブロック構成図である。

【００１４】図１において、１はメモリセルアレイ、２
はメモリマット、３はデコーダ及びセンス回路、４は入
力アドレスバッファ（ＩＢ）、５はプリデコーダ（Ｐ
Ｄ）、６はアドレスエッジ検出回路（ＰＧ）、７は集合
パルス生成回路（ＯＲ）、８は第１段の分配回路（分配
１）、９は第２段の分配回路（分配２）、１０は第３段
の分配回路（分配３）、１１はチップ選択信号発生回路
（ＣＳ）、１２はブロック選択信号発生回路（ＢＳ）、
１３はマット選択信号発生回路（ＭＳ）、１４はインバ
ータ、１５は半導体チップ、ＢＬ１は第１のバスライン
（アドレスバス）、ＢＬ２は第２のバスライン（アドレ
スバス）、ＢＬ３は第３のバスライン（アドレスバス）
であり、これら各構成要素の中で、メモリセルアレイ１
からインバータ１４までの各構成要素は、半導体チップ
１５上に集積化配置されている。

【００１５】そして、メモリセルアレイ１は、それぞれ
複数個、例えば、１６個のメモリマット２を並設させて
構成したものであり、半導体チップ１５の２つの長辺に
沿って一列に片側４つづつの合計８つが配置される。デ
コーダ及びセンス回路３は、それぞれ対応するメモリセ
ルアレイ１に一体化された形で８つが配置されている。
入力アドレスバッファ４は、半導体チップ１５の２つの
短辺の近傍にそれぞれ１つづつ、合計２つが配置されて
いる。プリデコーダ５は、各入力アドレスバッファ４の
出力側に１つづつ、合計２つが配置されている。アドレ
スエッジ検出回路６は、半導体チップ１５の中央部分に
近い箇所に合計２つが配置されている。集合パルス生成
回路７は、同じく半導体チップ１５の略中央部分に、２
つのアドレスエッジ検出回路６に近接して配置されてい
る。第１段の分配回路８は、同じく半導体チップ１５の
略中央部分に、集合パルス生成回路７に近接して配置さ
れている。第２段の分配回路９は、半導体チップ１５の
中央部分に比較的近接した箇所に、メモリセルアレイ１
の２つのメモリブロック毎にそれぞれ１つづつ、合計４
つが配置されている。第３段の分配回路１０は、メモリ
セルアレイ１の数と同数の８つが、対応するメモリセル
アレイ１及び対応する第２段の分配回路９にそれぞれ近
接して配置されている。チップ選択信号発生回路１１
は、半導体チップ１５の中央部分に、第１段の分配回路
８に近接して配置されている。ブロック選択信号発生回
路１２は、それぞれの第２段の分配回路９に近接して合
計４つが配置されている。マット選択信号発生回路１３
は、それぞれの第２段の分配回路９に近接して合計８つ
が配置されている。インバータ１４は、２つのプリデコ
ーダ５の配置個所の間に、合計２つが配置されている。
また、入力アドレスバッファ４の出力とアドレスエッジ
検出回路６の入力間は、第１のバスラインＢＬ１で結合
され、アドレスエッジ検出回路６の出力と集合パルス生
成回路７の入力間は、第２のバスラインＢＬ２で結合さ
れ、集合パルス生成回路７の出力と第１段の分配回路８
の入力間は、第３のバスラインＢＬ３で結合されてい
る。

【００１６】この場合に、２つのアドレスエッジ検出回
路６及び１つの集合パルス生成回路７からなる回路部分
は、アドレス遷移検出回路（ＡＴＤ回路）を構成してお
り、また、第１段の分配回路８、第２段の分配回路９、
第３段の分配回路１０、チップ選択信号発生回路１１、
ブロック選択信号発生回路１２及びマット選択信号発生
回路１３からなる回路部分は、分配回路を構成してい
る。

【００１７】なお、図１に図示の実施例においては、入
力アドレスバッファ４及びアドレスエッジ検出回路６
は、構成を簡単にするために２つだけを示しているが、
実際には、メモリ容量や出力のビット構成に応じて多数
の入力アドレスバッファ４及びアドレスエッジ検出回路
６を必要とするもので、例えば、メモリ容量が６４Ｍｂ
×４の構成のものでは、２４の入力アドレスバッファ４
及びアドレスエッジ検出回路６を必要とする。

【００１８】次に、図２は、図１に図示された各メモリ
セルアレイ１を構成する１つのメモリマット２の内部構
成の一例を示す概要構成図である。

【００１９】図２において、１６はメモリセル、１７は
一対のデータ線、１８はサブワード線、１９はメインワ
ード線、２０はカラムスイッチ、２１は一対のコモンデ
ータ線（Ｉ／Ｏ線）、２２はセンスアンプ、２３はライ
トアンプであり、その他、図１に示された構成要素と同
じ構成要素については同じ符号を付けている。

【００２０】そして、それぞれのメモリセルアレイ１
は、１６個のメモリマット２、即ち、０から１５までの
１６個のメモリマット２（０）乃至２（１５）を並設さ
せた構成になっており、それぞれのメモリマット２
（０）乃至２（１５）は、ａからｈまでの同一構成の８
個のカラム救済単位アレイａ乃至ｈを有している。それ
ぞれのカラム救済単位アレイａ乃至ｈ、例えば、図示さ
れたカラム救済単位アレイａは、マトリクス状に配置さ
れた多数のメモリセル１６を備えており、カラム方向に
並んだ各メモリセル１６の両側に一対のデータ線１７が
配置接続され、ロウ方向に並んだ各メモリセル１６の近
傍にサブワード線１８が配置接続されている。サブワー
ド線１８は、入力側においてグループ分けされ、そのグ
ループ毎にメインワード線１９に接続されている。一対
のデータ線１７の端部には、それぞれカラムスイッチ２
０が設けられ、これらカラムスイッチ２０の出力側は、
一対のコモンデータ線２１に共通接続されている。一対
のコモンデータ線２１には、センスアンプ２２の入力が
接続されるとともに、ライトアンプ２３の出力が接続さ
れている。また、他のカラム救済単位アレイｂ乃至ｈ
も、カラム救済単位アレイａの構成と同じ構成のもの
で、全体として１つのメモリマット２（０）が構成され
ている。さらに、他のメモリマット２（１）乃至２（１
５）も、メモリマット２（０）の構成と同じ構成のもの
である。

【００２１】かかるメモリマット２（０）乃至２（１
５）の構成は、既に知られているところであり、しか
も、それらメモリマット２（０）乃至２（１５）への書
込み動作及びメモリマット２（０）乃至２（１５）から
の読出し動作も、既に知られているものであるので、各
メモリマット２（０）乃至２（１５）についての動作説
明は、省略する。

【００２２】続いて、本実施例の半導体集積回路装置の
動作について説明する。

【００２３】２つの入力アドレスバッファ４は、外部か
ら供給されるアドレス信号を受け、このアドレス信号を
直接及びインバータ１４で反転してプリデコーダ５に供
給するとともに、第１のバスラインＢＬ１を通して対応
するアドレスエッジ検出回路６にも供給する。次いで、
アドレスエッジ検出回路６は、供給されたアドレス信号
のエッジの検出を行ない、その検出時にＡＴＤパルスを
発生する。続いて、それぞれのアドレスエッジ検出回路
６は、第２のバスラインＢＬ２を通して集合パルス生成
回路７に供給し、集合パルス生成回路７は、入力された
各ＡＴＤパルスを集合させたＡＴＤ集合パルスを発生す
る。次に、このＡＴＤ集合パルスは、第３のバスライン
ＢＬ３を通して第１の分配回路８に供給されるが、第１
の分配回路８は、当該半導体チップ１５を選択するため
のチップ選択信号がチップ選択信号発生回路１１から出
力されているときに限って、前記ＡＴＤ集合パルスを次
続の４つの第２の分配回路９にそれぞれ供給し、一方、
前記チップ選択信号がチップ選択信号発生回路１１から
出力されていないときは、前記ＡＴＤ集合パルスを廃棄
する。続いて、それぞれの第２の分配回路９に供給され
たＡＴＤ集合パルスは、その後の第３の分配回路１０に
供給されるが、このときも、各第２の分配回路９は、自
己のメモリブロック１を選択するためのブロック選択信
号がブロック選択信号発生回路１２から出力されている
ときに限って、前記ＡＴＤ集合パルスを次続の２つの第
３の分配回路１０に供給し、一方、前記ブロック選択信
号がブロック選択信号発生回路１２から出力されていな
いときは、前記ＡＴＤ集合パルスを廃棄する。最後に、
それぞれの第３の分配回路１０に供給されたＡＴＤ集合
パルスは、デコーダ及びセンス回路３内にあるデ−タ線
イコライズ回路（図示なし）に供給されるが、ここで
も、各第３の分配回路１０は、自己のメモリマット２を
選択するためのマット選択信号がマット選択信号発生回
路１３から出力されているときに限って、前記ＡＴＤ集
合パルスを前記デ−タ線イコライズ回路に供給して前記
一対のコモンデータ線２１のイコライズを行い、一方、
前記マット選択信号がマット選択信号発生回路１３から
出力されていないときは、前記ＡＴＤ集合パルスを廃棄
する。

【００２４】即ち、前記ＡＴＤ集合パルスは、それぞ
れ、供給させるべき半導体チップ１５、供給させるべき
メモリブロック１、供給させるべきメモリマット２が順
次選択され、選択されたメモリマット２に対応するデコ
ーダ及びセンス回路３の一対のコモンデータ線２１に供
給され、その一対のコモンデータ線２１のイコライズが
行なわれるものである。

【００２５】この場合、本実施例においては、どうして
も半導体チップ１５の周辺部分に配置される２つの入力
アドレスバッファ４を除いて、２つのアドレスエッジ検
出回路６、１つの集合パルス生成回路７、１つの第１の
分配回路８、４つの第２の分配回路９、８つの第３の分
配回路１０等を半導体チップ１５の中央部分に配置する
ようにしている。具体的には、１つづつの集合パルス生
成回路７と第１の分配回路８は、半導体チップ１５の中
央部分に並べて配置し、２つのアドレスエッジ検出回路
６は、集合パルス生成回路７に近接した位置で、しか
も、対応する入力アドレスバッファ４を考慮した位置、
例えば、図１に図示のように、集合パルス生成回路７か
ら見て略９０度の開角度を持った近接位置に配置させ
る。４つの第２の分配回路９は、第１の分配回路８及び
対応するメモリブロック１にそれぞれ近接した位置、例
えば、図１に図示のように、第１の分配回路８を中心と
する長方形の略４隅付近に配置させる。８つの第３の分
配回路１０は、対応する第２の分配回路９及び対応する
メモリマット２にそれぞれ近接した位置、例えば、図１
に図示のように、対応するメモリマット２から半導体チ
ップ１５の内側の部分に配置させる。

【００２６】かかる構成にすれば、各入力アドレスバッ
ファ４の出力から対応したアドレスエッジ検出回路６の
入力間に接続される第１のバスラインＢＬ１の長さ（Ｌ
１）に比べて、各アドレスエッジ検出回路６の出力から
集合パルス生成回路７の入力間に接続される第２のバス
ラインＢＬ２の長さ（Ｌ２）と、集合パルス生成回路７
の出力から第１の分配回路８の入力間に接続される第３
のバスラインＢＬ３の長さ（Ｌ３）との和を充分短くす
ること、即ち、Ｌ１＞Ｌ２＋Ｌ３の関係を持つようにす
ることができ、それによって、各アドレスエッジ検出回
路６及び集合パルス生成回路７の出力負荷の容量値を小
さくすることができる。そして、各アドレスエッジ検出
回路６及び集合パルス生成回路７の出力負荷の容量値が
小さくなれば、各アドレスエッジ検出回路６から出力さ
れるＡＴＤパルス及び集合パルス生成回路７から出力さ
れるＡＴＤ集合パルスの遷移に基づく充放電を迅速に行
うことができ、ＡＴＤパルスやＡＴＤ集合パルスの高速
伝送が可能になり、同時に、各アドレスエッジ検出回路
６を構成する回路定数を小さくすることが可能になっ
て、半導体チップ１５上の各アドレスエッジ検出回路６
が占める面積を少なくすることができる。さらに、各入
力アドレスバッファ４は、ポジティブ信号またはネガテ
ィブ信号のいずれかを出力するシングルエンド出力型の
ものからなるので、各入力アドレスバッファ４とアドレ
スエッジ検出回路６との間の第１のバスラインＢＬ１の
長さが比較的長くなっても、長い第１のバスラインＢＬ
１における消費電力の増大を避け、第１のバスラインＢ
Ｌ１の長さの増大による半導体チップ１５の占有面積の
増大を少なくできる。

【００２７】次に、図３は、図１に図示の実施例に用い
られるアドレスエッジ検出回路６の具体的構成の一例を
示す回路構成図である。

【００２８】図３において、２４は第１のインバータ、
２５は第２のインバータ、２６はインバータ列、２６−
１乃至２６−８はインバータ列２６を構成する従属接続
された第３乃至第１０のインバータ、２７は第１の２入
力ＮＡＮＤゲート、２８は第２の２入力ＮＡＮＤゲー
ト、２９は第３の２入力ＮＡＮＤゲートであり、その
他、図１に示された構成要素と同じ構成要素には同じ符
号を付けている。

【００２９】そして、第１のインバータ２４は、入力が
アドレス信号を受信するように構成され、出力が第２の
インバータ２５の入力、インバータ列２６の入力、第２
の２入力ＮＡＮＤゲート２８の第２の入力にそれぞれ接
続される。第２のインバータ２５の出力及びインバータ
列２６の出力は、第１の２入力ＮＡＮＤゲート２７の第
１及び第２の入力に接続され、第９のインバータ２６−
７の出力は、第２の２入力ＮＡＮＤゲート２８の第１の
入力に接続される。第１及び第２の２入力ＮＡＮＤゲー
ト２７、２８の出力は、第３の２入力ＮＡＮＤゲート２
９の第１及び第２の入力に接続され、第３の２入力ＮＡ
ＮＤゲート２９の出力からＡＴＤパルスが出力される。

【００３０】前記構成によるアドレスエッジ検出回路６
は、次のように動作する。

【００３１】入力されるアドレス信号がロウ（低）レベ
ルからハイ（高）レベルに遷移すると、直ちに、第１の
２入力ＮＡＮＤゲート２７の第１及び第２の入力がとも
にハイレベルになり、その出力はロウレベルとなるの
で、第３の２入力ＮＡＮＤゲート２９の出力はロウレベ
ルからハイレベルに遷移する。そして、インバータ列２
６における信号伝達遅延時間を経た後で、第１の２入力
ＮＡＮＤ２７の第２の入力がハイレベルからロウレベル
に遷移するので、第１の２入力ＮＡＮＤゲート２７の出
力はハイレベルになり、第３の２入力ＮＡＮＤゲート２
９の出力は、再びロウレベルに戻る。

【００３２】一方、入力されるアドレス信号がハイレベ
ルからロウレベルに遷移すると、始めに、第２の２入力
ＮＡＮＤゲート２８の第１及び第２の入力がともにハイ
レベルになるので、第２の２入力ＮＡＮＤゲート２８の
出力はロウレベルになり、第３の２入力ＮＡＮＤゲート
２９の出力は、ロウレベルからハイレベルに遷移する。
そして、インバータ列２６における信号伝達遅延時間を
経た後で、第２の２入力ＮＡＮＤゲート２８の第１の入
力がハイレベルからロウレベルに遷移するので、第２の
２入力ＮＡＮＤゲート２８の出力はハイレベルになる。
このとき、第１の２入力ＮＡＮＤゲート２７の出力もハ
イレベルにあるので、第３の２入力ＮＡＮＤゲート２９
の出力は、再びロウレベルに戻る。

【００３３】このようにして、入力されるアドレス信号
の遷移にしたがって、インバ−タ列２６の信号伝達遅延
時間に対応したパルス幅をもったＡＴＤパルス信号が形
成される。

【００３４】続いて、図４は、図１に図示の実施例に用
いられる集合パルス生成回路７の具体的構成の一例を示
す回路構成図である。

【００３５】図４において、３０−１は第１のバイポ−
ラトランジスタ、３０−２は第２のバイポ−ラトランジ
スタ、３０−ｎは第ｎ（ｎは３以上の任意の整数）のバ
イポ−ラトランジスタ、３１は定電流源用ＦＥＴ、３２
−１は第１の入力端子、３２−２は第２の入力端子、３
２−ｎは第ｎの入力端子、３３は出力端子、３４−１は
第１の電源端子、３４−２は第２の電源端子、３５は定
電圧供給端子である。

【００３６】そして、第１のバイポ−ラトランジスタ３
０−１、第２のバイポ−ラトランジスタ３０−２、第ｎ
のバイポ−ラトランジスタ３０−ｎは、いずれもコレク
タが共通に第１の電源端子３４−１に接続され、エミッ
タが共通に出力端子３３に接続され、ベースが各別に第
１の入力端子３２−１、第２の入力端子３２−２、第ｎ
の入力端子３２−ｎに接続される。定電流源用ＦＥＴ３
１は、ドレインが出力端子３３に、ソースが第２の電源
端子３４−２に、ゲートが定電圧供給端子３５にそれぞ
れ接続され、全体として、ワイヤードＯＲ回路を構成し
ている。

【００３７】前記構成による集合パルス生成回路７は、
第１の入力端子３２−１、第２の入力端子３２−２、第
ｎの入力端子３２−ｎのそれぞれに、異なるアドレスエ
ッジ検出回路６からのＡＴＤパルスが個別に供給され、
それらＡＴＤパルスの入力に対応して、出力端子３３か
ら前記各ＡＴＤパルスを集合させたＡＴＤ集合パルスが
出力される。

【００３８】次いで、図５は、図１に図示の実施例に用
いられる第１の分配回路８の構成の一例を示す回路構成
図である。

【００３９】図５において、３６は２入力ＮＡＮＤゲー
ト、３７は第１のインバータ、３８は第２のインバー
タ、３９は第３のインバータ、４０−１は第１の入力端
子、４０−２は第２の入力端子、４１−１は第１の出力
端子、４１−２は第２の出力端子であり、その他、図１
に示された構成要素と同じ構成要素には同じ符号を付け
ている。

【００４０】そして、２入力ＮＡＮＤゲート３６は、第
１の入力が第１の入力端子４０−１を通してチップ選択
信号発生回路１１に、第２の入力が第２の入力端子４０
−２を通して集合パルス生成回路７に、出力が第１のイ
ンバータ３７の入力にそれぞれ接続される。第１のイン
バータ３７の出力は、第２及び第３のインバータ３８、
３９の各入力に接続され、第２及び第３のインバータ３
８、３９の出力は、第１及び第２の出力端子４１−１、
４１−２にそれぞれ接続される。

【００４１】前記構成による第１の分配回路８は、チッ
プ選択信号発生回路１１からのチップ選択信号が供給さ
れているとき、即ち、チップ選択信号がハイレベルにあ
るときに限って、集合パルス生成回路７から供給された
ＡＴＤ集合パルスを第１及び第２の出力端子４１−１、
４１−２に伝送送出させるように働く。

【００４２】次に、図６は、図１に図示の実施例に用い
られる第２の分配回路９の構成の一例を示す回路構成図
である。

【００４３】図６において、４２は第１の２入力ＮＯＲ
ゲート、４３は第２の２入力ＮＯＲゲート、４４は第１
のインバータ、４５は第２のインバータ、４６−１は第
１の入力端子、４６−２は第２の入力端子、４６−３は
第３の入力端子、４７−１は第１の出力端子、４７−２
は第２の出力端子であり、その他、図１に示された構成
要素と同じ構成要素には同じ符号を付けている。

【００４４】そして、第１の２入力ＮＯＲゲート４２
は、第１の入力が第１の入力端子４６−１を通してブロ
ック選択信号発生回路１２に、第２の入力が第２の入力
端子４６−２を通して第１の分配回路８に、出力が第１
のインバータ４４の入力にそれぞれ接続される。第２の
２入力ＮＯＲゲート４３は、第１の入力が第２の入力端
子４６−２を通して第１の分配回路８に、第２の入力が
第３の入力端子４６−３を通して他のブロック選択信号
発生回路１２に、出力が第２のインバータ４５の入力に
それぞれ接続される。第１のインバータ４４の出力は、
第１の出力端子４７−１に、第２のインバータ４５の出
力は、第２の出力端子４７−２にそれぞれ接続される。

【００４５】前記構成による第２の分配回路９は、いず
れかのブロック選択信号発生回路１２からのブロック選
択信号が供給されているとき、即ち、メモリブロック１
を選択するためのブロック選択信号がハイレベルにある
ときに限って、第１の分配回路８から供給されたＡＴＤ
集合パルスを第１の出力端子４７−１もしくは第２の出
力端子４７−２に伝送送出させるように働く。

【００４６】続く、図７は、図１に図示の実施例に用い
られる第３の分配回路１０の構成の一例を示す回路構成
図である。

【００４７】図７において、４８−１は第１の２入力Ｎ
ＯＲゲート、４８−２は第２の２入力ＮＯＲゲート、４
８−ｎは第ｎ（ｎは３以上の任意の整数）の２入力ＮＯ
Ｒゲート、４９−１は第１のインバータ、４９−２は第
２のインバータ、４９−ｎは第ｎのインバータ、５０−
１は第１の入力端子、５０−２は第２の入力端子、５０
−３は第３の入力端子、５０−ｎは第ｎの入力端子、５
０−ｃは共通の入力端子、５１−１は第１の出力端子、
５１−２は第２の出力端子、５１−ｎは第ｎの出力端子
であり、その他、図１に示された構成要素と同じ構成要
素には同じ符号を付けている。

【００４８】そして、第１の２入力ＮＯＲゲート４８−
１は、第１の入力が共通の入力端子５０−ｃを通して第
２の分配回路９に、第２の入力が第１の入力端子５０−
１を通してマット選択信号発生回路１３に、出力が第１
のインバータ４９−１の入力にそれぞれ接続される。第
２の２入力ＮＯＲゲート４８−２は、第１の入力が共通
の入力端子５０−ｃを通して第２の分配回路９に、第２
の入力が第２の入力端子５０−２を通して他のマット選
択信号発生回路１３に、出力が第２のインバータ４９−
２の入力にそれぞれ接続される。第ｎの２入力ＮＯＲゲ
ート４８−ｎは、第１の入力が共通の入力端子５０−ｃ
を通して第２の分配回路９に、第２の入力が第ｎの入力
端子５０−ｎを通してさらに別のマット選択信号発生回
路１３に、出力が第ｎのインバータ４９−ｎの入力にそ
れぞれ接続される。第１のインバータ４９−１の出力
は、第１の出力端子５１−１に、第２のインバータ４９
−２の出力は、第２の出力端子５１−２に、第ｎのイン
バータ４９−ｎの出力は、第ｎの出力端子５１−ｎにそ
れぞれ接続される。

【００４９】前記構成による第３の分配回路１０は、い
ずれかのマット選択信号発生回路１３からのマット選択
信号が供給されているとき、即ち、メモリマット２を選
択するためのマット選択信号がハイレベルにあるときに
限って、第２の分配回路９から供給されたＡＴＤ集合パ
ルスを、前記マット選択信号が供給されているいずれか
の２入力ＮＯＲゲート４８−１乃至４８−ｎ及びそれに
接続されているいずれかのインバータ４９−１乃至４９
−ｎを通していずれかの出力端子５１−１乃至５１−ｎ
に伝送送出させ、選択されたメモリマット２の一対のコ
モンデ−タ線２１をイコライズするものである。

【００５０】なお、以上述べたところのアドレスエッジ
検出回路６、集合パルス生成回路７、第１の分配回路
８、第２の分配回路９、第３の分配回路１０の構成は、
本発明の半導体集積回路装置に用いるのに好適な構成の
一例を示すものであって、本発明の半導体集積回路装置
に用いるアドレスエッジ検出回路６、集合パルス生成回
路７、第１の分配回路８、第２の分配回路９、第３の分
配回路１０の各構成がそれらのものに限定されるもので
はなく、その基本的な部分を除いて適宜変更できること
はいうまでもない。

【００５１】

【発明の効果】以上のように、本発明によれば、半導体
チップ１５は、周辺部分に、各メモリブロック１とそれ
らに結合されたデコーダ及びセンス回路３とを規則的に
配置させ、中央部分に、各アドレスエッジ検出回路６、
集合パルス生成回路７及び第１の分配回路８をそれぞれ
配置させているので、アドレスエッジ検出回路６から集
合パルス生成回路７を経て第１の分配回路８に至る間の
アドレスバス（バスラインＢＬ２、ＢＬ３）の長さ（配
線長）が短くなる。このため、アドレスエッジ検出回路
６や集合パルス生成回路７に対する負荷容量の値が小さ
くなって、アドレスバス（ＢＬ２、ＢＬ３）における消
費電力が少なくなるとともに、アドレス遷移検出パルス
（ＡＴＤパルス）やアドレス遷移検出集合パルス（ＡＴ
Ｄ集合パルス）の高速伝送が可能になるという効果があ
る。そして、アドレスエッジ検出回路６の負荷容量の値
が小さいため、アドレスエッジ検出回路６の回路定数を
小さくすることができ、その分、半導体チップ１５の占
有面積も小さくすることができるという効果もある。

【００５２】また、本発明によれば、各入力アドレスバ
ッファ４は、ポジティブ信号またはネガティブ信号のい
ずれかを出力するシングルエンド出力型のもので構成し
ている。このため、各入力アドレスバッファ４とそれら
に対応するアドレスエッジ検出回路６との間のアドレス
バス（バスラインＢＬ１）の長さが比較的長くなって
も、その長いアドレスバス（ＢＬ１）における消費電力
の増大を避けることができ、アドレスバス（ＢＬ１）の
長さの増大による半導体チップ１５の占有面積の増大を
少なくできるという効果もある。

【図面の簡単な説明】

【図１】本発明に係わる半導体集積回路装置の一実施例
の概要構成を示すブロック構成図である。

【図２】図１に図示された各メモリセルアレイ１を構成
する１つのメモリマット２の内部構成の一例を示す概要
構成図である。

【図３】図１に図示の実施例に用いられるアドレスエッ
ジ検出回路６の具体的構成の一例を示す回路構成図であ
る。

【図４】図１に図示の実施例に用いられる集合パルス生
成回路７の具体的構成の一例を示す回路構成図である。

【図５】図１に図示の実施例に用いられる第１の分配回
路８の構成の一例を示す回路構成図である。

【図６】図１に図示の実施例に用いられる第２の分配回
路９の構成の一例を示す回路構成図である。

【図７】図１に図示の実施例に用いられる第３の分配回
路１０の構成の一例を示す回路構成図である。

【符号の説明】

１ メモリセルアレイ ２ メモリマット ３ デコーダ及びセンス回路 ４ 入力アドレスバッファ（ＩＢ） ５ プリデコーダ（ＰＤ） ６ アドレスエッジ検出回路（ＰＧ） ７ 集合パルス生成回路（ＯＲ） ８ 第１段の分配回路（分配１） ９ 第２段の分配回路（分配２） １０ 第３段の分配回路（分配３） １１ チップ選択信号発生回路（ＣＳ） １２ ブロック選択信号発生回路（ＢＳ） １３ マット選択信号発生回路（ＭＳ） １４、２４、２５、２６−１乃至２６−８、３７、３
８、３９、４４、４５， ４９−１、４９−２、４９−ｎ インバータ １５ 半導体チップ １６ メモリセル １７ 一対のデータ線 １８ サブワード線 １９ メインワード線 ２０ カラムスイッチ ２１ 一対のコモンデータ線（Ｉ／Ｏ線） ２２ センスアンプ ２３ ライトアンプ ２６ インバータ列 ２７、２８、２９、３６ ２入力ＮＡＮＤゲート ３０−１、３０−２、３０−ｎ バイポ−ラトランジス
タ ３１ 定電流源用ＦＥＴ ３２−１、３２−２、３２−ｎ、４０−１、４０−２、
４６−１乃至４６−３、５０−１、５０−２、５０−
３、５０−ｃ、５０−ｎ 入力端子 ３３、４１−１、４１−２、４７−１、４７−２、５１
−１５１−２、５１−ｎ 出力端子 ３４−１、３４−２ 電源端子 ３５ 定電圧供給端子 ４２、４３、４８−１、４８−２、４８−ｎ ２入力Ｎ
ＯＲゲート ＢＬ１乃至ＢＬ３ バスライン

フロントページの続き (72)発明者 岩村 将弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 光本 欽哉 群馬県高崎市西横手町111番地 株式会社 日立製作所半導体事業部高崎地区内 (72)発明者 奥津 光彦 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 少なくとも、それぞれ複数のメモリマッ
   トによって構成される複数のメモリブロックと、各メモ
   リブロックに結合された前記メモリブロックと同数のデ
   コーダ及びセンス回路と、複数の入力パッドに個別に接
   続された前記入力パッドと同数の入力アドレスバッファ
   と、各入力アドレスバッファから供給される入力アドレ
   ス遷移を個別に検出してアドレス遷移検出パルスを発生
   する前記入力アドレスバッファと同数のアドレスエッジ
   検出回路と、前記各アドレス遷移検出パルスを集合させ
   てアドレス遷移検出集合パルスを発生する集合パルス生
   成回路と、前記アドレス遷移検出集合パルスを対応する
   デコーダ及びセンス回路に分配供給する分配回路とを具
   備し、それらを１つの半導体チップ上に集積化させた半
   導体集積回路装置において、前記半導体チップには、周
   辺部分に、前記各メモリブロックとそれらに結合された
   デコーダ及びセンス回路とを規則的に配置させるととも
   に、中央部分に、各アドレスエッジ検出回路、前記集合
   パルス生成回路及び前記分配回路を配置させ、かつ、前
   記各入力アドレスバッファ回路は、ポジティブ信号また
   はネガティブ信号のいずれかを出力するシングルエンド
   出力型のもので構成したことを特徴とする半導体集積回
   路装置。
2. 【請求項２】 前記各メモリブロックとそれらに結合さ
   れたデコーダ及びセンス回路は、前記半導体チップの周
   辺部分に２つの長辺に沿ってそれぞれ１列に並べて配置
   したことを特徴とする請求項１に記載の半導体集積回路
   装置。
3. 【請求項３】 前記各アドレスエッジ検出回路、前記集
   合パルス生成回路及び前記分配回路は、前記半導体チッ
   プの中央部分の、前記１列に並べて配置したメモリブロ
   ックとデコーダ及びセンス回路の列間に配置したことを
   特徴とする請求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記各入力アドレスバッファ回路は、前
   記半導体チップの周辺部分に配置され、それにより前記
   半導体チップ上における前記各入力アドレスバッファ回
   路とそれに対応するアドレスエッジ検出回路との配置距
   離が、各アドレスエッジ検出回路から前記集合パルス生
   成回路を経て前記分配回路に至る配置距離に比べて長く
   なるように構成したことを特徴とする請求項１乃至３の
   いずれかに記載の半導体集積回路装置。
5. 【請求項５】 前記集合パルス生成回路は、論理和回路
   で構成したことを特徴とする請求項１乃至４のいずれか
   に記載の半導体集積回路装置。
6. 【請求項６】 前記論理和回路は、バイポ−ラトランジ
   スタで構成したコモンエミッタ型ワイヤ−ドＯＲ回路で
   あることを特徴とする請求項５に記載の半導体集積回路
   装置。