DE102018125815A1 - Resistive Direktzugriffsspeichervorrichtung - Google Patents

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Chung-Cheng Chou
Wen-Ting Chu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine Speicherarchitektur umfasst: eine Vielzahl von Zellenmatrizen, die jeweils eine Vielzahl von Bitzellen umfassen, wobei jede der Bitzellen der Vielzahl von Zellenmatrizen eine jeweilige dielektrische Schicht mit variablem Widerstand verwendet, um zwischen ersten und zweiten logischen Zuständen zu wechseln; und eine Steuerlogikschaltung, die mit der Vielzahl von Zellenmatrizen gekoppelt und konfiguriert ist, um zu bewirken, dass ein erstes Informationsbit in jeweilige Bitzellen eines Paars von Zellenmatrizen als ein ursprünglicher logischer Zustand des ersten Informationsbits und ein logisch komplementärer logischer Zustand des ersten Informationsbits geschrieben wird, wobei die jeweiligen dielektrischen Schichten mit variablem Widerstand unter Verwendung der gleichen Rezeptur von Abscheidungseinrichtungen gebildet werden und unterschiedliche Durchmesser aufweisen.

Description

  • KREUZVERWEIS AUF VERWANDTE ANMELDUNG
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/592,574 , eingereicht am 30. November 2017, die hiermit zur Bezugnahme vollständig übernommen wird.
  • HINTERGRUND
  • Integrierte Schaltungen, die als Speichervorrichtungen dienen oder Speicherabschnitte umfassen, sind sehr beliebt und erfüllen diverse Funktionen im Bereich der Elektronik. Resistive Direktzugriffsspeicher- (RRAM) Vorrichtungen sind Speichervorrichtungen nicht flüchtiger Art, die unter Verwendung von Verfahren zur Herstellung von Halbleitern gebildet werden. Die RRAM-Vorrichtung weist gewisse Ähnlichkeiten zu RAM mit leitfähiger Überbrückung (CBRAM) und phasenändernden Speichervorrichtungen auf.
  • Im Allgemeinen funktionieren RRAM-Vorrichtungen nach dem Prinzip, dass bewirkt werden kann, dass ein Dielektrikum, das normalerweise isolierend ist, über ein Filament oder einen Leitungsweg, das bzw. der sich nach dem Anlegen einer ausreichend hohen Spannung bildet, leitfähig wird. Die Leitungswegbildung kann aus verschiedenen Mechanismen entstehen, wozu ohne Einschränkung Defekte, Metallmigration, Sauerstoffleerstellen usw. gehören. Diverse verschiedene dielektrische Materialien können in den RRAM-Vorrichtungen verwendet werden. Sobald das Filament oder der Leitungsweg gebildet ist, kann er jeweils durch eine zweckmäßig angelegte Spannung zurückgestellt, d.h. abgebrochen, werden, was zu einem hochohmigen Zustand (HRS) führt, oder kann eingestellt, d.h. wiederhergestellt werden, was zu einem niedrigeren Widerstand (LRS) führt.
  • Figurenliste
  • Die Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den beiliegenden Figuren gelesen wird. Es sei zu beachten, dass diverse Merkmale nicht unbedingt maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der diversen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein. Es zeigen:
    • 1 ein beispielhaftes Blockdiagramm einer resistiven Direktzugriffsspeicher-(RRAM) Architektur gemäß einigen Ausführungsformen.
    • 2 ein beispielhaftes Blockdiagramm eines RRAM-Makros der RRAM-Architektur aus 1 gemäß einigen Ausführungsformen.
    • 3 ein beispielhaftes schematisches Diagramm einer RRAM-Zelle einer der RRAM-Zellenmatrizen des RRAM-Makros 108 aus 2 gemäß einigen Ausführungsformen.
    • 4 ein beispielhaftes schematisches Diagramm der RRAM-Architektur aus 1 gemäß einigen Ausführungsformen.
    • 5A ein beispielhaftes schematisches Diagramm einer Wortleitungs- (WL) Signalquellenschaltung der RRAM-Architektur aus 1 gemäß einigen Ausführungsformen.
    • 5B ein beispielhaftes schematisches Diagramm einer Bitleitungs- (BL) Signalquellenschaltung der RRAM-Architektur aus 1 gemäß einigen Ausführungsformen.
    • 5C ein beispielhaftes schematisches Diagramm eines Abtastverstärkers und eines Abschnitts einer Ein-/Ausgabe- (E/A) Schaltung der RRAM-Architektur aus 1 gemäß einigen Ausführungsformen.
    • 5D beispielhafte Betätigungsvergleiche zwischen zwei Typen von Abtastverstärkerschaltungen gemäß einigen Ausführungsformen.
    • 6 ein Ablaufschema eines beispielhaften Verfahrens, um die RRAM-Architektur aus 1 zu betätigen, gemäß einigen Ausführungsformen.
    • 7 ein Ablaufschema eines beispielhaften Verfahrens, um das RRAM-Makro aus 2 zu fertigen, gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG VON AUSFÜHRUNGSBEISPIELEN
  • Die folgende Offenbarung beschreibt diverse Ausführungsbeispiele zum Umsetzen verschiedener Merkmale des Gegenstands. Spezifische Beispiele von Komponenten und Anordnungen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich natürlich nur um Beispiele, die nicht als einschränkend anzusehen sind. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale vielleicht nicht in direktem Kontakt stehen. Zudem versteht es sich, dass ein Element, wenn es als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, mit dem anderen Element direkt verbunden oder gekoppelt sein kann, oder dass ein oder mehrere Zwischenelemente vorhanden sein kann bzw. können.
  • In den letzten Jahren wurden unkonventionelle nicht flüchtige Speicher- (NVM) Vorrichtungen, wie etwa ferroelektrische Direktzugriffsspeicher- (FRAM) Vorrichtungen, magnetische Direktzugriffsspeicher- (MRAM) Vorrichtungen, phasenändernde Direktzugriffsspeicher- (PRAM) Vorrichtungen und resistive Direktzugriffsspeicher- (RRAM) Vorrichtungen entwickelt. Insbesondere bieten RRAM-Vorrichtungen, die ein Schaltverhalten zwischen einem hochohmigen Zustand und einem niederohmigen Zustand aufweisen, diverse Vorteile gegenüber herkömmlichen NVM-Vorrichtungen. Zu diesen Vorteilen gehören beispielsweise kompatible Fertigungsschritte zu aktuellen Technologien für Komplementär-Metalloxid-Halbleiter (CMOS), kostengünstige Fertigung, einen platzsparenden Aufbau, flexible Skalierbarkeit, schnelles Schalten, hohe Integrationsdichte usw.
  • Im Allgemeinen umfasst eine RRAM-Vorrichtung, oder genauer gesagt eine RRAM-Zelle, eine obere (Anoden-) Elektrode und eine untere (Kathoden-) Elektrode, wobei eine dielektrische Schicht mit variablem Widerstand zwischen den oberen und unteren Elektroden eingeschoben ist. Bei einigen Beispielen kann eine RRAM-Zelle ferner eine Deckschicht umfassen, die zwischen der oberen Elektrode und der dielektrischen Schicht mit variablem Widerstand eingeschoben ist, wodurch bewirkt wird, dass die RRAM-Zelle ein bipolares Schaltverhalten aufweist. Der Begriff „bipolar“, wie er hier verwendet wird, bezieht sich auf die beiden Spannungspolaritäten einer RRAM-Zelle, die ein erstes Leitfähigkeitsverhalten mit einer ersten Polarität einer Spannung, die über die oberen und unteren Elektroden angelegt wird, und ein zweites Leitfähigkeitsverhalten mit einer zweiten Polarität (einer Polarität, die der ersten Polarität entgegengesetzt ist) einer Spannung, die über die oberen und unteren Elektroden angelegt wird, aufweist.
  • Wie zuvor beschrieben, wird während eines Schreibvorgangs in die RRAM-Zelle eine „Einstell-“ Spannung über die oberen und unteren Elektroden angelegt, um die dielektrische Schicht mit variablem Widerstand von einem ersten spezifischen Widerstand (z. B. einem hochohmigen Zustand (HRS)) auf einen zweiten spezifischen Widerstand (z. B. einen niederohmigen Zustand (LRS)) zu wechseln. Ähnlich wird eine „Rückstell-“ Spannung über die oberen und unteren Elektroden angelegt, um die dielektrische Schicht mit variablem Widerstand von dem zweiten spezifischen Widerstand zurück auf den ersten spezifischen Widerstand, beispielsweise von LRS auf HRS, zu ändern. Daher können in Fällen, bei denen der LRS und der HRS jeweils den logischen Zuständen „1“ und „0“ entsprechen (oder umgekehrt), die Einstell- und Rückstell-Spannungen verwendet werden, um die digitalen Informationsbits in der RRAM-Zelle zu speichern.
  • Diverse Leistungszahlen werden verwendet, um die Leistung einer RRAM-Zelle einzuschätzen. Insbesondere wird von den diversen Leistungszahlen die Haltbarkeit einer RRAM-Zelle im Allgemeinen verwendet um einzuschätzen, für welche Anwendung die RRAM-Zelle geeignet ist. Die Haltbarkeit einer RRAM-Zelle wird als die Anzahl von Zyklen bezeichnet (von HRS auf LRS oder umgekehrt), welche die RRAM-Zelle aushalten kann, bevor der HRS und der LRS einer RRAM-Zelle nicht mehr zu unterscheiden sind. In Abhängigkeit von der Art der Anwendung, bei der eine RRAM-Zelle verwendet wird, kann eine RRAM-Zelle mit einem bestimmten Haltbarkeitsniveau oder Bereich für eine gewisse Anwendung ausgewählt werden. Wenn beispielsweise eine RRAM-Zelle für eine elektrische Sicherung (eFuse) verwendet wird, ist die Haltbarkeit der eFuse-RRAM-Zelle typischerweise geringer als ungefähr 10 Zyklen. Wenn bei einem anderen Beispiel eine RRAM-Zelle als mehrfach programmierbare (MTP) Speichervorrichtung verwendet wird, liegt die Haltbarkeit der MTP-RRAM-Vorrichtung typischerweise zwischen ungefähr 10 und 1000 Zyklen. Wenn bei noch einem anderen Beispiel eine RRAM-Zelle verwendet wird, um Daten zu speichern (z. B. eine Flash-Speichervorrichtung), liegt die Haltbarkeit einer derartigen RRAM-Zelle typischerweise zwischen ungefähr 10.000 und 100.000 Zyklen. Die Leistungszahlen (z. B. Haltbarkeit, Rückhaltezeit usw.) einer RRAM-Zelle können bestimmt werden, indem eine bestimmte Dicke und/oder Kristallstruktur der dielektrischen Schicht mit variablem Widerstand in der RRAM-Zelle ausgewählt wird bzw. werden, wie es noch ausführlicher beschrieben wird.
  • Um eine RRAM-Vorrichtung zu fertigen, die mehrere RRAM-Zellen auf einem einzigen Chip/Die aufweist, die bei mehreren Anwendungen verwendet werden kann, die jeweils eine jeweilige andere Haltbarkeit erfordern, werden herkömmlicherweise typischerweise mehrere Rezepturen verwendet, um mehrere dielektrische Schichten mit variablem Widerstand zu bilden, jeweils mit einer anderen Dicke und/oder Kristallstruktur. Somit kann es sein, dass zusätzliche Mengen von Zeit/ Kosten/ Fertigungsschritten zu verwenden sind, um eine RRAM-Vorrichtung herzustellen, die bei zwei oder mehreren Anwendungen verwendet werden kann. Somit waren die herkömmlichen RRAM-Vorrichtungen nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Die Ausführungsformen der vorliegenden Offenbarung stellen eine neuartige RRAM-Architektur bereit, die eine Vielzahl von RRAM-Zellenmatrizen umfasst, die als RRAM-Makro integriert sind, wobei jede RRAM-Zellenmatrix eine Vielzahl von RRAM-Zellen umfasst. Bei einigen Ausführungsformen ist mindestens ein Paar der Vielzahl von RRAM-Zellenmatrizen konfiguriert, um ein Informationsbit als zwei komplementäre logische Zustände in jeweiligen RRAM-Zellen durch Schreibvorgänge zu präsentieren. D. h. eine RRAM-Zelle von einer von dem Paar von RRAM-Zellenmatrizen ist konfiguriert, um ein Informationsbit als seinen ursprünglichen logischen Zustand zu präsentieren; und eine RRAM-Zelle von der anderen von dem Paar von RRAM-Zellenmatrixpaaren ist konfiguriert, um das Informationsbit als seinen komplementären logischen Zustand zu präsentieren. Somit kann im Vergleich zu herkömmlichen RRAM-Vorrichtungen, die auf einem festgelegten Referenzstromsignal beruhen, um jeweilige logische Zustände auszulesen, das Paar von RRAM-Zellenmatrizen der offenbarten RRAM-Architektur einen größeren Unterschied zwischen den jeweiligen Lesestromsignalen aufweisen, während sie ausgelesen werden, was wiederum die Größen von Schreibspannungssignalen verringern kann (z. B. die zuvor erwähnten Einstell-/Rückstell-Spannungen). Somit kann ein derartiges Paar von RRAM-Zellenmatrizen bei Anwendungen verwendet werden, die eine höhere Haltbarkeit erfordern.
  • Ferner kann bei einigen Ausführungsformen das RRAM-Makro mindestens eine RRAM-Zellenmatrix umfassen, die anders als das Paar von RRAM-Zellenmatrizen ist, das konfiguriert ist, um Informationsbits in ihren jeweiligen logischen Zuständen zu präsentieren. Eine derartige RRAM-Zellenmatrix kann gemäß einigen Ausführungsformen bei Anwendungen verwendet werden, die eine geringere Haltbarkeit erfordern. Bei einigen Ausführungsformen verwendet jede RRAM-Zellenmatrix des RRAM-Makros eine universelle dielektrische Schicht mit variablem Widerstand mit einer bestimmten Dicke und/oder Kristallstruktur, die unter Verwendung einer einzigen gleichen Rezeptur in ihren jeweiligen RRAM-Zellen gebildet wird. Somit kann selbst, wenn nur eine einzige Rezeptur verwendet wird, um die jeweiligen dielektrischen Schichten mit variablem Widerstand zu bilden, die offenbarte RRAM-Architektur mehrere RRAM-Zellenmatrizen, die für mehrere Anwendungen geeignet sind (z. B. eFuse, MTP, Datenspeicherung usw.) auf einem einzigen Chip unter Verwendung der einzigen Rezeptur ohne die Anforderungen von zusätzlichen Mengen von Zeit/ Kosten/ Fertigungsschritten, wie es bei herkömmlichen RRAM-Vorrichtungen zu sehen ist, integrieren. Dies ist der Fall, weil verschiedene RRAM-Zellenmatrizen auf dem einzigen Chip verschiedene Speicherelemente, z. B. die dielektrischen Schichten mit variablem Widerstand, im Hinblick auf unterschiedliche Durchmesser, um verschiedenen Betriebshaltbarkeiten gerecht zu werden, aufweisen können.
  • 1 bildet ein beispielhaftes Blockdiagramm einer offenbarten RRAM-Architektur 100 gemäß diversen Ausführungsformen ab. Wie gezeigt, wird die RRAM-Architektur 100 auf einem einzigen Chip/Die 102 gebildet, und die RRAM-Architektur 100 umfasst eine Steuerlogikschaltung 104, eine Signalquellenschaltung 106, die mit der Steuerlogikschaltung 104 gekoppelt ist, und mindestens ein RRAM-Makro 108, das jeweils mit der Steuerlogikschaltung 104 und der Signalquellenschaltung 106 gekoppelt ist. Obwohl eine beliebige Anzahl von RRAM-Makros in die RRAM-Architektur 100 integriert werden kann und im Umfang der vorliegenden Offenbarung bleibt, wird zur Klarheit der Diskussion ein einziges RRAM-Makro (z. B. 108) bei der abgebildeten Ausführungsform aus 1 gezeigt.
  • Bei einigen Ausführungsformen umfasst das RRAM-Makro 108 eine Vielzahl von RRAM-Zellenmatrizen, die jeweils eine Vielzahl von RRAM-Zellen umfassen, die mit Bezug auf 2 und 3 besprochen werden. Bei einigen Ausführungsformen ist die Steuerlogikschaltung 104 konfiguriert, um zu bewirken, dass mindestens ein Paar der Vielzahl von RRAM-Zellenmatrizen ein einziges Informationsbit als seine ursprünglichen und komplementären logischen Zustände präsentiert, um für ein derartiges Paar von RRAM-Zellenmatrizen für Anwendungen mit höherer Haltbarkeit geeignet zu sein; und um zu bewirken, dass mindestens eine andere der Vielzahl von RRAM-Zellenmatrizen ein einziges Informationsbit in seinem ursprünglichen logischen Zustand präsentiert, um für eine derartige RRAM-Zellenmatrix für Anwendungen mit geringerer Haltbarkeit geeignet zu sein. Bei einigen Ausführungsformen ist die Signalquellenschaltung 106, die durch einen Spannungswandler (z. B. eine Ladepumpe) bereitgestellt werden kann, konfiguriert, um ein oder mehrere Spannungssignale für die RRAM-Zellen des RRAM-Makros 108 für jeweilige Schreib-/Lese-Vorgänge bereitzustellen. Einzelheiten der Signalquellenschaltung 106 werden mit Bezug auf 5A und 5B besprochen.
  • 2 bildet eine Draufsicht eines beispielhaften Blockdiagramms des RRAM-Makros 108 der RRAM-Architektur 100 aus 1 gemäß einigen Ausführungsformen ab. Andere RRAM-Makros der RRAM-Architektur 100, die in 1 nicht gezeigt sind, können jeweils im Wesentlichen ähnlich wie die abgebildete Ausführungsform des RRAM-Makros 108 aus 2 sein. Wie in 2 gezeigt, umfasst das RRAM-Makro 108 die RRAM-Zellenmatrizen 202, 204 und 206, die Wortleitungs- (WL) Treiber 208, 210 und 212, eine obere Wärmesenke 214, eine untere Wärmesenke 216 und ein Ein-/Ausgabe- (E/A) Schaltung 218. Obwohl das RRAM-Makro 108 bei der abgebildeten Ausführungsform aus 2 drei RRAM-Zellenmatrizen umfasst, versteht es sich, dass das RRAM-Makro 108 eine beliebige Vielzahl von RRAM-Zellenmatrizen umfassen kann und dennoch im Umfang der vorliegenden Offenbarung bleiben kann.
  • Bei einigen Ausführungsformen ist jede RRAM-Zellenmatrix des RRAM-Makros 108 mit einem jeweiligen WL-Treiber gekoppelt. Beispielsweise ist die RRAM-Zellenmatrix 202 mit dem WL-Treiber 208 gekoppelt; die RRAM-Zellenmatrix 204 ist mit dem WL-Treiber 210 gekoppelt; und die RRAM-Zellenmatrix 206 ist mit dem WL-Treiber 212 gekoppelt. Dagegen können die oberen und unteren Wärmesenken 214/216 und die E/A-Schaltung 218 (die einen oder mehrere Abtastverstärker, Multiplexer, Bitleitungs- (BL) Treiber usw. umfasst, wie es nachstehend besprochen wird) durch die RRAM-Zellenmatrizen 202 bis 206 gemäß einigen Ausführungsformen der vorliegenden Offenbarung gemeinsam genutzt werden. Mit anderen Worten können die oberen und unteren Wärmesenken 214/216 und die E/A-Schaltung 218 durch die oberen und unteren Wärmesenken 214/216 und die E/A-Schaltung 218 insgesamt verwendet werden, während das RRAM-Makro 108 betätigt wird.
  • Bei einigen Ausführungsformen weist die RRAM-Zellenmatrix 202 eine andere Größe oder einen anderen Durchmesser des Speicherelements gegenüber denen der RRAM-Zellenmatrizen 204, 206 auf. Beispielsweise kann jede Zelle in der RRAM-Zellenmatrix 202 einen kleineren Durchmesser, was einen höheren Betriebsspannungspegel und eine geringere Haltbarkeit bedeutet, im Vergleich zu einer Zelle in den RRAM-Zellenmatrizen 204, 206 aufweisen. Dies kann gelten, wenn alle RRAM-Zellenmatrizen 202, 204, 206 gleichartige Schaltungen sind (z. B. alle 1c1b-Schaltungen unter Verwendung einer einzigen Zelle, um ein einziges Bit darzustellen). Um für verschiedene Zellen unterschiedliche Durchmesser aber die gleiche Dicke und Kristallstruktur zu erreichen, kann die gleiche Rezeptur verwendet werden, um die Zellen zu fertigen, indem die Anordnungsgrößen der Zellen gesteuert werden. Beispielsweise können eine RRAM-Zellenmatrix 202, die eine Haltbarkeit von beispielsweise 1 bis 10 Zyklen aufweist, und RRAM-Zellenmatrizen 204, 206, die eine Haltbarkeit von beispielsweise 10.000 und 100.000 Zyklen aufweisen, in einem einzigen RRAM-Makro unter Verwendung der gleichen Rezeptur hergestellt werden.
  • 3 bildet ein beispielhaftes schematisches Diagramm einer RRAM-Zelle 300 einer der RRAM-Zellenmatrizen 202/204/206 des RRAM-Makros 108 aus 2 gemäß einigen Ausführungsformen ab. Bei der abgebildeten Ausführungsform aus 3 umfasst die beispielhafte RRAM-Zelle 300 einen Widerstand 302 und einen Transistor 304, der mit dem Widerstand 302 in Reihe geschaltet ist, und die verwendet werden kann, um einen jeweiligen Widerstand und Transistor von jeder der anderen RRAM-Zellen jeweils der RRAM-Zellenmatrizen 202/204/206 bereitzustellen. Eine derartige RRAM-Zelle 300 wird typischerweise als eine 1-Transistor-1-Widerstand- (1T1R) Konfiguration bezeichnet. Obwohl in 3 die RRAM-Zellen (z. B. 300) der RRAM-Zellenmatrizen 202/204/206 als die 1T1R-Konfiguration umgesetzt sind, kann eine beliebige von diversen Strukturen, die ein Kennzeichen eines variablen Widerstands aufweisen, durch die RRAM-Zellen der RRAM-Zellenmatrizen 202/204/206, wie beispielsweise eine 1-Diode-1-Widerstand- (1D1R) Konfiguration, eine 1-Selektor-1-Widerstand- (1S1R) Konfiguration, eine 1-Transistor-viele Widerstände- (1T-vieleR) Konfiguration usw., verwendet werden und dennoch im Umfang der vorliegenden Offenbarung bleiben.
  • Wie in 3 gezeigt, ist der Widerstand 302 als mehrlagiger Stapel gebildet, der eine obere Elektrode 312, eine Deckschicht 322, eine dielektrische Schicht mit variablem Widerstand 332 und eine untere Elektrode 342 umfasst. Bei einigen Ausführungsformen kann die obere Elektrode 312 aus mindestens einem der Materialien gebildet sein, die aus: Pt, TiN/Ti, TiN, Ru, Ni und Kombinationen davon ausgewählt werden; die Deckschicht 322 kann aus mindestens einem der Übergangsmetallmaterialien, wie etwa, Ti, Ni, Hf, Nb, Co, Fe, Cu, V, Ta, W, Cr und Kombinationen davon, gebildet sein; die dielektrische Schicht mit variablem Widerstand 332 kann aus mindestens einem der Übergangsmetalloxidmaterialien, wie etwa, TiOx, NiOx, HfOx, NbOx, CoOx, FeOx, CuOx, VOx, TaOx, WOx, CrOx und Kombinationen davon, gebildet sein; und die untere Elektrode 342 kann aus mindestens einem der Materialien gebildet sein, die aus: TiN, TaN, W, Pt und Kombinationen davon ausgewählt werden. Bei einigen Ausführungsformen kann die dielektrische Schicht mit variablem Widerstand 332 eine dielektrische Schicht mit hohem K-Wert umfassen.
  • Zum Betätigen der RRAM-Zelle 300 (z. B. Schreiben eines logischen Zustands darin), die als 1T1R-Konfiguration gebildet ist, wird im Allgemeinen zuerst der Transistor 304 durch ein Freigabe-/Auswahlsignal über eine Wortleitung (WL), die mit einem Gate des Transistors 304 verbunden ist, aktiviert (d.h. eingeschaltet), und dann wird ein Spannungssignal (z. B. eine Einstellspannung oder eine Rückstellspannung) über die RRAM-Zelle 300 auf einer Bitleitung (BL) und einer Source-Leitung (SL), die jeweils mit der oberen Elektrode 312 des Widerstands 302 und einer Source des Transistors 304 verbunden sind, angelegt. Um beispielsweise eine logische 1 in die RRAM-Zelle 300 zu schreiben, wird eine Einstellspannung über die RRAM-Zelle 300 angelegt (z. B. wird die Einstellspannung an die BL angelegt, während die SL geerdet ist, oder die Einstellspannung wird an die SL angelegt, während die BL geerdet ist), um zu bewirken, dass die dielektrische Schicht mit variablem Widerstand 332 auf den LRS (niederohmigen Zustand) umschaltet; und um eine logische o in die RRAM-Zelle 300 zu schreiben, wird eine Rückstellspannung mit einer geringeren Größe als die Einstellspannung über die RRAM-Zelle 300 angelegt (z. B. wird die Rückstellspannung an die BL angelegt, während die SL geerdet ist, oder die Rückstellspannung wird an die SL angelegt, während die BL geerdet ist), um zu bewirken, dass die dielektrische Schicht mit variablem Widerstand 332 auf den HRS (hochohmigen Zustand) umschaltet. Ähnlich wird, um den geschriebenen logischen Zustand aus der RRAM-Zelle 300 auszulesen, nachdem der Transistor 304 aktiviert wurde, eine Lesespannung, typischerweise mit einer geringeren Größe als den Größen der Einstell- und Rückstellspannungen, über die RRAM-Zelle 300 angelegt, und basierend auf einer Größe eines Stromsignals (das auf Grund des Widerstandszustands der dielektrischen Schicht mit variablem Widerstand 332 variiert), das durch die RRAM-Zelle geht, kann der logische Zustand, der in die RRAM-Zelle 300 geschrieben ist, bestimmt werden.
  • Bei einigen Ausführungsformen müssen die jeweiligen Polaritäten der Einstell- und Rückstellspannungen, um in eine RRAM-Zelle zu schreiben, nicht unbedingt gleich sein. Insbesondere wenn die Polaritäten die gleichen sind (z. B. beide positiv oder beide negativ), wird die RRAM-Zelle typischerweise als unipolare RRAM-Zelle bezeichnet; und wenn die Polaritäten unterschiedlich sind (z. B. eine positiv und die andere negativ ist), wird die RRAM-Zelle typischerweise als bipolare RRAM-Zelle bezeichnet. Gemäß einigen Ausführungsformen kann jede RRAM-Zelle der RRAM-Zellenmatrizen 202/204/206 des RRAM-Makros 108 entweder eine bipolare oder ein unipolare RRAM-Zelle sein.
  • Im Allgemeinen wird die dielektrische Schicht mit variablem Widerstand (z. B. eine Schicht aus Übergangsmetalloxid) 332 durch Abscheidung, beispielsweise durch Atomschichtabscheidung (ALD), Abscheidung aus der Gasphase (CVD), metaorganische Abscheidung aus der Gasphase (MOCVD) usw., um eine bestimmte Dicke und Kristallstruktur aufzuweisen, unter Verwendung einer bestimmten Rezeptur gebildet. Eine Rezeptur kann diverse Steuerparameter umfassen, um die Abscheidungseinrichtung zu steuern, beispielsweise Gasdurchsatz, Kammerdruck, Teildruck einer Gasleitung, Temperatur usw. Um eine dielektrische Schicht mit variablem Widerstand mit einer bestimmten Dicke und Kristallstruktur zu bilden, kann ein bestimmter Wert für jeden der diversen Steuerparameter ausgewählt werden. Bei einigen Ausführungsformen werden die RRAM-Zellen der RRAM-Zellenmatrizen 202/204/206 des RRAM-Makros 108 jeweils durch eine einzige Rezeptur gebildet.
  • 4 bildet ein beispielhaftes schematisches Schaltbild 400 der RRAM-Architektur 100 aus 1 gemäß einigen Ausführungsformen ab. Obwohl in dem beispielhaften schematischen Schaltbild 400 aus 4 die RRAM-Zellenmatrizen 202, 204 und 206 jeweils eine einzige RRAM-Zelle umfassen, versteht es sich, dass bei einigen Ausführungsformen die RRAM-Zellenmatrizen 202, 204 und 206 jeweils eine Vielzahl von RRAM-Zellen umfassen, die in einer Spalten-Zeilen-Konfiguration angeordnet sind, wobei jede Zeile eine jeweilige WL umfasst und jede Spalte jeweilige BL und SL umfasst, und jede der Vielzahl von RRAM-Zellen an einem jeweiligen Schnittpunkt der Spalte (BL/SL) und der Zeile (WL) angeordnet ist.
  • Beispielsweise ist die RRAM-Zelle 402 der Vielzahl von RRAM-Zellen der RRAM-Zellenmatrix 202 an einem Schnittpunkt einer ersten Zeile von mehreren Zeilen (z. B. einer Zeile, welche die WL 410 umfasst) und einer ersten Spalte von mehreren Spalten (z. B. einer Spalte, welche die BL 408-1 und die SL 412-1 umfasst) der RRAM-Zellenmatrix 202 angeordnet; die RRAM-Zelle 404 der Vielzahl von RRAM-Zellen der RRAM-Zellenmatrix 204 ist an einem Schnittpunkt einer ersten Zeile von mehreren Zeilen (z. B. einer Zeile, welche die WL 414 umfasst) und einer ersten Spalte von mehreren Spalten (z. B. einer Spalte, welche die BL 408-2 und die SL 412-2 umfasst) der RRAM-Zellenmatrix 204 angeordnet; und die RRAM-Zelle 406 der Vielzahl von RRAM-Zellen der RRAM-Zellenmatrix 206 ist an einem Schnittpunkt einer ersten Zeile von mehreren Zeilen (z. B. einer Zeile, welche die WL 416 umfasst) und einer ersten Spalte von mehreren Spalten (z. B. einer Spalte, welche die BL 408-3 und die SL 412-3 umfasst) der RRAM-Zellenmatrix 206 angeordnet.
  • Ferner können bei einigen Ausführungsformen die RRAM-Zellen der RRAM-Zellenmatrizen 202, 204 und 206 jeweils als eine 1T1R-RRAM-Zelle umgesetzt sein, die durch einen Widerstand und einen Transistor gebildet ist, die in Reihe geschaltet sind (3). Eine derartige 1T1R-RRAM-Zelle ist als eine Vorrichtung mit drei Klemmen gebildet, wobei die drei Klemmen jeweils mit den entsprechenden BL, WL und SL gekoppelt sind.
  • Wie bei dem Beispiel aus 4 abgebildet, umfasst die RRAM-Zellenmatrix 202 eine RRAM-Zelle 402, die durch einen Widerstand 402R und einen Transistor 402T, die in Reihe geschaltet sind, gebildet wird; die RRAM-Zellenmatrix 204 umfasst eine RRAM-Zelle 404, die durch einen Widerstand 404R und einen Transistor 404T, die in Reihe geschaltet sind, gebildet wird; und die RRAM-Zellenmatrix 206 umfasst eine RRAM-Zelle 406, die durch einen Widerstand 406R und einen Transistor 406T, die in Reihe geschaltet sind, gebildet wird. Ferner ist die RRAM-Zelle 402 mit der BL 408-1 (über ein Ende des Widerstands 402R, das nicht mit dem Transistor 402T verbunden ist), der WL 410 (über ein Gate des Transistors 402T) und der SL 412-1 (über eine Source des Transistors 402T) gekoppelt; die RRAM-Zelle 404 ist mit der BL 408-2 (über ein Ende des Widerstands 404R, das nicht mit dem Transistor 404T verbunden ist), der WL 414 (über ein Gate des Transistors 404T) und der SL 412-2 (über eine Source des Transistors 404T) gekoppelt; und die RRAM-Zelle 406 ist mit der BL 408-3 (über ein Ende des Widerstands 406R, das nicht mit dem Transistor 406T verbunden ist), der WL 416 (über ein Gate des Transistors 406T) und der SL 412-3 (über eine Source des Transistors 406T) gekoppelt.
  • Es versteht sich, dass bei einigen Ausführungsformen die BL 408-1 der RRAM-Zellenmatrix 202 mit der BL 408-2 der RRAM-Zellenmatrix 204 gekoppelt aber gegenüber der BL 408-3 der RRAM-Zellenmatrix 206 isoliert sein kann, um ein Übersprechen von Signalen zu vermeiden, wenn auf zwei RRAM-Zellen auf den Seiten der E/A-Schaltung 218 (z. B. RRAM-Zellen 404 und 046) gleichzeitig zugegriffen wird. Ähnlich kann für den gleichen Zweck die SL 412-1 der RRAM-Zellenmatrix 202 mit der SL 412-2 der RRAM-Zellenmatrix 204 gekoppelt aber gegenüber der SL 412-3 der RRAM-Zellenmatrix 206 isoliert sein.
  • Bei einigen Ausführungsformen sind die RRAM-Zellenmatrizen 202, 204 und 206 jeweils mit der Signalquellenschaltung 106 über die jeweiligen WL-Treiber 208/210/212 gekoppelt, wie zuvor erwähnt. Genauer gesagt sind die RRAM-Zellenmatrizen 202, 204 und 206 mit einer WL-Signalquellenschaltung 106W der Signalquellenschaltung 106 über jeweilige WL-Treiber 208, 210 und 212 anhand der entsprechenden WL 410, 414 und 416 gekoppelt. Bei einigen Ausführungsformen umfasst jeder der WL-Treiber 208/210/212 einen Pull-Up-Transistor (z. B. einen p-dotierten MOSFET) und einen Pull-Down-Transistor (z. B. einen n-dotierten MOSFET), die miteinander in Reihe geschaltet sind. Es versteht sich, dass die Pull-Up- und Pull-Down-Transistoren jeweils als einer von diversen andersartigen Transistoren umgesetzt werden können und dennoch im Umfang der vorliegenden Offenbarung bleiben.
  • Beispielsweise umfasst der WL-Treiber 208 einen Pull-Up-Transistor 418U und einen Pull-Down-Transistor 418D; der WL-Treiber 210 umfasst einen Pull-Up-Transistor 420U und einen Pull-Down-Transistor 420D; und der WL-Treiber 212 umfasst einen Pull-Up-Transistor 422U und einen Pull-Down-Transistor 422D. Sowohl der Pull-Up- als auch der Pull-Down-Transistor in jedem der WL-Treiber 208, 210 und 212 sind mit der Steuerlogikschaltung 104 an ihren jeweiligen Gates gekoppelt und werden durch die Steuerlogikschaltung 104 gesteuert, um selektiv ein-/ausgeschaltet zu werden, und die Pull-Up-Transistoren in jedem der WL-Treiber 208, 210 und 212 sind mit der WL-Signalquellenschaltung 106W an ihren jeweiligen Sources gekoppelt, um ein WL-Spannungssignal 423 zu empfangen, wie es nachstehend besprochen wird. Die Einzelheiten der WL-Signalquellenschaltung 106W werden mit Bezug auf 5A besprochen.
  • Bei einigen Ausführungsformen können die oberen und unteren Wärmesenken 214 und 216 jeweils einen oder mehrere Transistoren (426, 428 und 430) und (432, 434 und 436) umfassen, die jeweils durch die Steuerlogikschaltung 104 gesteuert werden, um selektiv ein-/ausgeschaltet zu werden. Die Transistoren 426, 428, 430, 432, 434 und 436 können jeweils als n-dotierter MOSFET oder als einer von diversen andersartigen Transistoren umgesetzt werden und dennoch im Umfang der vorliegenden Offenbarung bleiben. Bei einigen Ausführungsformen kann die E/A-Schaltung 218 Transistoren 438, 440, 442, 444, 446 und 448, eine Vielzahl von Transmission-Gates 450, 452, 454 und 456 und einen Abtastverstärker (SA) 458 umfassen.
  • Bei einigen Ausführungsformen ist die E/A-Schaltung 218 mit der RRAM-Zelle einer oder mehrerer der RRAM-Zellenmatrizen 202, 204 und 206 anhand von entsprechenden BL und SL selektiv gekoppelt. Insbesondere wird die RRAM-Zelle 402 der RRAM-Zellenmatrix 202 zum Zugriff auf dieselbe (z. B. entweder zum Schreiben oder zum Lesen) durch die Steuerlogikschaltung 104 ausgewählt, um durch die E/A-Schaltung 218 durch Aktivieren der Transmission-Gates 450 und 452 gekoppelt zu werden; die RRAM-Zelle 404 der RRAM-Zellenmatrix 204 wird durch die Steuerlogikschaltung 104 ausgewählt, um durch die E/A-Schaltung 218 durch Aktivieren der Transmission-Gates 450 und 452 gekoppelt zu werden; und die RRAM-Zelle 406 der RRAM-Zellenmatrix 206 wird durch die Steuerlogikschaltung 104 ausgewählt, um durch die E/A-Schaltung 218 durch Aktivieren der Transmission-Gates 454 und 456 gekoppelt zu werden.
  • Bei einigen Ausführungsformen ist während des Schreibvorgangs (d. h. die entsprechenden Transmission-Gates sind aktiviert worden) jede RRAM-Zelle der RRAM-Zellenmatrizen 202, 204 und 206 konfiguriert, um ein BL-Spannungssignal (z. B. eine Einstellspannung oder eine Rückstellspannung) 453 von einer BL-Signalquellenschaltung 106B der Signalquellenschaltung über die E/A-Schaltung 218 und dann über eine entsprechende BL oder SL zu empfangen. Genauer gesagt können die Transistoren 442, 444, 446 und 448 durch die Steuerlogikschaltung 104 gesteuert werden, um selektiv ein-/ausgeschaltet zu werden, damit das BL-Spannungssignal 453 über eine gewünschte BL oder SL an eine gewünschte RRAM-Zelle geliefert werden kann. Die Transistoren 442, 444, 446 und 448 können jeweils als ein n-dotierter MOSFET oder einer von diversen andersartigen Transistoren umgesetzt werden und dennoch im Umfang der vorliegenden Offenbarung bleiben.
  • Bei einigen Ausführungsformen ist während des Lesevorgangs (d. h. die entsprechenden Transmission-Gates sind aktiviert worden) die SA 458 mit der RRAM-Zelle einer der RRAM-Zellenmatrizen 202, 204 und 206 über die Transistoren 438 und 440, die durch die Steuerlogikschaltung 104 selektiv ein-/ausgeschaltet werden, oder die jeweiligen RRAM-Zellen von zwei RRAM-Zellenmatrizen, die auf gegenüberliegenden Seiten der E/A-Schaltung 218 angeordnet sind, auch über die selektiv ein-/ausgeschalteten Transistoren 438 und 440 gekoppelt. Die Transistoren 438 und 440, die als Durchlass-Gates dienen, können jeweils als n-dotierter MOSFET oder einer von diversen andersartigen Transistoren umgesetzt werden und dennoch im Umfang der vorliegenden Offenbarung bleiben. Die Einzelheiten der BL-Signalquellenschaltung 106B und des SA 458 werden jeweils mit Bezug auf 5B und 5C besprochen.
  • 5A bildet ein beispielhaftes Blockdiagramm der WL-Signalquellenschaltung 106W aus 4 gemäß diversen Ausführungsformen ab. Bei der abgebildeten Ausführungsform aus 5A umfasst die WL-Signalquellenschaltung 106W einen Spannungswandler 502 (z. B. eine Ladepumpe), einen Transistor 504 (z. B. einen p-dotierten MOSFET), einen Vergleicher 506 (z. B. einen Verstärker), ein erstes Transmission-Gate 508 und ein zweites Transmission-Gate 510. Bei einigen Ausführungsformen weist der Vergleicher 506 zwei Eingangsklemmen und eine Ausgangsklemme auf, wobei eine der Eingangsklemmen (z. B. eine invertierende Eingangsklemme) konfiguriert ist, um eine erste Referenzspannung 511 zu empfangen. Die Ausgangsklemme des Vergleichers 506 ist mit einem Gate des Transistors 504 gekoppelt, und der Transistor 504 umfasst eine Source, die mit einer zweiten Referenzspannung 513 (z. B. Ein-/ Ausgabe-Vdd) gekoppelt ist, und einen Drain, der mit der anderen der Eingangsklemmen (z. B. einer nicht invertierenden Eingangsklemme) des Vergleichers 506 und des ersten Transmission-Gates 508 gekoppelt ist. Bei einigen Ausführungsformen bilden der Vergleicher 506 und der Transistor 504 einen Low-Dropout- (LDO) Regler, der konfiguriert ist, um ein Spannungssignal 515 bereitzustellen, dessen Signalpegel im Wesentlichen nahe an der zweiten Referenzspannung 513 liegt.
  • Weiter mit Bezug auf 5A ist bei einigen Ausführungsformen das erste Transmission-Gate 508 konfiguriert, um das WL-Spannungssignal 423 basierend auf dem Spannungssignal 515 bereitzustellen, das im Wesentlichen nahe an der zweiten Referenzspannung 513 liegt. Bei einigen anderen Ausführungsformen ist die Ladepumpe 502 konfiguriert, um das WL-Spannungssignal 423 über das zweite Transmission-Gate 510 bereitzustellen, wenn ein gewünschter Signalpegel des WL-Spannungssignals 423 höher als die zweite Referenzspannung 513 ist. Bei einigen Ausführungsformen, wenn der gewünschte Signalpegel des WL-Spannungssignals 423 nicht größer als die zweite Referenzspannung 513 ist, wird das WL-Spannungssignal 423 durch den LDO-Regler, der durch den Vergleicher 506 und den Transistor 504 gebildet wird, über das erste Transmission-Gate 508 bereitgestellt, so dass der Signalpegel des WL-Spannungssignals 423 gleich der zweiten Referenzspannung 513 sein kann.
  • 5B bildet ein beispielhaftes Blockdiagramm der BL-Signalquellenschaltung 106B aus 4 gemäß diversen Ausführungsformen ab. Bei der abgebildeten Ausführungsform aus 5B umfasst die BL-Signalquellenschaltung 106B einen Spannungswandler 522 (z. B. eine Ladepumpe), einen Transistor 524 (z. B. einen p-dotierten MOSFET), einen Vergleicher 526 (z. B. einen Verstärker), ein erstes Transmission-Gate 528 und ein zweites Transmission-Gate 530. Bei einigen Ausführungsformen weist der Vergleicher 526 zwei Eingangsklemmen und eine Ausgangsklemme auf, wobei eine der Eingangsklemmen (z. B. eine invertierende Eingangsklemme) konfiguriert ist, um eine erste Referenzspannung 523 zu empfangen. Die Ausgangsklemme des Vergleichers 526 ist mit einem Gate des Transistors 524 gekoppelt, und der Transistor 524 umfasst eine Source, die mit einer zweiten Referenzspannung 527 (z. B. Ein-/ Ausgabe-Vdd) gekoppelt ist, und einen Drain, der mit der anderen der Eingangsklemmen (z. B. einer nicht invertierenden Eingangsklemme) des Vergleichers 526 und des ersten Transmission-Gates 528 gekoppelt ist. Ähnlich wie der Transistor 504 und der Vergleicher 506 der WL-Signalquellenschaltung 106W, wie in 5A gezeigt, bilden der Vergleicher 526 und der Transistor 524 einen anderen Low-Dropout- (LDO) Regler, der konfiguriert ist, um ein Spannungssignal 525 bereitzustellen, dessen Signalpegel im Wesentlichen nahe an der zweiten Referenzspannung 527 liegt.
  • Weiter mit Bezug auf 5B ist bei einigen Ausführungsformen das erste Transmission-Gate 528 konfiguriert, um das BL-Spannungssignal 453 basierend auf dem Spannungssignal 525 bereitzustellen, das im Wesentlichen nahe an der zweiten Referenzspannung 527 liegt. Bei einigen anderen Ausführungsformen ist die Ladepumpe 522 konfiguriert, um das BL-Spannungssignal 453 über das zweite Transmission-Gate 530 bereitzustellen, wenn ein gewünschter Signalpegel des BL-Spannungssignals 453 höher als die zweite Referenzspannung 527 ist. Bei einigen Ausführungsformen, wenn der gewünschte Signalpegel des BL-Spannungssignals 453 nicht größer als die zweite Referenzspannung 527 ist, wird das BL-Spannungssignal 453 durch den LDO-Regler, der durch den Vergleicher 526 und den Transistor 524 gebildet wird, über das erste Transmission-Gate 528 bereitgestellt, so dass der Signalpegel des BL-Spannungssignals 453 gleich der zweiten Referenzspannung 527 sein kann. Bei einigen Ausführungsformen kann der Signalpegel des WL-Spannungssignals 423 dem Signalpegel des BL-Spannungssignals 453 entsprechen. Beispielsweise können die jeweiligen Signalpegel der WL-Spannungssignale 423 unterschiedlich sein, wenn die BL-Spannungssignale 453 jeweils gleich der Einstell- und Rückstellspannungen sind.
  • 5C bildet ein beispielhaftes Schaltbild des SA 458 aus 4 gemäß diversen Ausführungsformen ab. Wie bei der abgebildeten Ausführungsform aus 5C gezeigt, ist der SA 458 auch anhand eines Abschnitts der E/A-Schaltung 218 (4), hier als „Leseschaltung 544R“ bezeichnet, und einer Vorspannungsgeneratorschaltung 548B mit zwei RRAM-Zellen 540 und 542 gekoppelt. Bei einigen Ausführungsformen stellen die RRAM-Zellen 540 und 542 die jeweiligen RRAM-Zellen „im Lesezustand“ von zwei verschiedenen der RRAM-Zellenmatrizen 202, 204 und 206 dar, die auf gegenüberliegenden Seiten der E/A-Schaltung 218 angeordnet sind, wie beispielsweise die RRAM-Zellen 402 und 406, die RRAM-Zellen 404 und 406 usw. Entsprechend ist gemäß einigen Ausführungsformen jede der RRAM-Zellen 540 und 542 durch einen Widerstand und einen seriell gekoppelten Transistor gebildet. Beispielsweise wird die RRAM-Zelle 540 durch den Widerstand 540R und den Transistor 540T gebildet; und die RRAM-Zelle 542 wird durch den Widerstand 542R und den Transistor 542T gebildet.
  • Bei einigen Ausführungsformen umfasst der SA 458 einen ersten Wechselrichter 544, einen zweiten Wechselrichter 546, ein erstes Transmission-Gate 548, ein zweites Transmission-Gate 550 und die Transistoren 552, 554, 556 und 558. Die ersten und zweiten Wechselrichter 544 und 546 sind kreuzgekoppelt, um ein Latch zu bilden (d. h. die Eingangsklemme des ersten Wechselrichters 544 ist mit der Ausgangsklemme des zweiten Wechselrichters 546 gekoppelt, und die Eingangsklemme des zweiten Wechselrichters 546 ist mit der Ausgangsklemme des ersten Wechselrichters 544 gekoppelt); das erste Transmission-Gate 548 ist zwischen der Eingangsklemme des ersten Wechselrichters 544/ der Ausgangsklemme des zweiten Wechselrichters 546 und dem Knoten X gekoppelt; das zweite Transmission-Gate 550 ist zwischen der Ausgangsklemme des ersten Wechselrichters 544/ der Eingangsklemme des zweiten Wechselrichters 546 und dem Knoten Y gekoppelt; der Transistor 552 (z. B. ein p-dotierter MOSFET) ist zwischen einer Referenzspannung 555 (z. B. Vdd) und dem Knoten X gekoppelt; und der Transistor 554 (z. B. ein p-dotierter MOSFET) ist zwischen der Referenzspannung 555 und dem Knoten Y gekoppelt. Bei einigen Ausführungsformen sind die ersten und zweiten Wechselrichter 544 und 546, die ersten und zweiten Transmission-Gates 548 und 550 und die Transistoren 552 und 554 konfiguriert, um eine Abtast-/ Verstärkungsfunktion auszuführen, um die logischen Zustände der RRAM-Zellen 540 und 542 zu bestimmen (z. B. lesen), was noch besprochen wird. Die Transistoren 556 und 558 sind jeweils mit den Knoten X und Y gekoppelt, und sind beide mit der Leseschaltung 544R und der Vorspannungsgeneratorschaltung 548B gekoppelt, um eine Lesespannung für die RRAM-Zellen 540 und 542 zu steuern, was noch besprochen wird.
  • Bei einigen Ausführungsformen umfasst die Leseschaltung 544R die Transistoren 560, 562, 564 und 566, die Transmission-Gates 568 und 570 und eine Referenzstromquelle 572. Die Transistoren 560, 562, 564 und 566 können jeweils als ein n-dotierter MOSFET oder einer von diversen andersartigen Transistoren umgesetzt sein und dennoch im Umfang der vorliegenden Offenbarung bleiben. Die RRAM-Zelle 540 ist mit dem SA 458 über den Transistor 560 und das Transmission-Gate 568 gekoppelt; und die RRAM-Zelle 542 ist mit dem SA 458 über den Transistor 562 und das Transmission-Gate 570 gekoppelt. Bei einigen Ausführungsformen, wenn die RRAM-Zellen 540 und 542 jeweils die RRAM-Zellen 402 (oder 404) und 406 (4) darstellen, können die Transistoren 560 und 562 jeweils die Transistoren 438 und 440 (4) darstellen, und die Transmission-Gates 568 und 570 können jeweils die Transmission-Gates 450 und 454 (4) darstellen. Die Leseschaltung 544R wird noch ausführlich besprochen, wenn die Vorgänge der RRAM-Architektur 100 besprochen werden.
  • Bei einigen Ausführungsformen umfasst die Vorspannungsgeneratorschaltung 548B einen Vergleicher 573, die Transistoren 574, 576 und 578 und einen variablen Widerstand 580. Der Transistor 574 ist als p-dotierter MOSFET umgesetzt, und die Transistoren 576 und 578 sind jeweils als n-dotierter MOSFET umgesetzt. Es versteht sich, dass die Transistoren 574 bis 578 als einer von diversen andersartigen Transistoren umgesetzt sein können und dennoch im Umfang der vorliegenden Offenbarung bleiben. Der Vergleicher 573 weist zwei Eingangsklemmen und eine Ausgangsklemme auf, wobei eine der Eingangsklemmen (z. B. eine nicht invertierende Eingangsklemme) konfiguriert ist, um eine Lesespannung 581 zu empfangen. Die Ausgangsklemme des Vergleichers 573 ist mit einem Gate der Transistoren 576 und den jeweiligen Gates der Transistoren 556 und 558 des SA 458 gekoppelt. Der Transistor 576 umfasst eine Source, die mit der anderen der Eingangsklemmen (z. B. einer invertierenden Eingangsklemme) des Vergleichers 573 und einem Drain des Transistoren 578 gekoppelt ist, und einen Drain, der über den Transistor 574 mit der Referenzspannung 555 gekoppelt ist. Der Transistor 578 ist über den variablen Widerstand 580 geerdet, der bei einigen Ausführungsformen ein Poly-Widerstand sein kann. Ferner ist bei einigen Ausführungsformen die Vorspannungsgeneratorschaltung 548B konfiguriert, um ein Spannungssignal 583 basierend auf der Lesespannung 581 bereitzustellen. Das Spannungssignal 583 ist mit den Gates der Transistoren 556 und 558 gekoppelt. Ein derartiges Spannungssignal 583, das mit der Lesespannung 581 gesteuert wird, kann durch die RRAM-Zellen 540 und/oder 542 für jeweilige Lesevorgänge verwendet werden.
  • Da 4 bis 5C jeweils mindestens einen Abschnitt der RRAM-Architektur 100 abbilden, um die Betätigung der RRAM-Architektur 100 abzubilden, werden wieder die Bezugszeichen, die in 4 bis 5C gezeigt werden, in den folgenden Diskussionen verwendet. Bei einigen Ausführungsformen kann die RRAM-Architektur 100 für mehrere Anwendungen mit jeweiliger unterschiedlicher Haltbarkeit verwendet werden, wenn verschiedene RRAM-Zellenmatrizen in dem RRAM-Makro 108 unterschiedliche RRAM-Elementgrößen und/oder unterschiedliche Betriebsspannungspegel aufweisen. Für Anwendungen mit hoher Haltbarkeit kann ein Informationsbit in mindestens zwei RRAM-Zellen der RRAM-Matrizen, die auf gegenüberliegenden Seiten der E/A-Schaltung 218 angeordnet sind, jeweils in seinen ursprünglichen und komplementären logischen Zuständen geschrieben werden; und für Anwendungen mit geringer Haltbarkeit kann ein Informationsbit in die RRAM-Zelle einer der RRAM-Matrizen, die auf beiden Seiten der E/A-Schaltung 218 angeordnet sind, in seinem ursprünglichen logischen Zustand geschrieben werden. Die Vorgänge der RRAM-Architektur 100, die für Anwendungen mit hoher Haltbarkeit und geringer Haltbarkeit zu verwenden sind, werden jeweils nachstehend besprochen.
  • Bei einigen Ausführungsformen kann die Steuerlogikschaltung 104, um die RRAM-Architektur 100 für die Anwendungen mit hoher Haltbarkeit zu verwenden, zuerst ein Paar von RRAM-Zellenmatrizen (z. B. 204 und 206) auswählen. Bei einigen Ausführungsformen ist das Paar von RRAM-Zellenmatrizen 204 und 206 auf den gegenüberliegenden Seiten der E/A-Schaltung 218 angeordnet. Beim Bestimmen der RRAM-Zellenmatrizen 204 und 206, die für Anwendungen mit hoher Haltbarkeit zu verwenden sind, wählt die Steuerlogikschaltung 104 eine RRAM-Zelle aus der RRAM-Zellenmatrix 204 aus, die in einen ursprünglichen logischen Zustand eines Informationsbits (z. B. RRAM-Zelle 404) zu schreiben ist, und wählt eine RRAM-Zelle aus der RRAM-Zellenmatrix 206 aus, die in einem komplementären logischen Zustand des Informationsbits (z. B. RRAM-Zelle 406) zu schreiben ist. Mit anderen Worten wird eine der RRAM-Zellen 404 und 406 eingestellt (so dass sie eine logische 1 aufweist), und die andere der RRAM-Zellen 404 und 406 wird zurückgestellt (so dass sie eine logische o aufweist).
  • Um auf die RRAM-Zelle 404 zuzugreifen, bestätigt die Steuerlogikschaltung 104 die jeweilige WL 414 der RRAM-Zelle 404, indem sie die Transistoren 420U und 420D des WL-Treibers 210 komplementär ein-/ausschaltet (z. B. den Transistor 420U einschaltet und den Transistor 420D ausschaltet), und die BL 408-2 und die SL 412-2 durch Aktivieren der Transmission-Gates 450 und 452 der E/A-Schaltung 218 ein-/ausschaltet. Entsprechend kann es die Steuerlogikschaltung 104 der WL-Signalquellenschaltung 106W ermöglichen, das WL-Spannungssignal 423 für die ausgewählte RRAM-Zelle 404 über die bestätigte WL 414 bereitzustellen, um den Transistor 404T der RRAM-Zelle 404 zu aktivieren (einzuschalten). Gleichzeitig oder anschließend kann es die Steuerlogikschaltung 104 der BL-Signalquellenschaltung 106B ermöglichen, das BL-Spannungssignal 453 auf einem Signalpegel der Einstellspannung für die RRAM-Zelle 404 über die BL 408-2 oder die SL 412-2 bereitzustellen, um eine logische 1 in die RRAM-Zelle 404 zu schreiben. Genauer gesagt kann die Steuerlogikschaltung 104 während eines derartigen Schreibvorgangs die Transistoren 438 ausschalten, um den SA 458 vom Zugriff auf die RRAM-Zelle 404 zu isolieren, und kann den Transistor 442 ausschalten (während der Transistor 444 ausgeschaltet wird), damit das BL-Spannungssignal 453 der RRAM-Zelle 404 über die SL 412-2 geliefert werden kann, oder den Transistor 444 einschalten (während der Transistor 442 ausgeschaltet wird), damit das BL-Spannungssignal 453 der RRAM-Zelle 404 über die BL 408-2 geliefert werden kann.
  • Bei einigen Ausführungsformen bestätigt die Steuerlogikschaltung 104, um auf die RRAM-Zelle 406 zuzugreifen, die jeweilige WL 416 der RRAM-Zelle 406 durch komplementäres Ein-/Ausschalten der Transistoren 422U und 422D des WL-Treibers 212 (z. B. Einschalten des Transistors 422U und Ausschalten des Transistors 422D) und der BL 408-3 und der SL 412-3 durch Aktivieren der Transmission-Gates 454 und 456 der E/A-Schaltung 218. Entsprechend kann es die Steuerlogikschaltung 104 der WL-Signalquellenschaltung 106W ermöglichen, das WL-Spannungssignal 423 für die ausgewählte RRAM-Zelle 406 über die bestätigte WL 416 bereitzustellen, um den Transistor 406T der RRAM-Zelle 406 zu aktivieren (einzuschalten). Gleichzeitig oder anschließend kann es die Steuerlogikschaltung 104 der BL-Signalquellenschaltung 106B ermöglichen, das BL-Spannungssignal 453 mit einem Signalpegel der Rückstellspannung für die RRAM-Zelle 406 über die BL 408-3 oder die SL 412-3 bereitzustellen, um eine logische o in die RRAM-Zelle 406 zu schreiben. Genauer gesagt kann die Steuerlogikschaltung 104 während eines derartigen Schreibvorgangs die Transistoren 438 ausschalten, um den SA 458 vom Zugriff auf die RRAM-Zelle 406 zu isolieren, und den Transistor 446 einschalten (während der Transistor 448 ausgeschaltet wird), damit das BL-Spannungssignal 453 an die RRAM-Zelle 406 anhand der SL 412-3 geliefert werden kann, oder den Transistor 448 einschalten (während der Transistor 446 ausgeschaltet wird), damit das BL-Spannungssignal 453 an die RRAM-Zelle 406 über die BL 408-3 geliefert werden kann. Es sei zu beachten, dass die Schreibvorgänge, die an den RRAM-Zahlen 404 und 406 ausgeführt werden, gemäß einigen Ausführungsformen der vorliegenden Offenbarung nicht unbedingt gleichzeitig vorkommen.
  • Nachdem die RRAM-Zellen 404 und 406 jeweils in den ursprünglichen logischen Zustand (logische 1) und den komplementären logischen Zustand (logische 0) des Informationsbits geschrieben wurden, kann die Steuerlogikschaltung 104 gemäß diversen Ausführungsformen die jeweiligen logischen Zustände gleichzeitig aus den RRAM-Zellen 404 und 406 lesen. Ähnlich wie bei dem zuvor beschriebenem Schreibvorgang können die RRAM-Zellen 404 und 406 gelesen werden, indem die jeweiligen WL 414 und 416 (durch komplementäres Ein-/Ausschalten der Transistoren 420U/420D und 422U/422D) und die BL 408-2 und 408-3 und die SL 412-2 und 412-3 (über das Aktivieren der Transmission-Gates 450, 452, 454 und 456) bestätigt werden. Um die vorliegenden logischen Zustände, welche die RRAM-Zellen 404 und 406 präsentieren, auszulesen, kann die Steuerlogikschaltung 104 bei einigen Ausführungsformen die Transistoren 442, 444, 446 und 448 ausschalten, um das BL-Spannungssignal 453 von den RRAM-Zellen 404 und 406 zu isolieren, und kann die Transistoren 438 und 440 einzuschalten, damit der SA 458 auf die RRAM-Zellen 404 und 406 zugreifen kann.
  • Noch einmal mit Bezug auf 5C, wie zuvor erwähnt, stellen die beiden RRAM-Zellen 540 und 542 die RRAM-Zellen, die gelesen werden (d. h. die RRAM-Zellen 404 und 406 bei dem vorliegenden Beispiel), dar, die Transistoren 560 und 562 stellen jeweils die entsprechenden Durchlass-Gate-Transistoren 438 und 440 der RRAM-Zellen, die gelesen werden, dar (4), und die Transmission-Gates 568 und 570 stellen jeweils die entsprechenden Transmission-Gates 450 und 454 der RRAM-Zellen, die gelesen werden, dar (4). Bei einigen Ausführungsformen kann die Steuerlogikschaltung 104 zum Lesen der jeweiligen logischen Zustände aus den beiden RRAM-Zellen 540 (z. B. 404) und 542 (z. B. 406), die in verschiedenen Matrizen angeordnet sind, zuerst die Transistoren 564 und 566 ausschalten, um die Referenzstromquelle 572 von den RRAM-Zellen 540 und 542 zu isolieren. Bei einigen Ausführungsformen kann die Steuerlogikschaltung 104 jedoch die Transistoren 564 und 566 komplementär einschalten, wenn nur eine der RRAM-Zellen 540 und 542 gelesen wird, was nachstehend besprochen wird.
  • Weiter mit Bezug auf 5C kann die Steuerlogikschaltung 104 bei einigen Ausführungsformen den Transistor 574 einschalten, um die Vorspannungsgeneratorschaltung 548B zu aktivieren. Wenn sie aktiviert wird, ist eine LDO-Schaltung, die durch den Vergleicher 573 und den Transistor 576 gebildet wird, konfiguriert, um dem Spannungssignal 583 einen Signalpegel, der im Wesentlichen nahe an der Lesespannung 581 liegt, bereitzustellen. Ferner kann eine derartige LDO-Schaltung auf dem Transistor 578 und dem variablen Widerstand 580 beruhen, die ein Laden der Lese-RRAM-Zellen 540/542 simulieren können, um eine zuverlässigere Lesespannung für die RRAM-Zellen 540 und 542 bereitzustellen. Wie zuvor erwähnt, sind die Transistoren 556 und 558 konfiguriert, um das Spannungssignal 583 mit der Lesespannung zu aktivieren, wie durch die Vorspannungsgeneratorschaltung 548B bereitgestellt. Bei einigen Ausführungsformen wird eine derartige Lesespannung auf die RRAM-Zelle 540 (z. B. 404) anhand der SL 412-2 und auf die RRAM-Zelle 542 (z. B. 406) anhand der SL 412-3 angelegt, während die jeweiligen BL 408-2 und 408-3 geerdet sein können. Da die jeweiligen Transistoren 404T und 406T der RRAM-Zellen 540 (z. B. 404) und 542 (z. B. 406) eingeschaltet sind (d. h. beide einen im Wesentlichen ähnlichen Einschaltwiderstand darstellen), können die Stromsignale 591 und 593 (5C), die über die jeweiligen Widerstände 404R der RRAM-Zelle 540, die auf den LRS eingestellt wurde, und 406R der RRAM-Zelle 542, die auf den HRS zurückgestellt wurde, gehen, jeweilige unterschiedliche Signalpegel aufweisen. Bei einigen Ausführungsformen können die Stromsignale 591 und 593 gleichzeitig generiert werden, um jeweils über die RRAM-Zellen 540 und 542 zu gehen. Genauer gesagt kann bei dem vorliegenden Beispiel, bei dem die RRAM-Zellen 540 und 542 jeweils die RRAM-Zellen 404 und 406 darstellen (4), das Stromsignal 591 über die SL 412-2, den Transistor 404T, den Widerstand 404R, die BL 408-2, wahlweise die BL 408-1, die Transistoren 428 und 426 und gegen Erde verlaufen; das Stromsignal 593 kann über die SL 412-3, den Transistor 406T, den Widerstand 406R, die BL 408-3, die Transistoren 432 und 434 und gegen Erde verlaufen. Bei einigen Ausführungsformen können die Transistoren 426, 428, 430, 432, 434 und 436 durch die Steuerlogikschaltung 104 selektiv ein- oder ausgeschaltet werden. Bei einigen Ausführungsformen werden die Stromsignale 591 und 593 jeweils als die entsprechenden LRS- und HRS-Stromsignale des Informationsbits bezeichnet.
  • Bei einigen Ausführungsformen können zwei derartige Stromsignale 591 und 593 ihre Spannungspegel an den Knoten X und Y ändern, bis die jeweiligen Spannungspegel (d. h. die logischen Zustände) an den Knoten X und Y durch die kreuzgekoppelten Wechselrichter 544 und 546 gesperrt (d.h. festgelegt) werden. Bei einigen Ausführungsformen kann, bevor die Stromsignale 591 und 593 die Spannungspegel an den Knoten X und Y ändern, die Steuerlogikschaltung 104 die Transistoren 552 und 554 einschalten, um die Wechselrichter 544 und 546 über die optionalen Transmission-Gates 548 und 550 vorzuladen. Nachdem die Spannungspegel (d. h. die logischen Zustände) an den Knoten X und Y durch den SA 458 gesperrt (oder bestimmt) wurden, kann die Steuerlogikschaltung 104 entsprechend die jeweiligen logischen Zustände, die von den RRAM-Zellen 540 (z. B. 404) und 542 (z. B. 406) präsentiert werden, bestimmen. Bei dem vorliegenden Beispiel können die logischen Zustände der RRAM-Zellen 404 und 406, die durch die Steuerlogikschaltung 404 bestimmt werden, jeweils eine logische 1 und eine logische 0 sein.
  • Die Steuerlogikschaltung 104 der offenbarten RRAM-Architektur 100 bestimmt einen logischen Zustand eines Informationsbits durch Vergleichen von zwei verschiedenen Stromsignalen, die über zwei RRAM-Zellen gehen, in die jeweils die ursprünglichen und komplementären logischen Zustände eines Informationsbits geschrieben wurden. Dadurch kann der SA 458 den ursprünglichen logischen Zustand des Informationsbits effizienter bestimmen. Dies ist der Fall bei der existierenden RRAM-Vorrichtung, deren logischer Zustand der RRAM nur bestimmt werden kann, indem ein Stromsignal, das darüber geht, mit einem vordefinierten Referenzstrom verglichen wird. Und ein Strompegel des vordefinierten Referenzstroms wird typischerweise gewählt, um in der Mitte der Strompegel von zwei statistischen Stromsignalen zu liegen (eines ist ein statistisch bestimmtes HRS-Stromsignal der existierenden RRAM-Vorrichtung, und das andere ist ein statistisch bestimmtes LRS-Stromsignal der existierenden RRAM-Vorrichtung), um es einem entsprechenden SA zu ermöglichen, richtig zu bestimmen, ob der logische Zustand, den die RRAM-Zelle präsentiert, eine logische 1 oder o ist. Somit ist eine Strompegeldifferenz zwischen dem Referenzstrom und einem zu bestimmenden Stromsignal (entweder einem LRS-Stromsignal oder einem HRS-Stromsignal), das über eine beliebige RRAM-Zelle geht, relativ gering. Ganz anders beruht der SA 458 der offenbarten RRAM-Architektur 100 auf zwei verschiedenen Stromsignalen, die absichtlich als die entsprechenden HRS- und LRS-Stromsignale eines einzigen Informationsbits, die eine wesentlich größere Strompegeldifferenz dazwischen aufweisen können, um den ursprünglichen logischen Zustand der Informationsbit zu bestimmen, geführt wurden. Folglich können beim Schreiben eines Paars von RRAM-Zellen, um zu bewirken, dass sie jeweils die entsprechenden HRS- und LRS-Stromsignale eines Informationsbits führen, die Spannungspegel der jeweiligen Einstell- und Rückstellspannungen (d. h. der Schreibspannungen) wesentlich niedriger sein, wodurch die RRAM-Zellen eine höhere Haltbarkeit aufweisen können.
  • Bei einigen Ausführungsformen ist das Betätigen der RRAM-Architektur 100, die für die Anwendungen mit geringer Haltbarkeit zu verwenden ist, im Wesentlichen ähnlich wie bei den Anwendungen mit hoher Haltbarkeit, wie zuvor besprochen, außer dass die Steuerlogikschaltung 104 bewirken kann, dass ein Informationsbit in die RRAM-Zelle(n) einer einzigen RRAM-Zellenmatrix (z. B. die RRAM-Zelle 402 der RRAM-Zellenmatrix 202) der RRAM-Architektur 100 als sein ursprünglicher logischer Zustand geschrieben wird. Da das Schreiben des Informationsbits in die RRAM-Zelle 402 als sein ursprünglicher logischer Zustand im Wesentlichen ähnlich ist wie das Schreiben der RRAM-Zelle 404, wie zuvor besprochen, wird die Diskussion hier nicht wiederholt. Bei einigen Ausführungsformen kann beim Lesen des logischen Zustands, der in die RRAM-Zelle 402 geschrieben ist, eine Referenzstromquelle verwendet werden. Noch einmal mit Bezug gleichzeitig auf 4 und 5C, wenn die RRAM-Zelle 402 (die der RRAM-Zelle 540 im Lesezustand in 5C entspricht) gelesen wird, kann die Steuerlogikschaltung 104 den Transistor 438 (der dem Transistor 560 in 5C entspricht) einschalten und den Transistor 440 (der dem Transistor 562 in 5C entspricht) ausschalten, und kann den Transistor 566 einschalten und den Transistor 564 ausschalten. Somit kann der SA 458 das Stromsignal 591, das über die RRAM-Zelle 540 (z. B. 402) geht, mit einem Referenzstrom vergleichen, der durch die Referenzstromquelle 572 bereitgestellt wird, um den logischen Zustand des Informationsbits, das in die RRAM-Zelle 540 (z. B. 402) geschrieben wird, zu bestimmen (lesen). Folglich kann beim Schreiben einer RRAM-Zelle zum Führen des entsprechenden HRS- oder LRS-Stromsignals eines Informationsbits (je nach dem ursprünglichen logischen Zustand des Informationsbits), die RRAM-Zelle wiederum eine geringere Haltbarkeit aufweisen.
  • Basierend auf den zuvor besprochenen Vorgängen der RRAM-Architektur 100 versteht es sich, dass die Steuerlogikschaltung 104 bei mehreren Anwendungen mit jeweiliger unterschiedlicher Haltbarkeit verwendet werden kann, indem ein Paar der RRAM-Zellenmatrizen (z. B. 204 und 206) ausgewählt wird, um die jeweiligen ursprünglichen und komplementären logischen Zustände der Informationsbits zu präsentieren, die bei Anwendungen mit hoher Haltbarkeit verwendet werden, und eine einzige RRAM-Zelle (z. B. z. B. 202), um die ursprünglichen logischen Zustände von Informationsbits aufzuweisen, die bei Anwendungen mit geringer Haltbarkeit verwendet werden. Des Weiteren können die RRAM-Zellen derartiger RRAM-Zellenmatrizen, die bei verschiedenen Anwendungen verwendet werden, auf ein und demselben Chip (z. B. 102 aus 1) durch eine einzige Rezeptur gebildet werden.
  • 5D bildet beispielhafte Betätigungsvergleiche zwischen zwei Typen von Abtastverstärkerschaltungen gemäß einigen Ausführungsformen ab. Die erste Abtastverstärker-(SA) Schaltung 585 verwendet eine einzige Zelle, um ein einziges Bit (1c1b) darzustellen; wohingegen die zweite Abtastverstärker- (SA) Schaltung 595 zwei Zellen verwendet, um ein einziges Bit (2c1b) darzustellen.
  • Für die 1c1b-Schaltung 585 wird ein logisches Bit bestimmt, indem der Zielzellenstrom Icell_T mit dem Referenzstrom Iref verglichen wird. Zwei Stromverteilungen, die jeweils zwei logischen Bits (0 und 1) entsprechen, werden in der Betriebsgrafik 586 der 1c1b-Schaltung 585 gezeigt. Ein Schlüsselparameter für die Haltbarkeit der 1c1b-Schaltung 585 ist das Fenster von einem Ende zum anderen, d. h. der Abstand zwischen den beiden Enden, d. h. den Schweifströmen, die der logischen o (IRo) und der logischen 1 (IR1) entsprechen, der beiden Verteilungen in der Betriebsgrafik 586. Um die logischen Bits o und 1 zu unterscheiden, wird der Referenzstrom Iref in die Mitte der beiden Schweifströme von IRo und IR1 gesetzt. Um beispielsweise einen Haltbarkeitsspielraum von 5 µA aufzuweisen, müssen sowohl der Abstand zwischen Iref und IRo als auch der Abstand zwischen Iref und IR1 5 µA sein. Somit wird ein 10µA-Fenster von einem Ende zum anderen benötigt, damit die 1c1b-Schaltung 585 eine Haltbarkeit von 5 µA erreicht.
  • Für die 2c1b-Schaltung 595 wird ein logisches Bit bestimmt, indem der Zielzellenstrom Icell_T mit dem komplementären Strom Icell_C, der immer ein komplementäres logisches Bit von dem darstellt, das durch Icell_T dargestellt wird, verglichen wird. Zwei Stromverteilungen, die zwei logischen Bits (o und 1) entsprechen, werden jeweils in der Betriebsgrafik 596 der 2c1b-Schaltung 595 gezeigt. Ein Schlüsselparameter für die Haltbarkeit der 2c1b-Schaltung 595 ist auch das Fenster von einem Ende zum anderen, d. h. der Abstand zwischen den beiden Enden der beiden Verteilungen von Icell_T und Icell_C. Um beispielsweise einen Haltbarkeitsspielraum von 5 µA aufzuweisen, kann der Abstand zwischen den Enden von Icell_T und Icell_C 5 µA sein (oder sogar ein kleinerer Abstand, weil es sehr unwahrscheinlich ist, dass sowohl Icell_T als auch Icell_C zum schlimmsten Fall werden, bei dem die beiden Enden gleichzeitig sind). Somit wird nur ein 5µA-Fenster von einem Ende zum anderen für die 2c1b-Schaltung 595 benötigt, um eine Haltbarkeit von 5 µA zu erreichen.
  • D. h. um die gleiche Haltbarkeit zu erreichen, benötigt die 2c1b-Schaltung 595 ein kleineres Fenster von einem Ende zum anderen als die 1c1b-Schaltung 585. Alternativ weist die 2c1b-Schaltung 595 dadurch, dass sie das gleiche Fenster von einem Ende zum anderen aufweist, eine höhere Haltbarkeit als die 1c1b-Schaltung 585 auf. Wie zuvor besprochen, kann die gleiche Rezeptur verwendet werden, um diese beiden Typen von SA-Schaltungen in dem gleichen RRAM-Makro herzustellen, um Kosten zu sparen und Anwendungen mit unterschiedlicher Haltbarkeit zur gleichen Zeit gerecht zu werden. Die beiden Typen von SA-Schaltungen, die durch die gleiche Rezeptur erzeugt werden, weisen die gleiche Dicke und Kristallstruktur aber unterschiedliche Durchmesser und Haltbarkeitsniveaus auf.
  • 6 bildet ein Ablaufschema eines beispielhaften Verfahrens 600 zum Betätigen der RRAM-Architektur 100 gemäß diversen Ausführungsformen ab. Bei diversen Ausführungsformen werden die Vorgänge des Verfahrens 600 durch die jeweiligen Komponenten ausgeführt, die in 1 bis 5C abgebildet sind. Zum Zweck der Diskussion wird die folgende Ausführungsform des Verfahrens 600 in Verbindung mit 1 bis 5C beschrieben. Die abgebildete Ausführungsform des Verfahrens 600 ist nur ein Beispiel. Daher versteht es sich, dass diverse Vorgänge ausgelassen, umgeordnet und/oder hinzugefügt werden können und dennoch im Umfang der vorliegenden Offenbarung bleiben.
  • Das Verfahren 600 beginnt mit dem Vorgang 602, bei dem eine RRAM-Architektur, die eine Vielzahl von RRAM-Zellenmatrizen umfasst, die eine universelle dielektrische Schicht mit variablem Widerstand gemeinsam nutzen, bereitgestellt wird. Bei einigen Ausführungsformen kann die Vielzahl von RRAM-Zellenmatrizen die gleiche E/A-Schaltung gemeinsam nutzen, doch jede der RRAM-Zellenmatrizen entspricht einem jeweiligen WL-Treiber. Bei einem Beispiel kann eine derartige RRAM-Architektur die RRAM-Architektur 100 umfassen. Wie mit Bezug auf 1 und 2 besprochen, umfasst die RRAM-Architektur 100 ein RRAM-Makro 108 mit mindestens drei RRAM-Zellenmatrizen 202, 204 und 206, die auf einem einzigen Chip 102 angeordnet sind, und die RRAM-Zellen in jeder der RRAM-Zellenmatrizen umfassen eine universelle dielektrische Schicht mit variablem Widerstand (z. B. 332 mit Bezug auf 3), die durch eine einzige Rezeptur gebildet wird.
  • Das Verfahren 600 fährt mit dem Vorgang 604 fort, bei dem erste und zweite RRAM-Zellenmatrizen ausgewählt werden, um bei einer ersten Anwendung verwendet zu werden. Als Nächstes fährt das Verfahren 600 mit dem Vorgang 606 fort, bei dem eine dritte RRAM-Zellenmatrix ausgewählt wird, um bei einer zweiten Anwendung verwendet zu werden. Bei einigen Ausführungsformen erfordern derartige erste und zweite Anwendungen jeweils eine unterschiedliche Haltbarkeit, beispielsweise kann die erste Anwendung eine höhere Haltbarkeit (z. B. Datenspeicherung) erfordern, und die zweite Anmeldung kann eine niedrigere Haltbarkeit (z. B. eFuse) erfordern. Bei einigen Ausführungsformen kann diese Auswahl durch die Steuerlogikschaltung 104 erfolgen. Bei einigen Ausführungsformen sind die ersten und zweiten RRAM-Zellenmatrizen auf gegenüberliegenden Seiten der gemeinsam genutzten E/A-Schaltung 218 angeordnet.
  • Das Verfahren 600 fährt mit dem Vorgang 608 fort, bei dem der ursprüngliche logische Zustand und der komplementäre logische Zustand eines ersten Informationsbits in jeweilige RRAM-Zellen der ersten und zweiten RRAM-Zellenmatrizen geschrieben werden. Bei einigen Ausführungsformen stellt das erste Informationsbit einen Datenabschnitt dar, der bei der ersten Anwendung verwendet wird, welche die höhere Haltbarkeit erfordert. Bei einigen Ausführungsformen wird die RRAM-Zelle der ersten RRAM-Zellenmatrix in den ursprünglichen logischen Zustand des Informationsbits geschrieben, und die RRAM-Zelle der zweiten RRAM-Zellenmatrix wird in den komplementären logischen Zustand des Informationsbits geschrieben.
  • Als Nächstes fährt das Verfahren 600 mit dem Vorgang 610 fort, bei dem der ursprüngliche logische Zustand eines zweiten Informationsbits in eine RRAM-Zelle der dritten RRAM-Zellenmatrix geschrieben wird. Bei einigen Ausführungsformen stellt das zweite Informationsbit einen Datenabschnitt dar, der bei der zweiten Anwendung verwendet wird, welche die geringere Haltbarkeit erfordert. Bei einigen Ausführungsformen wird die RRAM-Zelle der dritten RRAM-Zellenmatrix in den ursprünglichen logischen Zustand des Informationsbits geschrieben.
  • Das Verfahren 600 fährt mit dem Vorgang 612 fort, bei dem der ursprüngliche logische Zustand des ersten Informationsbits basierend auf Stromsignalen bestimmt wird, die über die jeweiligen RRAM-Zellen der ersten und zweiten RRAM-Zellenmatrizen gehen. Bei einigen Ausführungsformen, da die ursprünglichen und komplementären logischen Zustände des ersten Informationsbits jeweils in die RRAM-Zellen der ersten und zweiten RRAM-Zellenmatrizen geschrieben werden, können die Stromsignale den entsprechenden HRS-(hochohmiger Zustand) und LRS- (niederohmiger Zustand) Stromsignalen des ersten Informationsbits entsprechen. Bei einigen Ausführungsformen können die ursprünglichen und komplementären logischen Zustände des ersten Informationsbits durch den SA 458 der gemeinsam genutzten E/A-Schaltung 218 bestimmt werden. Das Verfahren 600 fährt mit dem Vorgang 614 fort, bei dem der ursprüngliche logische Zustand des zweiten Informationsbits basierend auf einem Stromsignal bestimmt wird, das über die RRAM-Zelle der dritten RRAM-Zellenmatrix geht. Bei einigen Ausführungsformen, da der ursprüngliche logische Zustand des zweiten Informationsbits in die RRAM-Zelle der dritten RRAM-Zellenmatrix geschrieben wird, kann das Stromsignal kann dem entsprechenden HRS- (hochohmiger Zustand) oder LRS-(niederohmiger Zustand) Stromsignal des zweiten Informationsbits (basierend auf dem ursprünglichen logischen Zustand der zweiten Information) entsprechen. Bei einigen Ausführungsformen kann der ursprüngliche Zustand des zweiten Informationsbits durch den SA 458 der gemeinsam genutzten E/A-Schaltung 218 bestimmt werden.
  • 7 bildet ein Ablaufschema eines beispielhaften Verfahrens 700 ab, um das RRAM-Makro 108 aus 2 gemäß einigen Ausführungsformen zu fertigen. Wie zuvor besprochen umfasst das RRAM-Makro 108 verschiedene RRAM-Zellenmatrizen 202, 204, 206. Jede der RRAM-Zellenmatrizen 202, 204, 206 kann einen Widerstand zwischen einer Source-Leitung und einer Bitleitung umfassen. Der Widerstand kann als ein mehrlagiger Stapel gebildet sein, der eine obere Elektrode, einen Deckknoten, ein Widerstandsdielektrikum und eine untere Elektrode umfasst.
  • Wie in 7 gezeigt, wird eine Source-Leitung in dem Vorgang 710 gebildet. In dem Vorgang 720 wird eine untere Elektrodenschicht, die eine Vielzahl von unteren Elektroden umfasst, auf der Source-Leitungsschicht gebildet. Jede der Vielzahl von unteren Elektroden wird für eine andere RRAM-Zelle gebildet. Die unteren Elektroden werden unter Verwendung einer einzigen Rezeptur jedoch mit verschiedenen Anordnungsgrößen für verschiedene Zellenmatrizen gebildet. Somit können die unteren Elektroden in verschiedenen Zellenmatrizen 202, 204, 206 die gleiche Dicke und Kristallstruktur aber unterschiedliche Durchmesser aufweisen. In dem Vorgang 730 wird eine dielektrische Schicht mit variablem Widerstand, die eine Vielzahl von Widerstandsdielektrika aufweist, auf der unteren Elektrodenschicht gebildet. Jedes der Vielzahl von Widerstandsdielektrika wird für eine andere RRAM-Zelle gebildet. Die Widerstandsdielektrika werden unter Verwendung einer einzigen Rezeptur jedoch mit verschiedenen Anordnungsgrößen für verschiedene Zellenmatrizen gebildet. Somit können die Widerstandsdielektrika in verschiedenen Zellenmatrizen 202, 204, 206 die gleiche Dicke und Kristallstruktur aber unterschiedliche Durchmesser aufweisen. In dem Vorgang 740 wird eine Deckschicht, die eine Vielzahl von Deckknoten umfasst, auf der dielektrischen Schicht mit variablem Widerstand gebildet. Jeder der Vielzahl von Deckknoten wird für eine andere RRAM-Zelle gebildet. Die Deckknoten werden unter Verwendung einer einzigen Rezeptur jedoch mit verschiedenen Anordnungsgrößen für verschiedene Zellenmatrizen gebildet. Somit können die Deckknoten in verschiedenen Zellenmatrizen 202, 204, 206 die gleiche Dicke und Kristallstruktur aber unterschiedliche Durchmesser aufweisen. In dem Vorgang 750 wird eine obere Elektrodenschicht, die eine Vielzahl von oberen Elektroden umfasst, auf der Deckschicht [gebildet]. Jede der Vielzahl von oberen Elektroden wird für eine andere RRAM-Zelle gebildet. Die oberen Elektroden werden unter Verwendung der gleichen einzigen Rezeptur jedoch mit verschiedenen Anordnungsgrößen für verschiedene Zellenmatrizen gebildet. Somit können die oberen Elektroden in verschiedenen Zellenmatrizen 202, 204, 206 die gleiche Dicke und Kristallstruktur aber unterschiedliche Durchmesser aufweisen. Eine Bitleitungsschicht wird in dem Vorgang 760 auf der oberen Elektrodenschicht gebildet.
  • Bei einer Ausführungsform umfasst eine Speicherarchitektur: eine Vielzahl von Zellenmatrizen, die jeweils eine Vielzahl von Bitzellen umfassen, wobei jede der Bitzellen der Vielzahl von Zellenmatrizen eine jeweilige dielektrische Schicht mit variablem Widerstand verwendet, um zwischen ersten und zweiten logischen Zuständen zu wechseln; und eine Steuerlogikschaltung, die mit der Vielzahl von Zellenmatrizen gekoppelt und konfiguriert ist, um zu bewirken, dass ein erstes Informationsbit in jeweilige Bitzellen eines Paars von Zellenmatrizen als ein ursprünglicher logischer Zustand des ersten Informationsbit und ein logisch komplementärer logischer Zustand des ersten Informationsbits geschrieben wird, wobei die jeweiligen dielektrischen Schichten mit variablem Widerstand unter Verwendung der gleichen Rezeptur der Abscheidungseinrichtung gebildet werden und unterschiedliche Durchmesser aufweisen.
  • Bei einer anderen Ausführungsform umfasst eine Speicherarchitektur: eine erste Zellenmatrix, die eine erste Vielzahl von Bitzellen umfasst; eine zweite Zellenmatrix, die eine zweite Vielzahl von Bitzellen umfasst; eine dritte Zellenmatrix, die eine dritte Vielzahl von Bitzellen umfasst; und eine Steuerlogikschaltung, die mit den ersten, zweiten und dritten Zellenmatrizen gekoppelt und konfiguriert ist, um zu bewirken, dass ein erstes Informationsbit in jeweilige Bitzellen der ersten und zweiten Zellenmatrizen als ein ursprünglicher logischer Zustand des ersten Informationsbits und ein logisch komplementärer logischer Zustand des ersten Informationsbits geschrieben wird, und dass ein zweites Informationsbit in eine Bitzelle der dritten Zellenmatrix als ein ursprünglicher logischer Zustand des zweiten Informationsbits geschrieben wird, so dass die jeweiligen Bitzellen der ersten und zweiten Zellenmatrizen eine erste Haltbarkeit und die Bitzelle der dritten Zellenmatrix eine zweite Haltbarkeit aufweist, wobei die erste Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die jeweiligen Bitzellen der ersten und zweiten Zellenmatrizen zwischen jeweiligen verschiedenen Widerstandszuständen wechseln können, und die zweite Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die Bitzelle der dritte Zellenmatrix zwischen jeweiligen verschiedenen Widerstandszuständen wechseln kann.
  • Bei noch einer anderen Ausführungsform umfasst ein Verfahren folgende Schritte: Bereitstellen einer Speicherarchitektur, die eine Vielzahl von Speicherzellenmatrizen umfasst, wobei die jeweiligen Speicherzellen der Vielzahl von Speicherzellenmatrizen eine universelle dielektrische Schicht mit variablem Widerstand gemeinsam nutzen; Auswählen von ersten und zweiten Speicherzellenmatrizen der Vielzahl von Speicherzellenmatrizen, die bei einer ersten Anwendung mit einer ersten Haltbarkeit zu verwenden sind; Auswählen einer dritten Speicherzellenmatrix der Vielzahl von Speicherzellenmatrizen, die bei einer zweiten Anwendung mit einer zweiten Haltbarkeit zu verwenden sind; Schreiben eines ersten Informationsbits in jeweilige Speicherzellen der ersten und zweiten Speicherzellenmatrizen als die ursprünglichen und komplementären logischen Zustände des ersten Informationsbits; und Schreiben eines zweiten Informationsbits in eine Speicherzelle der dritten Speicherzellenmatrix als der ursprüngliche logische Zustand des zweiten Informationsbits, wobei die erste Haltbarkeit eine maximale Anzahl von Zyklen umfasst, während denen die jeweiligen Speicherzellen der ersten und zweiten Zellenmatrizen zwischen jeweiligen verschiedenen Widerstandszuständen wechseln können, und die zweite Haltbarkeit eine maximale Anzahl von Zyklen umfasst, während denen die Speicherzelle der dritten Zellenmatrix zwischen jeweiligen verschiedenen Widerstandszuständen wechseln kann.
  • Das Vorstehende erläutert die Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann wird verstehen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage zum Auslegen oder Ändern von anderen Prozessen und Strukturen zum Durchführen der gleichen Zwecke und/oder zum Erreichen der gleichen Vorteile der hier vorgestellten Ausführungsformen verwenden kann. Der Fachmann wird auch erkennen, dass derartige gleichwertige Konstruktionen Geist und Umfang der vorliegenden Offenbarung nicht verlassen, und dass er diverse Änderungen, Ersetzungen und Abänderungen daran vornehmen kann, ohne Geist und Umfang der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62592574 [0001]

Claims (20)

  1. Speicherarchitektur, umfassend: eine Vielzahl von Zellenmatrizen, die jeweils eine Vielzahl von Bitzellen umfassen, wobei jede der Bitzellen der Vielzahl von Zellenmatrizen eine jeweilige dielektrische Schicht mit variablem Widerstand verwendet, um zwischen ersten und zweiten logischen Zuständen zu wechseln; und eine Steuerlogikschaltung, die mit der Vielzahl von Zellenmatrizen gekoppelt ist und konfiguriert ist, um zu bewirken, dass ein erstes Informationsbit in jeweilige Bitzellen eines Paars von Zellenmatrizen als ein ursprünglicher logischer Zustand des ersten Informationsbits und ein logisch komplementärer logischer Zustand des ersten Informationsbits geschrieben wird, wobei die jeweiligen dielektrischen Schichten mit variablem Widerstand unter Verwendung der gleichen Rezeptur von Abscheidungseinrichtungen gebildet werden und unterschiedliche Durchmesser aufweisen.
  2. Speicherarchitektur nach Anspruch 1, wobei sich die jeweiligen dielektrischen Schichten mit variablem Widerstand im Wesentlichen die gleiche Dicke und/oder Kristallstruktur teilen.
  3. Speicherarchitektur nach Anspruch 1 oder 2, wobei die Steuerlogikschaltung ferner konfiguriert ist, um zu bewirken, dass ein zweites Informationsbit in mindestens eine Bitzelle einer einzigen Zellenmatrix, die anders als das Paar von Zellenmatrizen ist, als ein ursprünglicher logischer Zustand des zweiten Informationsbits geschrieben wird.
  4. Speicherarchitektur nach Anspruch 3, ferner umfassend: eine Abtastschaltung, die mit den Bitzellen der Vielzahl von Zellenmatrizen gekoppelt und konfiguriert ist, um den ursprünglichen logischen Zustand des ersten Informationsbits, den die jeweiligen Bitzellen des Paars von Zellenmatrizen präsentieren, durch Vergleichen von jeweiligen Stromsignale, die über die jeweiligen Bitzellen der Paar von Zellenmatrizen gehen, zu bestimmen.
  5. Speicherarchitektur nach Anspruch 4, wobei das Paar von Zellenmatrizen auf jeweiligen gegenüberliegenden Seiten der Abtastschaltung angeordnet ist.
  6. Speicherarchitektur nach Anspruch 4 oder 5, wobei die Abtastschaltung ferner konfiguriert ist, um den ursprünglichen logischen Zustand des zweiten Informationsbits, den die mindestens eine Bitzelle der einzigen Zellenmatrix aufweist, durch Vergleichen eines Stromsignals, das über die mindestens eine Bitzelle der einzigen Zellenmatrix geht, mit einem Referenzstromsignal zu bestimmen.
  7. Speicherarchitektur nach einem der vorhergehenden Ansprüche, wobei jede der Bitzellen der Vielzahl von Zellenmatrizen eine Bitzelle eines resistiven Direktzugriffsspeichers (RRAM) umfasst.
  8. Speicherarchitektur nach einem der vorhergehenden Ansprüche, wobei: die Vielzahl von Zellenmatrizen als Speichermakro gebildet ist, das auf einem einzigen Chip angeordnet ist.
  9. Speicherarchitektur, umfassend: eine erste Zellenmatrix, die eine erste Vielzahl von Bitzellen umfasst; eine zweite Zellenmatrix, die eine zweite Vielzahl von Bitzellen umfasst; eine dritte Zellenmatrix, die eine dritte Vielzahl von Bitzellen umfasst; und eine Steuerlogikschaltung, die mit den ersten, zweiten und dritten Zellenmatrizen gekoppelt und konfiguriert ist, um zu bewirken, dass ein erstes Informationsbit in die jeweiligen Bitzellen der ersten und zweiten Zellenmatrizen als ein ursprünglicher logischer Zustand des ersten Informationsbits und ein logisch komplementärer logischer Zustand des ersten Informationsbits geschrieben wird, und dass ein zweites Informationsbit in eine Bitzelle der dritten Zellenmatrix als ein ursprünglicher logischer Zustand des zweiten Informationsbits geschrieben wird, so dass die jeweilige Bitzellen der ersten und zweiten Zellenmatrizen eine erste Haltbarkeit aufweisen und die Bitzelle der dritten Zellenmatrix eine zweite Haltbarkeit aufweist, wobei die erste Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die jeweiligen Bitzellen der ersten und zweiten Zellenmatrizen zwischen jeweiligen verschiedenen Widerstandszuständen wechseln können, und die zweite Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die Bitzelle der dritten Zellenmatrix zwischen jeweiligen verschiedenen Widerstandszuständen wechseln kann.
  10. Speicherarchitektur nach Anspruch 9, wobei die erste Haltbarkeit im Wesentlichen höher als die zweite Haltbarkeit ist.
  11. Speicherarchitektur nach Anspruch 9 oder 10, wobei die ersten, zweiten und dritten Vielzahlen von Bitzellen eine im Wesentlichen identische dielektrische Schicht mit variablem Widerstand aufweisen.
  12. Speicherarchitektur nach Anspruch 11, wobei die dielektrische Schicht mit variablem Widerstand eine Dicke und Kristallstruktur umfasst, die unter Verwendung der gleichen Rezeptur von Abscheidungseinrichtungen gebildet wird.
  13. Speicherarchitektur nach Anspruch 11 oder 12, ferner umfassend: eine Abtastschaltung, die mit den ersten, zweiten und dritten Zellenmatrizen gekoppelt und konfiguriert ist, um den ursprünglichen logischen Zustand des ersten Informationsbits, den die jeweilige Bitzellen der ersten und zweiten Zellenmatrizen präsentieren, durch Vergleichen von jeweiligen Stromsignalen, die über die jeweiligen Bitzellen der ersten und zweiten Zellenmatrizen gehen, zu bestimmen.
  14. Speicherarchitektur nach Anspruch 13, wobei die ersten und zweiten Zellenmatrizen auf jeweiligen gegenüberliegenden Seiten der Abtastschaltung angeordnet sind.
  15. Speicherarchitektur nach Anspruch 13 oder 14, wobei die Abtastschaltung ferner konfiguriert ist, um den ursprünglichen logischen Zustand des zweiten Informationsbits, den die Bitzelle der dritten Zellenmatrix präsentiert, durch Vergleichen eines Stromsignals, das über die Bitzelle der dritten Zellenmatrix geht, mit einem Referenzstromsignal zu bestimmen.
  16. Speicherarchitektur nach einem der vorhergehenden Ansprüche 9 bis 15, wobei jede der ersten, zweiten und dritten Vielzahlen von Bitzellen eine Bitzelle eines resistiven Direktzugriffsspeichers (RRAM) umfasst.
  17. Speicherarchitektur nach einem der vorhergehenden Ansprüche 9 bis 16, wobei: die ersten, zweiten und dritten Zellenmatrizen als Speichermakro, das auf einem einzigen Chip angeordnet ist, gebildet sind; und die ersten, zweiten und dritten Vielzahlen von Bitzellen jeweilige dielektrische Schichten mit variablem Widerstand aufweisen, die durch die gleiche Rezeptur von Abscheidungseinrichtungen gebildet werden aber unterschiedliche Durchmesser aufweisen.
  18. Verfahren, umfassend folgende Schritte: Bereitstellen einer Speicherarchitektur, die eine Vielzahl von Speicherzellenmatrizen umfasst, wobei die jeweiligen Speicherzellen der Vielzahl von Speicherzellenmatrizen eine universelle dielektrische Schicht mit variablem Widerstand gemeinsam nutzen; Auswählen von ersten und zweiten Speicherzellenmatrizen der Vielzahl von Speicherzellenmatrizen, die bei einer ersten Anwendung mit einer ersten Haltbarkeit zu verwenden sind; Auswählen einer dritten Speicherzellenmatrix der Vielzahl von Speicherzellenmatrizen, die bei einer zweiten Anwendung mit einer zweiten Haltbarkeit zu verwenden ist; Schreiben eines ersten Informationsbits in jeweilige Speicherzellen der ersten und zweiten Speicherzellenmatrizen als ursprüngliche und komplementäre logische Zustände des ersten Informationsbits; und Schreiben eines zweiten Informationsbits in eine Speicherzelle der dritten Speicherzellenmatrix als den ursprünglichen logischen Zustand des zweiten Informationsbits, wobei die erste Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die jeweiligen Speicherzellen der ersten und zweiten Zellenmatrizen zwischen jeweiligen verschiedenen Widerstandszuständen wechseln können, und die zweite Haltbarkeit eine maximale Anzahl von Zyklen umfasst, für welche die Speicherzelle der dritten Zellenmatrix zwischen jeweiligen verschiedenen Widerstandszuständen wechseln kann.
  19. Verfahren nach Anspruch 18, wobei die erste Haltbarkeit wesentlich höher als die zweite Haltbarkeit ist.
  20. Verfahren nach Anspruch 18 oder 19, wobei die universelle dielektrische Schicht mit variablem Widerstand eine Dicke und Kristallstruktur umfasst, die unter Verwendung der gleichen Rezeptur von Abscheidungseinrichtungen gebildet werden.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10762960B2 (en) * 2017-11-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US11069742B2 (en) * 2019-11-23 2021-07-20 Tetramem Inc. Crossbar array circuit with parallel grounding lines
DE102019133737A1 (de) 2019-12-10 2021-06-10 Infineon Technologies Ag Multiplexer für einen Speicher
US11474548B2 (en) * 2020-04-03 2022-10-18 Wuxi Petabyte Technologies Co, Ltd. Digital low-dropout regulator (DLDO) with fast feedback and optimized frequency response
US11651819B2 (en) 2020-07-24 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating the same
CN112071356B (zh) * 2020-08-14 2023-04-28 上海华虹宏力半导体制造有限公司 多次可编程eeprom单元的裕度测量电路
US11600318B2 (en) 2020-12-17 2023-03-07 Honeywell International Inc. Memory array with reduced leakage current
US20220351774A1 (en) * 2021-04-29 2022-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with different word lines
CN113437964B (zh) * 2021-06-10 2022-09-16 安徽大学 一种由rram构成的可阻态区分且可重构的运算电路
US11856787B2 (en) * 2021-06-11 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11914901B2 (en) 2022-06-29 2024-02-27 Silicon Motion, Inc. Flash memory controller and method capable of transmitting multiple set-feature signals and macro settings to flash memory device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203541A1 (en) * 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
JP2007234133A (ja) * 2006-03-01 2007-09-13 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路システム
JP4865433B2 (ja) * 2006-07-12 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US7848166B2 (en) * 2008-03-11 2010-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for a Vdd level memory sense amplifier
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
KR20150043759A (ko) 2013-10-15 2015-04-23 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그의 제조방법
US9704576B2 (en) * 2014-02-28 2017-07-11 Rambus Inc. Complementary RRAM applications for logic and ternary content addressable memory (TCAM)
TWI624933B (zh) 2014-05-20 2018-05-21 華邦電子股份有限公司 非揮發性半導體記憶體
US9583700B2 (en) * 2015-01-23 2017-02-28 Macronix International Co., Ltd. RRAM process with roughness tuning technology
US9934853B2 (en) * 2016-02-16 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for reading RRAM cell
KR102514045B1 (ko) 2016-04-21 2023-03-24 삼성전자주식회사 저항성 메모리 장치 및 이를 포함하는 메모리 시스템
US9792987B1 (en) * 2016-07-21 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
CN109522753B (zh) * 2017-09-18 2020-11-06 清华大学 电路结构及其驱动方法、芯片及其认证方法、电子设备
US10762960B2 (en) * 2017-11-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device

Also Published As

Publication number Publication date
KR102152759B1 (ko) 2020-09-08
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US20190164606A1 (en) 2019-05-30
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US11024381B2 (en) 2021-06-01
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US20210280245A1 (en) 2021-09-09

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