TWI608476B - 用於嵌入式快閃應用之自旋轉移力矩磁性隨機存取記憶體（ｓｔｔ－ｍｒａｍ）位元格 - Google Patents

用於嵌入式快閃應用之自旋轉移力矩磁性隨機存取記憶體（ｓｔｔ－ｍｒａｍ）位元格 Download PDF

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Description

用於嵌入式快閃應用之自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)位元格 相關申請案交互參照
本申請案主張2015年4月10日提出申請的美國臨時專利申請案第62/146,220號的利益及優先權，其全文併入本文作為參考。
本發明係關於用於嵌入式快閃應用之自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)位元格。
自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置有可能取代非揮發性記憶體應用中廣受使用的以CMOS為主的記憶體裝置。STT-MRAM晶片典型為包括STT-MRAM記憶格(memory cell)陣列。各STT-MRAM記憶格典型為包括磁穿隧接面(MTJ)記憶體組件及存取(或選擇)電晶體。
嵌入式非揮發性記憶體應用中普遍實際使用的是嵌入式快閃(eFlash)記憶體。雖然STT-MRAM相較於eFlash裝置可減少寫入能量，仍然希望可以在不降低讀取 能量和速度的情況下減少STT-MRAM胞仍然希望可以在不降低讀取能量和速度的情況下減少STT-MRAM胞元尺寸。
經由前述論述，希望在諸如嵌入式Flash(eFlash)取代等記憶體應用中提供具有成本效益、尺寸更小且高效節能的STT-MRAM裝置。
本揭露中的具體實施例關於磁性裝置，尤其是低成本、低電量、eFlash取代應用中所使用的STT-MRAM記憶體裝置。於40nm及之前的節點技術，eFlash在包括微控制器到智能卡中安全金鑰儲存等許多應用中很普遍。然而，於先進技術節點中，要找出可行的eFlash解決方案一直有挑戰性，因為大部分基於浮動閘極/電荷捕捉技術的eFlash產品可能無法比例縮小到28nm以下。
在一項具體實施例中，所揭示乃是一種自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置、以及一種用以建造STT-MRAM位元格陣列的方法，以實現低成本且省電的eFlash取代裝置。該陣列包含具有M個自旋轉移力矩磁性隨機存取記憶體胞元的複數N個位元線，該位元線形成N行自旋轉移力矩磁性隨機存取記憶體胞元。各個自旋轉移力矩磁性隨機存取記憶體胞元包括具有第一及第二磁穿隧接面(MTJ)端點的磁穿隧接面組件，以及具有閘極、源極和汲極端點的存取電晶體，其中該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合。該陣列包含複數M個字元線 (WLs)，其耦合至該陣列的該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該閘極端點。字元線耦合至該N個位元線的每一個中的一個自旋轉移力矩磁性隨機存取記憶體胞元以形成一列自旋轉移力矩磁性隨機存取記憶體胞元，其中該複數M個字元線形成M列自旋轉移力矩磁性隨機存取記憶體胞元。該陣列還包括複數S個源極線(SL)，其耦合至該存取電晶體的源極端點。該複數S個源極線的源極線耦合至該N行自旋轉移力矩磁性隨機存取記憶體胞元的兩個或更多相鄰行的存取電晶體的源極端點。共享的該源極線平行於該N個位元線。
在另一具體實施例中，所揭示乃是一種自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置。該STT-MRAM裝置包含具有M個自旋轉移力矩磁性隨機存取記憶體胞元的第一位元線和具有M個自旋轉移力矩磁性隨機存取記憶體胞元的第二位元線。該第一及第二位元線形成第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元。磁性隨機存取記憶體胞元包括具有第一及第二磁穿隧接面(MTJ)端點的磁穿隧接面組件，以及具有閘極、源極和汲極端點的存取電晶體，其中該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合。該STT-MRAM裝置包括複數M個字元線(WLs)，其耦合至該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該閘極端。字元線耦合至該第一及第二位元線中的一個自旋轉移力矩磁性隨機存取記憶體胞元以 形成一列自旋轉移力矩磁性隨機存取記憶體胞元，其中該複數M個字元線形成M列自旋轉移力矩磁性隨機存取記憶體胞元。該STT-MRAM裝置還包括源極線(SL)，其耦合至該第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元的該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該源極端點，其中該源極線由該第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元共享。共享的該源極線平行於該第一及第二位元線。
在又一個具體實施例中，所揭露的是一種形成自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置的方法。該STT-MRAM裝置的位元格陣列是藉由使用平行源極線、位元線(SL//BL)結構來組配，其中各位元格組配成包括串聯耦合至存取電晶體的磁穿隧接面(MTJ)胞元，且字元線(WL)耦合至該存取電晶體的閘極。該SL//BL結構組配成包括共享於相鄰位元線的位之間的源極線(SL)，其中源極線接地並允許在eFlash的編程操作中選擇性寫入邏輯H值。驅動源極線並使所有的位元線接地可進行eFlash的抹除操作。共享公用源極線的位被抹除並重設為邏輯L值。藉由依序進行遍及一個扇區的抹除操作，可進行eFlash的抹除操作。共享的該源極線使得該抹除操作更有效率。讀取操作不受影響，且少量的讀取偏壓施加在所選擇的位元線以及源極線接地。
本文中所揭示的具體實施例的這些及其它優點及特徵，透過參考以下說明及附圖會變為顯而易見。再 者，要瞭解的是，本文中所述的各項具體實施例的特徵並不互斥，並且可用各種組合及排列呈現。
100‧‧‧STT-MRAM
102‧‧‧位元格
104‧‧‧位元格
110‧‧‧磁穿隧接面胞元
112‧‧‧磁穿隧接面胞元
120‧‧‧存取電晶體
122‧‧‧存取電晶體
130‧‧‧源極線
132‧‧‧源極線
140‧‧‧位元線
142‧‧‧位元線
144‧‧‧位元線
146‧‧‧源極線
150‧‧‧字元線
152‧‧‧字元線
160‧‧‧低位準電壓基準
162‧‧‧高位準電壓供應源
170‧‧‧扇區
172‧‧‧扇區
180‧‧‧公用金屬線
182‧‧‧貫孔接點
186‧‧‧貫孔接點
190‧‧‧讀寫電路
192‧‧‧讀寫電路
194‧‧‧感測放大器
196‧‧‧感測放大器
198‧‧‧電壓基準
200‧‧‧佈局圖
210‧‧‧2T1MTJ位元格
220‧‧‧圖例
230‧‧‧雙多晶結構
310‧‧‧模擬圖
320‧‧‧模擬圖
330‧‧‧模擬圖
340‧‧‧基準電流間隔
400‧‧‧表格
410‧‧‧表狀形式
500‧‧‧程序
502‧‧‧操作步驟
504‧‧‧操作步驟
506‧‧‧操作步驟
508‧‧‧操作步驟
510‧‧‧操作步驟
圖式不必然有依照比例繪示，而是在繪示本發明的原理時，大體上可能會出現重點描述的情況。附圖併入本說明書並形成本說明書的部分，其中相似的組件符號指定相似的零件，此等附圖繪示本揭露的較佳具體實施例，還連同本說明書，作用在於闡釋本揭露各項具體實施例的原理。
第1A圖繪示組配成用來進行作為eFlash取代裝置的操作的STT-MRAM裝置的一部分的具體實施例的簡化電路圖。
第1B圖繪示組配成包括複數個扇區的STT-MRAM裝置的一部分的具體實施例的簡化電路圖。
第1C圖繪示組配成用來進行作為eFlash取代裝置的初始化操作的STT-MRAM裝置的一部分的具體實施例的簡化電路圖。
第1D圖繪示組配成用來進行作為eFlash取代裝置的編程操作的STT-MRAM裝置的一部分的具體實施例的簡化電路圖。
第1E圖繪示組配成用來進行作為eFlash取代裝置扇區抹除操作的STT-MRAM裝置的一部分的具體實施例的簡化電路圖。
第2A圖繪示參照第1A、1B、1C、1D及1E 圖等所述STT-MRAM裝置的簡化佈局圖。
第2B圖繪示參照第2A圖所述1T1MTJ位元格及參照第1A圖所述位元格(0,0)的簡化截面層表徵。
第3圖乃是說明程序的流程圖，該程序進行第1A、1B、1C、1D、1E、2A及2B圖等所述STT-MRAM裝置中的eFlash操作。
本揭露的具體實施例大體上關於自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置。STT-MRAM裝置可實現為晶片或可嵌入在各種電子裝置中。STT-MRAM裝置乃是用電流來編程，而不須外在磁場來編程。本文中所述乃是適用於嵌入式Flash(eFlash)取代的低成本且高效節能的STT-MRAM位元格架構。本揭露所描述的STT-MRAM裝置舉例而言，可併入汽車微控制器、智能卡、及各種消費性與工業用微控制器應用或與其配合使用。此等裝置舉例而言，亦可併入消費性電子產品，例如：電腦、智慧型手機、類似手錶的無線電子裝置、相機與印表機、GPS、以及數種類型的平板運算裝置。將此等裝置併入其它應用也可有作用。
書面說明中諸如頂端、底端、左、右、上游、下游及類似的其它詞匯等描述性及指向性用語在圖式中是指稱為臥置於圖紙上，而且非指稱為本揭露的物理限制，除非另有具體註記。附圖可能未按照比例繪示，而且本文中所示及所述的具體實施例有一些特徵可能為了繪示本揭 露的原理、特徵及優點而簡化或誇大。
在一具體實施例中，本揭露的STT-MRAM裝置組配為包含具有複數N個位元線(BL)以及M個STT-MRAM胞元的STT-MRAM位元格(或胞元)陣列，其中該位元線形成N行STT-MRAM胞元。各個STT-MRAM胞元包含具有第一及第二磁穿隧接面(MTJ)端點的磁穿隧接面組件，以及具有閘極、源極和汲極端點的存取電晶體，其中該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合。該陣列包含複數M個字元線(WLs)，其耦合至該陣列的該STT-MRAM胞元的該存取電晶體的該閘極端點。字元線耦合至該N個位元線的每一個中的一個STT-MRAM胞元以形成一列STT-MRAM胞元，其中該複數M個字元線形成M列STT-MRAM胞元。該陣列還包括複數S個源極線(SL)，其耦合至該存取電晶體的源極端點。該複數S個源極線的源極線耦合至該N行STT-MRAM胞元的兩個或更多相鄰行的存取電晶體的源極端點。共享的該源極線平行於該N個位元線。該STT-MRAM裝置的細節和操作將在以下段落中配合第1A至1E圖和第2A至2B圖說明。
第1A圖繪示組配成用來進行eFlash裝置操作的STT-MRAM裝置100的一部分的具體實施例的簡化電路圖。在第1A圖所示的具體實施例中，STT-MRAM裝置100組配成具有共享一個源極線(例如，SL0 130)的兩個相鄰位元線(例如，BL0 140和BL1 142)的位或位元格的eFlash 取代裝置，其中該源極線平行於該位元線。
STT-MRAM裝置100組配成具有包含複數個位元格(或胞元)的陣列。該陣列包含複數N個位元線(BLs)，其中該位元線形成N行位元格，該陣列並包含複數M個字元線(WLs)，其中該字元線形成M列位元格。因此，該位元格可藉由位元格(行，列)來個別識別。在一具體實施例中，所有位元格全都可組配成彼此等同。舉例而言，位元格(0,0)102組配成包括：耦合至存取電晶體(T00)120的汲極端點的磁穿隧接面(MTJ00)組件110，其提供MTJ組件和存取電晶體之間的串聯連接、耦合至存取電晶體T00 120的源極端點的源極線(SL0)130、耦合至MTJ00組件110的位元線(BL0)140；以及耦合至存取電晶體T00 120的閘極的字元線(WL0)150。類似的是，相鄰於位元格(0,0)的位元格(1,0)104乃是等同位元格，其組配成包括：耦合至存取電晶體(T10)122的汲極端點的磁穿隧接面(MTJ10)組件112，其提供MJT組件和存取電晶體之間的串聯連接、耦合至存取電晶體T10 122的源極端點的源極線(SL0)130、耦合至MTJ10組件112的位元線(BL1)142；以及耦合至存取電晶體T10 122的字元線(WL0)150。
在一具體實施例中，陣列的各源極線(例如：SL0 130)可共享於多個位元格或位之間，例如：共享於BL0 140的位元格與至少一條相鄰位元線(例如：BL1 142)之間。BL0140與該至少一條相鄰位元線(例如：BL1 142)佈置於SL0 130的任一側。BL0 140、SL0 130與此至少一 條相鄰位元線BL1 142組配成彼此平行。因此，該STT-MRAM裝置100說明成使用SL//BL結構。存取電晶體(例如：T00 120、T10 122及其它存取電晶體)切換(或判定)成用於進行讀取及寫入操作，用以讓電流可以流經對應的MTJ組件(例如：MTJ00 110、MTJ10 112及其它MTJ)，以致此MTJ組件的邏輯狀態可由讀寫電路(未圖示)及感測放大器(未圖示)來讀取或寫入。
各該N條位元線(例如：行BL0至BL31)耦合至M(例如：WL0 150及WL1 152)個MTJ組件，各MTJ組配成用來藉由控制對應的源極線、位元線及字元線的電壓位準以儲存邏輯高(H)或低(L)值(例如：控制SL0 130、BL0 140及WL0 150以將邏輯H或L寫入到MTJ00 110)。MTJ位元格中所儲存的記憶狀態可使用NxM陣列的周邊電路系統，諸如各源極線與位元線對的讀寫驅動器電路及感測放大器(SA)(例如：與BL0 140、BL1 142及SL0 130相關聯的電路)，藉由測量MTJ電阻(例如：RAP與RP)的差異來偵檢。RAP指自由層的磁化經編程而和MTJ組件的基準層呈反平行方向時對應的MTJ電阻，而RP指自由層的磁化經編程而和MTJ組件的基準層呈平行方向時對應的MTJ電阻。感測放大器(SA)可用來感測MTJ狀態和基準信號之間的電阻差異。參考信號可藉由將個別對應於RP和RAP的讀取電流取平均而產生。
位元格(或胞元)的兩個或更多個相鄰行可組配為共享1條源極線。在所示具體實施例中，源極線的數 目等於N/2(例如：行SL0 130至SL15 146)。相較于SL專用於BL的位元格結構，在至少兩條相鄰位元線(例如：BL0 140與BL1 142)的位元格之間共享SL0 130有助於導致晶片面積縮減。據瞭解，位元線的行取向和字元線的列取向乃是為了方便起見，且位元線及字元線的行與列取向是可以調換的。
在一個實施例中，相同位元線的相鄰存取電晶體的源極端點是公用的源極端點，以形成如第1A圖所示的位元線的STT-MRAM胞元對。在其他實施例中，相同位元線的相鄰存取內存的源極端點可組配為分離的源極端點。此外，如圖所示，陣列包含偶數個位元線。在陣列中設置奇數個位元線也是有可能的。在這樣的情況中，該位元線的其中一個是它自己的源極線。其他用於陣列的適當組構也是可以使用的。
為了使位元格尺寸極小，依照邏輯設計規則來說，此SL共享架構(其中SL相對於BL垂直取向)可優於專用SL架構(其中SL及BL乃是平行取向)。此SL共享架構典型為在習知的eFlash中使用。然而，遍及一個扇區地共享SL不適用於STT-MRAM裝置，因為STT-MRAM技術乃是基於電流誘發式磁化切換，而且分頁抹除可能需要過量電流。
對於可用於且較適合SRAM的專用SL架構(其中SL及BL的取向為平行，而且SL專用於各BL)，當一位遠離SA並且使讀取路徑的總電阻具有位置相依性 時，出自窄SL(M1)的互連電阻可變為相當顯著。為了以專用SL架構組配最小尺寸位元格，此選項(其中SL及BL的取向為平行，而且SL專用於各BL)會顯著降低中點基準的讀寫裕度，因為對於感測放大器來說，讀取路徑中的所有寄生電阻組件會降低兩狀態之間的有效電阻差異。
對於具有平行的SL與BL、及共享於兩個或更多相鄰BL的多個位之間的SL的STT-MRAM 100裝置，和一個SL共享的位數的值可組配成一些諸如讀寫裕度、寫入驅動器容量、位元格尺寸/佈局限制條件、技術節點及其它因素等因素的函數。在所示具體實施例中，2條位元線在選擇方面可基於應用需要、及/或基於讀寫驅動器電路的容量額定值而能夠提供足以令BL0 140與BL1 142共享相同SL0 130的電流。與一個SL共享的位數的值亦可基於模擬建模資料來決定。舉例來說，電流可足以令MTJ00 110及至少一條相鄰者(例如：MTJ10)112回應於進行記憶體操作以變更操作狀態。
在一具體實施例中，此記憶體操作組配成包括：編程操作、扇區抹除操作、及初始化操作。寫入到NxM陣列的可隨機存取位元格位置典型只有在eFlash的編程操作中才獲得許可。此eFlash記憶體在扇區抹除或初始化操作中典型為不容許寫入到可隨機存取位元格位置。STT-MRAM裝置100作為eFlash取代裝置下操作的補充細節乃是參照第1B、1C、1D及1E圖等作說明。
第1B圖繪示組配成包括複數個扇區170的 STT-MRAM裝置的一部分的具體實施例的簡化電路圖。可形成NxM陣列的一部分以組配扇區172(亦可稱為節段或區塊)。具有複數個扇區170的好處在於STT-MRAM裝置100為可扇區抹除以運行eFlash記憶體。亦即，STT-MRAM裝置100支撐一次抹除一個扇區而非一次抹除各位元格的抹除操作而大幅改善效能。在一具體實施例中，此抹除操作可包括抹除或重設扇區172中的各位元格為邏輯L值。例如，此抹除操作可包括寫入邏輯L值到扇區172中的各位元格。
第1C圖繪示組配成用來進行eFlash裝置初始化操作的STT-MRAM裝置100的一部分的具體實施例的簡化電路圖。在初始化操作中，陣列的各位元格可組配成用來儲存邏輯H值(例如：邏輯1)。舉例來說，當自由層及基準層中的磁化為反平行(AP)且MTJ電阻RAP的值為高時，MTJ00 110可組配成用來儲存邏輯H值。相反地，當自由層及基準層中的磁化為平行(P)且MTJ電阻RP的值為低時，MTJ00 110可組配成用來儲存邏輯L值。MTJ00 110其它用於儲存邏輯值的組態也可有作用。
STT-MRAM裝置100可藉由將N條位元線(例如：BL0 140至BL31 144)耦合至低位準電壓基準160(例如：接地GND)、將N/2條源極線(例如：SL0 130及SL1(圖未示))耦合至高位準電壓供應源162(例如：VDD)、以及依序判定各該M條字元線(例如：WL0 150至WL1 152)來初始化。從SL0 130經由MTJ00 110及至少一個相鄰 MTJ10 112流動至BL0及BL1的電流造成MTJ的自由層與基準層中的磁化為反平行(AP)，藉以將邏輯H值寫入到MTJ00 110及至少一個相鄰MTJ10 112。同時，耦合至其餘位元線(例如：BL(N-1)及BL(N))的其它MTJ組件亦切換至AP狀態。此操作以循序方式藉由判定NxM陣列的WL1 152及其它M條WL來重複進行。
扇區抹除與初始化操作類似，差別在於一個命令中寫入到此等扇區的一選定者、及寫入到所有扇區的不同。亦即，抹除eFlash裝置典型為包括將位元格的整個扇區一次抹除並重設至邏輯L值(例如：邏輯0)，而初始化eFlash裝置典型為包括將邏輯H值(例如：邏輯1)寫入到整個記憶體陣列。
第1D圖繪示組配成用來進行eFlash裝置編程操作的STT-MRAM裝置100的一部分的具體實施例的簡化電路圖。eFlash裝置典型為經編程用以將邏輯L值(例如：邏輯0)寫入到記憶體裝置的可隨機存取位元格位置。在進行編程操作前，先如參照第1C圖所述將陣列初始化。陣列的各個位元格儲存邏輯H值。在編程操作中，陣列中的任何可隨機存取位元格位置組配成用來儲存邏輯L值(例如：邏輯0)。因此，編程操作在STT-MRAM 100的正常可位組寫入的寫入操作期間，進行單向寫入操作(邏輯1至邏輯0)。
在一具體實施例中，為了說明，可隨機存取位元格位置選擇為耦合至BL0 140的MTJ00 110。編程操 作藉由將BL0 140耦合至高位準電壓基準162(例如：VDD)、將SL0 130耦合至低位準電壓供應源基準160(例如：接地GND)、以及判定WL0 150來進行。從BL0 140經由MTJ00 110流動至SL0 130的電流造成MTJ00 110的自由層及基準層中的磁化為平行(P)，藉以將邏輯L值寫入到MTJ00 110。在編程操作期間，只有可隨機存取位元格(0,0)102及MTJ00 110受到影響，陣列的MTJ不受影響。
第1E圖繪示組配成用來進行eFlash裝置扇區抹除操作的STT-MRAM裝置100的一部分的具體實施例的簡化電路圖。請參閱第1B及1E圖，在扇區抹除操作中，複數個扇區170中所選擇扇區(例如：扇區172)的各位元格組配成抹除並重設至邏輯L值(例如：邏輯0)。此扇區抹除操作由於將所選擇扇區(例如：扇區172)中的每一個位重設至邏輯L值，因此不需要隨機存取。舉例來說，在eFlash抹除操作中，驅動SL並使N個BL接地可抹除所有共享該SL的位。
扇區172可藉由將N條位元線(例如：BL0 140至B31 144)耦合至低位準電壓基準160(例如：接地GND)、將N/2條源極線(例如：SL0 130及SL1)耦合至高位準電壓供應源162(例如：VDD)、以及依序判定扇區172中所包括的P條字元線的各者(例如：WL0 150至WL1 152)來初始化，P乃是不大於M的整數。從SL0 130經由MTJ00 110及至少一個相鄰MTJ10 112流動至BL0及BL1的電流造成MTJ組件的自由層與基準層中的磁化為平行(P)，藉以 將邏輯L值寫入到MTJ00 110及至少一個相鄰MTJ10 112。同時，耦合至其餘位元線(例如：BL(N-1)及BL(N))的其它MTJ亦切換至平行狀態。此操作以循序方式藉由判定扇區172的WL1及其它P條WL來重複進行。因此，如上述，進行扇區抹除操作與進行初始化操作類似，差別在於遭受寫入的扇區數不同。
第2A圖繪示參照第1A、1B、1C、1D及1E圖等所述STT-MRAM裝置100的簡化佈局圖200。STT-MRAM裝置的不同階中所佈置的各個層藉由索引鍵或圖例220來說明。在所示具體實施例中，陣列中的每一個位元格可被組配為具有共享SL//BL結構的1T1MTJ位元格210。在只作為說明用途的範例中，位元格的相鄰行的存取電晶體的源極端點透過預金屬介電質(PMD)或CA階中的貫孔接點，耦合至M1階中的公用金屬線。舉例而言，金屬線M1順著相對BL及SL的垂直方向而置。M1中的公用金屬線耦合至穿過置於V1階中的貫孔接點充當置於上金屬階M2中的SL的金屬線。因此，此種組態容許在相鄰位元線的位元格之間共享SL。
舉例來說且不限於此例，置於金屬階M2中的SL0 130共享於位元格的相鄰行之間(例如，位元格102與104以及其他等)。如第2A圖所示，位元格的相鄰行(例如，位元格102與104)的存取電晶體的源極區耦合至M1階中穿過PMD或CA階中的貫孔接點182的公用金屬線180。如圖所示，M1階中的公用金屬線舉例而言，是順著 相對BL(例如：BL0 140、BL1 142)及SL(例如：SL0 130)的垂直方向而置。M1中的公用金屬線180耦合至穿過置於V1階中的貫孔接點186充當置於上金屬階M2中的SL(SL0 130)的金屬線。因此，此種組態容許在位元格的相鄰行(例如，位元格102與104以及其他)之間共享SL0 130。也可使用其他能夠使SL共享於位元格的兩個或更多相鄰行之間的適當組態。
請參閱第2A圖，M2階用於各SL，而不是用於容許各SL寬度增加的M1階。藉由使SL置於M2階中，得以避免M1島設計規則限制、主動區(RX)間距、及CA中的貫孔接點齊平閘極間距等問題。這樣的組態可允許各SL(例如，SL0 130、SL1 132和其他等)的寬度(W)藉由位元格或位與各SL的共享數而有效倍增。如此一來，SL的有效電阻相對於使用專用SL組態的傳統位元格結構可下降大約50%。應瞭解到，取決於所需要的SL寬度，也可使用用於SL的M2以上其他合適金屬階層。
STT-MRAM 100組態中的一項因素為存取電晶體(例如：T00 120、T10 122及其它存取電晶體)的寬度。寬度增加可改善寫入裕度。另外，多個突指可用於縮減存取電晶體寬度，並因此縮減晶片尺寸。舉例而言，使用2個突指可將寬度要求縮減一半，而使用3個突指可將寬度要求縮減大約66%。在一具體實施例中，雙多晶結構230可用於建構2個突指。
1T1MTJ位元格210佈局尺寸X 240、Y 250 及W260可使用SPICE模型及一般佈局設計規則來估計。在一個實施例中，已發現模擬結果顯示藉由使用基於在位元格的相鄰行之間共享SL的結構，SL寬度W 260得以增加，但總體位元格尺寸卻縮減約10%，而且SL電阻縮減約50%。
第2B圖繪示參照第2A圖所述的1T1MTJ位元格210及參照第1A圖所述的位元格(0,0)的簡化截面層表徵。所示為MTJ00 110、存取電晶體T00 120、BL0 140、WL0 150以及SL 130。讀寫電路(未圖示)在BL0 140與SL0 130之間(例如，於M2階)產生寫入電壓。取決於BL0 140與SL0 130之間的電壓值，可變更MTJ00 110的自由層的磁性方向，並且可對應地將邏輯狀態H或L寫入到MTJ00 110。同樣地，在讀取操作期間，產生穿過MTJ00 110在BL0 140與SL0 130之間流動的讀取電流。當電流獲許流經存取電晶體T00 120時，MTJ00 110的電阻(RAP或RP)可基於BL0 140與SL0 130之間的電壓差來決定，此電壓差是相較於基準，並且接著由感測放大器(SA)來放大。
具有低讀取能量記憶體裝置典型為需要中點基準感測形態，藉此還需要更緊密的MTJ電阻分佈。對於中點感測，可能希望組配小於6%的sigma(R_MTJ)。然而，對於給定程序，sigma(R_MTJ)傾向於隨著減少的MTJ面積而增加。STT-MRAM 100的優化位元格面積及縮減的SL電阻可允許MTJ臨界尺寸(CD)縮減到低於70nm，並且符合sigma(R_MTJ)要求。
舉一替代方案來說，具有2T2MTJ位元格架構的差動感測形態可考慮用來將給定sigma(R_MTJ)的讀取裕度加倍。然而，此替代方案也將位元格尺寸加倍，從而增加成本。因此，此替代方案可能不被視為eFlash取代的可行成本效益選項，尤其是當記憶體容量較大時。
在可能是想要的情況中，STT-MRAM 100組配成在高(RAP)與低(RP)電阻狀態之間提供大間隔，此大間隔改善SA的讀取特性。假如RAP與RP狀態之間發生重疊時，該重疊可能會造成讀取錯誤。
由於與一個SL所共享的位於數目增加，SL寬度W 260也些微增加，然而SL電阻會顯著減少。在一實施例中，可進行使用SPICE的模擬來比較具有專用SL結構的位元格和具有共享SL//BL結構的1T1MTJ210位元格的表現。使用SPICE的模擬結果意味著共享SL//BL結構的SL電阻可以顯著地高，且相較於具有專用SL結構的位元格的MTJ電阻來說可能是無法忽略的。該模擬結果同樣意味著，對於在位元格的相鄰行之間共享有SL的1T1MJT 210位元格結構來說，電阻得以減少超過50%，此電阻減少改善讀取裕度並降低感測錯誤。
第3圖乃是說明程序的流程圖，該程序進行第1A、1B、1C、1D、1E、2A及2B圖等所述STT-MRAM裝置100中的eFlash操作。程序300始於操作步驟302，其中STT-MRAM 100裝置的NxM位元格陣列藉由使用平行源極線、位元線(SL//BL)結構來組配，其中各位元格組配 成包括串聯耦合至存取電晶體的汲極端點的磁穿隧接面(MTJ)胞元，且字元線(WL)耦合至該存取電晶體的閘極。於操作步驟304，該SL//BL結構組配成包括共享於位元格的相鄰行之間。
於操作步驟306，該陣列的初始化操作藉由將邏輯H值寫入到該陣列中的各位元格來進行。於操作步驟308，編程操作藉由將邏輯L值寫入到該陣列的可隨機存取位元格位置來進行。於操作步驟310，扇區抹除操作藉由將該陣列的扇區中所包括的各該位抹除並重設至邏輯L值來進行。該陣列組配成包括複數個扇區，其中該邏輯H值及該邏輯L值乃是二元對立。
本文中所述任何程序或方法的順序不意味著視為限制，而且任意數目的所述程序塊可依任何順序組合以便實施本程序、方法或替代方法。另外，可從此程序刪除個別程序塊而不會脫離本文中所述專利標的的精神及範疇。再者，可用任何合適的硬體、軟體、韌體、或以上組合來實施程序而不會脫離本發明的範疇。
上述具體實施例導出優點。於40nm及之前的技術節點，eFlash在包括窗控制器中符碼儲存到智能卡中安全金鑰儲存等許多應用中很普遍。然而，于先進的技術節點中，尋找可行的eFlash解決方案一直都有挑戰性，因為傳統在eFlash中使用的浮動閘極/電荷捕捉技術可能無法比例縮小到28nm以下。本揭露所呈現的STT-MRAM 100裝置可組配成為了先進技術節點作為eFlash取代應用 而縮減面積並改善讀取裕度。
STT-MRAM 100裝置提供更小的胞元尺寸、用於所提升的讀寫比(R/W)的更低SL寄生電阻，並為了在包括eFlash記憶體的產品/程序中使用而進行eFlash操作。STT-MRAM 100裝置亦提供更有效率的扇區/分頁抹除形態。另外，STT-MRAM 100裝置可利用目前的邏輯/MRAM技術、利用已知的程序及設備來實施。在一些應用中，STT-MRAM可組配成操作在由先進邏輯技術平臺所給定的額定電壓VDD範圍內。因此，相較於需要附加電荷泵電路以供應用於編程/抹除操作的高內部電壓的eFlash裝置，此裝置可利用大幅降低的能耗操作。
本揭露可體現成其它特定形式而不會脫離其精神或主要特性。因此，前述具體實施例在所有層面都要視為說明性，而不是限制本文中所述的發明。本發明的範疇從而由隨附申請專利範圍指出，而不是由前述說明指出，而且均等於申請專利範圍的意義及範圍內的所有變更全都意欲囊括於其中。
102‧‧‧位元格
104‧‧‧位元格
130‧‧‧源極線
132‧‧‧源極線
140‧‧‧位元線
142‧‧‧位元線
180‧‧‧公用金屬線
182‧‧‧貫孔接點
186‧‧‧貫孔接點
200‧‧‧佈局圖
210‧‧‧2T1MTJ位元格
220‧‧‧圖例
230‧‧‧雙多晶結構

Claims (19)

  1. 一種自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置，其包含：第一位元線，係具有M個自旋轉移力矩磁性隨機存取記憶體胞元；第二位元線，係具有M個自旋轉移力矩磁性隨機存取記憶體胞元，其中，該第一及第二位元線形成第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元，且磁性隨機存取記憶體胞元包括磁穿隧接面組件，係具有第一及第二磁穿隧接面(MTJ)端點，以及存取電晶體，係具有閘極、源極和汲極端點，其中，該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合；複數M個字元線(WL)，係耦合至該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該閘極端點，其中，字元線耦合至該第一及第二位元線中的一個自旋轉移力矩磁性隨機存取記憶體胞元以形成一列自旋轉移力矩磁性隨機存取記憶體胞元，該複數M個字元線形成M列自旋轉移力矩磁性隨機存取記憶體胞元；以及源極線(SL)，係耦合至該第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元的該自旋轉移力矩磁性隨 機存取記憶體胞元的該存取電晶體的該源極端點，其中，該源極線由該第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元共享以及組配成金屬階層大於M1金屬階層以適應該源極線之寬度上的增加。
  2. 如申請專利範圍第1項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，該源極線組配成平行於該第一及第二位元線。
  3. 如申請專利範圍第2項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，該第一及第二行自旋轉移力矩磁性隨機存取記憶體胞元形成一對具有共享的源極線的自旋轉移力矩磁性隨機存取記憶體胞元行。
  4. 如申請專利範圍第2項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，在扇區抹除操作期間，共享的該源極線由適當的電壓所驅動，而該第一及第二位元線接地以在嵌入式快閃(eFlash)抹除操作中抹除所有共享該源極線的該自旋轉移力矩磁性隨機存取記憶體胞元。
  5. 如申請專利範圍第2項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，在編程操作期間，該第一及第二位元線的一個由適當電壓所驅動，而共享的該源極線接地以允許在嵌入式快閃編程操作中選擇性寫入邏輯H值到隨機可存取的自旋轉移力矩磁性隨機存取記憶體胞元。
  6. 一種具有組配成嵌入式快閃(eFlash)取代裝置的自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)胞元陣列的自 旋轉移力矩磁性隨機存取記憶體裝置，該陣列包含：複數N個位元線，係具有M個自旋轉移力矩磁性隨機存取記憶體胞元，該等位元線形成N行磁性隨機存取記憶體胞元，其中，各個磁性隨機存取記憶體胞元包括磁穿隧接面組件，係具有第一及第二磁穿隧接面(MTJ)端點，以及存取電晶體，係具有閘極、源極和汲極端點，其中，該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合；複數M個字元線(WL)，係耦合至該陣列的該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該閘極端點，其中，字元線耦合至該N個位元線的每一個中的一個自旋轉移力矩磁性隨機存取記憶體胞元以形成一列自旋轉移力矩磁性隨機存取記憶體胞元，該複數M個字元線形成M列自旋轉移力矩磁性隨機存取記憶體胞元；以及複數S個源極線(SL)，係耦合至該存取電晶體的源極端點，其中，該複數S個源極線的源極線耦合至該N行自旋轉移力矩磁性隨機存取記憶體胞元的兩個或更多相鄰行的存取電晶體的源極端點或由其所共享，其中，該S個源極線組配成金屬階層大於M1金屬階層以適應各源極線的寬度上之增加。
  7. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，該源極線組配成平行於該等位元線。
  8. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，N為偶數且S等於N/2。
  9. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，相同位元線的相鄰存取電晶體的該源極端點為共享的源極端點，以形成一對位元線的自旋轉移力矩磁性隨機存取記憶體胞元。
  10. 如申請專利範圍第9項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，M為偶數且位元線具有M/2個自旋轉移力矩磁性隨機存取記憶體胞元對。
  11. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，在編程操作期間，N個位元線的位元線由適當電壓所驅動，而共享的該源極線接地以允許在嵌入式快閃編程操作中選擇性寫入邏輯L值到隨機可存取的該陣列的自旋轉移力矩磁性隨機存取記憶體胞元。
  12. 如申請專利範圍第11項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，單向電流被用來進行該編程操作。
  13. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，在扇區抹除操作期間，共享的該源極線由適當的電壓所驅動，而該等位元線接地以在 嵌入式快閃抹除操作中抹除所有共享該源極線的該自旋轉移力矩磁性隨機存取記憶體胞元。
  14. 如申請專利範圍第13項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，共享該源極線的該自旋轉移力矩磁性隨機存取記憶體胞元在該扇區抹除操作期間被抹除並重設至邏輯L值。
  15. 如申請專利範圍第14項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，對於該扇區中所包括的各字元線，該扇區抹除操作是藉由依序判定該字元線來啟用。
  16. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，在初始化操作期間，該S個源極線由適當電壓所驅動，而該N個位元線接地以允許寫入邏輯H值到該陣列中的每一個自旋轉移力矩磁性隨機存取記憶體胞元。
  17. 如申請專利範圍第6項所述的自旋轉移力矩磁性隨機存取記憶體裝置，其中，該源極線的寬度藉由與各個源極線的自旋轉移力矩磁性隨機存取記憶體共享個數而有效倍增。
  18. 一種形成自旋轉移力矩磁性隨機存取記憶體(STT-MRAM)裝置的方法，其包含：形成組配為嵌入式快閃(eFlash)取代裝置的自旋轉移力矩磁性隨機存取記憶體胞元陣列，其中，形成該陣列包含形成具有M個磁性隨機存取記憶體胞元的複數N個位元線，該等位元線形成N行磁性隨機存取記憶 體胞元，其中，各個磁性隨機存取記憶體胞元包括磁穿隧接面組件，係具有第一及第二磁穿隧接面(MTJ)端點，以及存取電晶體，係具有閘極、源極和汲極端點，其中，該汲極端點耦合至該第一磁穿隧接面端點，以提供該存取電晶體和該磁穿隧接面組件之間的串聯耦合；形成複數M個字元線(WL)，其耦合至該陣列的該自旋轉移力矩磁性隨機存取記憶體胞元的該存取電晶體的該閘極端點，其中，字元線耦合至該N個位元線中的每一個中的一個自旋轉移力矩磁性隨機存取記憶體胞元以形成一列自旋轉移力矩磁性隨機存取記憶體胞元，該複數M個字元線形成M列自旋轉移力矩磁性隨機存取記憶體胞元；以及形成複數S個源極線(SL)，其耦合至該存取電晶體的源極端點，其中，該S個源極線的源極線耦合至該N行自旋轉移力矩磁性隨機存取記憶體胞元的兩個或更多相鄰行的存取電晶體的源極端點或由其所共享，其中，該S個源極線組配成金屬階層大於M1金屬階層以適應各源極線的寬度上之增加。
  19. 如申請專利範圍第18項所述的方法，其中，該S個源極線組配成平行於該N個位元線。
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