TWI713048B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI713048B
TWI713048B TW108101600A TW108101600A TWI713048B TW I713048 B TWI713048 B TW I713048B TW 108101600 A TW108101600 A TW 108101600A TW 108101600 A TW108101600 A TW 108101600A TW I713048 B TWI713048 B TW I713048B
Authority
TW
Taiwan
Prior art keywords
data
write
bits
writing
write data
Prior art date
Application number
TW108101600A
Other languages
English (en)
Other versions
TW202013362A (zh
Inventor
前川裕昭
松下直輝
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW202013362A publication Critical patent/TW202013362A/zh
Application granted granted Critical
Publication of TWI713048B publication Critical patent/TWI713048B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0661—Format or protocol conversion arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

實施形態提供一種高品質之半導體記憶裝置。 實施形態之半導體記憶裝置具備：記憶區域，其具備複數個記憶胞；以及控制器，其於對記憶區域進行第1寫入資料之寫入之情形時，將記憶胞中所記憶之讀出資料讀出，將讀出資料與第1寫入資料進行比較，算出進行寫入時重寫為第1資料所需要之第1數，於自讀出資料覆寫為第1寫入資料之反轉資料即第2寫入資料之情形時，將讀出資料與第1寫入資料之反轉資料即第2寫入資料進行比較，算出進行寫入時重寫為第1資料所需要之第2數，將第1數與第2數進行比較，於第1數小於第2數之情形時，將第1寫入資料寫入至記憶區域，於第1數為第2數以上之情形時，將第2寫入資料寫入至記憶區域。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)係於記憶資訊之記憶胞使用具有磁阻效應(magnetoresistance effect)之磁元件的記憶體裝置，作為以高速動作、大容量、非揮發性為特徵之下一代記憶體裝置受到關注。又，MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之替換推進了研究及開發。於該情形時，利用與DRAM及SRAM相同之規格使MRAM動作於抑制開發成本且順利地進行替換時較為理想。
實施形態提供一種高品質之半導體記憶裝置。
實施形態之半導體記憶裝置具備：記憶胞，其能夠記憶資料；記憶區域，其具備複數個上述記憶胞；以及控制器，其於對上述記憶區域進行第1寫入資料之寫入之情形時，將被進行寫入之複數個上述記憶胞中所記憶之讀出資料讀出，將上述讀出資料與上述第1寫入資料進行比較，算出進行寫入時重寫為第1資料所需要之第1位元數，於自讀出資料覆寫為上述第1寫入資料之反轉資料即第2寫入資料之情形時，將上述讀出資料與上述第1寫入資料之反轉資料即第2寫入資料進行比較，算出進行寫入時重寫為上述第1資料所需要之第2位元數，將上述第1位元數與上述第2位元數進行比較，於上述第1位元數小於上述第2位元數之情形時，將上述第1寫入資料寫入至上述記憶區域，於上述第1位元數為上述第2位元數以上之情形時，將上述第2寫入資料寫入至上述記憶區域。
以下，參照圖式對所構成之實施形態進行說明。再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素標註相同符號。
＜1＞第1實施形態 ＜1-1＞構成 ＜1-1-1＞記憶體系統之構成 使用圖1，對包含第1實施形態之半導體記憶裝置之記憶體系統之基本構成概略性地進行說明。記憶體系統4具備半導體記憶裝置1及記憶體控制器2。
＜1-1-2＞記憶體控制器之構成 記憶體控制器2自個人電腦等主機(外部機器)3接收命令，自半導體記憶裝置1讀出資料，或者將資料寫入至半導體記憶裝置1。
記憶體控制器2具備主機介面(Host interface(I/F))21、資料緩衝器22、暫存器23、CPU(Central Processing Unit，中央處理單元)24、裝置介面(Device Interface(I/F))25、及ECC(Error Checking and Correcting，差錯校驗糾正)電路26。
主機介面21與主機3連接。經由該主機介面21，在主機3與記憶體系統4之間進行資料之收發等。
資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機3發送至記憶體系統4之資料，並將該資料暫時記憶。又，資料緩衝器22暫時記憶自記憶體系統4經由主機介面21向主機3發送之資料。資料緩衝器22既可為揮發性之記憶體，亦可為非揮發性之記憶體。
暫存器23例如為揮發性之記憶體，記憶由CPU24執行之設定資訊、指令、及狀態等。暫存器23既可為揮發性之記憶體，亦可為非揮發性之記憶體。
CPU24掌管記憶體系統4整體之動作。CPU24按照例如自主機3接收到之指令對半導體記憶裝置1執行特定之處理。
裝置介面25在記憶體控制器2與半導體記憶裝置1之間進行各種信號等之收發。
ECC電路26經由資料緩衝器22，接收自主機3接收到之寫入資料。而且，ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將被附加了錯誤校正碼之寫入資料供給至例如資料緩衝器22或裝置介面25。
又，ECC電路26接收經由裝置介面25自半導體記憶裝置1供給之資料。ECC電路26進行自半導體記憶裝置1接收到之資料是否存在錯誤之判定。ECC電路26於判定為所接收之資料存在錯誤之情形時，對所接收之資料使用錯誤校正碼進行錯誤校正處理。而且，ECC電路26將錯誤校正處理後之資料供給至例如資料緩衝器22、裝置介面25等。
＜1-1-3＞半導體記憶裝置 使用圖2，對第1實施形態之半導體記憶裝置之基本構成概略性地進行說明。
第1實施形態之半導體記憶裝置1具備周邊電路10及芯體11。
芯體11具備用以記憶資料之記憶胞陣列等。關於芯體11之詳細情況將於下文敍述。
周邊電路10具備行解碼器12、字元線驅動器13、列解碼器14、指令位址輸入電路15、控制器16、及IO(Input/Output，輸入/輸出)電路17。
行解碼器12基於外部控制信號，識別指令位址信號CA之指令或者位址，並控制位元線BL及源極線SL之選擇。
字元線驅動器13至少沿著下述記憶胞陣列之一邊配置。又，字元線驅動器13係以於資料讀出或者資料寫入時，經由主字元線MWL對選擇字元線WL施加電壓之方式構成。
列解碼器14將自指令位址輸入電路15供給之指令位址信號CA之位址解碼。更具體而言，列解碼器14將解碼後之列位址供給至字元線驅動器13。藉此，字元線驅動器13能夠對選擇字元線WL施加電壓。
對指令位址輸入電路15，自記憶體控制器(亦記載為主機裝置)2輸入各種外部控制信號、例如晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE、及指令位址信號CA等。指令位址輸入電路15將指令位址信號CA傳輸至控制器16。
控制器16識別指令及位址。控制器16對半導體記憶裝置1進行控制。
IO電路17將經由資料線DQ自記憶體控制器2輸入之輸入資料、或者自芯體11讀出之輸出資料暫時儲存。輸入資料被寫入至芯體11之記憶胞內。
＜1-1-4＞芯體 使用圖3，對芯體11進行說明。芯體11具備記憶胞陣列111、寫入電路112、第1資料反轉電路113、頁緩衝器114、讀出電路115、第2資料反轉電路116、及比較電路117。
記憶胞陣列111具備複數個磁阻效應元件(記憶胞)之陣列。關於記憶胞陣列111之詳細情況將於下文敍述。
於頁緩衝器114中，記憶經由IO電路17輸入之寫入資料，或者記憶自記憶胞陣列111讀出之讀出資料。再者，資料之寫入及讀出係以複數個記憶胞單位(頁單位)進行。如此，將一起寫入之單位稱為「頁」。再者，以下，將經由IO電路17供給之寫入用寫入資料記載為非反轉寫入資料。
此處，使用圖4，對寫入至記憶胞陣列111之1頁量之資料之構造進行說明。1頁量之資料構造包含標頭及實際資料。實際資料係自記憶體控制器2供給之複數位元之資料。所謂標頭，例如包含1位元之資料，且係實際資料表示寫入資料本身(非反轉寫入資料)抑或寫入資料之反轉寫入資料之位元。例如，於標頭為“0”資料之情形時，意味著實際資料為非反轉寫入資料。又，於標頭為“1”資料之情形時，意味著實際資料為反轉寫入資料。
返回至圖3，繼續對芯體11進行說明。第1資料反轉電路113具有如下功能：將記憶於頁緩衝器114之非反轉寫入資料直接傳輸至寫入電路112之功能；以及產生使記憶於頁緩衝器114之非反轉寫入資料之各位元之值反轉(例如，若使“0”資料反轉則成為“1”資料，若使“1”資料反轉則成為“0”資料)所得之反轉寫入資料，並傳輸至寫入電路112之功能。如圖5所示，第1資料反轉電路113於將非反轉寫入資料(例如0010 0110)直接傳輸之情形時，將資料之標頭之位元設為“0”資料。第1資料反轉電路113於將使非反轉寫入資料反轉所得之反轉寫入資料(例如1101 1001)傳輸之情形時，將寫入資料之標頭之位元設為“1”。
寫入電路112具有將寫入資料寫入至記憶胞陣列111內之所選擇之記憶胞之功能。
讀出電路115具有將讀出資料自記憶胞陣列111內之所選擇之記憶胞讀出之功能。
第2資料反轉電路116具有如下功能：於讀出資料之標頭之位元為“0”資料之情形時，將讀出資料直接傳輸至頁緩衝器114之功能；以及於讀出資料之標頭之位元為“1”之情形時，產生使讀出資料之各位元之值反轉所得之反轉讀出資料，並傳輸至頁緩衝器114之功能。
亦即，第2資料反轉電路116於自讀出電路115讀出之資料之標頭為“0”之情形時，設為「非反轉」，將所讀出之資料直接供給至頁緩衝器114。相對於此，第2資料反轉電路116於自讀出電路115讀出之資料之標頭為“1”之情形時，設為「反轉」，使所讀出之資料之各位元反轉，並供給至頁緩衝器114。如此，於本實施形態中，基於標頭，可知應使資料非反轉抑或應使資料反轉。
比較電路117具體而言具有以下功能中之至少一個功能： ・將非反轉寫入資料與讀出資料進行比較而算出1資料之重寫位元數L1之功能 ・將反轉寫入資料與讀出資料進行比較而算出1資料之重寫位元數L2之功能 ・判定重寫位元數L2是否為重寫位元數L1以上之功能 ・決定寫入資料之標頭之功能 ・決定實際上寫入至記憶胞陣列111之資料之功能 ・將實際上寫入之寫入資料與讀出資料進行比較，僅於寫入不同之資料時，使寫入電路112有效，於寫入相同之資料時使寫入電路112無效之功能。
＜1-1-5＞記憶胞陣列 使用圖6，對第1實施形態之半導體記憶裝置之記憶胞陣列111之基本構成概略性地進行說明。
記憶胞陣列111係將複數個記憶胞MC呈矩陣狀排列而構成。於記憶胞陣列111，配設複數條字元線WL0～WLi－1(i為2以上之整數)、複數條位元線BL0～BLj－1(j為2以上之整數)、及複數條源極線SL0～SLj－1。於1條字元線WL連接有記憶胞陣列111之一列，於由1條位元線BL及1條源極線SL構成之1對連接有記憶胞陣列111之一行。
記憶胞MC包含磁阻效應元件(MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件)30、及選擇電晶體31。選擇電晶31例如由N通道MOSFET(Metal-Oxide -Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)構成。
MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極(源極)。選擇電晶體31之閘極連接於字元線WL，源極(汲極)連接於源極線SL。
＜1-1-6＞記憶胞MC ＜1-1-6-1＞第1例 繼而，使用圖7，對第1實施形態之半導體記憶裝置之記憶胞MC之構成之第1例概略性地進行說明。如圖7所示，第1實施形態之記憶胞MC之MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之一端。而且，選擇電晶體31之另一端連接於源極線SL。利用TMR(tunneling magnetoresistance，穿隧磁阻)效應之MTJ元件30具有包含2片強磁性層F、P及由其等夾持之非磁性層(隧道絕緣膜)B之積層構造，利用由自旋偏極隧道效應所致之磁阻之變化來記憶數位資料。MTJ元件30藉由2片強磁性層F、P之磁化排列，可取得低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為資料“0”，將高電阻狀態定義為資料“1”，則能夠於MTJ元件30記錄1位元資料。當然，亦可將低電阻狀態定義為資料“1”，將高電阻狀態定義為資料“0”。
例如，MTJ元件30係將記憶層(自由層、記錄層)F、非磁性層B、參照層(釘紮層、固定層)P依序積層而構成。參照層P及記憶層F由強磁性體構成，非磁性層B包含絕緣膜(例如，Al2 O3 、MgO)。參照層P為磁化方向固定之層，記憶層F之磁化方向可變，根據其磁化之方向記憶資料。
若於寫入時向箭頭A1之方向流通電流，則相對於釘紮層P之磁化之方向而言自由層F之磁化之方向成為反平行狀態(AP狀態)，且成為高電阻狀態(資料“1”)。若於寫入時向箭頭A2之方向流通電流，則釘紮層P與自由層F各自之磁化之方向成為平行狀態(P狀態)，且成為低電阻狀態(資料“0”)。如此，MTJ元件可根據流通電流之方向寫入不同之資料。上述之所謂「磁化方向可變」，表示磁化方向相對於特定之寫入電流發生變化。又，所謂「磁化方向固定」，表示磁化方向相對於特定之寫入電流不變。
＜1-1-6-2＞第2例 繼而，使用圖8，對第1實施形態之半導體記憶裝置之記憶胞MC之構成之第2例概略性地進行說明。以下，僅對與第1例不同之方面進行說明。如圖8所示，於第2例中，MTJ元件30係將參照層(釘紮層、固定層)P、非磁性層B、記憶層(自由層、記錄層)F依序積層而構成。
若於寫入時向箭頭A3之方向流通電流，則相對於釘紮層P之磁化之方向而言自由層F之磁化之方向成為反平行狀態(AP狀態)，且成為高電阻狀態(資料“1”)。若於寫入時向箭頭A4之方向流通電流，則釘紮層P與自由層F各自之磁化之方向成為平行狀態(P狀態)，且成為低電阻狀態(資料“0”)。
再者，以下，記憶胞MC之構成係基於第1例對半導體記憶裝置進行說明。又，設為寫入為“1”資料時之消耗電力大於寫入為“0”資料時之消耗電力。
＜1-2＞動作 ＜1-2-1＞動作流程 以下，使用圖9，對第1實施形態之半導體記憶裝置之寫入動作進行說明。
[步驟S101] 控制器16於對記憶胞陣列111進行資料之寫入之情形時，首先將資料被覆寫之頁之資料讀出。具體而言，讀出電路115自所選擇之記憶胞中將資料讀出。然後，將所讀出之讀出資料記憶於比較電路117。
[步驟S102] 經由IO電路17供給之非反轉寫入資料暫時記憶於頁緩衝器114。
然後，第1資料反轉電路113產生使記憶於頁緩衝器114之非反轉寫入資料之各位元反轉所得之反轉寫入資料。
然後，非反轉寫入資料及反轉寫入資料被供給至比較電路117。
[步驟S103] 比較電路117將非反轉寫入資料與對應於非反轉寫入資料被覆寫之位址之讀出資料進行比較，算出重寫為“1”資料所需要之位元數L1。
[步驟S104] 比較電路117將反轉寫入資料與對應於反轉寫入資料被覆寫之位址之讀出資料進行比較，算出重寫為“1”資料所需要之位元數L2。
[步驟S105] 比較電路117判定是否為位元數L1≦位元數L2。如上所述，於本實施形態中，寫入“1”資料時之消耗電力大於寫入“0”資料時之消耗電力。因此，就消耗電力之觀點而言，減少“1”資料之寫入次數較為理想。因此，比較電路117藉由將位元數L1與位元數L2進行比較，能夠判定選擇非反轉寫入資料與反轉寫入資料中之哪一者則“1”資料之寫入次數較少。
[步驟S106] 比較電路117於判定為位元數L1≦位元數L2之情形時(步驟S105，是)，將寫入資料之標頭設為意指非反轉之“0”資料，將非反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S107] 比較電路117於判定為並非數L1≦數L2之情形時(步驟S105，否)，將寫入資料之標頭設為意指反轉之“1”資料，將反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S108] 比較電路117針對每一位元確認實際寫入之寫入資料與讀出資料是否不同。
[步驟S109] 比較電路117於進行判定為實際寫入之寫入資料與讀出資料不同之位元之寫入之情形時，使寫入電路112有效，進行寫入動作。
[步驟S110] 比較電路117於進行判定為實際寫入之寫入資料與讀出資料相同之位元之寫入之情形時，使寫入電路112無效，不進行寫入動作。藉此，能夠抑制寫入時之消耗電力。
[步驟S111] 控制器16判定寫入是否已完成。於判定為寫入未完成之情形時(步驟S111，否)，重複步驟S108。又，控制器16於判定為寫入已完成之情形時(步驟S111，是)，結束寫入動作。
＜1-2-2＞具體例 以下，使用圖10，對第1實施形態之半導體記憶裝置之寫入動作之具體例進行說明。此處，為了簡單，讀出資料、非反轉寫入資料、及反轉寫入資料係將標頭之表述省略，僅表示實際資料。
如圖10所示，於步驟S101中讀出之讀出資料設為「0101 0010」。
將步驟S102中之非反轉寫入資料設為「0010 0110」。反轉寫入資料成為使非反轉寫入資料「0010 0110」反轉所得之「1101 1001」。
於步驟S103中，比較電路117將讀出資料「0101 0010」與非反轉寫入資料「0010 0110」進行比較，算出讀出資料中重寫為“1”資料所需要之位元數。於該情形時，如圖中以虛線所包圍般，2處之“1”資料成為重寫對象。因此，位元數L1成為“2”。
於步驟S104中，比較電路117將讀出資料「0101 0010」與反轉寫入資料「1101 1001」進行比較，算出讀出資料中重寫為“1”資料所需要之位元數。於該情形時，如圖中以虛線所包圍般，3處之“1”資料成為重寫對象。因此，位元數L2成為“3”。
根據以上，比較電路117判定為位元數L1＜位元數L2。因此，比較電路117執行步驟S106。
其後，半導體記憶裝置1執行步驟S108～S111。
＜1-3＞效果 根據上述實施形態，半導體記憶裝置將自控制器供給之非反轉寫入資料與讀出資料進行比較，將重寫為“1”資料所需要之位元數L1、非反轉寫入資料之反轉資料即反轉寫入資料以及讀出資料進行比較，並與重寫為“1”資料所需要之位元數L2進行比較，於位元數L1≦位元數L2之情形時，將非反轉寫入資料作為實際寫入至記憶胞陣列111之資料處理，於並非位元數L1≦位元數L2之情形時，將反轉寫入資料作為實際寫入至記憶胞陣列111之資料處理。
為了寫“1”資料、或者“0”資料，存在電流或電壓施加方向相反之記憶胞。於此種記憶胞之情形時，有時第1方向之電流或電壓施加所產生之消耗電力與第2方向之電流或電壓施加所產生之消耗電力存在差。或者，有時第1方向之電流或電壓施加所產生之寫入限度次數與第2方向之電流或電壓施加所產生之寫入限度次數存在差。於此種情形時，較理想為抑制消耗電力較大或者寫入限度次數較少之方向之寫入。
於本實施形態中，作為一例，假定寫入為“1”資料之動作之消耗電力較大。因此，於本例中，期望抑制寫入為“1”資料之次數。於本實施形態中，準備2種寫入資料，採用重寫為“1”資料之次數較少者作為寫入資料。因此，能夠抑制寫入為“1”資料之次數，結果為能夠提供抑制了消耗電力之半導體記憶裝置。
＜2＞第2實施形態 對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之寫入動作進行說明。再者，第2實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，關於上述實施形態中已說明過之事項及能夠根據上述實施形態容易地類推之事項之說明則省略。
＜2-1＞構成 對第2實施形態之比較電路117進行說明。具體而言，比較電路117具有以下功能中之至少一個功能： ・產生非反轉寫入資料之“0”資料之位元數M0與非反轉寫入資料之“1”資料之位元數M1之功能 ・判定位元數M1是否為位元數M0以上之功能 ・決定寫入資料之標頭之功能 ・決定實際寫入至記憶胞陣列111之資料之功能 ・將實際寫入之寫入資料與讀出資料進行比較，僅於寫入不同之資料時，使寫入電路112有效，於寫入相同之資料時使寫入電路112無效之功能。
＜2-2＞動作 以下，使用圖11，對第2實施形態之半導體記憶裝置之寫入動作進行說明。再者，關於圖8之流程中已說明過之動作則省略。
作為第2實施形態之半導體記憶裝置之寫入動作，首先，執行步驟S101。
[步驟S202] 於進行步驟S101之後，寫入至記憶胞陣列111之寫入資料被暫時記憶於頁緩衝器114。
比較電路117自頁緩衝器114讀出非反轉寫入資料，產生非反轉寫入資料之“0”資料之位元數M0與非反轉寫入資料之“1”資料之位元數M1。
[步驟S203] 比較電路117判定是否為位元數M0≦位元數M1。比較電路117藉由將位元數M0與位元數M1進行比較，能夠推定選擇非反轉寫入資料與反轉寫入資料中之哪一者則“1”資料之寫入次數較少。例如，可知於並非位元數M0≦位元數M1之情形時，非反轉寫入資料中“1”資料較少，能夠推定出寫入為“1”資料之次數較少。因此，藉由利用非反轉寫入資料，能夠抑制寫入為“1”資料之次數。又，可知於位元數M0≦位元數M1之情形時，非反轉寫入資料中“1”資料較多，能夠推定出寫入為“1”資料之次數較多。因此，藉由利用反轉寫入資料，能夠抑制寫入為“1”資料之次數。
[步驟S204] 比較電路117於判定為並非位元數M0≦位元數M1之情形時(步驟S203，否)，將寫入資料之標頭設為意指非反轉之“0”資料，將非反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S205] 比較電路117於判定為位元數M0≦位元數M1之情形時(步驟S203，否)，將寫入資料之標頭設為意指反轉之“1”資料，將反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S206] 進行與步驟S108～S111相同之動作。
＜2-3＞效果 根據上述實施形態，半導體記憶裝置將自控制器供給之非反轉寫入資料之“0”資料之位元數M0與“1”資料之位元數M1進行比較，於位元數M0大於位元數M1之情形時，將非反轉寫入資料作為實際寫入之資料處理，於位元數M1為位元數M0以上之情形時，將反轉寫入資料作為實際寫入之資料處理。藉由如此，能夠獲得與第1實施形態之效果相同之效果。
＜3＞第3實施形態 對第3實施形態進行說明。於第3實施形態中，對與上述各實施形態不同之寫入動作進行說明。再者，第3實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，關於上述實施形態中已說明過之事項及能夠根據上述實施形態容易地類推之事項之說明則省略。
＜3-1＞構成 對第3實施形態之比較電路117進行說明。具體而言，比較電路117具有以下功能中之至少一個功能： ・將讀出資料與非反轉寫入資料進行比較，產生重寫為“0”資料之位元數N0與重寫為“1”資料之位元數N1之功能 ・判定位元數N1是否為位元數N0以上之功能 ・決定寫入資料之標頭之功能 ・決定實際寫入至記憶胞陣列111之資料之功能 ・將實際寫入之寫入資料與讀出資料進行比較，僅於寫入不同之資料時，使寫入電路112有效，於寫入相同之資料時使寫入電路112無效之功能。
＜3-2＞動作 以下，使用圖12，對第3實施形態之半導體記憶裝置之寫入動作進行說明。再者，關於圖8、圖11之流程中已說明過之動作則省略。
作為第3實施形態之半導體記憶裝置之寫入動作，首先，執行步驟S101。
[步驟S302] 於進行步驟S101之後，寫入至記憶胞陣列111之寫入資料被暫時記憶於頁緩衝器114。
比較電路117自頁緩衝器114讀出非反轉寫入資料。然後，比較電路117將非反轉寫入資料與對應於非反轉寫入資料被覆寫之位址之讀出資料進行比較，產生重寫為“0”資料所需要之位元數N0與重寫為“1”資料所需要之位元數N1。
[步驟S303] 比較電路117判定是否為位元數N0≦位元數N1。比較電路117藉由將位元數N0與位元數N1進行比較，能夠推定選擇非反轉寫入資料與反轉寫入資料中之哪一者則“1”資料之寫入次數較少。例如，可知於並非位元數N0≦位元數N1之情形時，非反轉寫入資料中較少重寫為“1”資料。因此，藉由利用非反轉寫入資料，能夠抑制寫入為“1”資料之次數。又，可知於位元數N0≦位元數N1之情形時，非反轉寫入資料中較多重寫為“1”資料，能夠推定出寫入為“1”資料之次數較多。因此，藉由利用反轉寫入資料，能夠抑制寫入為“1”資料之次數。
[步驟S304] 比較電路117於判定為並非位元數N0≦位元數N1之情形時(步驟S303，否)，將寫入資料之標頭設為意指非反轉之“0”資料，將非反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S305] 比較電路117於判定為位元數N0≦位元數N1之情形時(步驟S303，否)，將寫入資料之標頭設為意指反轉之“1”資料，將反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
於步驟S304、或者S305之後，執行與步驟S206相同之動作。
＜3-3＞效果 根據上述實施形態，半導體記憶裝置將自控制器供給之非反轉寫入資料與讀出資料進行比較，將重寫為“0”資料之位元數N0與重寫為“1”資料之位元數N1進行比較，於位元數N0大於位元數N1之情形時，將非反轉寫入資料作為實際寫入之資料處理，於位元數N1為位元數N0以上之情形時，將反轉寫入資料作為實際寫入之資料處理。藉由如此，能夠獲得與第1實施形態之效果相同之效果。
＜4＞第4實施形態 對第4實施形態進行說明。於第4實施形態中，對與上述各實施形態不同之寫入動作進行說明。再者，第4實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，關於上述實施形態中已說明過之事項及能夠根據上述實施形態容易地類推之事項之說明則省略。
＜4-1＞構成 對第4實施形態之比較電路117進行說明。具體而言，比較電路117具有以下功能中之至少一個功能： ・將讀出資料與非反轉寫入資料進行比較，產生重寫位元數N2之功能 ・判定位元數N2是否為預先設定之閾值位元數N3以上之功能 ・將讀出資料與非反轉寫入資料進行比較，產生重寫為“0”資料之位元數N0與重寫為“1”資料之位元數N1之功能 ・判定位元數N1是否為位元數N0以上之功能 ・決定寫入資料之標頭之功能 ・決定實際寫入至記憶胞陣列111之資料之功能 ・將實際寫入之寫入資料與讀出資料進行比較，僅於寫入不同之資料時，使寫入電路112有效，於寫入相同之資料時使寫入電路112無效之功能。
＜4-2＞動作 以下，使用圖13，對第4實施形態之半導體記憶裝置之寫入動作進行說明。再者，關於圖8、圖11、圖12之流程中已說明過之動作則省略。
作為第4實施形態之半導體記憶裝置之寫入動作，首先，執行步驟S101。
[步驟S402] 於進行步驟S101之後，寫入至記憶胞陣列111之寫入資料被暫時記憶於頁緩衝器114。
比較電路117自頁緩衝器114讀出非反轉寫入資料。然後，比較電路117將非反轉寫入資料與對應於非反轉寫入資料被覆寫之位址之讀出資料進行比較，產生重寫所需要之位元數N2。
[步驟S403] 比較電路117判定是否為位元數N3≦位元數N2。位元數N3係預先決定之值。該位元數N3係記憶於比較電路117中，但亦可記憶於例如記憶胞陣列111。比較電路117於判定為位元數N3≦位元數N2之情形時(步驟S403，是)，至少執行步驟S302、及S303。比較電路117藉由將位元數N2與位元數N3進行比較，能夠推定選擇非反轉寫入資料與反轉寫入資料中之哪一者則“1”資料之寫入次數較少。例如，可知於並非位元數N3≦位元數N2之情形時，非反轉寫入資料中資料之重寫較少。因此，藉由利用非反轉寫入資料，能夠抑制寫入為“1”資料之次數。
[步驟S404] 比較電路117於判定為並非位元數N3≦位元數N2之情形時(步驟S403，否)，或者判定為並非位元數N0≦位元數N1之情形時(步驟S303，否)，將寫入資料之標頭設為意指非反轉之“0”資料，將非反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
比較電路117於判定為位元數N0≦位元數N1之情形時(步驟S303，是)，執行步驟S305。
又，於步驟S404、或者S305之後，執行與步驟S206相同之動作。
＜4-3＞效果 根據上述實施形態，半導體記憶裝置基於自控制器供給之非反轉寫入資料、及讀出資料，產生重寫位元數N2，判定位元數N2是否為預先設定之閾值位元數N3以上，於位元數N2大於位元數N3之情形時，基於非反轉寫入資料與讀出資料，產生重寫為“0”資料之位元數N0與重寫為“1”資料之位元數N1，於位元數N0大於位元數N1之情形時，或者於位元數N3大於位元數N2之情形時，將非反轉寫入資料作為實際寫入之資料處理，於位元數N1為位元數N0以上之情形時，將反轉寫入資料作為實際寫入之資料處理。藉由如此，能夠獲得與第1實施形態之效果相同之效果。
＜5＞第5實施形態 對第5實施形態進行說明。於第5實施形態中，對與上述各實施形態不同之寫入動作進行說明。再者，第5實施形態之裝置之基本構成及基本動作與上述實施形態之裝置相同。因此，關於上述實施形態中已說明過之事項及能夠根據上述實施形態容易地類推之事項之說明則省略。
＜5-1＞構成 對第5實施形態之比較電路117進行說明。具體而言，比較電路117具有以下功能中之至少一個功能： ・將讀出資料與非反轉寫入資料進行比較，產生重寫為“1”資料之位元數N1之功能 ・判定位元數N1是否為預先設定之閾值位元數N3以上之功能 ・決定寫入資料之標頭之功能 ・決定實際寫入至記憶胞陣列111之資料之功能 ・將實際寫入之寫入資料與讀出資料進行比較，僅於寫入不同之資料時，使寫入電路112有效，於寫入相同之資料時使寫入電路112無效之功能。
＜5-2＞動作 以下，使用圖14，對第5實施形態之半導體記憶裝置之寫入動作進行說明。再者，關於圖8、圖11、圖12、圖13之流程中已說明過之動作則省略。
作為第5實施形態之半導體記憶裝置之寫入動作，首先，執行步驟S101。
[步驟S502] 於進行步驟S101之後，寫入至記憶胞陣列111之寫入資料被暫時記憶於頁緩衝器114。
比較電路117自頁緩衝器114讀出非反轉寫入資料。然後，比較電路117將非反轉寫入資料與對應於非反轉寫入資料被覆寫之位址之讀出資料進行比較，產生重寫為“1”資料所需要之位元數N2。
[步驟S503] 比較電路117判定是否為位元數N3≦位元數N1。比較電路117藉由將位元數N3與位元數N1進行比較，能夠推定選擇非反轉寫入資料與反轉寫入資料中之哪一者則“1”資料之寫入次數較少。例如，可知於並非位元數N3≦位元數N1之情形時，非反轉寫入資料中較少重寫為“1”資料。因此，藉由利用非反轉寫入資料，能夠抑制寫入為“1”資料之次數。又，可知於位元數N3≦位元數N1之情形時，非反轉寫入資料中較多重寫為“1”資料，能夠推定出寫入為“1”資料之次數較多。因此，藉由利用反轉寫入資料，能夠抑制寫入為“1”資料之次數。
[步驟S504] 比較電路117於判定為並非位元數N3≦位元數N1之情形時(步驟S503，否)，將寫入資料之標頭設為意指非反轉之“0”資料，將非反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
[步驟S505] 比較電路117於判定為位元數N3≦位元數N1之情形時(步驟S503，是)，將寫入資料之標頭設為意指反轉之“1”資料，將反轉寫入資料用作實際寫入至記憶胞陣列111之寫入資料。
＜5-3＞效果 根據上述實施形態，半導體記憶裝置基於自控制器供給之非反轉寫入資料、及讀出資料，產生重寫為“1”資料之位元數N1，判定位元數N1是否為預先設定之閾值位元數N3以上，於位元數N3大於位元數N1之情形時，將非反轉寫入資料作為實際寫入之資料處理，於位元數N1為位元數N3以上之情形時，將反轉寫入資料作為實際寫入之資料處理。藉由如此，能夠獲得與第1實施形態之效果相同之效果。
＜6＞其他 於上述實施形態中，對設置有場效應電晶體作為記憶胞之選擇器(開關元件)之例進行了說明。選擇器例如亦可為2端子間開關元件。於施加至2端子間之電壓為閾值以下之情形時，其開關元件為“高電阻”狀態、例如電性非導通狀態。於施加至2端子間之電壓為閾值以上之情形時，開關元件變為“低電阻”狀態、例如電性導通狀態。又，開關元件亦可於電壓為任一極性時均具有該功能。於該開關元件中，包含選自由Te、Se及S所組成之群中之至少1種以上之硫族元素。或者，亦可含有作為包含上述硫族元素之化合物之硫化物。該開關元件除此以外還可包含選自由B、Al、Ga、In、C、Si、Ge、Sn、As、P、Sb所組成之群中之至少1種以上之元素。
此種2端子間開關元件係如上述實施形態般，經由2個接觸插塞而連接於磁阻效應元件。2個接觸插塞中之磁阻效應元件側之接觸插塞含有銅。亦可於磁阻效應元件與含有銅之接觸插塞之間設置導電層(例如，含有鉭之層)。
再者，於上述各實施形態中，對將芯體11根據MTJ元件之體積劃分區域，並針對每個區域區分使用之情況進行了說明。上述各區域之面積或配置等為一例，能夠適當變更。
又，於上述各實施形態中，對應用第1例作為記憶胞MC之構成之情形進行了說明。然而，於上述各實施形態中，作為記憶胞MC之構成，亦可應用第2例，能夠獲得與應用第1例之情形相同之效果。
又，於上述各實施形態中，記憶體系統、或者半導體記憶裝置亦可分別為封裝體。
又，上述各實施形態中之連接之術語亦包含於之間介置例如電晶體或電阻等其他某些元件而間接地連接之狀態。
此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件來記憶資料之MRAM為例進行了說明，但並不限定於此。
例如，對與MRAM相同之電阻變化型記憶體、例如ReRAM、PCRAM等般具有利用電阻變化來記憶資料之元件的半導體記憶裝置，亦能夠應用。
又，不論揮發性記憶體、非揮發性記憶體，對具有如下元件之半導體記憶裝置均能夠應用，上述元件能夠利用伴隨著電流或者電壓之施加之電阻變化來記憶資料，或者能夠藉由將伴隨著電阻變化之電阻差轉換為電流差或者電壓差來進行所記憶之資料之讀出。
以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，於不脫離其主旨之範圍內能夠進行各種變化而實施。進而，於上述實施形態中包含各種階段之發明，藉由將所揭示之構成要件適當組合而提取各種發明。例如，若為即便自所公開之構成要件中刪除若干個構成要件仍能獲得特定之效果者，則可作為發明提取。
[相關申請案] 本申請案享有以日本專利申請案2018-175977號(申請日：2018年9月20日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置 2:記憶體控制器 3:主機 4:記憶體系統 10:周邊電路 11:芯體 12:行解碼器 13:字元線驅動器 14:列解碼器 15:指令位址輸入電路 16:控制器 17:IO電路 21:主機介面 22:資料緩衝器 23:暫存器 24:CPU 25:裝置介面 26:ECC電路 30:MTJ元件 31:選擇電晶體 111:記憶胞陣列 112:寫入電路 113:第1資料反轉電路 114:頁緩衝器 115:讀出電路 116:第2資料反轉電路 117:比較電路 A1:箭頭 A2:箭頭 A3:箭頭 A4:箭頭 BL0～BLj－1:位元線 CA:指令位址信號 CK:時脈信號 CKE:時脈賦能信號 CS:晶片選擇信號 DQ:資料線 S101～S111:步驟 S202～S206:步驟 S302～S305:步驟 S402～S404:步驟 S502～S505:步驟 SL0～SLj－1:源極線 MC:記憶胞 WL0～WLi－1:字元線
圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之基本構成的方塊圖。 圖2係表示第1實施形態之半導體記憶裝置之基本構成之方塊圖。 圖3係表示第1實施形態之半導體記憶裝置之芯體之基本構成的方塊圖。 圖4係表示1頁量之資料之構造之圖。 圖5係表示非反轉寫入資料與反轉寫入資料之關係之圖。 圖6係表示第1實施形態之半導體記憶裝置之記憶胞陣列之基本構成的方塊圖。 圖7係表示第1實施形態之半導體記憶裝置之記憶胞之構成之第1例的方塊圖。 圖8係表示第1實施形態之半導體記憶裝置之記憶胞之構成之第2例的方塊圖。 圖9係表示第1實施形態之半導體記憶裝置之寫入動作之流程圖。 圖10係表示第1實施形態之半導體記憶裝置之寫入動作之具體例的圖。 圖11係表示第2實施形態之半導體記憶裝置之寫入動作之流程圖。 圖12係表示第3實施形態之半導體記憶裝置之寫入動作之流程圖。 圖13係表示第4實施形態之半導體記憶裝置之寫入動作之流程圖。 圖14係表示第5實施形態之半導體記憶裝置之寫入動作之流程圖。
S101~S111:步驟

Claims (5)

  1. 一種半導體記憶裝置，其具備：記憶胞，其能夠記憶資料；記憶區域，其具備複數個上述記憶胞；以及控制器，其於對上述記憶區域進行第1寫入資料之寫入之情形時，將被進行寫入之複數個上述記憶胞中所記憶之讀出資料讀出，將上述讀出資料與上述第1寫入資料進行比較，算出進行寫入時重寫為第1資料所需要之第1位元數，於自讀出資料覆寫為上述第1寫入資料之反轉資料即第2寫入資料之情形時，將上述讀出資料與上述第1寫入資料之反轉資料即第2寫入資料進行比較，算出進行寫入時重寫為上述第1資料所需要之第2位元數，將上述第1位元數與上述第2位元數進行比較，於上述第1位元數小於上述第2位元數之情形時，將上述第1寫入資料寫入至上述記憶區域，於上述第1位元數為上述第2位元數以上之情形時，將上述第2寫入資料寫入至上述記憶區域。
  2. 如請求項1之半導體記憶裝置，其中上述控制器係：於將上述第1寫入資料寫入至上述記憶區域時，亦將表示上述第1寫入資料寫入至上述記憶區域之第1資訊寫入至上述記憶區域，於將上述第2寫入資料寫入至上述記憶區域時，亦將表示上述第2寫 入資料寫入至上述記憶區域之第2資訊寫入至上述記憶區域。
  3. 如請求項2之半導體記憶裝置，其中上述控制器係：於自上述記憶區域讀出之資料包含上述第1資訊時，輸出上述讀出之資料；於自上述記憶區域讀出之資料包含上述第2資訊時，將上述讀出資料反轉並輸出。
  4. 如請求項1之半導體記憶裝置，其中上述控制器執行對上述記憶區域之資料之寫入時，於經寫入而記憶於上述記憶胞之讀出資料與寫入資料相同之情形時，上述控制器不執行相同資料之寫入。
  5. 如請求項1之半導體記憶裝置，其中對上述記憶胞寫入上述第1寫入資料所需之消耗電力係大於對上述記憶胞寫入上述第寫入2資料所需之消耗電力。
TW108101600A 2018-09-20 2019-01-16 半導體記憶裝置 TWI713048B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018175977A JP2020047352A (ja) 2018-09-20 2018-09-20 半導体記憶装置
JP2018-175977 2018-09-20

Publications (2)

Publication Number Publication Date
TW202013362A TW202013362A (zh) 2020-04-01
TWI713048B true TWI713048B (zh) 2020-12-11

Family

ID=69856481

Family Applications (2)

Application Number Title Priority Date Filing Date
TW108101600A TWI713048B (zh) 2018-09-20 2019-01-16 半導體記憶裝置
TW109138869A TWI790497B (zh) 2018-09-20 2019-01-16 半導體記憶裝置

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109138869A TWI790497B (zh) 2018-09-20 2019-01-16 半導體記憶裝置

Country Status (4)

Country Link
US (1) US20200098411A1 (zh)
JP (1) JP2020047352A (zh)
CN (1) CN110931063A (zh)
TW (2) TWI713048B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022139919A (ja) 2021-03-12 2022-09-26 キオクシア株式会社 メモリデバイス
CN115588454A (zh) * 2022-11-24 2023-01-10 北京紫光青藤微系统有限公司 存储器的数据写入方法及装置、电子设备、存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090091968A1 (en) * 2007-10-08 2009-04-09 Stefan Dietrich Integrated circuit including a memory having a data inversion circuit
US20130182496A1 (en) * 2012-01-16 2013-07-18 Kabushiki Kaisha Toshiba Semiconductor storage device
US20130301345A1 (en) * 2012-05-14 2013-11-14 Kabushiki Kaisha Toshiba Magnetic random access memory and memory system
US9245611B2 (en) * 2011-01-31 2016-01-26 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100857252B1 (ko) * 2007-12-27 2008-09-05 (주)인디링스 마모도를 비트 수준에서 평준화하는 플래시 메모리 장치 및플래시 메모리 프로그래밍 방법
JP5942781B2 (ja) * 2012-04-16 2016-06-29 ソニー株式会社 記憶制御装置、メモリシステム、情報処理システム、および、記憶制御方法
US20160342352A1 (en) * 2014-01-31 2016-11-24 Hewlett Packard Enterprise Development Lp Encoding data in a memory array
CN105304116B (zh) * 2015-09-16 2018-07-20 江苏时代全芯存储科技有限公司 记忆体驱动电路
JP2017157257A (ja) * 2016-03-01 2017-09-07 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US9893273B2 (en) * 2016-04-08 2018-02-13 International Business Machines Corporation Light element doped low magnetic moment material spin torque transfer MRAM

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090091968A1 (en) * 2007-10-08 2009-04-09 Stefan Dietrich Integrated circuit including a memory having a data inversion circuit
US9245611B2 (en) * 2011-01-31 2016-01-26 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory
US20130182496A1 (en) * 2012-01-16 2013-07-18 Kabushiki Kaisha Toshiba Semiconductor storage device
US20130301345A1 (en) * 2012-05-14 2013-11-14 Kabushiki Kaisha Toshiba Magnetic random access memory and memory system

Also Published As

Publication number Publication date
TW202013362A (zh) 2020-04-01
JP2020047352A (ja) 2020-03-26
CN110931063A (zh) 2020-03-27
TW202121409A (zh) 2021-06-01
US20200098411A1 (en) 2020-03-26
TWI790497B (zh) 2023-01-21

Similar Documents

Publication Publication Date Title
US10157655B2 (en) Memory device
US10431277B2 (en) Memory device
US20150318061A1 (en) Semiconductor memory device
US10338835B2 (en) Memory device
US10388345B2 (en) Memory device
US10446211B2 (en) Semiconductor storage device
TW201225097A (en) Memory write error correction circuit
EP3107105B1 (en) Memory circuit
US20150074489A1 (en) Semiconductor storage device and memory system
US10452475B2 (en) Memory system and resistance change type memory
TWI727350B (zh) 記憶裝置以及驅動寫入電流的方法
US10453512B2 (en) Memory device
TWI713048B (zh) 半導體記憶裝置
JP2012203939A (ja) 半導体記憶装置
TWI537947B (zh) 磁阻記憶體裝置
US10283180B2 (en) Nonvolatile resistance changing semiconductor memory using first and second writing operations
TWI727276B (zh) 半導體記憶裝置及半導體記憶裝置之動作方法
JP6557488B2 (ja) 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法
US20140376300A1 (en) Differential bit cell
US11087809B2 (en) Semiconductor memory device
CN110097903B (zh) 使用字内参考单元的mram芯片及其读写方法
TW202213345A (zh) 半導體記憶裝置及其控制方法