TWI727276B - 半導體記憶裝置及半導體記憶裝置之動作方法 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：記憶體區域，其具備複數個記憶胞；及第1電路，其計算檢測出錯誤之記憶胞之錯誤率，於上述錯誤率低於第1值且高於第2值之情形時，對上述記憶胞進行恢復處理。

Description

半導體記憶裝置及半導體記憶裝置之動作方法
實施形態係關於一種半導體記憶裝置。
MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)係記憶資訊之記憶胞使用具有磁阻效應(magnetoresistive effect)之磁性元件之記憶體裝置，且作為以高速動作、大容量、非揮發性為特徵之下一代記憶體裝置而受到關注。又，正研究並開發MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之替代品。該情形時，理想的是以與DRAM及SRAM相同之規格使MRAM動作，以便控制開發成本並順利地進行替代。
實施形態提供一種高品質之半導體記憶裝置。
實施形態之半導體記憶裝置具備：記憶體區域，其具備複數個記憶胞；及第1電路，其計算檢測出錯誤之記憶胞之錯誤率，於上述錯誤率低於第1值且高於第2值之情形時，對上述記憶胞進行恢復處理。
1:半導體記憶裝置
2:主機
11:記憶核心
12:周邊電路
20:記憶體區域
20a:記憶胞陣列
20b:讀出放大器/寫入驅動器
20c:緩衝器
21:列解碼器
22:行解碼器
23:資料鎖存電路
24:控制電路
25:指令鎖存電路
26:位址鎖存電路
27:ECC電路
28:MUX電路
29:延遲電路
30:閘電路
31:資料鎖存電路
32:比較器
40:MTJ元件
41:選擇電晶體
BA<x：0>:記憶庫位址
BER:位元錯誤率
BL0:位元線
BL1:位元線
BLi-1:位元線
BK:記憶庫
BK0:記憶庫
BK1:記憶庫
BK2:記憶庫
BKj:記憶庫
CA<n：0>:指令/位址線
CNT:控制信號線
DQ<m：0>:資料線
MC:記憶胞
R<y：0>:列位址
SL0:源極線
SL1:源極線
SLj-1:源極線
WL0:字元線
WL1:字元線
WLi-1:字元線
圖1係表示實施形態之記憶體系統之圖。
圖2係表示實施形態之記憶體系統之記憶庫之圖。
圖3係表示循環(寫入動作之次數)與BER(Bit Error Ratio，位元錯誤率)之關係之圖。
圖4係表示膜之充電相關之循環(寫入動作之次數)與BER之關係之圖。
圖5係表示實施形態之記憶體系統之恢復處理之流程圖。
[相關申請]
本申請享有以日本專利申請2018-218538號(申請日：2018年11月21日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
以下，參照圖式對實施形態進行說明。進行該說明時，於所有圖中，對共通之部分標附共通之參照符號。
<1>實施形態
<1-1>記憶體系統
首先，對實施形態之記憶體系統進行說明。如圖1所示，記憶體系統具備半導體記憶裝置1及主機(或記憶體控制器)2。本實施形態之半導體記憶裝置1例如為自旋轉移矩型磁阻隨機存取記憶體(Spin transfer torque Magnetoresistive Random Access Memory，STT-MRAM)。
如圖1所示，半導體記憶裝置1具備記憶核心11、周邊電路12。
記憶核心11具備進行資料記憶之複數個記憶胞。
周邊電路12對記憶核心11進行資料寫入、及資料讀出等。 周邊電路12具備用以接收指令、位址、及資料等之焊墊部。焊墊部具備複數個焊墊。周邊電路12經由焊墊部及控制信號線CNT而與主機2連接。又，周邊電路12經由焊墊部及指令/位址線CA<n：0>而與主機2連接。又，周邊電路12經由焊墊部及資料線DQ<m：0>而與主機2連接。n及m為自然數。
控制信號線CNT用於控制信號之收發。控制信號包含時鐘信號CK/CKb、時鐘賦能信號CKE及晶片選擇信號CS。指令/位址線CA<n：0>用於指令及位址之收發。DQ<m：0>用於半導體記憶裝置1與主機2之間之資料收發。
再者，控制信號線CNT、指令/位址線CA<n：0>、及資料線DQ<m：0>可為分別包含接腳之配線，亦可為接腳本身。
<1-2>半導體記憶裝置
使用圖1對半導體記憶裝置1進行說明。
<1-2-1>記憶核心
對半導體記憶裝置1之記憶核心11進行說明。記憶核心11具備記憶體區域20、列解碼器21、及行解碼器22。記憶體區域20具備(j+1)個記憶庫(bank)BK0~BKj。j為自然數。例如，該等記憶庫BK0~BKj能夠獨立地活用。再者，於不將記憶庫BK0~BKj各自區分之情形時，簡稱為記憶庫BK。
列解碼器21例如對記憶庫位址BA<x：0>、及列位址R<y：0>進行解碼，上述記憶庫位址BA<x：0>選擇記憶庫BK0~BKj中之一個，上述列位址R<y：0>用於選擇所選擇之記憶庫內之列。
行解碼器22例如對行位址C<z：0>進行解碼，上述行位 址C<z：0>用於選擇記憶體區域20內之行。
<1-2-2>周邊電路
對半導體記憶裝置1之周邊電路12進行說明。如圖1所示，周邊電路12具備第1資料鎖存電路23、控制電路24、指令鎖存電路25、位址鎖存電路26、ECC(Error correcting code，糾錯碼)電路27、MUX(多工器)28、延遲電路29、閘電路30、第2資料鎖存電路31、及比較器32。
第1資料鎖存電路23暫時儲存經由資料線DQ<m：0>從主機2輸入之輸入資料、或從所選擇之記憶庫讀出之輸出資料。輸入資料被寫入所選擇之記憶庫之記憶胞內。
控制電路24基於來自主機2之時鐘賦能信號CKE、晶片選擇信號CS、及指令CMD，控制半導體記憶裝置1之動作。
指令鎖存電路25經由指令/位址線CA<n：0>從主機2接收指令CMD，並暫時儲存該等指令CMD。指令CMD被發送至控制電路24及ECC電路27。
位址鎖存電路26接收位址ADD。位址鎖存電路26將位址ADD中之記憶庫位址及列位址R<y：0>發送至列解碼器21，將行位址C<z：0>發送至行解碼器22。
ECC電路27於資料之寫入時，產生針對第1資料鎖存電路23內要寫入之資料之同位位元(錯誤校正碼)，並將同位位元附加到要寫入之資料。附加有同位位元之資料被寫入記憶胞陣列內。
又，ECC電路27於資料之讀取動作時，對從記憶胞陣列輸出到第1資料鎖存電路23之資料實施錯誤校正處理。ECC電路27藉由使用同位位元之錯誤校正處理檢查來自記憶胞陣列之資料內是否存在錯誤。
ECC電路27於檢測出資料錯誤之情形時，對檢測出之錯誤進行校正。再者，ECC電路27亦可設置於記憶體區域20(記憶庫BK)內。
又，ECC電路27於判定存在錯誤時，輸出“H(High)”位準之錯誤檢測信號DET。又，ECC電路27於判定不存在錯誤時，輸出“L(Low)”位準之錯誤檢測信號DET。
延遲電路29使資料讀出時所使用之位址延遲，而進行時序調整。
MUX電路28將來自ECC電路27之資料與經由延遲電路29而獲得之位址合併。該位址為與資料之讀出對應之位址。
閘電路30當從ECC電路接收“H”位準之錯誤檢測信號DET時，將利用MUX電路28合併之資料及位址傳送至第2資料鎖存電路。
第2資料鎖存電路31記憶失效位元之位址及資料。又，第2資料鎖存電路31記憶恢復處理之次數N、錯誤率(亦記作BER(Bit Error Rate))P作為計數值。再者，恢復處理是指向記憶胞寫入隨機值之動作。又，錯誤率是指每個記憶胞之錯誤發生率。
比較器32記憶有恢復處理之次數N、或錯誤率P相關之閾值，與第2資料鎖存電路31中記憶之恢復處理之次數、或錯誤率進行比較。
<1-2-3>記憶庫BK
接下來，使用圖2對記憶體區域20之記憶庫BK進行說明。記憶庫BK具備讀出放大器/寫入驅動器(SA/WD)20b、頁面緩衝器20c及記憶胞陣列20a。
讀出放大器/寫入驅動器20b配置於記憶胞陣列20a之位元 線方向上。讀出放大器/寫入驅動器20b具備讀出放大器及寫入驅動器。讀出放大器藉由偵測與位元線BL連接且與選擇字元線WL連接之記憶胞MC中流通之電流，而讀出記憶胞MC中儲存之資料。寫入驅動器藉由對與位元線BL連接且與選擇字元線WL連接之記憶胞MC中流通電流而寫入資料。而且，讀出放大器/寫入驅動器20b基於來自控制電路24之控制信號，控制位元線BL及源極線SL。讀出放大器/寫入驅動器20b與資料線DQ之間之資料收發經由資料鎖存電路23進行。
頁面緩衝器20c暫時保持從記憶胞陣列20a讀取之資料或從主機2接收之寫入資料。向記憶胞陣列20a之資料寫入以複數個記憶胞電晶體單位(頁面單位)進行。如此，將一次性寫入記憶胞陣列20a之單位稱為「頁面」。又，本實施形態之頁面緩衝器20c設置於每個記憶庫BK，具有可暫時儲存記憶庫BK之所有頁面之資料程度之記憶容量。
於向記憶胞陣列20a寫入資料之情形時，主機2將表示寫入目的地之頁面位址及寫入資料與寫入指令一起發送至半導體記憶裝置1。控制電路24將從主機2接收之寫入資料儲存於頁面緩衝器20c，向頁面位址中指定之記憶胞MC寫入頁面緩衝器20c內之寫入資料。
又，於從記憶胞陣列20a讀出資料之情形時，主機2將表示讀出目的地之頁面位址與讀出指令一起發送至半導體記憶裝置1。控制電路24從頁面位址中指定之記憶胞MC向頁面緩衝器20c讀出資料。
記憶胞陣列20a係複數個記憶胞MC呈矩陣狀排列而構成。於記憶胞陣列20a中配設複數條字元線WL0~WLi-1、複數條位元線BL0~BLj-1、及複數條源極線SL0~SLj-1。於1條字元線WL連接有記憶胞陣列20a之一列，於由1條位元線BL及1條源極線SL構成之1對線連接有 記憶胞陣列20a之一行。
記憶胞MC包括為磁阻效應元件之磁穿隧接面(MTJ)元件40、及選擇電晶體41。選擇電晶體41例如由N通道MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬-氧化物半導體場效應電晶體)構成。
MTJ元件40之一端與位元線BL連接，另一端與選擇電晶體41之汲極(源極)連接。選擇電晶體41之閘極與字元線WL連接，源極(汲極)與源極線SL連接。
再者，上述記憶庫BK之構成係一個例子，記憶庫BK亦可為此外之構成。
<1-3>位元不良
就耐久性(Endurance，重寫壽命)之觀點而言，MRAM之位元不良如圖3所示，主要分為三種類型：「硬擊穿」、「軟性錯誤」、及「膜之充電」。於圖3中，示出了循環(寫入動作之次數)與BER之關係。
「硬擊穿」是指當超過某週期(例如1e7次)時記憶胞內之膜被破壞而錯誤率成為1之不會恢復之不可逆之位元不良。
「軟性錯誤」是指錯誤率相對於循環為固定(例如0.01)之位元不良。
「膜之充電」是指如圖4所示，即使錯誤率增加，藉由對記憶胞施加追加應力(Y次循環)或置之不理而使錯誤率恢復(降低)之可逆之位元不良。「膜之充電」之錯誤率例如高於0.01且低於1。
膜之充電傾向於在較硬擊穿更早之階段(例如X(<1e7)次)發生。因此，晶片之耐久性因該膜之充電現象而受到速度限制。
因此，於本實施形態中，對引起膜之充電之記憶胞積極地實施促進恢復之處理。
<1-4>動作
接下來，使用圖5對本實施形態之記憶體系統之恢復處理進行說明。
[S101]
從主機2對半導體記憶裝置1發出讀出要求後，於位址鎖存電路26中記憶讀出對象之位址。例如該讀出以頁面單位進行。
[S102]
位址鎖存電路26中記憶之位址被傳送至列解碼器21、行解碼器22、及延遲電路29，控制電路24基於位址鎖存電路26中記憶之位址，進行來自記憶體區域20之資料之讀出動作。
[S103]
從記憶體區域20讀出之資料(讀出資料)被傳送至ECC電路27。ECC電路27對讀出資料判定有無錯誤。
ECC電路27於判定讀出資料無錯誤之情形時(S103，否)，輸出“L”位準之錯誤檢測信號DET及讀出資料。閘電路30接收“L”位準之錯誤檢測信號DET，由此不會將來自MUX電路28之資料傳送至第2資料鎖存電路31。又，讀出資料被記憶於第1資料鎖存電路23。
[S104]
ECC電路27於判定讀出資料存在錯誤之情形時(S103，是)，輸出“H”位準之錯誤檢測信號DET，並對讀出資料之錯誤進行校正。ECC電路27當對讀出資料之錯誤進行校正時，向第1資料鎖存電路23及MUX電路28傳送校正後之讀出資料。
[S105]
MUX電路28將校正後之讀出資料與經由延遲電路29供給之讀出資料之讀出中使用之位址合併。然後，MUX電路28將校正後之讀出資料及位址供給至閘電路30。
閘電路30接收“H”位準之錯誤檢測信號DET，由此將校正後之讀出資料及位址供給至第2資料鎖存電路31。
由此，彼此關聯之校正後之讀出資料及位址被記憶於第2資料鎖存電路31。
[S106]
控制電路24判定半導體記憶裝置1是否為對記憶體區域20無讀寫命令之停用時序。
[S107]
控制電路24於判定半導體記憶裝置1為停用時序時(S106，是)，對第2資料鎖存電路31中記憶之位址進行複數次(例如100次)寫入及讀出動作。
具體而言，對具有錯誤之位址進行寫入，並對進行了寫入之位址進行讀出，利用ECC電路27判定有無錯誤。控制電路24藉由重複進行複數次該動作，計算該位址相關之錯誤率P。再者，算出錯誤率P後，控制電路24將錯誤率P記憶於第2資料鎖存電路31。
[S108]
比較器32判定第2資料鎖存電路31中記憶之錯誤率P是否小於比較器32中記憶之第1閾值。具體而言，比較器32判定錯誤率P是否小於1。比較器32於判定錯誤率P為1之情形時(S108，否)，判定對應之記憶胞發生了「硬擊穿」，而結束本動作。其原因在於：如上所述，發生「硬擊穿」 後，該記憶胞不會恢復。
[S109]
比較器32在判定錯誤率P小於1之情形時(S108，是)，判定第2資料鎖存電路31中記憶之錯誤率P是否大於比較器32中記憶之第2閾值。具體而言，比較器32判定錯誤率P是否高於0.01。比較器32於判定錯誤率P為0.01以下之情形時(S109，否)，判定對應之記憶胞已恢復，而結束本動作。
[S110]
控制電路24於判定錯誤率P高於0.01之情形時(S109，是)，將恢復處理用之位址從第2資料鎖存電路31傳送至位址鎖存電路26。基於該位址，對錯誤之記憶胞實施隨機寫入處理(恢復處理)。作為該恢復處理，例如為1e3~1e6次左右之寫入處理。該次數能夠適當變更。又，成為恢復處理對象者包含讀出位址、即發生錯誤之記憶胞之複數個記憶胞。
再者，恢復處理後，控制電路24將恢復處理次數N記憶於第2資料鎖存電路31。
[S111]
比較器32於恢復處理後，判定恢復處理次數N是否小於比較器32中記憶之第3閾值。比較器32於恢復處理次數N超過第3閾值之情形時(S110，否)，結束動作。比較器32於恢復處理次數N為第3閾值以下之情形時(S110，是)，重複進行S106。
<1-5>效果
根據上述實施形態，設置儲存失效資訊(位址、資料)之記憶區域(第2資料鎖存電路)，參考該資訊，於記憶體停用之時序，對不良位元積極地進行寫入處理，而使不良恢復。膜之充電具有與軟性錯誤相比錯誤率較高 而與硬擊穿相比錯誤率較低之特徵。因此，利用ECC等檢測讀出時發生故障之記憶胞，並重複進行寫入及讀出，例如，於錯誤率P為0.01<P<1時，視作膜之充電，對不良位元重複進行恢復處理(1e3~1e6循環程度之追加寫入)直到該P下降至P<0.01。而且，於判定已恢復之情形時(P<0.01)、處理中完全壞掉之情形時(P=1)、合計恢復處理次數N超過上限之情形時(N>10^7循環)結束恢復處理。
<2>變化例等
再者，於上述實施形態中，成為恢復處理對象者為讀出單位，亦即包括發生錯誤之記憶胞的複數個記憶胞。換句話說，對未發生錯誤之記憶胞亦進行恢復處理。然而，亦可僅對發生錯誤之記憶胞進行恢復處理。
具體而言，ECC電路27檢測出錯誤時，產生位元遮蔽信號，該位元遮蔽信號僅允許錯誤校正單位之記憶胞中已發生錯誤之記憶胞之寫入。該位元遮蔽信號是指用於不對對象記憶胞進行寫入動作之信號。將不對記憶胞進行寫入表達為「遮蔽」等。
ECC電路27於錯誤校正後，將位元遮蔽信號與校正後之資料一起供給至MUX電路28。
MUX電路28與上述實施形態同樣地將校正後之資料與校正後之資料相關之位址合併，進而將位元遮蔽信號亦合併。而且，MUX電路28將校正後之讀出資料、位址及位元遮蔽信號供給至閘電路30。
閘電路30接收“H”位準之錯誤檢測信號DET，由此，將校正後之讀出資料、位址及位元遮蔽信號供給至第2資料鎖存電路31。
由此，彼此關聯之校正後之讀出資料、位址及位元遮蔽信號被記憶於第2資料鎖存電路31。
而且，恢復處理時，控制電路24能夠藉由使用位元遮蔽信號，禁止對未檢測出錯誤之記憶胞進行恢復處理。
因此，可抑制針對未檢測出錯誤之記憶胞之多餘之寫入應力。
上述各實施形態所示之記憶庫之構成為一例，可進行各種變更。例如，記憶胞陣列亦可為如下構造：藉由1條位元線BL與1條字元線WL之組，利用雙端子型之具有開關功能之開關元件代替上述三端子型之選擇電晶體選擇1個記憶胞。
應用於實施形態之半導體記憶裝置之規格可為LPDDR(Low Power Double Data Rate，低功耗雙倍速率)及DDR(Double Data Rate，雙倍速率)等之JEDEC記憶體規格，亦可為不基於特定之規格之記憶體。
於上述各實施形態中，作為半導體記憶裝置，列舉使用磁阻效應元件之MRAM為例進行了說明，但並不限定於此，可不限於揮發性記憶體、非揮發性記憶體而應用於各種半導體記憶裝置。又，亦可應用於與MRAM同種之電阻變化記憶體、例如ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)等。
以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內實施各種變化。而且，上述實施形態包含各種階段之發明，可藉由將所揭示之構成要件適當組合獲得各種發明。例如，即便從所揭示之構成要件刪除若干構成要件，只要可獲得特定效果，則可作為發明獲得。

Claims (22)

  1. 一種半導體記憶裝置，其具備：記憶體區域，其具備複數個記憶胞；及第1電路，其計算檢測出錯誤之記憶胞之錯誤率，於上述錯誤率低於第1值且高於第2值之情形時，對上述記憶胞進行恢復處理。
  2. 如請求項1之半導體記憶裝置，其中上述第1電路藉由重複進行對上述檢測出錯誤之記憶胞之寫入、及對上述寫入之記憶胞之讀出，計算上述錯誤率。
  3. 如請求項1或2之半導體記憶裝置，其中上述第1電路於上述錯誤率高於上述第1值之情形時或上述錯誤率低於上述第2值之情形時，不對上述記憶胞進行上述恢復處理。
  4. 如請求項1或2之半導體記憶裝置，其中上述第1電路於上述錯誤率低於上述第1值且高於上述第2值之情形時，於對上述檢測出錯誤之記憶胞進行之上述恢復處理之次數為第2次以上之情形時，不對上述記憶胞進行上述恢復處理。
  5. 如請求項1或2之半導體記憶裝置，其中上述第1電路於未從外部向上述記憶體區域存取之情形時，對上述記憶胞進行上述恢復處理，於從外部向上述記憶體區域存取之情形時，不對上述記憶胞進行上述恢復處理。
  6. 如請求項1或2之半導體記憶裝置，其中上述第1電路進行複數次寫入作為上述恢復處理。
  7. 如請求項1之半導體記憶裝置，其中上述第1電路包含：比較器，其儲存上述第1值及上述第2值。
  8. 如請求項1之半導體記憶裝置，其中上述第1電路包含：錯誤校正編碼電路(error correction coding circuit)，其構成為判定自上述記憶胞讀出之資料是否含有錯誤。
  9. 如請求項8之半導體記憶裝置，其中上述錯誤校正編碼電路係構成為產生位元遮蔽信號(bit mask signal)，藉由上述位元遮蔽信號，上述記憶胞中只對檢測出錯誤之特定記憶胞進行恢復處理。
  10. 如請求項1之半導體記憶裝置，其中上述記憶胞中只對檢測出錯誤之特定記憶胞進行恢復處理。
  11. 如請求項1之半導體記憶裝置，其中上述恢復處理包含將隨機資料重複寫入上述記憶胞。
  12. 如請求項11之半導體記憶裝置，其中隨機資料重複寫入上述記憶胞之次數受到預定之限制。
  13. 如請求項1之半導體記憶裝置，其中上述記憶胞係頁面單位(page uint)之記憶胞。
  14. 如請求項1之半導體記憶裝置，其中上述複數個記憶胞為磁阻式隨機存取記憶胞(magnetoresistive random access memory cell)。
  15. 如請求項1之半導體記憶裝置，其中上述第1電路係構成為於上述半導體記憶裝置的閒置狀態(idle state)之期間執行上述恢復處理。
  16. 一種半導體記憶裝置，其包含：複數個記憶胞；周邊電路，其包括錯誤校正編碼電路及比較器，且構成為：自上述記憶胞之子集(subset)讀取資料；藉由上述錯誤校正編碼電路之輸出，檢測自上述子集讀取之上述資料是否含有錯誤；在上述子集含有錯誤時，藉由對上述子集重複寫入及讀取資料且在每次寫入後檢測上述子集中之失效位元(fail bit)的總數，來計算上述子集的位元錯誤率；在上述比較器表示上述計算的位元錯誤率大於或等於儲存於上述比較器中之第1閾值時，判定為硬擊穿(hard breakdown)之不良(failure)發生；且在上述比較器表示上述計算出的位元錯誤率小於上述第1閾值但大 於儲存在上述比較器中的第2閾值時，對上述子集執行恢復處理，上述恢復處理包括將隨機資料重複寫入上述子集，至多達到重複寫入的預定上限。
  17. 如請求項16之半導體記憶裝置，其中上述周邊電路係構成為計算上述位元錯誤率，且於上述半導體記憶裝置之閒置狀態之期間執行上述恢復處理。
  18. 如請求項16之半導體記憶裝置，其中上述錯誤校正編碼電路係構成為產生位元遮蔽信號，藉由上述位元遮蔽信號，上述子集中只對檢測出錯誤之特定記憶胞進行恢復處理。
  19. 如請求項16之半導體記憶裝置，其中上述子集為上述複數個記憶胞之頁面單位。
  20. 一種半導體記憶裝置之動作方法，上述半導體記憶裝置包含複數個記憶胞，上述動作方法包含：自上述複數個記憶胞之子集讀取資料；藉由錯誤校正編碼電路之輸出，檢測自上述子集讀取之上述資料是否含有錯誤；在上述子集含有錯誤時，藉由對上述子集重複寫入及讀取資料且在每次寫入後檢測上述子集中之失效位元的總數，來計算上述子集的位元錯誤率； 在上述計算的位元錯誤率大於或等於第1閾值時，判定為硬擊穿之不良發生；且在上述計算的位元錯誤率小於上述第1閾值但大於第2閾值時，對上述子集執行恢復處理，上述恢復處理包含將隨機資料重複寫入上述子集，至多達到重複寫入之預定上限。
  21. 如請求項20之動作方法，其中計算上述位元錯誤率及執行上述恢復處理係控制為在上述半導體記憶裝置之閒置狀態的期間發生。
  22. 如請求項20之動作方法，其進一步包括：產生位元遮蔽信號，藉由上述位元遮蔽信號，上述子集中只對檢測出錯誤之特定記憶胞進行恢復處理。
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