JP6266306B2 - メモリモジュール、それを含むメモリシステム、それの駆動方法 - Google Patents

メモリモジュール、それを含むメモリシステム、それの駆動方法 Download PDF

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Description

本発明は、メモリモジュール、それを含むメモリシステム及びそれの駆動方法に関する。
一般的に、ＤＲＡＭ（ＤＲＡＭ：ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのようなメモリチップは、高性能及び大容量化の実現のために、多数のメモリチップが印刷回路基板（ＰＣＢ：ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）上に搭載されるメモリモジュール（ｍｅｍｏｒｙ ｍｏｄｕｌｅ）の形態としてコンピュータシステムに実装される。これらのメモリモジュールは、印刷回路基板の一面に多数のメモリチップが搭載されるＳＩＭＭ（ｓｉｎｇｌｅ ｉｎ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）及び印刷回路基板の両面に各々多数のメモリチップを搭載するＤＩＭＭ（ｄｕａｌ ｉｎ ｍｅｍｏｒｙ ｍｏｄｕｌｅ）などに区分することができる。これらのうち、相対的に、より効率的なＤＩＭＭが、現在のメモリモジュールの大部分を占めている。
本発明の目的は、データの信頼性を向上させるメモリモジュール及びそれの駆動方法を提供することにある。
本発明の実施形態による複数のメモリを含むメモリモジュールの読み出し方法は、前記複数のメモリから複数のバーストレングスに対応するデータを読み出す段階と、格納エラー訂正コードＥＣＣ２を用いて、前記読み出されたデータのエラーを訂正する段階と、前記エラー訂正されたデータを一つのバーストレングスに対応するデータずつ出力する段階とを含む。
実施形態において、前記メモリは、不揮発性メモリである。
実施形態において、前記出力されるデータは、ユーザデータ及び前記ユーザデータのエラーを検出するための読み出しパリティビットを含み、前記読み出しパリティビットは、伝送エラー訂正コードＥＣＣ１を用いて発生する。
実施形態において、前記エラー訂正されたデータを、前記ユーザデータの単位に区分する段階と、前記伝送エラー訂正コードＥＣＣを用いて前記区分されたデータの読み出しパリティビットを発生する段階とをさらに含む。
実施形態において、前記メモリモジュールを制御するメモリ管理ユニットから前記出力されるデータが入力される段階と、前記メモリ管理ユニットで、前記伝送エラー訂正コードＥＣＣ１を用いて、前記入力されたデータのエラーを訂正する段階とをさらに含む。
実施形態において、前記読み出されたデータは、複数のバーストレングスに対応するユーザデータの集合と内部パリティビットの集合で構成され、前記内部パリティビットは、前記メモリモジュールで、前記格納エラー訂正コードＥＣＣ２を用いて発生する。
実施形態において、前記読み出されたデータの格納エラーが訂正可能であるか否かを判別する段階をさらに含む。
実施形態において、前記読み出されたデータの格納エラーが訂正できない場合は、前記ユーザデータの前記集合を前記ユーザデータのサイズにより区分する段階と、伝送エラー訂正コードＥＣＣ１を用いて前記区分されたデータの読み出しパリティビットを発生する段階と、前記区分されたデータ及び前記読み出しパリティビットを出力する段階とを含む。
実施形態において、前記格納エラー訂正コードＥＣＣ２と前記伝送エラー訂正コードＥＣＣ１は、互いに異なるエラー訂正コードである。
実施形態において、前記読み出されたデータのエラーを訂正した後に、前記読み出されたデータのエラー訂正に関連するエラー情報をメモリ管理ユニットに伝送する段階をさらに含む。
本発明の実施形態によるメモリモジュールは、バースト動作を実行するメモリと、複数のバーストレングスに対応するＮビットのデータが前記メモリから入力され、格納エラー訂正コードＥＣＣ２を用いて前記入力されたＮビットのデータの格納エラーを訂正し、前記訂正されたデータを複数に区分し、伝送エラー訂正コードＥＣＣ１を用いて前記区分されたデータの各々に対するパリティビットを発生し、前記各々の区分されたデータ及び前記発生したパリティビットで構成された一つのバーストレングスに対応するＭビットのデータを順に出力するエラー訂正回路と、前記エラー訂正回路から順に出力される前記Ｍビットのデータを格納する第１バッファと、前記Ｎビットのデータを格納する第２バッファとを含む。
実施形態において、前記メモリは、磁気抵抗メモリである。
実施形態において、前記Ｎビットのデータは、ユーザデータの集合及び前記ユーザデータのエラーを検出するためのパリティビットの集合で構成され、前記エラー訂正回路は、前記ユーザデータの集合が入力されてチェックビットを発生するチェックビット発生器と、前記チェックビットと前記パリティビットの集合とを比較し、前記比較の結果に基づいて、シンドロームを発生する比較器と、前記比較の結果にエラーが発生したという情報を格納するエラー状態スレジスタと、前記ユーザデータの集合及び前記シンドロームが入力され、前記格納エラー訂正コードＥＣＣ２を用いて前記ユーザデータの集合のエラーを訂正するエラー訂正エンジンと、前記エラー訂正されたデータを格納するバッファとを含む。
実施形態において、テスト動作の時に、一つのバーストレングスに対応する書き込む書き込みデータが前記エラー訂正回路を経由せずにすぐに前記メモリに格納される。
実施形態において、バースト書き込み動作の時に、複数のバーストレングスに対応する書き込まれるデータが、前記エラー訂正回路によってエラー訂正された後にメモリに格納される。
実施形態において、前記Ｍビットのデータはクロックに応答して出力され、前記クロックは、前記メモリモジュールから発生する。
本発明の実施形態によるメモリシステムは、メモリからバースト読み出し動作を通じてＮビットのデータを読み出し、前記読み出されたＮビットのデータは、複数のバーストレングスに対応し、格納エラー訂正コードＥＣＣ２を用いて、前記読み出されたＮビットのデータの格納エラーを訂正し、前記格納エラーが訂正されたデータを複数に区分し、伝送エラー訂正コードＥＣＣ１を用いて前記区分されたデータの各々の読み出しパリティビットを発生し、前記区分されたデータの各々と前記発生したパリティビットで構成された一つのバーストレングスに対応するＭ（＜Ｎ）ビットのデータを順に出力する少なくとも一つのメモリモジュールと、前記少なくとも一つのメモリモジュールから出力される前記Ｍビットのデータが入力され、前記伝送エラー訂正コードＥＣＣ１を用いて前記Ｍビットのデータの伝送エラーを訂正するメモリ管理ユニットとを含む。
実施形態において、前記少なくとも一つのメモリモジュールは、バースト書き込み動作の時に、Ｍビットのデータずつ順に入力され、前記入力されたＭビットのデータは、ユーザデータ及び前記ユーザデータの伝送エラーを訂正するための書き込みパリティビットを含む。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時に、前記伝送エラー訂正コードＥＣＣ１を用いて、前記入力されたＭビットのデータの伝送エラーを訂正する。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時に、前記格納エラー訂正コードＥＣＣ２を用いて、ユーザデータの集合に対する内部パリティビットを発生し、前記ユーザデータの集合は、前記伝送エラーを訂正した複数のバーストレングスに対応するユーザデータで構成される。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時に、前記ユーザデータと前記内部パリティビットのうちの一部で構成されたＭビットのデータを前記メモリに格納する。
実施形態において、前記メモリのうちの少なくとも一つは、前記内部パリティビットを格納する。
実施形態において、前記内部パリティビットを格納するメモリは、前記メモリのうちで固定されたことである。
実施形態において、前記内部パリティビットを格納するメモリは、前記少なくとも一つのメモリモジュールで流動的に前記メモリのうちで選択される。
実施形態において、前記少なくとも一つのメモリモジュールと、前記メモリ管理ユニットは、コマンド、アドレス、クロック、及びデータが入力されるための各々のラインを介して接続する。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト読み出し動作の時に、前記伝送エラー訂正コードＥＣＣ１を用いて前記読み出しパリティビットを発生する第１エラー訂正回路を含み、前記ユーザデータは、前記読み出されたＮビットのデータの一部として一つのバーストレングスに対応するデータである。
実施形態において、前記第１エラー訂正回路は、前記バースト書き込み動作の時に、前記入力されたＭビットのデータの伝送エラーを訂正する。
実施形態において、前記メモリ管理ユニットは、前記バースト書き込み動作の時に、前記書き込みパリティビットを発生する伝送エラー訂正回路をさらに含む。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時に、前記Ｍビットのデータの伝送エラーを訂正せずにすぐに前記メモリに格納する。
実施形態において、前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時に、前記格納エラー訂正コードＥＣＣ２を用いて、ユーザデータの集合に対する内部パリティビットを発生する第２エラー訂正回路を含み、前記ユーザデータの集合は、前記複数のバーストレングスに対応するユーザデータで構成され、前記読み出されたＮビットのデータは、前記ユーザデータの集合と前記内部パリティビットで構成されるデータである。
実施形態において、前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを含み、前記複数のメモリモジュールと、前記メモリ管理ユニットは、直列インターフェースを介して接続する。
実施形態において、前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを含み、前記複数のメモリモジュールと、前記メモリ管理ユニットは、並列インターフェースを介して接続する。
本発明の実施形態による少なくとも一つのメモリモジュールと前記少なくとも一つのメモリモジュールを制御するメモリ管理モジュールとを含むメモリシステムの駆動方法は、複数のバーストレングスに対応するデータを読み出す段階と、前記読み出されたデータに対して格納エラー訂正コードＥＣＣ２を用いて第１エラー訂正を実行する段階と、前記第１エラー訂正されたデータを一つのバーストレングスに対応するデータずつ順に区分する段階と、前記区分されたデータに対して前記格納エラー訂正コードと異なる伝送エラー訂正コードＥＣＣ１を用いて第２エラー訂正を実行する段階とを含む。
実施形態において、前記格納エラー訂正コードは、ＢＣＨコードであり、前記伝送エラー訂正コードは、ハミングコードである。
本発明の実施形態によるメモリモジュールの書き込み方法は、複数のバーストレングスに対応する書き込みデータが入力される段階と、前記入力された書き込みデータに対して伝送エラー訂正コードＥＣＣ１を用いて、バーストレングス単位でエラー訂正を実行する段階と、前記エラー訂正されたデータに対して格納エラー訂正コードＥＣＣ２を用いて、内部パリティビットを発生する段階と、前記エラー訂正されたデータを、前記バーストレングス単位に対応するデータずつ区分する段階と、前記区分されたデータと前記内部パリティビットの一部で構成された内部書き込みデータとを複数のメモリに格納する段階とを含む。
本発明の実施形態によるメモリモジュールと、前記メモリモジュールを管理するメモリ管理ユニットとを含むメモリシステムのパリティビットの発生方法は、前記メモリ管理ユニットで書き込み動作の時に、データ伝送エラー訂正コードＥＣＣ１を用いて、ユーザデータに対する書き込みパリティビットを発生する段階と、前記メモリモジュールで、前記書き込み動作の時に、前記メモリ管理ユニットから一つのバーストレングスに対応する書き込みデータが入力され、前記書き込みデータは、前記ユーザデータ及び前記書き込みパリティビットで構成され、格納エラー訂正コードＥＣＣ２を利用して、ユーザデータの集合に対する内部パリティビットを発生する段階とを含み、前記ユーザデータの集合は、複数のバーストレングスに対応するユーザデータで構成される。
実施形態において、前記メモリモジュールにおいて、読み出し動作の時に、前記格納エラー訂正コードＥＣＣ２を用いて、前記ユーザデータの集合のエラーを訂正する段階と、前記メモリモジュールにおいて、前記読み出し動作の時に、前記エラー訂正されたユーザデータの集合で一つのバーストレングスに対応するユーザデータを出力する段階と、前記メモリモジュールにおいて、前記読み出し動作の時に、前記伝送エラー訂正コードＥＣＣ１を用いて前記出力されたユーザデータに対する読み出しパリティビットを発生する段階とを含む。
本発明の他の実施形態によるメモリモジュールは、複数のメモリと、書き込み動作の時に、データ伝送エラー訂正コードＥＣＣ１を用いて、一つのバーストレングスに対応する書き込みデータの伝送エラーを訂正し、前記訂正された書き込みデータを複数個集めて、格納エラー訂正コードＥＣＣ２を用いて前記集められた書き込みデータに対して、内部パリティビットを発生し、前記集められた書き込みデータ及び前記発生した内部パリティビットを前記複数のメモリに格納し、読み出し動作の時、前記格納エラー訂正コードＥＣＣ２を用いて、前記複数のメモリから読み出された複数のバーストレングスに対応する読み出しデータの格納エラーを訂正するエラー訂正回路と、前記書き込み動作の時に、前記書き込みデータが外部から入力され、前記読み出し動作の時に、前記複数のメモリから読み出された前記読み出しデータが入力されるバッファとを含み、前記書き込み動作の時に、書き込み命令から前記伝送エラーを訂正するための第１レイテンシを有し、前記読み出し動作の時に、読み出し命令から前記格納エラーを訂正するための第２レイテンシを有する。
実施形態において、前記複数のメモリの各々は、磁気抵抗メモリに実現される。
実施形態において、前記書き込みデータは、ユーザデータと書き込みパリティビットで構成される。
実施形態において、前記読み出しデータは、ユーザデータと読み出しパリティビットで構成される。
実施形態において、前記エラー訂正回路は、前記伝送エラー訂正コードＥＣＣ１を用いて前記読み出しパリティビットを発生する。
実施形態において、前記エラー訂正回路は、前記伝送エラーを訂正する第１エラー訂正回路と、前記格納エラーを訂正する第２エラー訂正回路とを含む。
本発明の実施形態によるメモリモジュールにおいてデータのエラー訂正方法は、第１エラー訂正コードＥＣＣ１を用いて外部と前記メモリモジュールとの間のデータ伝送エラー訂正を第１コードワード単位で実行する段階と、前記第１エラー訂正コードＥＣＣ１と異なる第２エラー訂正コードＥＣＣ２を用いて前記メモリモジュールに格納されたデータの格納エラー訂正を前記第１コードワードのサイズより長い第２コードワード単位で実行する段階とを含む。
上述のように、本発明によるメモリモジュールは、複数のバーストレングスに対応するデータのエラーを訂正することによって、従来のそれと比較して、コードワードのサイズを増加することにより、より向上したエラー訂正の能力を発揮することができる。
本発明の実施形態によるメモリシステムを示すブロック図である。 本発明の実施形態によるメモリモジュールを例示的に示すブロック図である。 本発明の実施形態によるメモリモジュールで用いられるＮビットのデータ及びＭビットのデータの構造を例示的に示す図である。 書き込み動作の時、Ｎビットのデータの発生方法を例示的に示す図である。 読み出し動作の時、Ｎビットのデータの発生方法を例示的に示す図である。 図２に示した第１エラー訂正回路を例示的に示すブロック図である。 図２に示した第２エラー訂正回路を例示的に示すブロック図である。 図１に示したメモリ管理ユニットのエラー訂正回路を例示的に示すブロック図である。 本発明によるメモリを例示的に示すブロック図である。 図９に示したセルアレイをより詳細に示す図である。 図１０に示したメモリセルの構造を例示的に示す図である。 本発明によるメモリモジュールに対する別の実施形態を例示的に示す図である。 本発明によるメモリモジュールのまた別の実施形態を例示的に示す図である。 テスト動作の時、メモリシステムを例示的に示す図である。 本発明によるメモリシステムの別の実施形態を例示的に示す図である。 本発明によるメモリシステムの別の実施形態を例示的に示す図である。 本発明によるメモリシステムの別の実施形態を例示的に示す図である。 本発明の実施形態によるメモリシステムの書き込み方法を例示的に示すフローチャートである。 本発明の実施形態によるメモリシステムの読み出し方法に対する第１実施形態を例示的に示すフローチャートである。 本発明の実施形態によるメモリシステムの読み出し方法に対する第２実施形態を例示的に示すフローチャートである。 本発明の実施形態によるメモリシステムの読み出し方法に対する第３実施形態を例示的に示すフローチャートである。 本発明の実施形態によるメモリシステムの読み出し方法に対する第４実施形態を例示的に示すフローチャートである。 本発明の実施形態によるメモリシステムの入出力動作に関連するパリティ発生を概略的に説明する図である。 本発明の実施形態によるメモリシステムのバースト書き込み動作の時にデータの出力に係るタイミング図を例示的に示す図である。 本発明の実施形態によるメモリシステムのバースト読み出し動作の時にデータの出力に係るタイミング図を例示的に示す図である。 本発明によるモバイル装置を例示的に示すブロック図である。
以下、本発明が属する技術の分野における通常の知識を持つ者が、本発明の技術的思想を容易に実施できるように、本発明の実施形態を添付の図面を参照して説明する。
図１は、本発明の実施形態によるメモリシステム１０を示すブロック図である。図１を参照すると、メモリシステム１０は、メモリモジュール１００と、それを制御するメモリ管理ユニット２００とを含む。
メモリモジュール１００は、ユーザデータを格納する装置である。メモリモジュール１００は少なくとも１つのメモリ１１０と、エラー訂正回路１２０と、バッファ１３０とを含む。
少なくとも一つのメモリ１１０は、揮発性メモリ装置又は不揮発性メモリ装置である。例えば、揮発性メモリ装置は、ＤＲＡＭ、ＳＲＡＭなどになることができる。また、例えば、不揮発性メモリ装置は、磁気抵抗メモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＭＲＡＭ）、抵抗性ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ：ＰＲＡＭ(登録商標)）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦＲＡＭ）、スピン注入磁化反転メモリ（ＩＰｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ、‘ＶＮＡＮＤ’）、ＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ Ｍｅｍｏｒｙ）などになることができる。
特に、メモリ１１０は、バースト動作（ｂｕｒｓｔ ｏｐｅｒａｔｉｏｎ）を実行することができる。ここでバースト動作は、メモリ１１０がメモリ管理ユニット（ＭＭＵ）２００から受信した初期アドレスからアドレスを順に減少又は増加することにより、多量のデータを書き込むか、又は読み出す動作をいう。バースト動作の基本単位をバーストレングス（ｂｕｒｓｔ ｌｅｎｇｔｈ；ＢＬ）という。実施形態において、バーストレングスＢＬは、初期アドレスからアドレスを増加又は減少することにより、連続して読み出すか、又は書き込む動作の回数になることができる。例えば、メモリ１１０がＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）ＭＲＡＭの場合に、バーストレングスＢＬが８（ＢＬ＝８）であれば、クロックＣＬＫに応答して、初期アドレスから連続して８回にわたり、バースト読み出し動作又は書き込み動作が実行されることを意味する。
エラー訂正回路１２０は、第１エラー訂正回路１２１と第２エラー訂正回路１２２とを含む。
第１エラー訂正回路１２１（‘伝送エラー訂正回路’ともいう）は、書き込み動作の時に、第１エラー訂正コードＥＣＣ１（‘伝送エラー訂正コード’ともいう）を用いて、一つのバーストレングス（ＢＬ＝１）に対応するユーザデータＤＱ＿ＢＬのエラーを訂正したり、読み出し動作の時に一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬに対応するパリティビット（例えば、‘Ｐｒ’）を発生する。
第２エラー訂正回路１２２（‘格納エラー訂正回路’ともいう）は、書き込み動作の時に第２エラー訂正コードＥＣＣ２（‘格納エラー訂正コード’ともいう）を用いて、複数のバーストレングスＢＬ＝ｋ（ｋは２以上の整数）に対応するユーザデータの集合［ＤＱ＿ＢＬ１：ＤＱ＿ＢＬｋ］の内部パリティビット（ＩＰ：Ｐ１〜Ｐｋ）を発生したり、読み出し動作の時に第２エラー訂正コードＥＣＣ２を用いて、複数のバーストレングスＢＬ＝ｋに対応するユーザデータの集合［ＤＱ＿ＢＬ１：ＤＱ＿ＢＬｋ］の格納エラーを訂正する。
実施形態において、第１及び第２エラー訂正コードＥＣＣ１、ＥＣＣ２の各々は、ＢＣＨ、Ｒｅｅｄ Ｓｏｌｏｍｏｎ、Ｈａｍｍｉｎｇ ｃｏｄｅ、ＬＤＰＣ（ｌｏｗ ｄｅｎｓｉｔｙ ｐａｒｉｔｙ ｃｈｅｃｋ ｃｏｄｅ、ＲＡＩＤ（ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｉｓｋｓ）、ＣＲＣ（ｃｙｃｌｉｃ ｒｅｄｕｎｄａｎｃｙ ｃｈｅｃｋ）などになることができる。
実施形態において、第１エラー訂正コードＥＣＣ１と第２エラー訂正コードＥＣＣ２は互いに異なることができる。例えば、第１エラー訂正コードＥＣＣ１は、ハミングコード（ｈａｍｍｉｎｇ ｃｏｄｅ）であり、第２エラー訂正コードＥＣＣ２は、ＢＣＨコードであり得る。第２エラー訂正回路１２２のコードワード（ｃｏｄｅｗｏｒｄ）のサイズ（例えば、ＢＬ＝ｋ）は第１エラー訂正回路１２１のコードワードのサイズ（例えば、ＢＬ＝１）より大きい。
別の実施形態において、第１エラー訂正コードＥＣＣ１と第２エラー訂正コードＥＣＣ２は同一であり、第１エラー訂正回路１２１のコードワードのサイズ（例えば、ＢＬ＝１）と第２エラー訂正回路１２２のコードワードのサイズ（例えば、ＢＬ＝ｋ）は互いに異なることができる。
メモリモジュール１００のバースト書き込み動作は、次のように進められる。メモリモジュール１００は、バースト書き込み動作の時に、クロックＣＬＫに応答してｋのＭビットデータＤＱ＿ＢＬ＋Ｐｗが連続して入力され、入力されたＭビットデータＤＱ＿ＢＬ＋Ｐｗをエラー訂正回路１２０の第１エラー訂正コードＥＣＣ１を用いて順にエラー訂正し、エラー訂正された一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬをバッファ１３０に順に格納し、エラー訂正回路１２０の第２エラー訂正コードＥＣＣ２を利用してｋバーストレングスＢＬ＝ｋに対応する格納されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋに対する内部パリティビット［Ｐ１：Ｐｋ］を発生し、発生した内部パリティビット［Ｐ１：Ｐｋ］をｋ個に区分し、区分されたｋ個の内部パリティビットＰｉをエラー訂正された一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬのパリティビットのように利用することにより、ＭビットのデータＤＱ＿ＢＬ＋Ｐｉを順にメモリ１１０に書き込む。
ここで、ＭビットのデータＤＱ＿ＢＬ＋Ｐｗは、一つのバーストレングスに対応するユーザデータＤＱとユーザデータＤＱ＿ＢＬのエラーを検出するための書き込みパリティビットＰｗとを含む。ここで書き込みパリティビットＰｗは、メモリ管理ユニット２００のエラー訂正回路２２０から発生する。
メモリモジュール１００のバースト読み出し動作は、次のように進められる。メモリモジュール１００は、バースト読み出し動作の時に、クロックＣＬＫに応答してメモリ１１０からｋ個のＭビットデータＤＱ＿ＢＬ＋Ｐｉを連続して読み出し、エラー訂正回路１２０の第２エラー訂正コードＥＣＣ２を利用してｋバーストレングスＢＬ＝ｋに対応する読み出されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋのエラーを訂正し、エラー訂正されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋをｋ個に区分し、区分されたｋ個のユーザデータＤＱ＿ＢＬに対する読み出しパリティビットＰｒを発生し、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬとそれの読み出しパリティビットＰｒで構成されたＭビットのデータＤＱ＿ＢＬ＋Ｐｒを順に出力する。
言い換えれば、メモリモジュール１００は、バースト読み出し動作の時にメモリ１１０から複数のバーストレングスＢＬ＝ｋに対応するＮビットのデータを読み出し、読み出されたＮデータのエラーを訂正し、エラー訂正されたＮビットのデータを一つのバーストレングスに対応するＭビットのデータずつ出力する。ここで出力されるＭビットのデータＤＱ＿ＢＬ＋Ｐｒは、ユーザデータＤＱ＿ＢＬのパリティビットＰｒを含む。
すなわち、本発明のメモリモジュール１００は、３種類のＭビットデータＤＱ＿ＢＬ＋Ｐｗ、ＤＱ＿ＢＬ＋Ｐｉ、ＤＱ＿ＢＬ＋Ｐｒを用いて、ユーザデータＤＱ＿ＢＬをバーストレングス単位で入出力させる。それらはユーザデータＤＱ＿ＢＬに書き込みパリティビットＰｗで構成されたＭビットの書き込みデータＤＱ＿ＢＬ＋Ｐｗ、ユーザデータＤＱ＿ＢＬに内部パリティビットＰｉで構成されたＭビットの内部データＤＱ＿ＢＬ＋Ｐｉ、ユーザデータＤＱ＿ＢＬに読み出しパリティビットＰｒで構成されたＭビットの読み出しデータＤＱ＿ＢＬ＋Ｐｒである。
また、本発明のメモリモジュール１００は、大きく二つのエラー訂正機能を実行する。先ず、メモリモジュール１００は、第１エラー訂正回路１２１を通じてメモリ管理ユニット２００とデータ伝送に発生することができる伝送エラーを減らし、第２エラー訂正回路１２２を通じて、データの格納の時に発生することができる格納エラーを減らすことができる。
一方、メモリモジュール１００は、図示しないが、位相同期回路（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ；ＰＬＬ）又は遅延同期回路（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ；ＤＬＬ）、瞬間的なパワーオフ（ｐｏｗｅｒ−ｏｆｆ）に対してパワーキャパシタ、ＭＲ（ｍｏｄｅｒｅｇｉｓｔｅｒ）の設定などコードのためのＳＰＤ（ｓｅｒｉａｌ ｐｒｅｓｅｎｃｅ ｄｅｔｅｃｔｉｏｎ）の情報を格納する不揮発性メモリをさらに含むことができる。
メモリ管理ユニット２００は、エラー訂正回路２２０を含む。エラー訂正回路２２０は、バースト書き込み動作の時に、メモリモジュール１００に書き込まれるデータを一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬに区分し、第１エラー訂正コードＥＣＣ１を用いて、ユーザデータＤＱ＿ＢＬに対応する書き込みパリティビットＰｗを発生し、区分されたデータＤＱ＿ＢＬと書き込みパリティビットＰｗで構成されたＭビットのデータＤＱ＿ＢＬ＋Ｐｗを順に出力する。
また、エラー訂正回路２２０には、バースト読み出し動作の時、メモリモジュール１００からＭビットのデータＤＱ＿ＢＬ＋Ｐｒずつ順に入力され、第１エラー訂正コードＥＣＣ１を用いて、入力されたＭビットのデータＤＱ＿ＢＬ＋Ｐｒのエラーを訂正することができる。
本発明の実施形態によるメモリシステム１０は、第１エラー訂正回路１２１を通じてデータ伝送エラーを訂正し、第２エラー訂正回路１２２を通じて格納されたデータの格納エラーを訂正することによって、データの信頼性を従来のそれより大幅に向上させる。
また、メモリモジュール１００の第２エラー訂正回路１２２は、複数のバーストレングスＢＬ＝ｋに対応するユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋをバッファリングし、バッファリングされたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋのエラーを一時に訂正することによって、従来のメモリモジュールにおいて、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬのエラーを訂正することと比較する時、コードワード（ｃｏｄｅｗｏｒｄ）のサイズを増大することができる。すなわち、本発明のエラー訂正能力は、従来のそれより大幅に増加する。
図２は、本発明の実施形態によるメモリモジュール１００を例示的に示すブロック図である。図２を参照すると、メモリモジュール１００は、複数のメモリ１１１〜１１９で構成されたメモリ１１０と、第１エラー訂正回路１２１及び第２エラー訂正回路１２２で構成されたエラー訂正回路１２０と、第１バッファ１３１及び第２バッファ１３２で構成されたバッファ１３０とを含む。
メモリ１１１〜１１９の各々は、バースト動作を行うことができる。メモリ１１１〜１１９の各々は、揮発性メモリ装置又は不揮発性メモリ装置に実現することができる。書き込み動作で、メモリ１１１〜１１９のうちの少なくとも一つ（例えば、１１９）は、パリティビットＰｉを格納し、残り１１１〜１１８は、ユーザデータＤＱ＿ＢＬを格納することができる。また、読み出し動作で、メモリ１１１〜１１８は、ユーザデータＤＱ＿ＢＬ１を出力し、メモリ１１９は、パリティビットＰｉを出力することができる。メモリ１１１〜１１９の各々は、クロックＣＬＫが入力されて同期させる位相固定回路（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）又は遅延固定回路（ｄｅｌａｙｅｄ ｌｏｃｋｅｄ ｌｏｏｐ；ＤＬＬ）をさらに含むことができる。
エラー訂正回路１２０は、書き込み動作の時、第１バッファ１３１から一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬずつ入力され、第１エラー訂正コードＥＣＣ１を用いて入力されたユーザデータＤＱ＿ＢＬの伝送エラーを訂正し、エラー訂正されたユーザデータＤＱ＿ＢＬを第２バッファ１３２に伝送し、第２バッファ１３２から複数のバーストレングスＢＬ＝ｋに対応するエラー訂正されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋが入力され、第２エラー訂正コードＥＣＣ２を用いて内部パリティビット［Ｐ１：Ｐｋ］を発生する。
エラー訂正回路１２０は、読み出し動作の時、第２バッファ１３２から複数のバーストレングスＢＬ＝ｋに対応するユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋが入力され、第２エラー訂正コードＥＣＣ２を用いて、入力されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋのエラーを訂正し、エラー訂正されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋを一つのバーストレングス単位に区分し、第１エラー訂正コードＥＣＣ１を用いて、区分されたユーザデータＤＱ＿ＢＬの読み出しパリティビットＰｒを発生する。もし、エラー訂正回路１２０でユーザデータＤＱ＿ＢＬのエラーが完全に回復された場合、エラー訂正回路１２０から発生する読み出しパリティビットＰｒは、メモリ管理ユニット２００から出力される書き込みパリティビットＰｗと同様である。
第１バッファ１３１は、書き込み動作の時、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬ及び書き込みパリティビットＰｗで構成されたＭビットの書き込みデータＤＱ＿ＢＬ＋ＰｗがクロックＣＬＫに応答して順に入力され、入力されたＭビットの書き込みデータＤＱ＿ＢＬ＋Ｐｗをエラー訂正回路１２０に順に出力する。
また、第１バッファ１３１は、読み出し動作の時、エラー訂正回路１２０からの一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬ及びそれの読み出しパリティビットＰｒで構成されたＭビットの読み出しデータＤＱ＿ＢＬ＋Ｐｒが順に入力され、入力されたＭビットの読み出しデータＤＱ＿ＢＬ＋ＰｒをクロックＣＬＫに応答して順に出力する。
第１バッファ１３１は、図２に示すように、Ｍビットのデータを格納するための複数のエントリＥｎｔｒｙ１〜Ｅｎｔｒｙｋを含む。
第２バッファ１３２は、書き込み動作の時、エラー訂正回路１２０から第１エラー訂正コードＥＣＣ１によってエラー訂正されたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋと第２エラー訂正コードＥＣＣ２によって発生した内部パリティビットＰ１〜Ｐｋとを格納し、一つのバーストレングスＢＬ＝１に対応するＭビットの内部データＤＱ＿ＢＬ＋Ｐｉずつ順にメモリ１１１〜１１９に出力させる。ここで出力されるＭビットの内部データＤＱ＿ＢＬ＋Ｐｉは、ユーザデータＤＱ１〜ＤＱ８と内部パリティビットＰｉで構成される。
また、第２バッファ１３２は、読み出し動作の時、メモリ１１１〜１１９から連続して出力されるユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋ及び内部パリティビットＰ１〜Ｐｋで構成されたＮビットのデータをバッファリングし、複数のバーストレングスＢＬ＝ｋに対応するユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋをエラー訂正回路１２０に伝送する。
また、図２に示したメモリモジュール１００では、内部パリティビットＰｉを格納するために、一つのメモリ１１９を備えた。しかし、本発明はこれに限定される必要はない。実施形態において、内部パリティビットＰｉを格納するためのメモリが固定する必要はない。つまり、複数のメモリのうちの少なくとも一つが流動的に内部パリティビットＰｉを格納するように実現することができる。特に、メモリモジュール１００は、内部的にパリティビットを格納するメモリを指定することができるルーティング（ｒｏｕｔｉｎｇ）の機能を実行することも可能である。
別の実施形態において、内部パリティビットＰｉは、メモリシステム１０をＲＡＩＤ（ｒｅｄｕｎｄａｎｔ ａｒｒａｙ ｏｆ ｉｎｄｅｐｅｎｄｅｎｔ ｄｉｓｋｓ）機能を有するコンピューティングシステムに利用する時に、ＲＡＩＤの種類に応じて複数のメモリに分散して格納することができる。ここで、内部パリティビットＰｉが格納される位置は、ＲＡＩＤの種類に応じて変更可能である。
また、別の実施形態において、データの信頼性のために必要な複数の内部パリティが少なくとも２つのメモリに分散して格納されることも可能である。
本発明の実施形態によるメモリモジュール１００は、読み出し動作の時、複数のバーストレングスＢＬ＝ｋに対応するＮビットのデータを格納する第２バッファ１３２とＮビットのデータに含まれたユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋのエラーを訂正するエラー訂正回路１２０とを備えることによって、エラー訂正能力を増大するだけでなく、出力データの信頼性を向上させることができる。
図３は、本発明の実施形態によるメモリモジュール１００で用いられるＮビットのデータ及びＭビットのデータの構造を例示的に示す図である。図３を参照すると、Ｎビットのデータは、複数のバーストレングスＢＬ＝ｋに対応するユーザデータＤＱ＿ＢＬ１〜ＤＢ＿ＢＬｋ（図２参照）の集合ＳＤＱと内部パリティビットＰ１〜Ｐｋ（図２参照）の集合ＩＰで構成され、Ｍビットのデータは、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬ及びそれのパリティビットＰで構成される。ここで、パリティビットＰは、Ｍビットのデータの性質に応じて書き込みパリティビットＰｗ、内部パリティビットＰｉ、及び読み出しパリティビットＰｒのうちの一つになることができる。
図４は、書き込み動作の時、Ｎビットのデータの発生方法を例示的に示す図である。図４を参照すると、書き込み動作の時、第２バッファ１３２（図２参照）に格納されるＮビットのデータは、ユーザデータの集合ＳＤＱ及び内部パリティビットの集合ＩＰで構成される。ユーザデータの集合ＳＤＱは、メモリ管理ユニット２００（図１参照）から順に入力されたｋ個のＭビットデータＤＱ＿ＢＬ１＋Ｐｗ１〜ＤＱ＿ＢＬｋ＋ＰｗｋのユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋで構成される。また、内部パリティビットの集合ＩＰは、ユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋの内部パリティビットＰ１〜Ｐｋ（図２を参照）で構成される。ここで、内部パリティビットＰ１〜Ｐｋは、第２エラー訂正回路１２２（図１参照）によって発生する。書き込み動作の時に発生したＮビットのデータＳＤＱ＋ＩＰは、バーストレングスＢＬ単位でメモリ１１０に格納される。
図５は、読み出し動作の時、Ｎビットのデータを発生する方法を例示的に示す図である。図５を参照すると、読み出し動作の時、第２バッファ１３２（図２参照）に格納されるＮビットのデータは、ユーザデータの集合ＳＤＱ及び内部パリティビットの集合ＩＰで構成される。ユーザデータの集合ＳＤＱは、メモリ１１０（図１参照）から順に読み出されたｋ個のＭビットデータＤＱ＿ＢＬ１＋Ｐｗ１、．．．、ＤＱ＿ＢＬｋ＋ＰｋのユーザデータＤＱ＿ＢＬ１〜ＤＱ＿ＢＬｋで構成される。また、内部パリティビットの集合ＩＰは、メモリ１１０から順に読み出されたｋ個のＭビットデータＤＱ＿ＢＬ１＋Ｐ１、．．．、ＤＱ＿ＢＬｋ＋Ｐｋの内部パリティビットＰ１〜Ｐｋで構成される。読み書き動作の時に発生したＮビットのデータＳＤＱ＋ＩＰでユーザデータの集合ＳＤＱは、データの格納の時に発生したエラー訂正のために第２エラー訂正回路１２２に伝送される。
図６は図２に示した第１エラー訂正回路１２１を例示的に示すブロック図である。図６を参照すると、第１エラー訂正回路１２１は、チェックビット発生器１４１と、比較器１４２と、エラー状態スレジスタ１４３と、ＥＣＣエンジン１４４と、読み出しバッファ１４５とを含む。ここでは説明の便宜のためにＭビットのデータは、一つのバーストレングスＢＬ＝１に対応する６４ビットのユーザデータ（図３参照、ＤＱ）及び８ビットのパリティビットＰｗで構成される。
チェックビット発生器１４１は、第１バッファ１３１（図２参照）から、６４ビットのユーザデータＤＱ＿ＢＬが入力され、入力されたユーザデータＤＱ＿ＢＬに対応する８ビットのチェックビットＰｃを発生する。比較器１４２は、チェックビット発生器１４１から８ビットのチェックビットＰｃと、第１バッファ１３１から出力された８ビットのパリティビットＰｗとを比較することによってエラーを検出する。また、比較器１４２は、エラー発生の時にエラー訂正のためにシンドローム（ｓｙｎｄｒｏｍｅ）を発生させる。エラー状態スレジスタ１４３は、比較器１４２の比較の結果としてエラーが検出される時、エラーが検出されたことを指示する情報を格納する。ＥＣＣエンジン１４４には、第１バッファ１３１から入力された６４ビットのユーザデータＤＱ＿ＢＬと比較器１４２から出力されたシンドロームが入力され、第１エラー訂正コードＥＣＣ１を用いて、エラーの位置を判別し、判別されたエラーの位置を訂正することができる。ここで、第１エラー訂正コードＥＣＣ１は、ハミングコードになることができる。読み出しバッファ１４５は、エラー訂正されたユーザデータＤＱ＿ＢＬを格納する。
上述の第１エラー訂正回路１２１は、書き込み動作に用いられるＥＣＣデコーダの構成である。本発明の第１エラー訂正回路１２１は、読み出し動作に用いられるＥＣＣエンコーダの構成をさらに含むことができる。ここでＥＣＣエンコーダは、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬの読み出しパリティビットＰｒを発生するパリティ発生器に実現することができる。このようなパリティ発生器は、図６のチェックビット発生器１４１であり得る。別の実施形態において、パリティ発生器は、図６のチェックビット発生器１４１と同じ構造を有する別途の装置で構成することができる。
本発明の実施形態による第１エラー訂正回路１２１は、書き込み動作の時に一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬのエラーをリアルタイムで訂正し、読み出し動作の時に一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬの読み出しパリティビットＰｒをリアルタイムで発生することができる。
図７は、図２に示した第２エラー訂正回路１２２を例示的に示すブロック図である。図７を参照すると、第２エラー訂正回路１２２は、チェックビット発生器１５１と、比較器１５２と、エラー状態スレジスタ１５３と、ＥＣＣエンジン１５４と、読み出しバッファ１５５とを含む。ここでは説明の便宜のためにＮビットのデータは、８つのバーストレングスＢＬ＝８に対応する５１２ビットのユーザデータの集合（図３参照、ＳＤＱ）及び６４ビットの内部パリティビットの集合（図３参照、ＳＰｉ）で構成される。
チェックビット発生器１５１は、読み出し動作の時に第２バッファ１３２から５１２ビットのユーザデータの集合ＳＤＱが入力され、入力されたユーザデータの集合ＳＤＱに対応する６４ビットのチェックビットＳＰｃを発生する。
比較器１５２は、チェックビット発生器１５１から６４ビットのチェックビットＳＰｃと、第２バッファ１３２から入力された６４ビットの内部パリティビットの集合ＩＰとを比較することによって、エラーを検出する。また、比較器１５２は、エラー発生の時、エラー訂正のためにシンドローム（ｓｙｎｄｒｏｍｅ）を発生させる。ここでシンドロームは、エラーの位置に関連する情報を含む。エラー状態スレジスタ１５３は、比較器１５２の比較の結果としてエラーが検出される時、エラーが検出されたことを指示するエラー情報を格納する。
ＥＣＣエンジン１５４は、第２バッファ１３２から５１２ビットのユーザデータの集合ＳＤＱ及び比較器１５２から出力されたシンドロームが入力され、第２エラー訂正コードＥＣＣ２を用いて、エラーの位置を判別し、判別されたエラーの位置のビット値を訂正することができる。ここで第２エラー訂正コードは、ＢＣＨコードになることができる。読み出しバッファ１５５は、エラー訂正されたユーザデータの集合ＳＤＱを格納する。
上述の第２エラー訂正回路１２２は、読み出し動作に用いられるＥＣＣデコーダの構成である。本発明の第２エラー訂正回路１２２は、書き込み動作に用いられるＥＣＣエンコーダの構成をさらに含むことができる。ここでＥＣＣエンコーダは、複数のバーストレングスＢＬ＝８に対応するユーザデータの集合ＳＤＱの内部パリティビット［Ｐ１：Ｐｋ］を発生するパリティ発生器に実現することができる。このようなパリティ発生器は、図７のチェックビット発生器１５１であり得る。別の実施形態において、パリティ発生器は、図７のチェックビット発生器１５１と同じ構造を有する別途の装置で構成することができる。
本発明の実施形態による第２エラー訂正回路１２２は、書き込み動作の時、データの格納エラーを訂正するためのユーザデータの集合ＳＤＱの内部パリティビット［Ｐ１：Ｐｋ］を発生し、読み出し動作の時、８つのバーストレングスＢＬ＝８に対応するユーザデータの集合ＳＤＱのエラーを訂正することができる。
図８は、図１に示したメモリ管理ユニット２００のエラー訂正回路２２０を例示的に示すブロック図である。図８を参照すると、エラー訂正回路２２０は、図６に示したメモリモジュール１００の第１エラー訂正回路１２１と同様である。図８に示したエラー訂正回路２２０は、読み出し動作の時、ＥＣＣデコーダの構成である。エラー訂正回路２２０は、書き込み動作に用いられるＥＣＣエンコーダの構成をさらに含むことができる。ここでＥＣＣエンコーダは、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬの書き込みパリティビットＰｗを発生するパリティ発生器に実現することができる。このようなパリティ発生器は、図８のチェックビット発生器２２１であり得る。別の実施形態において、パリティ発生器は、図８のチェックビット発生器２２１と同じ構造を有する別途の装置で構成することができる。
本発明の実施形態によるエラー訂正回路２２０は、書き込み動作の時、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬに対応する書き込みパリティビットＰｗをリアルタイムで発生し、読み出し動作の時に一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬのエラーをリアルタイムで訂正することができる。
一方、図２に示したメモリ１１１〜１１９の各々は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に実現することができる。以下、メモリ１１１〜１１９の各々がＭＲＡＭであると仮定する。
図９は、本発明によるメモリ１１１を例示的に示すブロック図である。図９を参照すると、メモリ１１１は、コマンドデコーダ３１０と、アドレスバッファ３２０と、ローデコーダ３３０と、カラムデコーダ３４０と、セルアレイ３５０と、ライトドライブ／センスアンプ３６０と、入出力ドライバ部３７０と、データ入出力部３８０とを含む。
コマンドデコーダ３１０には、チップ選択信号（ｃｈｉｐ ｓｅｌｅｃｔ；／ＣＳ）、ローアドレスストロボ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ、／ＲＡＳ）、カラムアドレスストロボ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ、／ＣＡＳ）、ライトイネーブル信号（ｗｒｉｔｅ ｅｎａｂｌｅ；／ＷＥ）、及びクロックイネーブル信号（ｃｌｏｃｋｅｎａｂｌｅ；ＣＫＥ）が入力されてデコーディング動作を実行する。
実施形態において、チップ選択信号／ＣＳ、ローアドレスストロボ／ＲＡＳ、カラムアドレスストロボ／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びクロックイネーブル信号ＣＫＥは、メモリ管理ユニット（図１を参照）２００から提供される。
別の実施形態において、チップ選択信号／ＣＳ、ローアドレスストロボ／ＲＡＳ、カラムアドレスストロボ／ＣＡＳは、メモリモジュール（図１参照）１００の内部の回路から提供される。
デコーディングが完了した後に、メモリ１１１がメモリ管理ユニット２００の命令を実行するように制御する。アドレスバッファ３２０は、メモリ管理ユニット２００から受信されたアドレス信号ＡＤＤを格納する。その後、アドレスバッファ３２０は、ローアドレスＹ−ＡＤＤをローデコーダ３３０に伝達し、カラムアドレスＸ−ＡＤＤをカラムデコーダ３４０に伝達する。ローデコーダ３３０とカラムデコーダ３４０は、各々ＭＯＳトランジスタに基づいた複数のスイッチを含むことができる。ローデコーダ３３０は、ローアドレスに応答してワードラインＷＬを選択し、カラムデコーダ３４０は、カラムアドレスに応答して、ビットラインＢＬを選択する。
セルアレイ３５０は、ワードラインＷＬとビットラインＢＬとの交差点領域に位置するＳＴＴ−ＭＲＡＭセル３５１を含む。ＳＴＴ−ＭＲＡＭセル３５１は、抵抗性メモリセルである。したがって、ＳＴＴ−ＭＲＡＭセル３５１は、格納されたデータによって相対的に大きい抵抗値や小さい抵抗値を有する。データの読み出し動作の時、抵抗値に応じて互いに異なるレベルを有するデータ電圧が生成されて、ライトドライブ／センスアンプ３６０に提供される。ライトドライブ／センスアンプ３６０は、データ電圧をセンシング／増幅する複数のセンスアンプ回路を含み、データ電圧に基づいてデジタルレベルのデータ信号を出力する。
ライトドライブ／センスアンプ３６０で処理されたデータ信号は、入出力ドライバ部３７０を介してデータ入出力部３８０に伝達される。データ入出力部３８０は、受信したデータをメモリ管理ユニット２００に出力する。
図１０は、図９に示したセルアレイ３５０をより詳細に示す図である。図１０を参照すると、セルアレイ３５０は、ワードラインＷＬ０〜ＷＬｍ（ただ、ｍは１以上の自然数）と、ビットラインＢＬ０〜ＢＬｎ（ただ、ｎは１以上の自然数）と、ワードラインＷＬ０〜ＷＬｍとビットラインＢＬ０〜ＢＬｎが交差する領域に配置されている多数のメモリセル３５１とを含む。メモリセル３５１がＳＴＴ−ＭＲＡＭ（ＩＰｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）セルに実現される場合、各々のメモリセル３５１は、磁性物質を有する磁気トンネル接合素子（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、以下ＭＴＪ素子）を含むことができる。メモリセル３５１は、セルトランジスタとＭＴＪ素子とを含むことができる。セルトランジスタは、ローデコーダ３３０（図９を参照）から出力される信号に応答してスイッチングされる。
また、各々のメモリセル３５１のセルトランジスタとＭＴＪ素子は、ビットラインＢＬ０〜ＢＬＭのうちのいずれか一つのビットラインとソースラインＳＬとの間に接続している。図９に示していないが、多数のメモリセル３５１は、同じソースラインＳＬに共通に接続することができる。一方、ＭＴＪ素子は、相変化物質を利用するＰＲＡＭ(登録商標)（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、遷移金属酸化物（Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ）などの可変抵抗物質を利用したＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、又は、強磁性体物質を用いたＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの抵抗素子に置き換えてもよい。抵抗性素子を構成する物質は、電流又は電圧の大きさ及び／又は方向に応じてその抵抗値が可変し、電流又は電圧が遮断されても、その抵抗値を保持する不揮発性の特性を有する。
ビットラインＢＬ０〜ＢＬｎは、ライトドライバ３６０と接続している。ライトドライバ３６０（図９参照）は、外部のコマンドに応答してライト動作を行うための電流をメモリセル３５１に印加することができる。カラムデコーダ３４０では、カラム選択信号ＣＳＬを生成していずれか一つのビットラインを選択することができる。データの読み出し動作の時にメモリセル３５１の抵抗値の影響を受けるデータ電圧がビットラインを介してセンスアンプ３６０に伝達される。センスアンプ３６０では、リファレングス電圧ＶＲＥＦを基準にして、データ電圧との差をセンシング及び増幅してデジタル信号を出力することができる。
図１１は、図１０に示したメモリセル３５１の構造を例示的に示す図である。メモリセル３５１は、ＭＴＪ（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）素子３５１＿１とセルトランジスタＣＴとを含むことができる。セルトランジスタＣＴのゲートは、ワードライン（例えば、第１ワードラインＷＬ０）に接続し、セルトランジスタＣＴの一電極は、ＭＴＪ素子３５１＿１を介してビットライン（例えば、第１ビットラインＢＬ０）に接続している。また、セルトランジスタＣＴの他の電極は、ソースライン（例えば、第１ソースラインＳＬ０）に接続している。ＭＴＪ素子３５１＿１は、固定層（Ｐｉｎｎｅｄ ｌａｙｅｒ）１３と、自由層（ｆｒｅｅ ｌａｙｅｒ）１１と、これらの間にトンネル層１２とを含むことができる。固定層１３の磁化方向は固定しており、自由層１１の磁化方向は、条件に応じて固定層１３の磁化方向と同一、又は逆方向になることができる。固定層１３の磁化方向を固定させるために、例えば、反強磁性層（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒ、図示せず）をさらに備えることができる。
ＳＴＴ−ＭＲＡＭの書き込み動作のためには、ワードラインＷＬ０にロジックハイの電圧を与え、セルトランジスタＣＴをターンオンさせ、ビットラインＢＬ０とソースラインＳＬ０との間にライト電流ＷＣ１、ＷＣ２を印加する。ＳＴＴ−ＭＲＡＭの読み出し動作のためには、ワードラインＷＬ０にロジックハイの電圧を与え、セルトランジスタＣＴをターンオンさせ、ビットラインＢＬ０からソースラインＳＬ０方向にリード電流を印加して、測定される抵抗値に応じてＭＴＪセル３５１＿１に格納されたデータを判別することができる。
本発明の実施形態によるメモリモジュールは、速度の向上のためにパイプライン形態としてユーザデータを処理するのに十分な大きさのバッファに実現することができる。
図１２Ａは、本発明によるメモリモジュールに対する別の実施形態を例示的に示す図である。図１２Ａを参照すると、メモリモジュール４００は、メモリ４１１〜４１９で構成されたメモリ４１０と、第１エラー訂正コードＥＣＣ１を用いてエラー訂正を実行する第１エラー訂正回路４２１及び第２エラー訂正コードＥＣＣ２を用いてエラー訂正を実行する第２エラー訂正回路４２２で構成されたエラー訂正回路４２０と、１つのバーストレングスＢＬ＝１の単位で入出力される第１バッファ４３１及び第２バッファ４３２で構成されたバッファ４３０と、データを保護するために暗号及び復号化する保安モジュールを格納する保安回路４４０と、エラー訂正動作を制御するエラー訂正ハンドラ４５０と、データのエラーの位置を知らせるためのデータマスク回路４６０（又はランダマイザ）と、データを圧縮する圧縮回路４７０とを含む。
第１バッファ４３１は、書き込み動作又は読み込み動作の時、バースト動作による第１コードワードを外部に入出力する。例えば、書き込み動作の時に、第１コードワードは、メモリ管理ユニット（図１参照）２００のエラー訂正回路２２０から入力され、メモリモジュール４００の第１エラー訂正回路４２１に出力される。また、読み出し動作の時に、第１コードワードは、メモリモジュール４００の第１エラー訂正回路４２１から入力され、メモリ管理ユニット２００のエラー訂正回路２２０に出力される。第１バッファ４３１は、複数の第１コードワードを格納する複数のエントリを含む。一方、第１コードワードは、図１２Ａに示すように、７２ビットのデータ６４ｂ＋８ｂであり得る。図１２Ａに示すように、第１バッファ４３１から入出力される第１コードワード、すなわち、ＭビットのデータＤＱ＿ＢＬ＋Ｐｗ又はＤＱ＿ＢＬ＋Ｐｒは、ユーザデータビットＤＱ１〜ＤＱ８とそれのパリティビットＰｗ又はＰｒで構成される。
第２バッファ４３２は、書き込み動作又は読み込み動作の時、バースト動作による第２コードワードを格納する。例えば、書き込み動作の時に複数の第１コードワードからユーザデータの集合とそれに対応する内部パリティビットで構成された第２コードワードが第２バッファ４３２に格納される。ここで第２バッファ４３２に格納された第２コードワードは、オプションに応じて様々な形態に実現することができる。図１２Ａのオプション１のように、複数の第１コードワードのサイズと同じように、内部パリティビットを分離することができる。又は、図１２Ａのオプション２に示すように、内部パリティビットを集めることができる。
一方、第２コードワードのサイズは、第１コードワードのサイズより長い。
また、第２バッファ４３２は、パイプラインの形態として第２コードワードを入出力するのに十分な大きさに実現される。例えば、書き込み動作の時に第２エラー訂正コードＥＣＣ２を用いて一つの第２コードワードに対応する内部パリティビットを生成すると同時に、また別の第２コードワードに対応するユーザデータが入力されることも可能である。また、読み出し動作の時、一つの第２コードワードについて、第２エラー訂正コードＥＣＣ２によるエラー訂正を行うと同時に、メモリ４１０からまた別の第２コードワードが入力されることも可能である。
実施形態において、第１バッファ４３１及び第２バッファ４３２は、一つのバッファチップに実現することができる。バッファチップの機能は、次の通りである。書き込み動作の時、バッファチップは、複数の第１コードワードが入力され、格納エラー訂正のための第２コードワードを構成し、構成された第２コードワードを用いて、新しい複数の第１コードワードを構成する。また、読み出し動作の時、バッファチップは、複数の第１コードワードが入力されて、第２コードワードを構成し、構成された第２コードワードから伝送エラー訂正のための複数の第１コードワードを構成する。
本発明の実施形態によるメモリモジュール４００は、パイプラインの形態として第２コードワードに対応するユーザデータを処理するのに十分な第２バッファ４３２を備えることによって、エラー訂正の速度を向上することができる。
図１に示したメモリシステム１０は、メモリモジュール１００で伝送チャネルのエラーを訂正し、データ格納のエラーを訂正するように実現される。しかし、本発明のメモリモジュール１００は、必ずここに限定される必要はない。本発明のメモリモジュール１００は、選択的にデータの格納のエラーを訂正するように実現することができる。例えば、テスト動作の時、バースト動作による入出力動作が正常に実行されるか否かを確認する場合に、データ格納のエラーの訂正なしに伝送チャンネルのエラーのみをチェックすることができる。
一方、本発明の実施形態によるメモリモジュールは、図１に示したメモリ管理ユニット２００の一部の機能を内部的に実行するメモリ制御器をさらに含むこともできる。
図１２Ｂは、本発明によるメモリモジュールに対するまた別の実施形態を例示的に示す図である。図１２Ｂを参照すると、メモリモジュール４００ａは、図１２Ａに示したメモリモジュール４００と比較して、メモリ制御器４０１をさらに含む。メモリ制御器４０１は、メモリ管理ユニット２００（図１参照）の要請に応じてメモリ４１０を制御することができる。例えば、メモリ制御器４０１は、メモリ４１０を制御するために、図９に示したローアドレスストロボ／ＲＡＳ、カラムアドレスストロボ／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びクロックイネーブル信号ＣＫＥを発生することができる。
図１３は、テスト動作の時、メモリシステム１０を例示的に示す図である。図１３を参照すると、書き込み動作の時、Ｍビットの書き込みデータＤＱ＿ＢＬ＋Ｐｗは、エラー訂正回路１２０を経由せずにすぐにメモリ１１０に格納され、読み出し動作の時、Ｍビットの読み出しデータＤＱ＿ＢＬ＋Ｐｒは、エラー訂正回路１２０を経由してメモリ管理ユニット２００に出力される。
図１乃至図１３に示したメモリシステム１０は、伝送チャンネルのエラーを訂正するために、メモリモジュール１００とメモリ管理ユニット２００との間に通信するデータにパリティビットＰｗ／Ｐｒを含むようにした。しかし、本発明は必ずしもこれに限定される必要はない。本発明のメモリシステムは、伝送チャネルのエラーを訂正しないように実現することも可能である。
図１４は、本発明によるメモリシステムの別の実施形態を例示的に示す図である。図１４を参照すると、メモリシステム２０は、メモリモジュール５００とそれを制御するメモリ管理ユニット６００とを含む。
メモリモジュール５００は、メモリ５１０と、エラー訂正回路５２０と、バッファ５３０とを含む。メモリ５１０は、一つのバーストレングスＢＬ＝１に対応するＭビットのデータＤＱ＿ＢＬ及び対応する内部パリティビットＰｉで構成されたバーストデータを入出力する。エラー訂正回路５２０は、書き込み動作の時、複数のバーストレングスＢＬ＝ｋに対応するユーザデータに対する内部パリティビットを発生し、読み出し動作の時、複数のバーストレングスＢＬ＝ｋに対応する読み出されたバースト読み出しデータのエラーを訂正する。バッファ５３０には、書き込み動作の時、一つのバーストレングスＢＬ＝１に対応するＭビットのデータＤＱ＿ＢＬがクロックＣＬＫに応答して順に入力される。また、バッファ５３０は、読み出し動作の時、複数のバーストレングスＢＬ＝ｋに対応するバースト読み出しデータがメモリ５１０から読み出され、エラー訂正回路５２０からエラー訂正されたバースト読み出しデータを格納し、エラー訂正されたバースト読み出しデータを一つのバスレングスＢＬ＝１に対応するＭビットのデータＤＱ＿ＢＬずつクロックＣＬＫに応答してメモリ管理ユニット６００に出力する。
メモリ管理ユニット６００は、書き込み動作の時、メモリモジュール５００にクロックＣＬＫに応答して、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬを伝送し、読み出し動作の時、メモリモジュール５００からクロックＣＬＫに応答して、一つのバーストレングスＢＬ＝１に対応するエラー訂正されたユーザデータＤＱ＿ＢＬが伝送される。
一方、メモリシステム２０は、データ伝送エラーを防止するために、データにＣＲＣ機能を追加することができる。
本発明の実施形態によるメモリシステム２０は、データの信頼性を向上するために複数のバーストレングスＢＬ＝ｋに対応するバースト読み出しデータのエラーを訂正することができる。
一方、本発明の実施形態によるメモリシステムは、複数のメモリモジュールと並列インターフェースを通じてメモリ管理ユニットに接続するように実現することができる。
図１５は、本発明によるメモリシステムのまた別の実施形態を例示的に示す図である。図１５を参照すると、メモリシステム３０は、複数のメモリモジュール７１０、．．．、７ｉ０（ｉは２以上の自然数）を含み、それらを制御するメモリ管理ユニット８００を含む。メモリモジュール７１０、．．．、７ｉ０は、複数の並列インターフェースを介してメモリ管理ユニット８００に接続するようになる。
一方、メモリモジュール７１０、．．．、７ｉ０の各々は、エラー訂正の動作の後に、エラーが発生したセルの位置をデータマスキング又は他の方法でメモリ管理ユニット８００に通知するように実現することができる。例えば、エラーの位置の通知に対するコマンド又はインタラプトピンを通じてエラーの種類、位置、数、頻度、処理方式などに関するメモリエラー情報をメモリ管理ユニット８００に伝送することができる。
図１５に示したメモリシステム３０では、複数のメモリモジュール７１０、．．．、７ｉ０が並列インターフェースを通じてメモリ管理ユニット８００に接続している。しかし、本発明のメモリシステムは、これに限定される必要はない。本発明のメモリシステムは、複数のメモリモジュールが直列インターフェースを通じてメモリ管理ユニットに接続するように実現することができる。
図１６は、本発明によるメモリシステムのまた別の実施形態を例示的に示す図である。図１６を参照すると、メモリシステム４０は、複数のメモリモジュール９１０、．．．、９ｉ０、（ｉは２以上の自然数）を含み、それらを制御するメモリ管理ユニット８０１を含む。メモリモジュール９１０、．．．、９ｉ０は、直列インターフェースを通じてメモリ管理ユニット８０１に接続するようになる。メモリモジュール９１０、．．．、９ｉ０の各々は、直列通信方式でデータを伝送するＡＭＢ（ａｄｖａｎｃｅｄ ｍｅｍｏｒｙ ｂｕｆｆｅｒ）を備えることができる。
一方、図１６は、１つの直列インターフェースのみを示すが、本発明はこれに限定されない。本発明のメモリシステム４０は、複数の直列インターフェースに実現することも可能である。図示しないが、ＡＭＢに接続しない直列インターフェースを用いる場合、メモリモジュールの内部的にエラー訂正機能を実行するため、ホストのエラー訂正機能は、選択（ｏｐｔｉｏｎ）的に処理可能である。つまり、必要に応じて、ホストのエラー訂正機能を使用してもよく、使用しなくてもよい。
図１７は、本発明の実施形態によるメモリシステムの書き込み方法を示すフローチャートである。図１７を参照すると、書き込み方法は、次の通りである。メモリモジュール１００（図１参照）には、複数のバーストレングスＢＬ＝ｋに対応するバースト書き込みデータが入力される（Ｓ１１０）。入力されたバースト書き込みデータは、ＭビットのデータＤＱ＿ＢＬ＋Ｐｗずつバッファ１３０（図１参照）に順に格納される。エラー訂正回路１２０は、入力されたバースト書き込みデータに対してバーストレングス単位で第１エラー訂正コードＥＣＣ１を用いてエラー訂正を実行する（Ｓ１２０）。エラー訂正回路１２０は、第２エラー訂正コードＥＣＣ２を用いて、エラー訂正されたユーザデータの集合ＤＱ＿ＢＬ１〜ＤＱ＿ＢＬ＿ｋ（図２参照）のパリティビットを発生する（Ｓ１３０）。その後、一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬと内部パリティビットＰｉで構成された内部バースト書き込みデータがメモリ１１０（図１参照）に格納される。
図１８は、本発明の実施形態によるメモリシステムの読み出し方法に対する第１実施形態を例示的に示すフローチャートである。図１８を参照すると、読み出し方法は、次の通りである。読み出し命令に応答して複数のメモリ１１１〜１１９（図１参照）から複数のバーストレングスＢＬ＝ｋに対応するＮビットのデータが読み出される（Ｓ２１０）。メモリモジュール１００（図１参照）のエラー訂正回路１２０は、Ｎビットのデータのエラーを訂正する（Ｓ２２０）。エラー訂正回路１２０は、一つのバーストレングスＢＬ＝１に対応するユーザデータを順に区分する（Ｓ２３０）。エラー訂正回路１２０は、区分されたユーザデータＤＱ＿ＢＬに対応するパリティビットＰｒ（図１参照）を順に発生する（Ｓ２４０）。
第１バッファ１３１（図２参照）は、エラー訂正回路１２０から区分されたデータＤＱ＿ＢＬ及び発生したパリティビットＰｒで構成されたＭビットのデータＤＱ＿ＢＬ＋Ｐｒが順に入力され、順にＭビットのデータを出力する（Ｓ２５０）。ここで、第１バッファ１３１は、他のメモリモジュールと直列通信を行うことができるＡＭＢ（Ａｄｖａｎｃｅｄ Ｍｅｍｏｒｙ Ｂｕｆｆｅｒ）に実現することができる。
メモリ管理ユニット２００（図１参照）のエラー訂正回路２２０（図１参照）は、メモリモジュール１００から順に出力されるＭビットのデータＤＱ＿ＢＬ＋Ｐｒが入力され、入力されたＭビットのデータＤＱ＿ＢＬ＋Ｐｒのエラーを順に訂正する（Ｓ２６０）。
本発明の実施形態による読み出し方法は、メモリモジュール１００で一次的にエラー訂正を実行し、メモリ管理ユニット２００で二次的にエラー訂正を実行する。
一方、本発明の実施形態によるメモリシステムの読み出し方法は、メモリモジュールで格納データのエラー訂正が可能であるか否かを判別し、判別の結果に応じてエラー訂正を実行するか、又は読み出されたデータをそのまま出力するか否かを決めることができる。
図１９は、本発明の実施形態によるメモリシステムの読み出し方法に対する第２実施形態を例示的に示すフローチャートである。図１９を参照すると、読み出し方法は、図１８に示した読み出し方法と比較して、Ｓ２１５の段階が追加される。Ｓ２１５段階では、読み出されたＮビットのデータのエラー訂正が可能であるか否かが判別される。もし、エラー訂正が可能であれば、Ｓ２２０の段階が行われ、そうでなければＳ２４０段階に進む。
本発明の実施形態による読み出し方法は、エラー訂正が可能であるか否かに応じて互いに異なる方法でＭビットのデータＤＱ＿ＢＬ＋Ｐｒを出力する。
図２０は、本発明の実施形態によるメモリシステムの読み出し方法に対する第３実施形態を例示的に示すフローチャートである。図２０を参照すると、読み出し方法は、次の通りである。読み出し命令に応答して複数のメモリ１１１〜１１９（図１参照）から複数のバーストレングスＢＬ＝ｋに対応するＮビットのデータが読み出される。ここで読み出されたＮビットのデータは、一つのバーストレングスＢＬ＝１に対応するＭ（＜Ｎ）ビットのデータが複数回連続して出力されることによって構成される。つまり、Ｎビットのデータは、複数のＭビットのデータをバッファリングしたことである（Ｓ３１０）。エラー訂正回路１２０（図１参照）は、読み出されたＮビットのデータのエラーを訂正する（Ｓ３２０）。エラー訂正回路１２０は、エラー訂正されたＮビットのデータから一つのバーストレングスＢＬ＝１に対応するＭビットのデータを順に出力する（Ｓ３３０）。
本発明の実施形態によるメモリモジュールの読み出し方法は、Ｎビットのデータのエラーを訂正し、Ｍビットのデータずつ出力する。
図２１は、本発明の実施形態によるメモリシステムの読み出し方法に対する第４実施形態を例示的に示すフローチャートである。図２１を参照すると、読み出し方法は、次の通りである。メモリ１１０（図１参照）からバースト動作を通じてデータを読み出す（Ｓ４１０）。メモリモジュール１００（図１参照）は、読み出されたデータの格納エラーを訂正するために、第１エラー訂正動作を実行する（Ｓ４２０）。メモリモジュール１００は、第１エラー訂正されたデータをバーストレングス単位に区分し、区分されたデータに対応するパリティビットＰｒ（図１参照）を発生し、区分されたデータとパリティをメモリ管理ユニット２００に伝送する。メモリ管理ユニット２００は、伝送されたデータの伝送エラーを訂正するために第２エラー訂正動作を実行する（Ｓ４３０）。
図２２は、本発明の実施形態によるメモリシステムの入出力動作に係るパリティ発生の概要を説明する図である。図２２を参照すると、パリティ発生は、次の通りである。メモリ管理ユニット２００（図１参照）は、書き込み動作の時、第１エラー訂正コードＥＣＣ１を利用して、ユーザデータＤＱ＿ＢＬの書き込みパリティビットＰｗを発生する（Ｓ５１０）。メモリモジュール１００（図１参照）は、書き込み動作の時、ユーザデータＤＱ＿ＢＬと書き込みパリティビットＰｗで構成されたＭビットの書き込みデータＤＱ＿ＢＬ＋Ｐｗがｋ個入力され、第２エラー訂正コードＥＣＣ２を利用して、ユーザデータの集合ＳＤＱ（図３参照）の内部パリティビットＰ１〜Ｐｋを発生する（Ｓ５２０）。メモリモジュール１００は、読み出し動作の時、第１エラー訂正コードＥＣＣ１を利用して、ユーザデータの集合ＳＤＱのうちで一つのバーストレングスＢＬ＝１に対応するユーザデータＤＱ＿ＢＬの読み出しパリティビットＰｒを発生する（Ｓ５３０）。
本発明の実施形態によるメモリシステムは、伝送チャネルのエラーを訂正するために、第１エラー訂正コードＥＣＣ１を用いて、読み出し／書き込みパリティビットＰｗ、Ｐｒを発生し、データ格納のエラーを訂正するために、第２エラー訂正コードＥＣＣ２を用いて、内部パリティビットＰｉを発生する。
図２３は、本発明の実施形態によるメモリシステムで、バースト書き込み動作の時にデータ出力に係るタイミング図を例示的に示す図である。説明の便宜のためにバーストレングスＢＬは８であると仮定する。図２３を参照すると、書き込みレングスＷＬは追加レングスＡＬ（ａｄｄｉｔｉｖｅ ｌｅｎｇｔｈ）とデフォルト書き込みレングスＣＷＬで構成される。ここで追加レングスＡＬは、書き込まれるコードワードがバッファ１３０（図１参照）にバッファリングされる時間（例えば、４サイクル）及びバッファリングされたコードワードがエラー訂正される時間（例えば、３サイクル）で構成される。デフォルト書き込みレングスＣＷＬは、５サイクルであると仮定すれば、全体的に書き込みレングスＷＬは１２サイクルとなる。
一方、バースト書き込み動作の時に、メモリ管理ユニット２００（図１参照）から出力されるデータが、エラー訂正回路１２０を経由せずにすぐにメインメモリ１１１〜１１９（図２参照）に格納されることも可能である。この場合には、追加レングスＡＬが必要ない場合もある。
他の実施形態において、メモリ管理ユニット２００（図１参照）から出力されるデータは、第２バッファ１３２にバッファリングされた後、エラー訂正回路１２０でエラー訂正されずにすぐにメインメモリ１１１〜１１９（図２参照）に格納され得る。この場合には、追加レングスＡＬが４サイクルになる。
図２４は、本発明の実施形態によるメモリシステムのバースト読み出し動作の時、データの出力に係るタイミング図を例示的に示す図である。説明の便宜のためにバーストレングスＢＬは８であると仮定する。図２４を参照すると、読み出しレングスＲＬは追加レングスＡＬとデフォルト読み出しレングスＣＬで構成される。ここで追加レングスＡＬは、読み出されたコードワードがバッファ１３０（図１参照）にバッファリングされる時間（例えば、４サイクル）とバッファリングされたコードワードがエラー訂正される時間（例えば、３サイクル）で構成される。デフォルト書き込みレングスＣＷＬは、５サイクルであると仮定すれば、全体的に読みレングスＷＬは１２サイクルとなる。
本発明によるメモリシステムの読み出し動作は、７２ビットのデータをクロックＣＬＫに同期して順に出力することができる。
図２５は、本発明によるモバイル装置を例示的に示すブロック図である。図２５を参照すると、モバイル装置１０００は、少なくとも１つのプロセッサ１１００と、少なくとも一つのメモリ１２００と、少なくとも一つの格納装置１３００と、グラフィックスモジュール１４００と、通信モジュール１５００とを含む。少なくとも一つのメモリ１２００は、本発明によるメモリモジュールを含むことができる。格納装置１３００は、ＰＣＩｅインターフェース、又はＳＡＴＡｅインターフェースを通じてプロセッサ１１００に接続することができる。ここで、格納装置１３００のインターフェースはＰＣＩｅインターフェースに限定されない。格納装置１３００のインターフェースはＳＡＴＡ、ＳＡＳ、ＵＦＳ、ｅＭＭＣ、Ｉｎｆｉｎｉｂａｎｄ、ＦＣなど、様々なインターフェースのうちのいずれかを利用することができる。本発明によるモバイル装置１０００は、Ｇａｌａｘｙ Ｓ、Ｇａｌａｘｙ Ｎｏｔｅ、Ｇａｌａｘｙ Ｔａｂ、ｉＰｈｏｎｅ、ｉＰａｄなどに適用することができる。
図１〜図２５は、本発明によるメモリモジュールにおいてメモリの各々は、バースト動作を行った。しかし、本発明は必ずしもこれに限定される必要はない。メモリは、バースト動作を実行しなくても、バッファに格納されたデータをバースト動作に対応するように実現することができる。例えば、メモリモジュールは、書き込み動作の時にバッファにコードワードのサイズの複数のバーストレングスに対応するデータが順に入力された後、バッファリングされたデータをメモリに一時に格納することができる。また、メモリモジュールは、読み出し動作の時にメモリからコードワードのサイズのデータを一時に読み出し、読み出されたデータを一つのバーストレングスに対応するデータに順に出力することができる。すなわち、メモリモジュールは、外部から見る場合、バースト書き込み動作、バースト読み出し動作を実行するが、内部的には、バッファリングされたデータを書き込むか、又は読み出すことができる。
一方、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の範囲から逸脱しない範囲内で様々な変形が可能である。したがって、本発明の範囲は、上述の実施形態に限定されず、後述の特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なものにより決められなければならない。
１０、２０、３０、４０ メモリシステム
１００、５００、７１０〜７ｉ０、９１０〜９ｉ０ メモリモジュール
１２０、５２０ エラー訂正回路
１２１ 第１エラー訂正回路
１２２ 第２エラー訂正回路
２００、６００、８００、８０１ メモリ管理ユニット
１３０ バッファ
１１１〜１１９ メモリ
ＥＣＣ１ 第１エラー訂正コード
ＥＣＣ２ 第２エラー訂正コード
Ｐｗ 書き込みパリティビット
Ｐｒ 読み出しパリティビット
Ｐｉ 内部パリティビット

Claims (41)

  1. 複数のメモリを含むメモリモジュールの読み出し方法において、
    前記複数のメモリから複数のバーストレングスに対応するデータを読み出す段階と、
    格納エラー訂正コードを利用して前記読み出されたデータのエラーを訂正する段階と、
    前記エラー訂正されたデータを一つのバーストレングスに対応するデータずつ出力する段階とを含み、
    前記出力されるデータは、ユーザデータと、前記ユーザデータのエラーを検出するための読み出しパリティビットとを含み、
    前記読み出しパリティビットは、伝送エラー訂正コードを利用して発生し、
    前記エラー訂正されたデータを、前記ユーザデータの単位に区分する段階と、
    前記伝送エラー訂正コードを用いて前記区分されたデータの読み出しパリティビットを生成する段階とをさらに含む
    ことを特徴とするメモリモジュールの読み出し方法。
  2. 前記メモリモジュールを制御するメモリ管理ユニットから前記出力されるデータが入力される段階と、
    前記メモリ管理ユニットで、前記伝送エラー訂正コードを利用して、前記入力されたデータのエラーを訂正する段階とをさらに含む
    ことを特徴とする請求項１に記載のメモリモジュールの読み出し方法。
  3. 複数のメモリを含むメモリモジュールの読み出し方法において、
    前記複数のメモリから複数のバーストレングスに対応するデータを読み出す段階と、
    格納エラー訂正コードを利用して前記読み出されたデータのエラーを訂正する段階と、
    前記エラー訂正されたデータを一つのバーストレングスに対応するデータずつ出力する段階とを含み、
    前記読み出されたデータは、複数のバーストレングスに対応するユーザデータの集合と、内部パリティビットの集合で構成され、
    前記内部パリティビットは、前記メモリモジュールで、前記格納エラー訂正コードを利用して発生し、
    前記読み出されたデータの格納エラーが訂正可能であるか否かを判別する段階をさらに含み、
    前記読み出されたデータの格納エラーが訂正できない場合は、前記データの前記集合を前記ユーザデータのサイズにより区分する段階と、
    伝送エラー訂正コードを用いて前記区分されたデータの読み出しパリティビットを発生する段階と、
    前記区分されたデータ及び前記読み出しパリティビットを出力する段階とを含む
    ことを特徴とするメモリモジュールの読み出し方法。
  4. 前記格納エラー訂正コードと前記伝送エラー訂正コードは、互いに異なるエラー訂正コードである
    ことを特徴とする請求項３に記載のメモリモジュールの読み出し方法。
  5. 前記読み出されたデータのエラーを訂正した後に、前記読み出されたデータのエラー訂正に関連するエラー情報をメモリ管理ユニットに伝送する段階をさらに含む
    ことを特徴とする請求項１乃至請求項４のいずれか一項に記載のメモリモジュールの読み出し方法。
  6. 前記複数のメモリの各々は、不揮発性メモリである
    ことを特徴とする請求項１乃至請求項５のいずれか一項に記載のメモリモジュールの読み出し方法。
  7. バースト動作を実行するメモリと、
    複数のバーストレングスに対応するＮビットのデータが前記メモリから入力され、格納エラー訂正コードを利用して、前記入力されたＮビットのデータの格納エラーを訂正し、前記訂正されたデータを複数に区分し、伝送エラー訂正コードを用いて前記区分されたデータの各々に対するパリティビットを発生し、前記各々の区分されたデータ及び前記発生したパリティビットで構成された一つのバーストレングスに対応するＭビットのデータを順に出力するエラー訂正回路と、
    前記エラー訂正回路から順に出力される前記Ｍビットのデータを格納する第１バッファと、
    前記Ｎビットのデータを格納する第２バッファとを含む
    ことを特徴とするメモリモジュール。
  8. 前記メモリの各々は、磁気抵抗メモリである
    ことを特徴とする請求項７に記載のメモリモジュール。
  9. 前記Ｎビットのデータは、ユーザデータの集合及び、前記ユーザデータのエラーを検出するためのパリティビットの集合で構成され、
    前記エラー訂正回路は、
    前記ユーザデータの集合が入力されてチェックビットを生成するチェックビット発生器と、
    前記チェックビットと前記パリティビットの集合とを比較し、前記比較の結果に基づいてシンドロームを発生する比較器と、
    前記比較の結果にエラーが発生したという情報を格納するエラー状態スレジスタと、
    前記ユーザデータの集合と、前記シンドロームが入力され、前記格納エラー訂正コードを用いて、前記ユーザデータの集合のエラーを訂正するエラー訂正エンジンと、
    前記エラー訂正されたデータを格納するバッファとを含む
    ことを特徴とする請求項７に記載のメモリモジュール。
  10. テスト動作の時、一つのバーストレングスに対応する書き込む書き込みデータが前記エラー訂正回路を経由せずにすぐに前記メモリに格納される
    ことを特徴とする請求項７に記載のメモリモジュール。
  11. バースト書き込み動作の時、複数のバーストレングスに対応する書き込まれるデータが前記エラー訂正回路によってエラー訂正された後に、メモリに格納される
    ことを特徴とする請求項７に記載のメモリモジュール。
  12. 前記Ｍビットのデータはクロックに応答して出力され、
    前記クロックは、前記メモリモジュールから発生する
    ことを特徴とする請求項７に記載のメモリモジュール。
  13. メモリからバースト読み出し動作を通じてＮビットのデータを読み出し、前記読み出されたＮビットのデータは、複数のバーストレングスに対応し、格納エラー訂正コードを利用して前記読み出されたＮビットのデータの格納エラーを訂正し、前記格納エラーが訂正されたデータを複数に区分し、伝送エラー訂正コードを用いて前記区分されたデータの各々に対する読み出しパリティビットを発生し、前記区分されたデータの各々と前記発生したパリティビットで構成された一つのバーストレングスに対応するＭ（＜Ｎ）ビットのデータを順に出力する少なくとも一つのメモリモジュールと、
    前記少なくとも一つのメモリモジュールから出力される前記Ｍビットのデータが入力され、前記伝送エラー訂正コードを用いて前記Ｍビットのデータの伝送エラーを訂正するメモリ管理ユニットを含む
    ことを特徴とするメモリシステム。
  14. 前記少なくとも一つのメモリモジュールは、バースト書き込み動作の時、Ｍビットのデータずつ順に入力され、
    前記入力されたＭビットのデータは、ユーザデータ及び前記ユーザデータの伝送エラーを訂正するための書き込みパリティビットを含む
    ことを特徴とする請求項１３に記載のメモリシステム。
  15. 前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時、前記伝送エラー訂正コードを用いて、前記入力されたＭビットのデータの伝送エラーを訂正する
    ことを特徴とする請求項１４に記載のメモリシステム。
  16. 前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時、前記格納エラー訂正コードを用いて、ユーザデータの集合に対する内部パリティビットを発生し、
    前記ユーザデータの集合は、前記伝送エラーを訂正した複数のバーストレングスに対応するユーザデータで構成される
    ことを特徴とする請求項１５に記載のメモリシステム。
  17. 前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時、前記ユーザデータと前記内部パリティビットのうちの一部で構成されたＭビットのデータを前記メモリに格納する
    ことを特徴とする請求項１６に記載のメモリシステム。
  18. 前記メモリのうちの少なくとも一つは、前記内部パリティビットを格納する
    ことを特徴とする請求項１６に記載のメモリシステム。
  19. 前記内部パリティビットを格納するメモリは、前記メモリのうちで固定されたことである
    ことを特徴とする請求項１８に記載のメモリシステム。
  20. 前記内部パリティビットを格納するメモリは、前記少なくとも一つのメモリモジュールで流動的に前記メモリのうちで選択される
    ことを特徴とする請求項１８に記載のメモリシステム。
  21. 前記少なくとも一つのメモリモジュールと、前記メモリ管理ユニットは、コマンド、アドレス、クロック、及びデータが入力されるための各々のラインを介して接続する
    ことを特徴とする請求項１４に記載のメモリシステム。
  22. 前記少なくとも一つのメモリモジュールは、前記バースト読み出し動作の時、前記伝送エラー訂正コードを用いて前記読み出しパリティビットを発生する第１エラー訂正回路を含み、
    前記ユーザデータは、前記読み出されたＮビットのデータの一部として一つのバーストレングスに対応するデータである
    ことを特徴とする請求項２１に記載のメモリシステム。
  23. 前記第１エラー訂正回路は、前記バースト書き込み動作の時、前記入力されたＭビットのデータの伝送エラーを訂正する
    ことを特徴とする請求項２２に記載のメモリシステム。
  24. 前記メモリ管理ユニットは、前記バースト書き込み動作の時、前記書き込みパリティビットを発生する伝送エラー訂正回路をさらに含む
    ことを特徴とする請求項２２に記載のメモリシステム。
  25. 前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時、前記Ｍビットのデータの伝送エラーを訂正せずにすぐに前記メモリに格納する
    ことを特徴とする請求項２１に記載のメモリシステム。
  26. 前記少なくとも一つのメモリモジュールは、前記バースト書き込み動作の時、前記格納エラー訂正コードを用いて、ユーザデータの集合に対する内部パリティビットを発生する第２エラー訂正回路を含み、
    前記ユーザデータの集合は、前記複数のバーストレングスに対応するユーザデータで構成され、
    前記読み出されたＮビットのデータは、前記ユーザデータの集合と前記内部パリティビットで構成されるデータである
    ことを特徴とする請求項２１に記載のメモリシステム。
  27. 前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを含み、
    前記複数のメモリモジュールと、前記メモリ管理ユニットは、並列インターフェースを介して接続する
    ことを特徴とする請求項１３に記載のメモリシステム。
  28. 前記少なくとも一つのメモリモジュールは、複数のメモリモジュールを含み、
    前記複数のメモリモジュールと、前記メモリ管理ユニットは、直列インターフェースを介して接続する
    ことを特徴とする請求項１３に記載のメモリシステム。
  29. 少なくとも一つのメモリモジュールと前記少なくとも一つのメモリモジュールを制御するメモリ管理モジュールとを含むメモリシステムの駆動方法において、
    複数のバーストレングスに対応するデータを読み出す段階と、
    前記読み出されたデータに対して格納エラー訂正コードを用いて第１エラー訂正を実行する段階と、
    前記第１エラー訂正されたデータを一つのバーストレングスに対応するデータずつ順に区分する段階と、
    前記区分されたデータに対して前記格納エラー訂正コードと異なる伝送エラー訂正コードを用いて第２エラー訂正を実行する段階とを含む
    ことを特徴とするメモリシステムの駆動方法。
  30. 前記格納エラー訂正コードは、ＢＣＨコードであり、前記伝送エラー訂正コードは、ハミングコードである
    ことを特徴とする請求項２９に記載のメモリシステムの駆動方法。
  31. メモリモジュールと、前記メモリモジュールを管理するメモリ管理ユニットとを含むメモリシステムのパリティビット発生方法において、
    前記メモリ管理ユニットで書き込み動作の時、伝送エラー訂正コードを用いて、ユーザデータに対する書き込みパリティビットを発生する段階と、
    前記メモリモジュールで前記書き込み動作の時、前記メモリ管理ユニットから一つのバーストレングスに対応する書き込みデータが入力され、前記書き込みデータは、前記ユーザデータと、前記書き込みパリティビットで構成され、格納エラー訂正コードを用いて、ユーザデータの集合に対する内部パリティビットを発生する段階とを含み、
    前記ユーザデータの集合は、複数のバーストレングスに対応するユーザデータで構成される
    ことを特徴とするパリティビットの発生方法。
  32. 前記メモリモジュールで、読み出し動作の時、前記格納エラー訂正コードを用いて、前記ユーザデータの集合のエラーを訂正する段階と、
    前記メモリモジュールで、前記読み出し動作の時、前記エラー訂正されたユーザデータの集合で一つのバーストレングスに対応するユーザデータを出力する段階と、
    前記メモリモジュールで、前記読み出し動作の時、前記伝送エラー訂正コードＥＣＣ１を用いて前記出力されたユーザデータに対する読み出しパリティビットを発生する段階とを含む
    ことを特徴とする請求項３１に記載のパリティビットの発生方法。
  33. 複数のメモリと、
    書き込み動作の時、伝送エラー訂正コードを用いて、一つのバーストレングスに対応する書き込みデータの伝送エラーを訂正し、前記訂正された書き込みデータを複数個集め、格納エラー訂正コードを用いて、前記集められたデータの書き込みに対して、内部パリティビットを発生し、前記集められた書き込みデータと、前記発生した内部パリティビットとを前記複数のメモリに格納し、読み出し動作の時、前記格納エラー訂正コードを用いて、前記複数のメモリから読み出された複数のバーストレングスに対応する読み出しデータの格納エラーを訂正するエラー訂正回路と、
    前記書き込み動作の時、前記書き込みデータが外部から入力され、前記読み出し動作の時、前記複数のメモリから読み出された前記読み出しデータが入力されるバッファとを含み、
    前記書き込み動作の時、書き込み命令から前記伝送エラーを訂正するための第１レイテンシを有し、
    前記読み出し動作の時、読み出し命令から前記格納エラーを訂正するための第２レイテンシを有する
    ことを特徴とするメモリモジュール。
  34. 前記複数のメモリの各々は、磁気抵抗メモリに実現される
    ことを特徴とする請求項３３に記載のメモリモジュール。
  35. 前記書き込みデータは、ユーザデータと書き込みパリティビットで構成される
    ことを特徴とする請求項３３に記載のメモリモジュール。
  36. 前記読み出しデータは、ユーザデータと読み出しパリティビットで構成される
    ことを特徴とする請求項３４に記載のメモリモジュール。
  37. 前記エラー訂正回路は、前記伝送エラー訂正コードを用いて前記読み出しパリティビットを発生する
    ことを特徴とする請求項３６に記載のメモリモジュール。
  38. 前記エラー訂正回路は、
    前記伝送エラーを訂正する第１エラー訂正回路と、
    前記格納エラーを訂正する第２エラー訂正回路とを含む
    ことを特徴とする請求項３３に記載のメモリモジュール。
  39. メモリモジュールでデータのエラー訂正方法において、
    第１エラー訂正コードを用いて外部と前記メモリモジュールとの間のデータ伝送エラー訂正を第１コードワード単位で実行する段階と、
    前記第１エラー訂正コードと異なる第２エラー訂正コードを用いて前記メモリモジュールに格納されたデータの格納エラー訂正を前記第１コードワードのサイズより長い第２コードワード単位で実行する段階とを含む
    ことを特徴とするエラー訂正方法。
  40. 複数のメモリを含むメモリモジュールの読み出し方法において、
    前記メモリモジュールで前記複数のメモリからＮ−ビットデータを読み出し、前記Ｎ−ビットデータは複数のバーストレングスに対応するデータを含み、バストレングスユニットは前記メモリモジュールのバースト動作で伝送されるデータの量であり、Ｎは正の整数である段階と、
    前記メモリモジュールで格納エラー訂正コードを用いて前記Ｎ−ビットデータのエラーを訂正する段階と、
    前記訂正されたＮ−ビットデータを複数のＭ−ビットデータユニットに区分し、ＭはＮより小さい正の整数である段階と、
    前記メモリモジュールで前記格納エラー訂正コードと他の伝送エラー訂正コードとを用いて前記Ｍ−ビットデータユニットに対応する少なくとも一つの読み出しパリティビットを発生する段階と、
    前記メモリモジュールから前記Ｍ−ビットデータユニットに対応する前記少なくとも一つの読み出しパリティビットと共に前記Ｍ−ビットデータユニットを出力する段階とを含む読み出し方法。
  41. 前記メモリモジュールから前記メモリモジュールを制御するメモリ管理ユニットＭＭＵに前記出力されたＭ−ビットデータユニット伝送する段階と、
    前記ＭＭＵで前記Ｍ−ビットデータユニットの各々に対応する前記少なくとも一つのパリティビットを用いて前記Ｍ−ビットデータの各々に対するエラー検出動作を実行する段階と、
    前記Ｍ−ビットデータユニットで少なくとも一つのエラーが発生する場合、前記伝送エラー訂正コードを利用して前記検出されたエラーを訂正する段階とをさらに含む
    ことを特徴とする請求項４０の記載にメモリモジュールの読み出し方法。
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