KR102579014B1 - 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템 - Google Patents

에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템 Download PDF

Info

Publication number
KR102579014B1
KR102579014B1 KR1020180134853A KR20180134853A KR102579014B1 KR 102579014 B1 KR102579014 B1 KR 102579014B1 KR 1020180134853 A KR1020180134853 A KR 1020180134853A KR 20180134853 A KR20180134853 A KR 20180134853A KR 102579014 B1 KR102579014 B1 KR 102579014B1
Authority
KR
South Korea
Prior art keywords
codeword
error
signal
bits
message
Prior art date
Application number
KR1020180134853A
Other languages
English (en)
Other versions
KR20200051927A (ko
Inventor
조성혜
이기준
이명규
공준진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180134853A priority Critical patent/KR102579014B1/ko
Priority to US16/371,534 priority patent/US10846171B2/en
Priority to JP2019129365A priority patent/JP7254650B2/ja
Priority to CN201911065454.6A priority patent/CN111145827A/zh
Publication of KR20200051927A publication Critical patent/KR20200051927A/ko
Application granted granted Critical
Publication of KR102579014B1 publication Critical patent/KR102579014B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10305—Improvement or modification of read or write signals signal quality assessment
    • G11B20/10361—Improvement or modification of read or write signals signal quality assessment digital demodulation process
    • G11B20/1037—Improvement or modification of read or write signals signal quality assessment digital demodulation process based on hard decisions, e.g. by evaluating bit error rates before or after ECC decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

반도체 메모리 장치의 에러 정정 코드 디코더는 특성 검사기, 신드롬 생성기 및 에러 검출/정정 회로를 포함한다. 상기 특성 검사기는 메모리 셀 어레이의 타겟 페이지로부터 독출된 코드워드의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보를 출력한다. 상기 신드롬 생성기는 패리티 체크 행렬을 이용하여 상기 코드워드의 상기 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 출력한다. 상기 에러 검출/정정 회로는 상기 특성 정보 및 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하여 전송 코드워드를 생성하고, 상기 전송 코드워드가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호를 생성하고 상기 전송 코드워드에 기초하여 전송 메시지를 출력한다.

Description

에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템{Error correction code decoder, semiconductor memory device and memory system}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 패리티 오버헤드를 증가시키지 않고 에러 검출 능력을 향상시킬 수 있는 반도체 메모리 장치의 ECC 디코더, 반도체 메모리 장치 및 메모리 시스템을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 에러 정정 코드 디코더는 특성 검사기, 신드롬 생성기 및 에러 검출/정정 회로를 포함한다. 상기 특성 검사기는 메모리 셀 어레이의 타겟 페이지로부터 독출된 코드워드의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보를 출력한다. 상기 신드롬 생성기는 패리티 체크 행렬을 이용하여 상기 코드워드의 상기 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 출력한다. 상기 에러 검출/정정 회로는 상기 특성 정보 및 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하여 전송 코드워드를 생성하고, 상기 전송 코드워드가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호를 생성하고 상기 전송 코드워드에 기초하여 전송 메시지를 출력한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함한다. 상기 ECC 엔진은 외부로부터 제공된 메시지에 대하여 ECC 인코딩을 수행하여 코드워드를 생성하고, 상기 코드워드를 상기 메모리 셀 어레이의 타겟 페이지에 저장하고, 상기 타겟 페이지로부터 독출된 코드워드에 기초하여 특성 정보와 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함되는 에러 비트를 선택적으로 정정하여 전송 코드워드를 생성하고, 상기 전송 코드워드에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호를 생성한다. 상기 제어 로직 회로는 외부로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어한다.
본 발명의 실시예들에 따른 메모리 시스템은 메모리 컨트롤러 및 상기 반도체 메모리 장치를 포함한다.
본 발명의 실시예들에 따르면, 코드워드에 포함되는 메시지 비트들에 시스템 레벨의 ECC 특성을 반영하고, 온-칩 ECC 디코더에서 상기 메시지 비트들에 기초하여 특성 정보를 생성하고, 코드워드에 기초하여 신드롬 벡터를 생성하고, 상기 특성 정보와 신드롬 벡터에 기초하여 코드워드의 에러를 검출 및 정정할 수 있다. 따라서 SEC 코드를 사용하여 하나의 에러 비트를 정정하고, 두 개의 에러 비트들을 검출하여 에러 검출 능력을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 시스템 ECC 엔진의 구성을 나타낸다.
도 4는 데이터 비트들과 패리티 비트들에 따른 온-칩 ECC 레벨들을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 도 5에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타낸다.
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 디코더를 나타내는 블록도이다.
도 10은 제2 ECC를 구현하는 제1 타입의 패리티 체크 행렬을 나타낸다.
도 11은 도 10의 제1 타입의 패리티 체크 행렬을 보다 상세히 나타낸다.
도 12a는 본 발명의 실시예들에 따른 도 9의 에러 검출/정정 회로의 예를 나타내는 블록도이다.
도 12b는 도 12a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 합산 신호에 따라 결정되는 에러 비트의 수를 나타내는 표이다.
도 13은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
도 14는 12a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 합산 신호에 따라 결정되는 코드워드에 포함되는 에러 비트들의 수를 나타내는 표이다.
도 15는 제2 ECC를 구현하는 제1 타입의 패리티 체크 행렬을 나타낸다.
도 16은 도 15의 제2 타입의 패리티 체크 행렬을 보다 상세히 나타낸다.
도 17a는 본 발명의 실시예들에 따른 도 9의 에러 검출/정정 회로의 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
도 19는 도 17a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 선택 원소에 따라 결정되는 코드워드에 포함되는 에러 비트들의 수를 나타내는 표이다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 21은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 23은 본 발명의 실시예들에 따른 도 22의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)는 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러는 메모리 시스템(Memory System; 10)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드(CMD)와 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메시지(MSG)를 주고 받을 수 있다. 반도체 메모리 장치(200)는 메모리 컨트롤러(100)에 플래그 신호(FL)를 전송할 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 저항성 메모리 셀들을 구비하는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나일 일 수 있다. 다른 실시예에서, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
메모리 컨트롤러(100)는 시스템 ECC(error correction code) 엔진(130) 및 링크 ECC 엔진(160)을 포함할 수 있고, 반도체 메모리 장치(200)는 링크 ECC 엔진(213), ECC 엔진(400) 및 메모리 셀 어레이(300)를 포함할 수 있다. 실시예에 있어서, 링크 ECC 엔진(160)은 메모리 컨트롤러(100)에 포함되지 않을 수 있고, 링크 ECC 엔진(213)은 반도체 메모리 장치(200)에 포함되지 않을 수 있다.
시스템 ECC 엔진(130)는 호스트로부터 제공되는 데이터에 대하여 제1 인코딩을 수행하여 메시지(MSG)를 생성하고, 메시지(MSG)를 링크 ECC 엔진(160)에 제공할 수 있다. 링크 ECC 엔진(160)은 메시지(MSG)에 링크 ECC 인코딩을 수행하여 링크 패리티를 생성하고, 링크 패리티와 메시지(MSG)를 포함하는 코딩된 메시지(CM)를 반도체 메모리 장치(200)에 전송할 수 있다. 링크 ECC 엔진(160)은 또한 반도체 메모리 장치(200)로부터 제공되는 코딩된 메시지(CM)에 대하여 링크 ECC 디코딩을 수행하여 메시지(MSG)를 복원하고, 메시지(MSG)를 시스템 ECC 엔진(130)에 제공하고, 시스템 ECC 엔진(130)은 메시지(MSG)에 대하여 제1 ECC 디코딩을 수행하여 데이터를 복원하고 데이터를 호스트에 제공할 수 있다. 시스템 ECC 엔진(130)은 제1 ECC를 이용할 수 있다. 실시예에 있어서, 상기 제1 ECC는 단일-패리티 체크(single parity check) 코드 또는 SEC-DED(single error correction and double error detection) 코드일 수 있다. 다른 실시예에 있어서, 상기 제1 ECC는 코딩된 메시지(CM) 내 모든 비트들의 합이 짝수인 다른 부호일 수 있다.
링크 ECC 엔진(213)은 코딩된 메시지(CM)에 대하여 링크 ECC 디코딩을 수행하여 메시지(MSG)를 복원하고, 메시지(MSG)를 ECC 엔진(400)에 제공한다. ECC 엔진(400)은 제2 ECC를 이용하여 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메시지(MSG)와 패리티 비트들을 포함하는 코드워드를 메모리 셀 어레이(300)의 타겟 페이지에 저장할 수 있다. ECC 엔진(400)은 타겟 페이지로부터 독출된 코드워드에 대하여 특성 정보와 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함되는 에러 비트를 선택적으로 정정하고, 상기 메모리 컨트롤러로 전송될 전송 메세지에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호를 생성할 수 있다.
링크 ECC 엔진(213)은 전송 메세지 대하여 링크 ECC 인코딩을 수행하여 코딩된 메시지(CM)를 메모리 컨트롤러(100)에 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는, 중앙 처리 장치(CPU, 110) 호스트 인터페이스(120), 데이터 레지스터(125), 시스템 ECC 엔진(130), 링크 ECC 엔진(160), 플래그 버퍼(185), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 포함할 수 있다. 시스템 ECC 엔진(130)은 ECC 인코더(140) 및 ECC 디코더(150)를 포함하고, 링크 ECC 엔진(160)은 링크 ECC 인코더(170) 및 링크 ECC 디코더(180)를 포함할 수 있다.
호스트 인터페이스(120)는 외부의 호스트로부터 제공되는 리퀘스트(REQ) 및 데이터(DTA)를 수신하고, 데이터(DATA)를 데이터 레지스터(125)에 제공한다. 데이터 레지스터(125)는 데이터(DTA)를 연속적으로(또는 순차적으로) 시스템 ECC 엔진(130)에 제공할 수 있다.
ECC 인코더(140)는 데이터에 대하여 제1 ECC 인코딩을 수행하여 메시지(MSG)를 링크 ECC 인코더(170)에 제공한다. 링크 ECC 인코더(170)는 메시지(MSG)에 대하여 링크 ECC 인코딩을 수행하여 코딩된 메시지(CM1)를 출력한다.
링크 ECC 디코더(180)는 코딩된 메시지(CM2)에 대하여 링크 ECC 인코딩을 수행하여 메시지(MSG)를 복원하고, 시스템 ECC 디코더(150)는 메시지(MSG)에 대하여 제1 ECC 디코딩을 수행하여 데이터(DTA)를 복원하고, 데이터(DTA)를 CPU(110)에 제공할 수 있다. 플래그 버퍼(185)는 플래그 신호(FL)를 수신하고, 플래그 신호(FL)를 CPU(110)에 전달한다.
CPU(110)는 플래그 신호(FG)와 데이터(DTA)를 수신하고, 플래그 신호(FG)에 기초하여 데이터(DTA)의 처리 여부를 결정할 수 있다.
커맨드 버퍼(190)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 반도체 메모리 장치(200)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(195)는 어드레스(ADDR)를 저장하고 CPU(110)의 제어에 따라 반도체 메모리 장치(200)에 어드레스(ADDR)를 전송할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 시스템 ECC 엔진의 구성을 나타낸다.
도 3을 참조하면, 시스템 ECC 엔진(130)은 메모리(135), ECC 인코더(140) 및 ECC 디코더(150)를 포함할 수 있다. 메모리(135)는 제1 ECC를 저장할 수 있다. 실시예에 있어서, 상기 제1 ECC는 단일-패리티 체크(single parity check) 코드 또는 SEC-DED(single error correcting and double error detecting) 코드일 수 있다. 다른 실시예에 있어서, 상기 제1 ECC는 코딩된 메시지(CM) 내 모든 비트들의 합이 짝수인 다른 코드일 수 있다. 따라서, ECC 인코더(140)는 메시지(MSG)에 포함되는 메시지 비트들의 합에 의하여 메시지(MSG)에 에러 비트가 포함되는지 여부를 나타내도록 데이터(DTA)를 인코딩할 수 있다.
도 4는 데이터 비트들과 패리티 비트들에 따른 온-칩 ECC 레벨들을 설명하기 위한 도면이다.
도 4에서 SEC는 1비트 에러 정정(single error correction)을 나타내고, DED는 2비트 에러 검출(double error detection)을 나타내고, DEC는 2비트 에러 정정(double error correction)을 나타낸다. 도 4에는 해밍 코드(Hamming code) 또는 확장 해밍 코드(extended Hamming code)에 의한 데이터 비트 수에 상응하는 패리티 비트 수 및 패리티 비트들의 사이즈 오버헤드(PARITY O/H), 즉 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 도시되어 있다.
도 4에 도시된 바와 같이, 동일한 데이터 비트 수에 대해서 패리티 비트 수가 증가할수록 에러 검출 및 정정 능력이 증가하고, 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 증가한다. 한편, 동일한 에러 검출 및 정정 능력에 대한 데이터 비트 수가 증가할수록 상응하는 패리티 비트 수도 증가하지만 기입 데이터의 비트 수에 대한 패리티 데이터의 비트 수의 비율은 감소한다.
이와 같이, 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 에러 검출 능력(error detection capability) 또는 에러 정정 능력(error correction capability)가 증가한다. 결과적으로 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 온-칩 ECC 레벨이 높아진다고 할 수 있다.
온-칩 ECC 레벨을 비교적 높게 설정하면 온-칩 ECC를 위해 메모리 자원이 과도하게 낭비될 수 있으며 반도체 메모리 장치의 사이즈를 증가시키는 요인이 된다. 반면에 온-칩 ECC 레벨을 비교적 낮게 설정하면 에러 검출 및 정정 능력이 감소되어 반도체 메모리 장치의 성능이 저하될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ECC 엔진(400), 링크 ECC 엔진(213), 플래그 버퍼(287) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 컬럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 코드워드는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC(디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메시지(MSG)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 메시지(MSG)는 ECC 엔진(400)에 제공된다. ECC 엔진(400)는 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메시지(MSG)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이의 타겟 페이지에 코드워드(CW)를 기입할 수 있다.
ECC 엔진(400)은 타겟 페이지로부터 독출된 코드워드에 대하여 특성 정보와 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함되는 에러 비트를 선택적으로 정정하고, 상기 메모리 컨트롤러로 전송될 전송 메세지에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호(FG)를 생성할 수 있다. ECC 엔진(400)은 상기 ECC 인코딩과 ECC 디코딩을 수행함에 있어, 패리티 체크 매트릭스로 표현되는 제2 ECC를 사용할 수 있다. 상기 제2 ECC는 SEC(single error correction) 코드에 해당할 수 있다. 따라서 ECC 엔진(400)은 SEC를 사용하여 두 개의 에러 비트를 검출할 수 있고, 하나의 에러 비트를 정정할 수 있다.
플래그 버퍼(287)는 플래그 신호(FG)를 수신하고, 수신된 플래그 신호(FL)를 메모리 컨트롤러(100)에 전송할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 ECC 엔진(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 6은 도 5에 도시된 메모리 셀을 예시적으로 나타내는 회로도들이다.
도 6을 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 6에서는 메모리 셀(MC)이 동적 메모리 셀로 구성되는 예를 도시하였으나, 메모리 셀(MC)은 저항성 메모리 셀로 구성될 수도 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 컬럼들(columns)이라고 정할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타낸다.
도 8을 참조하면, ECC 엔진(400)은 메모리(410), ECC 인코더(420) 및 ECC 디코더(430)를 포함할 수 있다. 메모리(410)는 제2 ECC를 저장하고, ECC 인코더(420) 및 ECC 디코더(430)는 메모리(410)에 연결되어 제2 ECC를 이용할 수 있다.
ECC 인코더(430)는 메모리(410)에 연결되고, 기입 동작에서 제2 ECC를 이용하여 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 패리티 비트들(PRT)을 생성할 수 있다. ECC 인코더(420)는 메시지(MSG)와 패리티 비트들(PRT)을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
ECC 디코더(430)는 독출 동작에서, 코드워드(CW)를 수신하고, 코드워드(CW)의 메시지(MSG)의 메시지 비트들을 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보를 생성하고, 상기 제2 ECC 이용하여 코드워드(CW) 상기 메시지 비트들 및 패리티 비트들(PRT)에 연산을 수행하여 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하고, 외부로 전송될 전송 메시지(MSG)에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호(FL)를 생성할 수 있다.
상술한 바와 같이, 제2 ECC는 SEC(single error correction) 코드에 해당할 수 있다. 따라서 ECC 디코더(430)은 SEC를 사용하여 두 개의 에러 비트를 검출할 수 있고, 하나의 에러 비트를 정정할 수 있다. 그러므로 ECC 디코더(430)는 패리티 오버헤드를 증가시키지 않으면서 에러 검출 능력을 향상시킬 수 있다.
도 8에서 ECC 인코더(420) 및 ECC 디코더(430)가 메모리(410)에 연결되어 제2 ECC를 이용한다고 설명하였지만, 제2 ECC는 ECC 인코더(420) 및 ECC 디코더(430) 내부에 배타적 오어 게이트들로 구현될 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 디코더를 나타내는 블록도이다.
도 9를 참조하면, ECC 디코더(430)는 특성 검사기(440), 신드롬 생성기(450) 및 에러 검출/정정 회로(460)를 포함할 수 있다.
특성 검사기(440)는 코드워드(CW)의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보(CI)를 출력한다. 신드롬 생성기(450)는 제2 ECC를 구현하는 패리티 체크 행렬을 이용하여 코드워드(CW)의 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드(CW)에 관련된 제2 에러 정보를 나타내는 신드롬 벡터(SV)를 생성한다. 에러 검출/정정 회로(460)는 특성 정보(CI) 및 신드롬 벡터(SV)에 기초하여 코드워드(CW)에 포함된 에러 비트를 선택적으로 정정하고, 코드워드(CW)가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호(FL)를 생성하고, 코드워드(CW)에 기초하여 외부로 전송될 전송 메시지(MSG')를 출력할 수 있다.
도 10은 제2 ECC를 구현하는 제1 타입의 패리티 체크 행렬을 나타낸다.
도 10을 참조하면, 메모리(410)에 저장되며, 제2 ECC를 구현하는 제1 타입의 패리티 체크 행렬(PCM1)은 메시지 비트들에 대응되는 제1 부분(INP11) 및 패리티 비트들에 대응되는 제2 부분(PTP12)를 포함될 수 있다. 제1 부분(INP11)은 메시지 비트들 각각에 상응하는 복수의 컬럼 벡터들을 포함하고, 컬럼 벡터들 각각은 짝수 개의 하이 레벨의 원소들을 가지고, 제2 부분(PTP12)은 패리티 비트들 각각에 상응하는 복수의 패리티 컬럼 벡터들을 포함하고, 패리티 컬럼 벡터들 각각은 홀수 개의 하이 레벨의 원소들을 가질 수 있다. 제1 타입의 패리티 체크 행렬(PCM1)은 서로 다른 컬럼 벡터들과 서로 다른 로우 벡터들을 포함할 수 있다.
도 11은 도 10의 제1 타입의 패리티 체크 행렬을 보다 상세히 나타낸다.
도 11에서는 코드워드(CW)가 비트들(d0~d11)을 포함하고, 메시지(MSG)는 비트들(d0~d7)을 포함하고, 패리티 비트들(PRT)는 비트들(d8~d11)을 포함하는 것으로 가정한다.
도 9의 특성 검사기(440)는 메시지 비트들(d0~d7)의 합에 제1 모듈로2 연산을 수행하여 특성 정보(CI)를 출력할 수 있다.
도 11을 참조하면, 메시지 비트들(d0~d7)에 대응되는 컬럼 벡터들(CV11~CV18) 각각은 짝수 개의 하이 레벨의 원소들을 가지고, 패리티 비트들(PRT)에 대응되는 패리티 컬럼 벡터들(PCV11~PCV14)는 각각 홀수개의 하이 레벨의 원소를 가지는 것을 알 수 있다. 또한 로우 방향의 로우 벡터들은 서로 동일하지 않고, 컬럼 방향의 컬럼 벡터들은 서로 동일하지 않음을 알 수 있다.
도 11에서 메시지 비트(d7)에 대응되는 컬럼 벡터(CV18)의 원소들은 모두 제로이다. 일반적으로 패리티 체크 행렬에서는 원소들이 모두 제로인 컬럼 벡터를 사용하지 않지만, 도 3의 ECC 인코더(140)가 짝수 코드를 사용했음을 알고 있기 때문에 특성 정보(CI)의 값으로 메시지 비트(d7)에 에러가 발생하였는지 여부를 알 수 있다.
도 12a는 본 발명의 실시예들에 따른 도 9의 에러 검출/정정 회로의 예를 나타내는 블록도이다.
도 12a는 도 9의 신드롬 생성기(450)가 도 10과 같은 제1 타입의 패리티 체크 행렬(PCM1)을 사용하는 경우를 가정한다.
도 12a를 참조하면, 에러 검출/정정 회로(460a)는 합산기(470), 에러 검출기(472), 모듈로 연산기(474), 데이터 정정기(476), 메시지 추출기(479) 및 플래그 생성기(478)를 포함한다.
합산기(470)는 신드롬 벡터(SV)의 원소들의 합을 산출하여 합산 신호(x)를 생성한다. 에러 검출기(472)는 특성 정보(CI)와 합산 신호(x)를 수신하고, 특성 정보(CI)와 합산 신호(x)의 합이 제로인지 여부에 기초하여 코드워드(CW)에 에러 비트가 포함되는지 여부를 나타내는 검출 신호(DS)를 생성한다. 모듈로 연산기(474)는 특성 정보(CI), 합산 신호(x) 및 검출 신호(DS)를 수신하고, 검출 신호(DS)가 합산 신호(x)의 합이 제로가 아님을 나타내는 경우, 특성 정보(CI)와 합산 신호(x)의 합에 대하여 제2 모듈로2 연산을 수행하고, 제2 모듈로2 연산의 결과가 제로인지 여부를 나타내는 모듈로 신호(MS1)를 생성한다. 데이터 정정기(476)는 검출 신호(DS) 및 모듈로 신호(MS1)에 기초하여 코드워드(CW)의 에러 비트를 선택적으로 정정하여 전송 코드워드(CW')를 출력한다. 메시지 추출기(479)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 추출하고 전송 메시지(MSG')를 출력할 수 있다.
플래그 생성기(478)는 검출 신호(DS) 및 모듈로 신호(MS1)에 기초하여 전송 코드워드(CW')가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호(FL1)를 생성한다. 플래그 생성기(478)는 검출 신호(DS)가 코드워드(CW)에 에러 비트가 포함되지 않음을 나타내는 경우, 플래그 신호(FL1)를 제1 로직 레벨로 출력할 수 있다.
모듈로 연산기(474)는 검출 신호(DS)가 코드워드(CW)에 에러 비트가 포함됨을 나타내는 경우에는 제2 모듈로2 연산을 수행하고, 데이터 정정기(476)는 모듈로 신호(MS1)가 제2 모듈로2 연산의 결과가 제로가 아님을 나타내는 경우에 코드워드(CW)의 에러 비트를 정정하여 전송 코드워드(CW')를 출력할 수 있다. 이 경우에, 플래그 생성기(478)는 검출 신호(DS)와 모듈로 신호(MS1)에 응답하여 플래그 신호(FL1)를 제1 로직 레벨로 출력하여 전송 메시지(MSG')에 에러 비트가 포함되지 않음을 나타낼 수 있다.
모듈로 연산기(474)는 검출 신호(DS)가 코드워드(CW)에 에러 비트가 포함됨을 나타내는 경우에는 제2 모듈로2 연산을 수행하고, 데이터 정정기(476)는 모듈로 신호(MS1)가 제2 모듈로2 연산의 결과가 제로임을 나타내는 경우에 코드워드(CW)의 에러 비트를 정정하지 않고 전송 코드워드(CW')를 출력할 수 있다. 이 경우에, 플래그 생성기(478)는 검출 신호(DS)와 모듈로 신호(MS1)에 응답하여 플래그 신호(FL1)를 제2 로직 레벨로 출력하여 전송 코드워드(CW')에 정정할 수 없는 에러 비트들이 포함됨을 나타낼 수 있다.
도 12b는 도 12a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 합산 신호에 따라 결정되는 에러 비트의 수를 나타내는 표이다.
도 12a 및 도 12b를 참조하면, 특성 신호(CI)가 제로이고, 신드롬 벡터(SV)가 제로 벡터이면, 코드워드(CW)는 에러 비트를 포함하지 않는다. 특성 신호(CI)가 제로이고, 합산 신호(x)가 홀수이면 코드워드(CW)는 하나의 에러 비트를 포함한다. 특성 신호(CI)가 제로이고, 합산 신호(x)가 양의 짝수이면, 코드워드(CW)는 두개의 에러 비트들을 포함한다. 특성 신호(CI)가 하이 레벨이고, 합산 신호(x)가 홀수이면, 코드워드(CW)는 두개의 에러 비트들을 포함한다. 특성 신호(CI)가 하이 레벨이고, 합산 신호(x)가 양의 짝수이면, 코드워드(CW)는 하나의 에러 비트를 포함한다.
코드워드(CW)가 하나의 에러 비트를 포함하는 경우, 데이터 정정기(476)의 코드워드(CW)의 에러 비트를 정정하여 전송 코드워드(CW')를 출력한다. 이 경우에, 플래그 신호(FL1)는 제1 로직 레벨(로우 레벨)이다. 코드워드(CW)가 두 개의 에러 비트들을 포함하는 경우, 데이터 정정기(476)의 코드워드(CW)의 에러 비트를 정정하지 않고 전송 코드워드(CW')를 출력한다. 이 경우에, 플래그 신호(FL1)는 제2 로직 레벨(하이 레벨)이다.
도 13은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
도 9 내지 도 13을 참조하면, 특성 검사기(440)는 메시지 비트들(d0~d7)의 합에 제1 모듈로2 연산을 수행하여 특성 정보(CI)를 생성한다(S110). 또한 신드롬 생성기(450)는 제1 타입의 패리티 체크 행렬(PCM1)을 이용하여 코드워드(CW)에 연산을 수행하여 신드롬 벡터(SV)를 생성한다(S112). 합산기(470)는 신드롬 벡터(SV)의 원소들을 합산하여 합산 신호(x)를 생성한다(S114). 에러 검출기(472)는 특성 정보(CI)와 합산 신호(x)의 합이 제로인지 여부에 기초하여 검출 신호(DS)를 생성한다(S120). 특성 정보(CI)와 합산 신호(x)의 합이 제로인 경우, 코드워드(CW)는 에러 비트를 포함하지 않으므로 플래그 생성기(478)는 플래그 신호(FL1)를 제1 로직 레벨로 출력하고, 메시지 추출기(479)는 전송 코드워드(CW)를 기초로 전송 메시지(MSG')를 출력한다(S122).
특성 정보(CI)와 합산 신호(x)의 합이 제로가 아닌 경우, 모듈로 연산기(474)는 특성 정보(CI)와 합산 신호(x)의 합에 대하여 제2 모듈로2 연산을 수행하여 모듈로 신호(MS1)를 생성한다(S130). 모듈로 신호(MS1)가 0인 경우, 코드워드(CW)는 정정불가능한 에러 비트들을 포함하므로, 플래그 생성기(478)는 플래그 신호(FL1)를 제2 로직 레벨로 출력한다(S138). 데이터 정정기(476)는 코드워드(CW)의 에러 비트를 정정하지 않고 전송 코드워드(CW')를 출력하고 메시지 추출기(479)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 출력한다.
모듈로 신호(MS1)가 1인 경우, 코드워드(CW)는 정정가능한 에러 비트를 포함하므로, 데이터 정정기(476)는 신드롬 벡터(SV)의 원소들 중 제로가 아닌 원소(si)에 대응되는 메시지 비트를 선택하고(S132), 선택된 메시지 비트를 반전하여(S134) 코드워드(CW)의 에러 비트를 정정하여 전송 코드워드(CW')를 출력한다. 메시지 추출기(479)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 출력하면서 플래그 생성기(478)는 플래그 신호(FL1)를 제1 로직 레벨로 출력한다(S136).
도 14는 12a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 합산 신호에 따라 결정되는 코드워드에 포함되는 에러 비트들의 수를 나타내는 표이다.
도 14에 도시된 바와 같이, 특성 신호(CI), 합산 신호(x) 및 특성 신호(CI)와 합산 신호(x)의 합(t)의 조합에 따라 에러 비트들의 수와 그 위치를 알 수 있다.
따라서, 제1 타입의 패리티 체크 행렬(PCM1)은 t(t는 1이상의 자연수)-비트 정정 코드를 나타내고, 에러 검출/정정 회로(460a)는 코드워드에 포함되는 t개의 에러 비트를 정정하고, (t+1) 개의 에러 비트들을 검출할 수 있다. 예를 들어, t가 1인 경우, 제1 타입의 패리티 체크 행렬(PCM1)은 single error correction(SEC) 코드를 나타내고, 에러 검출/정정 회로(460a)는 코드워드에 포함되는 1개의 에러 비트를 정정하고, 2개의 에러 비트들을 검출하는 SEC-DED를 수행할 수 있다.
도 15는 제2 ECC를 구현하는 제2 타입의 패리티 체크 행렬을 나타낸다.
도 15를 참조하면, 메모리(410)에 저장되며, 제2 ECC를 구현하는 제2 타입의 패리티 체크 행렬(PCM2)은 메시지 비트들에 대응되는 제1 부분(INP21) 및 패리티 비트들에 대응되는 제2 부분(PTP22)를 포함될 수 있다. 제2 타입의 패리티 체크 행렬(PCM2)은 복수의 로우 벡터들(RV1~RVo)을 포함하고, 로우 벡터들(RV1~RVo) 중 하나의 로우 벡터(RVk)의 제1 부분(INP21)에 대응되는 원소들은 모두 로우 레벨을 가지고, 제2 부분(PTP22)에 대응되는 원소들은 모두 하이 레벨을 가질 수 있다. 또한, 제2 타입의 패리티 체크 행렬(PCM2)은 서로 다른 로우 벡터들과 서로 다른 컬럼 벡터들을 가진다.
도 16은 도 15의 제2 타입의 패리티 체크 행렬을 보다 상세히 나타낸다.
도 16에서는 코드워드(CW)가 비트들(d0~d11)을 포함하고, 메시지(MSG)는 비트들(d0~d7)을 포함하고, 패리티 비트들(PRT)는 비트들(d8~d11)을 포함하는 것으로 가정한다.
도 9의 특성 검사기(440)는 메시지 비트들(d0~d7)의 합에 제1 모듈로2 연산을 수행하여 특성 정보(CI)를 출력할 수 있다.
도 16을 참조하면, 제2 타입의 패리티 체크 행렬(PCM2)는 로우 벡터들(RV1~RV4)를 포함하고, 로우 벡터(RV1)의 제1 부분(INP21)에 해당하는 원소들은 모두 로우 레벨이고, 제2 부분(PTP22)에 해당하는 원소들은 모두 하이 레벨이다. 또한 로우 벡터들(RV1~RV4)에 대응되어 신드롬 벡터(SV)의 원소들(s0~s3)이 산출될 수 있다.
도 16에서 메시지 비트(d7)에 대응되는 컬럼 벡터(CV18)의 원소들은 모두 제로이다. 일반적으로 패리티 체크 행렬에서는 원소들이 모두 제로인 컬럼 벡터를 사용하지 않지만, 도 3의 ECC 인코더(140)가 짝수 코드를 사용했음을 알고 있기 때문에 특성 정보(CI)의 값으로 메시지 비트(d7)에 에러가 발생하였는지 여부를 알 수 있다.
도 17a는 본 발명의 실시예들에 따른 도 9의 에러 검출/정정 회로의 예를 나타내는 블록도이다.
도 17a는 도 9의 신드롬 생성기(450)가 도 15와 같은 제2 타입의 패리티 체크 행렬(PCM2)을 사용하는 경우를 가정한다.
도 17a를 참조하면, 에러 검출/정정 회로(460b)는 합산기(480), 에러 검출기(482), 모듈로 연산기(484), 데이터 정정기(486), 메시지 추출기(489) 및 플래그 생성기(488)를 포함한다.
합산기(480)는 신드롬 벡터(SV)의 원소들의 합을 산출하여 합산 신호(x)를 생성한다. 에러 검출기(482)는 특성 정보(CI)와 합산 신호(x)를 수신하고, 특성 정보(CI)와 합산 신호(x)의 합이 제로인지 여부에 기초하여 코드워드(CW)에 에러 비트가 포함되는지 여부를 나타내는 검출 신호(DS)를 생성한다. 모듈로 연산기(484)는 특성 정보(CI), 신드롬 벡터(SV) 및 검출 신호(DS)를 수신하고, 검출 신호(DS)가 합산 신호(x)의 합이 제로가 아님을 나타내는 경우, 상기 하나의 로우 벡터(RVk)에 상응하는 신드롬 벡터(SV)의 선택 원소(s(k-1))와 특성 정보(CI)의 합에 대하여 제2 모듈로2 연산을 수행하고, 제2 모듈로2 연산의 결과가 제로인지 여부를 나타내는 모듈로 신호(MS2)를 생성한다. 데이터 정정기(486)는 검출 신호(DS) 및 모듈로 신호(MS2)에 기초하여 코드워드(CW)의 에러 비트를 선택적으로 정정하여 전송 코드워드(CW')를 출력한다. 메시지 추출기(489)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 추출하고 전송 메시지(MSG')를 출력할 수 있다.
플래그 생성기(488)는 검출 신호(DS) 및 모듈로 신호(MS2)에 기초하여 전송 코드워드(CW')가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호(FL2)를 생성한다.
모듈로 연산기(484)는 검출 신호(DS)가 코드워드(CW)에 에러 비트가 포함됨을 나타내는 경우에는 제2 모듈로2 연산을 수행하고, 데이터 정정기(486)는 모듈로 신호(MS2)가 제2 모듈로2 연산의 결과가 제로가 아님을 나타내는 경우에 코드워드(CW)의 에러 비트를 정정하여 전송 코드워드(CW')를 출력할 수 있다. 모듈로 연산기(484)는 검출 신호(DS)가 코드워드(CW)에 에러 비트가 포함됨을 나타내는 경우에는 제2 모듈로2 연산을 수행하고, 데이터 정정기(486)는 모듈로 신호(MS2)가 제2 모듈로2 연산의 결과가 제로임을 나타내는 경우에 코드워드(CW)의 에러 비트를 정정하지 않고 전송 코드워드(CW')를 출력할 수 있다. 이 경우에, 플래그 생성기(488)는 검출 신호(DS)와 모듈로 신호(MS2)에 응답하여 플래그 신호(FL2)를 제2 로직 레벨로 출력하여 전송 코드워드(CW')에 정정할 수 없는 에러 비트들이 포함됨을 나타낼 수 있다.
도 17b는 도 17a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 합산 신호에 따라 결정되는 에러 비트의 수를 나타내는 표이다.
도 17a 및 도 17b를 참조하면, 특성 신호(CI)가 제로이고, 신드롬 벡터(SV)가 제로 벡터이면, 코드워드(CW)는 에러 비트를 포함하지 않는다. 특성 신호(CI)가 제로이고, 선택 원소(s(k-1))가 하이 레벨이면 코드워드(CW)는 하나의 에러 비트를 포함한다. 특성 신호(CI)가 제로이고, 선택 원소(s(k-1))가 하이 레벨이고, 신드롬 벡터(SV)가 제로 벡터가 아니면, 코드워드(CW)는 두개의 에러 비트들을 포함한다. 특성 신호(CI)가 하이 레벨이고, 선택 원소(s(k-1))가 하이 레벨이면, 코드워드(CW)는 두개의 에러 비트들을 포함한다. 특성 신호(CI)가 하이 레벨이고, 선택 원소(s(k-1))가 로우 레벨이고, 신드롬 벡터(SV)가 제로 벡터가 아니면, 코드워드(CW)는 하나의 에러 비트를 포함한다.
도 18은 본 발명의 실시예들에 따른 도 9의 ECC 디코더의 동작을 나타낸다.
도 9 및 도 14 내지 도 18을 참조하면, 특성 검사기(440)는 메시지 비트들(d0~d7)의 합에 제1 모듈로2 연산을 수행하여 특성 정보(CI)를 생성한다(S210). 또한 신드롬 생성기(450)는 제1 타입의 패리티 체크 행렬(PCM1)을 이용하여 코드워드(CW)에 연산을 수행하여 신드롬 벡터(SV)를 생성한다(S212). 합산기(480)는 신드롬 벡터(SV)의 원소들을 합산하여 합산 신호(x)를 생성한다(S214). 에러 검출기(482)는 특성 정보(CI)와 합산 신호(x)의 합이 제로인지 여부에 기초하여 검출 신호(DS)를 생성한다(S220). 특성 정보(CI)와 합산 신호(x)의 합이 제로인 경우, 코드워드(CW)는 에러 비트를 포함하지 않으므로 플래그 생성기(488)는 플래그 신호(FL1)를 제1 로직 레벨로 출력하고, 메시지 추출기(479)는 전송 코드워드(CW)를 기초로 전송 메시지(MSG')를 출력한다(S222).
특성 정보(CI)와 합산 신호(x)의 합이 제로가 아닌 경우, 모듈로 연산기(484)는 특성 정보(CI)와 선택 원소(s(k-1))의 합에 대하여 제2 모듈로2 연산을 수행하여 모듈로 신호(MS2)를 생성한다(S230). 모듈로 신호(MS2)가 0인 경우, 코드워드(CW)는 정정불가능한 에러 비트들을 포함하므로, 플래그 생성기(488)는 플래그 신호(FL2)를 제2 로직 레벨로 출력한다(S238). 데이터 정정기(486)는 코드워드(CW)의 에러 비트를 정정하지 않고 전송 코드워드(CW')를 출력하고 메시지 추출기(489)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 출력한다.
모듈로 신호(MS2)가 1인 경우, 코드워드(CW)는 정정가능한 에러 비트를 포함하므로, 데이터 정정기(486)는 신드롬 벡터(SV)의 원소들 중 제로가 아닌 원소(si)에 대응되는 메시지 비트를 선택하고(S232), 선택된 메시지 비트를 반전하여(S234) 코드워드(CW)의 에러 비트를 정정하여 전송 코드워드(CW')를 출력한다. 메시지 추출기(489)는 전송 코드워드(CW')로부터 전송 메시지(MSG')를 출력하면서 플래그 생성기(488)는 플래그 신호(FL2)를 제1 로직 레벨로 출력한다(S236).
도 19는 도 17a의 에러 검출/정정 회로에서 특성 신호, 신드롬 벡터 및 선택 원소에 따라 결정되는 코드워드에 포함되는 에러 비트들의 수를 나타내는 표이다.
도 19에 도시된 바와 같이, 특성 신호(CI), 선택 원소(s(k-1)) 및 특성 신호(CI)와 선택 원소(s(k-1))의 합(r)의 조합에 따라 에러 비트들의 수와 그 위치를 알 수 있다.
따라서, 제2 타입의 패리티 체크 행렬(PCM2)은 t-비트 정정 코드를 나타내고, 에러 검출/정정 회로(460b)는 코드워드에 포함되는 t개의 에러 비트를 정정하고, (t+1) 개의 에러 비트들을 검출할 수 있다. 예를 들어, t가 1인 경우, 제2 타입의 패리티 체크 행렬(PCM2)은 single error correction(SEC) 코드를 나타내고, 에러 검출/정정 회로(460b)는 코드워드에 포함되는 1개의 에러 비트를 정정하고, 2개의 에러 비트들을 검출하는 SEC-DED를 수행할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 5 내지 도 20을 참조하면, 반도체 메모리 장치(200)의 동작 방법에서는 메모리 셀 어레이(300)의 타겟 페이지로부터 코드워드(CW)를 독출한다(S310). 코드워드(CW)의 메시지 비트들에 기초하여 특성 정보(CI)를 생성한다(S320). 메시지 비트들 및 패리티 비트들에 기초하여 신드롬 벡터(SV)를 생성한다(S330). 특성 정보(CI) 및 신드롬 벡터(SV)에 기초하여 코드워드(CW)의 에러 비트를 선택적으로 정정하여 전송 코드워들(CW')를 출력한다(S340). 전송 코드워드(CW')가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호(FL)를 생성한다(S350). 전송 코드워드(CW')로부터 전송 메시지(MSG')를 추출하고, 전송 메시지(MSG')와 플래그 신호(FL)를 메모리 컨트롤러(20)로 전송한다(S360).
도 21은 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 21을 참조하면, 메모리 컨트롤러(100)는 데이터(DTA)에 대하여 제1 인코딩 수행하여 메시지(MSG)를 생성하고, 메시지(MSG)를 반도체 메모리 장치(200)에 전송한다. 반도체 메모리 장치(200)는 메시지(MSG)에 대하여 제2 인코딩을 수행하여 코드워드(CW)를 메모리 셀 어레이(300)의 타겟 페이지에 기입한다(S420). 타겟 페이지로부터 코드워드(CW)를 독출한다(S430). 코드워드(CW)의 메시지 비트들에 기초하여 특성 정보(CI)를 생성한다(S440). 메시지 비트들 및 패리티 비트들에 기초하여 신드롬 벡터(SV)를 생성한다(S450). 특성 정보(CI) 및 신드롬 벡터(SV)에 기초하여 코드워드(CW)의 에러 비트를 선택적으로 정정하여 전송 코드워들(CW')를 출력한다(S460). 전송 코드워드(CW')가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호(FL)를 생성한다(S470). 전송 코드워드(CW')로부터 전송 메시지(MSG')를 추출하고, 전송 메시지(MSG')와 플래그 신호(FL)를 메모리 컨트롤러(100)로 전송한다(S480). 메모리 컨트롤러(100)는 플래그 신호(FL)에 기초하여 전송 메시지(MSG')의 에러를 처리한다(S490).
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 22를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들과 에러 처리 정보를 생성하는 제1 타입 ECC 엔진(622)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)는 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 제1 타입 ECC 엔진(622)은 도 8의 ECC 엔진(400)을 채용할 수 있다. 따라서, 제1 타입 ECC 엔진(622)은 ECC 디코딩 동작에서 SEC 코드를 사용하여 하나의 에러 비트를 정정하고 두 개의 에러 비트를 검출할 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다. 복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 연결될 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 22에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 23은 본 발명의 실시예들에 따른 도 22의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 23은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 23을 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다. 상기 호스트 다이(710)의 상부에는 제2 그룹 다이(620)와 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 23에서는 도 22의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 버퍼 다이(610)는 메모리 다이(D11)와 호스트 다이(710) 사이에 배치될 수 있다. HBM 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 24는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 24를 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(850)를 포함한다.
메모리 컨트롤러(810)는 제1 ECC 엔진(820) 및 제2 ECC 엔진(830)을 포함할 수 있다. 제1 ECC 엔진(820)은 단일-패리티 체크(single parity check) 코드 또는 SEC-DED 코드등 코딩된 메시지 내의 모든 비트들이 합이 짝수인 코드를 이용할 수 있다. 제2 ECC 엔진(830)은 SEC 코드를 사용할 수 있다.
메모리 컨트롤러(810)는 제1 ECC 엔진(820) 및 제2 ECC 엔진(830)을 이용하여 데이터에 대하여 연접 ECC 인코딩을 수행하여 코드워드(CW)를 생성하고, 코드워드(CW)를 반도체 메모리 장치(850)에 전송할 수 있다. 또한, 제1 ECC 엔진(820) 및 제2 ECC 엔진(830)은 반도체 메모리 장치(850)로부터 수신된 코드워드(CW)에 대하여 연접 ECC 디코딩을 수행하여 코드워드(CW)의 에러 비트를 정정하여 데이터를 복원할 수 있다. 제2 ECC 엔진(830)은 도 9의 ECC 디코더(430)를 포함할 수 있다.
메모리 컨트롤러(810)는 또한 반도체 메모리 장치(850)에 커맨드(CMD) 및 어드레스(ADDR)를 전송한다.
반도체 메모리 장치(850)는 메모리 셀 어레이(860)를 포함하고, 메모리 셀 어레이(860)는 코드워드(CW)를 저장할 수 있다. 메모리 셀 어레이(860)는 동적 메모리 셀들 또는 비휘발성 메모리 셀들을 포함할 수 있다.
본 발명은 ECC를 채용하는 메모리 장치 및 메모리 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 메모리 셀 어레이의 타겟 페이지로부터 독출된 코드워드의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보를 출력하는 특성 검사기;
    패리티 체크 행렬을 이용하여 상기 코드워드의 상기 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 출력하는 신드롬 생성기; 및
    상기 특성 정보 및 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하여 전송 코드워드를 생성하고, 상기 전송 코드워드가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호를 생성하고 상기 전송 코드워드에 기초하여 전송 메시지를 출력하는 에러 검출/정정 회로를 포함하는 반도체 메모리 장치의 에러 정정 코드(error correction code; 이하 ECC) 디코더.
  2. 제1항에 있어서, 상기 패리티 체크 행렬은
    상기 메시지 비트들에 상응하는 제1 부분; 및
    상기 패리티 비트들에 상응하는 제2 부분을 포함하고,
    상기 제1 부분에 포함되는 복수의 컬럼 벡터들 각각은 짝수 개의 하이 레벨의 원소들을 가지고,
    상기 제2 부분에 포함되는 복수의 패리티 컬럼 벡터들 각각은 홀수 개의 하이 레벨의 원소들을 가지고,
    상기 패리티 체크 행렬은 서로 다른 로우 벡터들과 서로 다른 컬럼 벡터들을 가지는 제1 타입이고,
    상기 특성 검사기는 상기 메시지 비트들의 합에 제1 모듈로2 연산을 수행하여 상기 제1 에러 정보에 관련된 연산의 결과를 상기 특성 정보로서 출력하는 반도체 메모리 장치의 ECC 디코더.
  3. 제2항에 있어서, 상기 에러 검출/정정 회로는
    상기 신드롬 벡터의 원소들의 합을 산출하여 합산 신호를 생성하고,
    상기 특성 정보와 상기 합산 신호의 합이 제로인지 여부에 기초하여 상기 특성 정보와 상기 합산 신호의 합에 대하여 제2 모듈로2 연산을 선택적으로 수행하고,
    상기 합산 신호와 상기 제2 모듈로2 연산의 결과에 기초하여 상기 코드워드를 선택적으로 정정하고 상기 플래그 신호를 생성하는 반도체 메모리 장치의 ECC 디코더.
  4. 제2항에 있어서, 상기 에러 검출/정정 회로는
    상기 신드롬 벡터의 원소들의 합을 산출하여 합산 신호를 생성하는 합산기;
    상기 특성 정보와 상기 합산 신호의 합이 제로인지 여부에 기초하여 상기 코드워드에 에러 비트가 포함되는지 여부를 나타내는 검출 신호를 생성하는 에러 검출기;
    상기 검출 신호에 응답하여 상기 특성 정보와 상기 합산 신호의 합이 제로가 아닌 경우 상기 특성 정보와 상기 합산 신호의 합에 대하여 제2 모듈로2 연산을 수행하고, 상기 제2 모듈로2 연산의 결과가 제로인지 여부를 나타내는 모듈로 신호를 생성하는 모듈로 연산기;
    상기 검출 신호 및 상기 모듈로 신호에 기초하여 상기 코드워드의 에러 비트를 선택적으로 정정하여 상기 전송 코드워드를 제공하는 데이터 정정기;
    상기 전송 코드워드로부터 전송 메시지를 추출하고, 상기 전송 메시지를 출력하는 메시지 추출기; 및
    상기 검출 신호 및 상기 모듈로 신호에 기초하여 상기 전송 코드워드가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호를 생성하는 플래그 생성기를 포함하는 반도체 메모리 장치의 ECC 디코더.
  5. 제4항에 있어서,
    상기 플래그 생성기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함되지 않음을 나타내는 경우에 상기 플래그 신호를 제1 로직 레벨로 출력하는 반도체 메모리 장치의 ECC 디코더.
  6. 제4항에 있어서,
    상기 모듈로 연산기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함됨을 나타내는 경우에 상기 제2 모듈로2 연산을 수행하고,
    상기 데이터 정정기는 상기 모듈로 신호가 상기 제2 모듈로2 연산의 결과가 제로가 아님을 나타내는 경우에 상기 코드워드의 상기 에러 비트를 정정하여 상기 선택적으로 정정된 코드워드를 출력하고,
    상기 플래그 생성기는 상기 검출 신호와 상기 모듈로 신호에 응답하여 상기 플래그 신호를 제1 로직 레벨로 출력하여 상기 전송 메시지에 에러 비트가 포함되지 않음을 나타내는 반도체 메모리 장치의 ECC 디코더.
  7. 제4항에 있어서,
    상기 모듈로 연산기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함됨을 나타내는 경우에 상기 제2 모듈로2 연산을 수행하고,
    상기 데이터 정정기는 상기 모듈로 신호가 상기 제2 모듈로 연산의 결과가 제로임을 나타내는 경우에 상기 코드워드의 상기 에러 비트를 정정하지 않고 상기 전송 코드워드를 출력하고,
    상기 플래그 생성기는 상기 검출 신호와 상기 모듈로 신호에 응답하여 상기 플래그 신호를 제2 로직 레벨로 출력하여 상기 선택적으로 에러 비트가 포함됨을 나타내는 반도체 메모리 장치의 ECC 디코더.
  8. 제1항에 있어서, 상기 패리티 체크 행렬은
    상기 메시지 비트들에 상응하는 제1 부분; 및
    상기 패리티 비트들에 상응하는 제2 부분을 포함하고,
    상기 패리티 체크 행렬의 복수의 로우 벡터들 중 하나의 로우 벡터의 상기 제1 부분에 상응하는 원소들은 모두 로우 레벨을 가지고, 상기 하나의 로우 벡터의 상기 제2 부분에 상응하는 원소들은 모두 하이 레벨을 가지고,
    상기 패리티 체크 행렬은 서로 다른 상기 로우 벡터들과 서로 다른 컬럼 벡터들을 가지는 제2 타입이고,
    상기 특성 검사기는 상기 메시지 비트들의 합에 제1 모듈로2 연산을 수행하여 상기 제1 에러 정보에 관련된 연산의 결과를 상기 특성 정보로서 출력하는 반도체 메모리 장치의 ECC 디코더.
  9. 제8항에 있어서, 상기 에러 검출/정정 회로는
    상기 신드롬 벡터의 원소들의 합을 산출하여 합산 신호를 생성하고,
    상기 특성 정보와 상기 합산 신호의 합이 제로인지 여부에 기초하여 상기 특성 정보와 상기 하나의 로우 벡터에 상응하는 상기 신드롬 벡터의 선택 원소의 합에 대하여 제2 모듈로2 연산을 선택적으로 수행하고,
    상기 합산 신호와 상기 제2 모듈로2 연산의 결과에 기초하여 상기 코드워드를 선택적으로 정정하고 상기 플래그 신호를 생성하는 반도체 메모리 장치의 ECC 디코더.
  10. 제8항에 있어서, 상기 에러 검출/정정 회로는
    상기 신드롬 벡터의 원소들의 합을 산출하여 합산 신호를 생성하는 합산기;
    상기 특성 정보와 상기 합산 신호의 합이 제로인지 여부에 기초하여 상기 코드워드에 에러 비트가 포함되는지 여부를 나타내는 검출 신호를 생성하는 에러 검출기;
    상기 검출 신호에 응답하여 상기 특성 정보와 상기 합산 신호의 합이 제로가 아닌 경우 상기 특성 정보와 상기 하나의 로우 벡터에 상응하는 상기 신드롬 벡터의 선택 원소의 합에 대하여 제2 모듈로2 연산을 수행하고, 상기 제2 모듈로2 연산의 결과가 제로인지 여부를 나타내는 모듈로 신호를 생성하는 모듈로 연산기;
    상기 검출 신호 및 상기 모듈로 신호에 기초하여 상기 코드워드의 에러를 선택적으로 정정하여 상기 전송 코드워드를 출력하는 데이터 정정기;
    상기 전송 코드워드로부터 전송 메시지를 추출하여 상기 전송 메시지를 출력하는 메시지 추출기; 및
    상기 검출 신호 및 상기 모듈로 신호에 기초하여 상기 전송 코드워드가 에러 비트를 포함하는지 여부를 나타내는 플래그 신호를 생성하는 플래그 생성기를 포함하는 반도체 메모리 장치의 ECC 디코더.
  11. 제10항에 있어서,
    상기 플래그 생성기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함되지 않음을 나타내는 경우에 상기 플래그 신호를 제1 로직 레벨로 출력하는 반도체 메모리 장치의 ECC 디코더.
  12. 제10항에 있어서,
    상기 모듈로 연산기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함됨을 나타내는 경우에 상기 제2 모듈로2 연산을 수행하고,
    상기 데이터 정정기는 상기 모듈로 신호가 상기 제2 모듈로2 연산의 결과가 제로가 아님을 나타내는 경우에 상기 코드워드의 상기 에러 비트를 정정하여 상기 전송 코드워드를 출력하고,
    상기 플래그 생성기는 상기 플래그 신호를 제1 로직 레벨로 출력하여 상기 검출 신호와 상기 모듈로 신호에 응답하여 상기 전송 코드워드에 에러 비트가 포함되지 않음을 나타내는 반도체 메모리 장치의 ECC 디코더.
  13. 제10항에 있어서,
    상기 모듈로 연산기는 상기 검출 신호가 상기 코드워드에 에러 비트가 포함됨을 나타내는 경우에 상기 모듈로2 연산을 수행하고,
    상기 데이터 정정기는 상기 모듈로 신호가 상기 모듈로 연산의 결과가 제로임을 나타내는 경우에 상기 코드워드의 상기 에러 비트를 정정하지 않고 상기 전송 코드워드를 출력하고,
    상기 플래그 생성기는 상기 검출 신호와 상기 모듈로 신호에 응답하여 상기 플래그 신호를 제2 로직 레벨로 출력하여 상기 전송 코드워드에 에러 비트가 포함됨을 나타내는 반도체 메모리 장치의 ECC 디코더.
  14. 제1항에 있어서,
    상기 패리티 체크 행렬은 t(t는 1이상의 자연수)-비트 정정 코드를 나타내고, 상기 에러 검출/정정 회로는 상기 코드워드에 포함되는 t개의 에러 비트를 정정하고 (t+1) 개의 에러 비트들을 검출하는 반도체 메모리 장치의 ECC 디코더.
  15. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    외부로부터 제공된 메시지에 대하여 에러 정정 코드(error correction code; 이하 ECC) 인코딩을 수행하여 코드워드를 생성하고, 상기 코드워드를 상기 메모리 셀 어레이의 타겟 페이지에 저장하고, 상기 타겟 페이지로부터 독출된 코드워드의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보와 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함되는 에러 비트를 선택적으로 정정하여 전송 코드워드를 생성하고, 상기 전송 코드워드에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호를 생성하는 ECC 엔진; 및
    상기 외부로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 ECC 엔진은
    상기 메시지에 대하여 상기 ECC 인코딩을 수행하는 ECC 인코더; 및
    ECC 디코더를 포함하고, 상기 ECC 디코더는
    상기 독출된 코드워드의 상기 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 상기 제1 에러 정보를 나타내는 상기 특성 정보를 출력하는 특성 검사기;
    패리티 체크 행렬을 이용하여 상기 코드워드의 상기 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드에 관련된 상기 제2 에러 정보를 나타내는 상기 신드롬 벡터를 출력하는 신드롬 생성기; 및
    상기 특성 정보 및 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하여 상기 전송 코드워드를 생성하고, 상기 전송 코드워드에 에러 비트가 포함되는지 여부를 나타내는 상기 플래그 신호를 생성하는 에러 검출/정정 회로를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 복수의 메모리 셀들은 각각 동적 메모리 셀을 포함하고,
    상기 패리티 체크 행렬은 single error correction(SEC) 코드를 나타내고, 상기 에러 검출/정정 회로는 상기 코드워드에 포함되는 하나의 에러 비트를 정정하고 두 개의 에러 비트들을 검출하는 반도체 메모리 장치.
  18. 제15항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이를 구비하는 제1 그룹 다이; 및
    상기 제1 그룹 다이의 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 구비하는 제2 그룹 다이를 포함하며,
    상기 복수의 메모리 다이들 중 적어도 하나는 상기 메모리 셀 어레이 및 상기 ECC 엔진을 포함하고, 상기 ECC 엔진은 상기 제1 그룹 다이로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하고,
    상기 버퍼 다이는 상기 복수의 관통 라인들을 통해 수신되는 상기 전송 데이터에 전송 에러가 발생된 경우에 상기 전송 패리티 비트들을 이용하여 상기 전송 에러를 정정하는 비아 ECC 엔진을 포함하는 반도체 메모리 장치.
  19. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터 제공된 메시지에 대하여 에러 정정 코드(error correction code; 이하 ECC) 인코딩을 수행하여 코드워드를 생성하고, 상기 코드워드를 상기 메모리 셀 어레이의 타겟 페이지에 저장하고, 상기 타겟 페이지로부터 독출된 코드워드의 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 제1 에러 정보를 나타내는 특성 정보와 상기 코드워드에 관련된 제2 에러 정보를 나타내는 신드롬 벡터를 생성하고, 상기 특성 정보와 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함되는 에러 비트를 선택적으로 정정하고, 상기 메모리 컨트롤러로 전송될 전송 코드워드에 에러 비트가 포함되는지 여부를 나타내는 플래그 신호를 생성하는 ECC 엔진; 및
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 메모리 시스템.
  20. 제19항에 있어서, 상기 ECC 엔진은
    상기 메시지에 대하여 상기 ECC 인코딩을 수행하는 ECC 인코더; 및
    ECC 디코더를 포함하고, 상기 ECC 디코더는
    상기 독출된 코드워드의 상기 메시지 비트들에 기초하여 상기 메시지 비트들에 관련된 상기 제1 에러 정보를 나타내는 상기 특성 정보를 출력하는 특성 검사기;
    패리티 체크 행렬을 이용하여 상기 코드워드의 상기 메시지 비트들 및 패리티 비트들에 연산을 수행하여 상기 코드워드에 관련된 상기 제2 에러 정보를 나타내는 상기 신드롬 벡터를 출력하는 신드롬 생성기; 및
    상기 특성 정보 및 상기 신드롬 벡터에 기초하여 상기 코드워드에 포함된 에러 비트를 선택적으로 정정하고, 상기 전송 코드워드에 에러 비트가 포함되는지 여부를 나타내는 상기 플래그 신호를 생성하는 에러 검출/정정 회로를 포함하고,
    상기 패리티 체크 행렬은 SEC(single error correcting) 코드를 나타내고,
    상기 에러 검출/정정 회로는 상기 코드워드에 포함되는 하나의 에러 비트를 정정하고 두 개의 에러 비트들을 검출하고,
    상기 메모리 컨트롤러는
    데이터 비트들에 대하여 제1 ECC를 이용하여 시스템 ECC 인코딩을 수행하여 상기 메시지를 생성하는 시스템 ECC 인코더를 포함하고,
    상기 제1 ECC는 상기 메시지 내의 모든 비트들의 합이 짝수에 해당하는 코드인 메모리 시스템.
KR1020180134853A 2018-11-06 2018-11-06 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템 KR102579014B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180134853A KR102579014B1 (ko) 2018-11-06 2018-11-06 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템
US16/371,534 US10846171B2 (en) 2018-11-06 2019-04-01 Error correction code decoders, semiconductor memory devices and memory systems
JP2019129365A JP7254650B2 (ja) 2018-11-06 2019-07-11 誤り訂正符号デコーダ、半導体メモリ装置、及びメモリシステム
CN201911065454.6A CN111145827A (zh) 2018-11-06 2019-11-04 错误校正码解码器和半导体存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180134853A KR102579014B1 (ko) 2018-11-06 2018-11-06 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20200051927A KR20200051927A (ko) 2020-05-14
KR102579014B1 true KR102579014B1 (ko) 2023-09-15

Family

ID=70459843

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180134853A KR102579014B1 (ko) 2018-11-06 2018-11-06 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템

Country Status (4)

Country Link
US (1) US10846171B2 (ko)
JP (1) JP7254650B2 (ko)
KR (1) KR102579014B1 (ko)
CN (1) CN111145827A (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200074467A (ko) * 2018-12-17 2020-06-25 삼성전자주식회사 에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템
KR20200120524A (ko) * 2019-04-11 2020-10-21 에스케이하이닉스 주식회사 메모리 시스템 및 메모리의 동작 방법
US10944429B1 (en) * 2020-01-02 2021-03-09 Silicon Motion, Inc. Data accessing method using data protection with aid of parity check matrix having partial sequential information, and associated apparatus
KR20210157829A (ko) 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 메모리 및 메모리의 동작 방법
US11438015B2 (en) * 2020-07-10 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Two-level error correcting code with sharing of check-bits
KR20220018757A (ko) * 2020-08-07 2022-02-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법
US11762736B2 (en) 2021-05-18 2023-09-19 Samsung Electronics Co., Ltd. Semiconductor memory devices
US11928341B2 (en) 2022-02-24 2024-03-12 Changxin Memory Technologies, Inc. Sleep control method and sleep control circuit
KR20230128960A (ko) 2022-02-24 2023-09-05 창신 메모리 테크놀로지즈 아이엔씨 데이터 전송 회로, 데이터 전송 방법 및 메모리

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62251949A (ja) * 1986-04-25 1987-11-02 Mitsubishi Electric Corp 記憶装置の誤り訂正方法
JP3975245B2 (ja) * 1999-12-16 2007-09-12 株式会社ルネサステクノロジ 記録再生装置および半導体メモリ
DE10206689B4 (de) 2002-02-18 2004-03-18 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers
JP2006060465A (ja) 2004-08-19 2006-03-02 Tokyo Institute Of Technology スポッティバイト誤り訂正・検出方法及び装置
DE102006010820A1 (de) 2006-03-07 2007-09-13 Micronas Gmbh Fehlerkorrektur- und Fehlererfassungs-Verfahren zum Auslesen von gespeicherten Informationsdaten und Speichersteuereinrichtung dafür
KR100833600B1 (ko) 2006-08-25 2008-05-30 삼성전자주식회사 에러 정정 회로, 그 방법 및 상기 회로를 구비하는 반도체메모리 장치
US8381083B2 (en) 2009-10-22 2013-02-19 Arm Limited Error control coding for single error correction and double error detection
KR102002925B1 (ko) * 2012-11-01 2019-07-23 삼성전자주식회사 메모리 모듈, 그것을 포함하는 메모리 시스템, 그것의 구동 방법
KR102143517B1 (ko) * 2013-02-26 2020-08-12 삼성전자 주식회사 에러 정정회로를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 동작방법
JP6212396B2 (ja) * 2014-01-08 2017-10-11 ルネサスエレクトロニクス株式会社 データ処理装置
KR102204391B1 (ko) * 2014-08-18 2021-01-18 삼성전자주식회사 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치
US10379939B2 (en) 2017-01-04 2019-08-13 Samsung Electronics Co., Ltd. Memory apparatus for in-chip error correction

Also Published As

Publication number Publication date
JP2020077362A (ja) 2020-05-21
CN111145827A (zh) 2020-05-12
KR20200051927A (ko) 2020-05-14
US10846171B2 (en) 2020-11-24
US20200142771A1 (en) 2020-05-07
JP7254650B2 (ja) 2023-04-10

Similar Documents

Publication Publication Date Title
KR102579014B1 (ko) 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템
KR102453437B1 (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
CN110120243B (zh) 半导体存储器装置、操作其的方法以及存储器系统
CN111327331B (zh) 纠错码电路、半导体存储器装置以及存储器系统
KR20190097657A (ko) 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR101860809B1 (ko) 메모리 시스템 및 메모리 에러 정정 방법
US11269723B2 (en) Memory controller and memory system including the same
KR20210092391A (ko) 반도체 메모리 장치의 에러 정정 회로 및 반도체 메모리 장치
US10162703B2 (en) Methods of correcting data errors and semiconductor devices used therein
US10579472B2 (en) Semiconductor devices
US20230367672A1 (en) Semiconductor memory devices
US11030040B2 (en) Memory device detecting an error in write data during a write operation, memory system including the same, and operating method of memory system
TW202223904A (zh) 記憶體裝置及包含其的記憶體系統
US20180060166A1 (en) Semiconductor systems
US10917111B2 (en) Error correction code unit and error correction method
TWI819606B (zh) 半導體記憶體裝置以及包括其的記憶體系統
KR102589913B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20180040474A (ko) 칩 단위의 페일 정보를 레포팅하는 메모리 모듈, 메모리 모듈 및 메모리 컨트롤러의 동작 방법
KR20220156414A (ko) 반도체 메모리 장치
TW202405817A (zh) 半導體記憶體裝置和包括其的記憶體系統
CN117437966A (zh) 半导体存储器装置和包括半导体存储器装置的存储器系统

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant