KR20200074467A - 에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템 - Google Patents

에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템 Download PDF

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KR20200074467A
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Abstract

반도체 메모리 장치의 에러 정정 코드(ECC) 회로는 ECC 디코더를 포함하고, 상기 ECC 디코더는 신드롬 생성 회로 및 정정 회로를 포함한다. 상기 신드롬 생성 회로는 디코딩 모드 신호에 응답하여, 제1 패리티 체크 행렬 및 제2 패리티 체크 행렬 중 하나를 이용하고, 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성한다. 상기 정정 회로는 상기 코드워드를 수신하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 출력한다.

Description

에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템{Error correction code circuit, semiconductor memory device and memory system}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 에러 정정 코드 회로, 반도체 메모리 장치 및 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC를 효율적으로 활용할 수 있는 반도체 메모리 장치의 ECC 회로를 제공하는데 있다.
본 발명의 일 목적은 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC를 효율적으로 활용할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 일 목적은 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC를 효율적으로 활용할 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치의 에러 정정 코드(ECC) 회로는 ECC 디코더를 포함하고, 상기 ECC 디코더는 신드롬 생성 회로 및 정정 회로를 포함한다. 상기 신드롬 생성 회로는 디코딩 모드 신호에 응답하여, 제1 패리티 체크 행렬 및 제2 패리티 체크 행렬 중 하나를 이용하고, 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성한다. 상기 정정 회로는 상기 코드워드를 수신하고 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 출력한다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함한다. 상기 ECC 엔진은 메모리 컨트롤러로부터 수신된 메시지에 대하여 생성 행렬을 이용하여 ECC 인코딩을 수행하여 코드워드를 생성하고, 상기 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 제공한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어한다.
본 발명의 실시예들에 따른 메모리 시스템은 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치를 제어한다. 상기 반도체 메모리 장치는 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함한다. 상기 ECC 엔진은 상기 메모리 컨트롤러로부터 수신된 메시지에 대하여 생성 행렬을 이용하여 ECC 인코딩을 수행하여 코드워드를 생성하고, 상기 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 제공한다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어한다.
본 발명의 실시예들에 따르면, t1 에러 비트의 정정 능력을 가지는 시스템 ECC 엔진의 코드 정보를 반도체 메모리 장치가 미리 알아서, t2 에러 비트 정정 능력을 가지는 ECC 회로를 구비하는 반도체 메모리 장치가 ECC 디코딩을 수행하는 경우, 상기 시스템 ECC 엔진의 코드 정보에 관련된 패리티 체크 행렬을 선택적으로 이용하여 (t1+t2) 에러 비트들을 정정할 수 있다. 따라서, 온-칩 ECC 엔진의 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC 엔진을 효율적으로 활용할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 시스템 ECC 엔진의 구성을 나타낸다.
도 4는 데이터 비트들과 패리티 비트들에 따른 온-칩 ECC 레벨들을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 6은 도 5에 도시된 메모리 셀을 예시적으로 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타낸다.
도 9는 도 3의 시스템 ECC 엔진에서 메모리에 저장되는 제1 생성 행렬의 예를 나타낸다.
도 10은 도 3의 시스템 ECC 엔진에서 메모리에 저장되는 시스템 패리티 체크 행렬의 예를 나타낸다.
도 11은 도 8의 ECC 엔진에서 메모리에 저장되는 제2 생성 행렬의 예를 나타낸다.
도 12는 도 8의 ECC 엔진에서 메모리에 저장되는 제1 패리티 체크 행렬의 예를 나타낸다.
도 13은 도 8의 ECC 엔진에서 메모리에 저장되는 제2 패리티 체크 행렬의 예를 나타낸다.
도 14는 도 8의 ECC 엔진에서 ECC 인코더가 출력하는 코드워드의 구성의 예를 나타낸다.
도 15는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 디코더의 구성을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따라 제1 디코딩 모드에서 도 15의 신드롬 생성 회로를 나타낸다.
도 17은 본 발명의 실시예들에 따라 제2 디코딩 모드에서 도 15의 신드롬 생성 회로를 나타낸다.
도 18은 t1과 t2에 따라 제1 디코딩 모드와 제2 디코딩 모드가 가능한 m 값들을 나타내는 표이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 20은 도 19에서 제1 ECC 디코딩을 수행하는 것을 나타내는 흐름도이다.
도 21은 도 19에서 제2 ECC 디코딩을 수행하는 것을 나타내는 흐름도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 24는 본 발명의 실시예들에 따른 도 22의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)는 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러는 메모리 시스템(Memory System; 10)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 커맨드(CMD)와 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메시지(MSG)를 주고 받을 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 구성 플래그 신호(CFL)를 전송할 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access) 일 수 있다.
메모리 컨트롤러(100)는 시스템 ECC(error correction code) 엔진(130)을 포함할 수 있고, 반도체 메모리 장치(200)는 ECC 엔진(400) 및 메모리 셀 어레이(300)를 포함할 수 있다.
시스템 ECC 엔진(130)는 호스트로부터 제공되는 데이터에 대하여 제1 ECC 인코딩을 수행하여 메시지(MSG)를 생성하고, 메시지(MSG) 반도체 메모리 장치(200)에 전송할 수 있다. 시스템 ECC 엔진(130)은 메시지(MSG)에 대하여 ECC 디코딩을 수행하여 데이터를 복원하고 데이터를 호스트에 제공할 수 있다. 시스템 ECC 엔진(130)은 제1 생성 행렬을 이용할 수 있다. 실시예에 있어서, 상기 제1 생성 행렬은 single error correction(SEC) 코드를 구현할 수 있다.
ECC 엔진(400)은 제2 생성 행렬을 이용하여 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 제1 패리티 비트들을 생성하고, 메시지(MSG)와 제1 패리티 비트들을 포함하는 코드워드를 메모리 셀 어레이(300)의 타겟 페이지에 저장할 수 있다. ECC 엔진(400)은 ECC 회로 또는 에러 정정 회로 등으로 호칭될 수 있다.
ECC 엔진(400)은 타겟 페이지로부터 독출된 코드워드의 메시지와 제1 패리티 비트들을 이용하여 코드워드에 포함된 (t1+t2) 에러 비트들의 적어도 일부를 정정하고, 정정된 메시지를 메모리 컨트롤러(100)로 전송할 수 있다. 여기서, t1과 t2는 각각 1 이상의 자연수이다. 여기서 t1은 시스템 ECC 엔진(130)이 정정할 수 있는 에러 비트의 수를 나타내고, t2는 ECC 엔진(400)이 제1 패리티 비트들만을 이용하는 경우에 정정할 수 있는 에러 비트의 수를 나타낸다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)의 파워-업 시퀀스 동안에, 제1 생성 행렬에 관한 구성 플래그 신호(CFL)를 반도체 메모리 장치(200)에 전송할 수 있다. 반도체 메모리 장치(200)는 구성 플래그 신호(CFL)를 수신하여 메모리 컨트롤러(100)로부터 제공되는 메시지(MSG)에 포함된 패리티 비트들의 생성에 관련된 제1 생성 행렬에 관한 정보를 파악할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 메모리 컨트롤러를 나타내는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(100)는, 중앙 처리 장치(CPU, 110), 호스트 인터페이스(120), 데이터 레지스터(125), 시스템 ECC 엔진(130), 플래그 버퍼(180), 커맨드 버퍼(190) 및 어드레스 버퍼(195)를 포함할 수 있다. 시스템 ECC 엔진(130)은 ECC 인코더(140) 및 ECC 디코더(150)를 포함할 수 있다.
호스트 인터페이스(120)는 외부의 호스트로부터 제공되는 리퀘스트(REQ) 및 데이터(DTA)를 수신하고, 데이터(DTA)를 데이터 레지스터(125)에 제공한다. 데이터 레지스터(125)는 데이터(DTA)를 연속적으로(또는 순차적으로) 시스템 ECC 엔진(130)에 제공할 수 있다.
ECC 인코더(140)는 데이터에 대하여 제1 생성 행렬을 이용하여 제1 ECC 인코딩을 수행하여 메시지(MSG1)를 출력한다. ECC 디코더(150)는 메시지(MSG2)에 대하여 ECC 디코딩을 수행하여 데이터(DTA)를 CPU(110)에 출력한다.
CPU(110)는 데이터(DTA)를 수신하고, 플래그 버퍼(180)를 제어하여 구성 플래그 신호(CFG)를 전송하도록 한다. 커맨드 버퍼(190)는 리퀘스트(REQ)에 상응하는 커맨드(CMD)를 저장하고, CPU(110)의 제어에 따라 반도체 메모리 장치(200)에 커맨드(CMD)를 전송하고, 어드레스 버퍼(195)는 어드레스(ADDR)를 저장하고 CPU(110)의 제어에 따라 반도체 메모리 장치(200)에 어드레스(ADDR)를 전송할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 시스템 ECC 엔진의 구성을 나타낸다.
도 3을 참조하면, 시스템 ECC 엔진(130)은 메모리(135), ECC 인코더(140) 및 ECC 디코더(150)를 포함할 수 있다. 메모리(135)는 제1 ECC를 구현하는 제1 생성 행렬(GM1)을 저장할 수 있다. 실시예에 있어서, 상기 제1 생성 행렬(GM1)은 SEC(single error correction) 코드 SEC-DED(single error correcting and double error detecting) 코드일 수 있다. 따라서, ECC 인코더(140)는 메시지(MSG)에 포함되는 하나의 에러 비트를 정정하거나 두 개의 에러 비트를 검출할 수 있다.
도 4는 데이터 비트들과 패리티 비트들에 따른 온-칩 ECC 레벨들을 설명하기 위한 도면이다.
도 4에서 SEC는 1비트 에러 정정(single error correction)을 나타내고, DED는 2비트 에러 검출(double error detection)을 나타내고, DEC는 2비트 에러 정정(double error correction)을 나타낸다. 도 4에는 해밍 코드(Hamming code) 또는 확장 해밍 코드(extended Hamming code)에 의한 데이터 비트 수에 상응하는 패리티 비트 수 및 패리티 비트들의 사이즈 오버헤드(PARITY O/H), 즉 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 도시되어 있다.
도 4에 도시된 바와 같이, 동일한 데이터 비트 수에 대해서 패리티 비트 수가 증가할수록 에러 검출 및 정정 능력이 증가하고, 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 증가한다. 한편, 동일한 에러 검출 및 정정 능력에 대한 데이터 비트 수가 증가할수록 상응하는 패리티 비트 수도 증가하지만 기입 데이터의 비트 수에 대한 패리티 데이터의 비트 수의 비율은 감소한다.
이와 같이, 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 에러 검출 능력(error detection capability) 또는 에러 정정 능력(error correction capability)가 증가한다. 결과적으로 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 온-칩 ECC 레벨이 높아진다고 할 수 있다.
온-칩 ECC 레벨을 비교적 높게 설정하면 온-칩 ECC를 위해 메모리 자원이 과도하게 낭비될 수 있으며 반도체 메모리 장치의 사이즈를 증가시키는 요인이 된다. 반면에 온-칩 ECC 레벨을 비교적 낮게 설정하면 에러 검출 및 정정 능력이 감소되어 반도체 메모리 장치의 성능이 저하될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), ECC 엔진(400), 플래그 버퍼(287) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들(WL)과 비트라인들(BTL)이 교차하는 지점에 형성되는 복수의 메모리 셀들(MC)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다.
어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)는 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR) 또는 매핑된 컬럼 어드레스(MCA)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출된 코드워드는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(400)에 의하여 ECC(디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메시지(MSG)는 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 메시지(MSG)는 ECC 엔진(400)에 제공된다. ECC 엔진(400)는 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 제1 패리티 비트들을 생성하고, 메시지(MSG)와 제1 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공한다. 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이의 타겟 페이지에 코드워드(CW)를 기입할 수 있다.
ECC 엔진(400)은 타겟 페이지로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 데이터 입출력 버퍼(295)에 제공할 수 있다. 실시예에 있어서, ECC 엔진(400)은 제1 디코딩 모드에서는 제1 ECC 디코딩을 수행하여 (t1+t2) 에러 비트들을 정정하고, 제2 디코딩 모드에서는 제1 ECC 디코딩을 수행하여 t2 에러 비트를 정정할 수 있다. 예를 들어, t1과 t2가 모두 1인 경우, ECC 엔진(400)은 제1 디코딩 모드에서는 2 개의 에러 비트들을 정정할 수 있고, 제2 디코딩 모드에서는 1 개의 에러 비트를 정정할 수 있다.
플래그 버퍼(287)는 구성 플래그 신호(CFG)를 수신하고, 수신된 구성 플래그 신호(CFL)를 ECC 엔진(400)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL1) 및 ECC 엔진(400)를 제어하는 제2 제어 신호(CTL2)를 생성할 수 있다.
도 6은 도 5에 도시된 메모리 셀을 예시적으로 나타내는 회로도이다.
도 6을 참조하면, 메모리 셀(MC)은 셀 커패시터(CC)와 트랜지스터(CT)를 포함한다.
트랜지스터(CT)는 워드 라인(WL)의 전압에 따라 셀 커패시터(CC)를 비트라인에 연결 또는 차단하는 선택 소자이다. 트랜지스터(CT)는 셀 커패시터(CC)와 워드라인(WL)과 비트라인(BTL) 사이에 연결되며, 셀 커패시터(CC)는 트랜지스터(CT)와 플레이트 전압(미도시) 사이에 연결된다.
도 6에서는 메모리 셀(MC)이 동적 메모리 셀로 구성되는 예를 도시하였으나, 메모리 셀(MC)은 저항성 메모리 셀로 구성될 수도 있다.
도 7은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 7을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~Wr, r은 2이상의 정수), 복수개의 비트라인들(BL1~BLj, j는 2이상의 정수), 그리고 워드라인들(WL1~WLr)과 비트라인들(BL1~BLj) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 컬럼들(columns)이라고 정할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 5의 반도체 메모리 장치에서 ECC 엔진의 구성을 나타낸다.
도 8을 참조하면, ECC 엔진(400)은 메모리(410), ECC 인코더(420), ECC 디코더(430) 및 모드 선택기(415)를 포함할 수 있다.
메모리(410)는 제2 생성 행렬(GM2), 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22)를 저장하고, ECC 인코더(420)는 메모리(410)에 연결되어 제2 생성 행렬(GM2)을 이용하고, ECC 디코더(430)는 메모리(410)에 연결되어 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22) 중 하나를 선택적으로 이용하여 ECC 디코딩을 수행할 수 있다.
모드 선택기(415)는 제2 제어 신호(CTL2)에 응답하여 제1 디코딩 모드 및 제2 디코딩 모드 중 하나를 지시하는 디코딩 모드 신호(DMS)를 ECC 디코더(430)에 제공할 수 있다. 제어 로직 회로(210)는 반도체 메모리 장치(200)의 전력 소모, 데이터의 신뢰도 등을 고려하여 제1 디코딩 모드 및 제2 디코딩 모드 중 하나를 지시하는 제2 제어 신호(CTL2)를 모드 선택기(415)에 제공할 수 있다.
메모리(410)는 구성 플래그 신호(CFL)을 수신하여 시스템 ECC 엔진(130)에서 사용하는 제1 생성 행렬(GM1) 및 시스템 패리티 체크 행렬에 관한 정보를 저장할 수 있다.
ECC 인코더(420)는 기입 동작에서 제2 생성 행렬(GM2)를 이용하여 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 제1 패리티 비트들(PRT1)을 생성할 수 있다. ECC 인코더(420)는 메시지(MSG)와 제1 패리티 비트들(PRT1)을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다.
ECC 디코더(430)는 독출 동작에서, 코드워드(CW)를 수신하고, 디코딩 모드 신호(DMS)에 응답하여 코드워드(CW)의 메시지(MSG)의 메시지 비트들 및 제1 패리티 비트들(PRT1)을 이용하여 제1 ECC 디코딩 및 제2 ECC 디코딩 중 하나를 수행하여 코드워드(CW)에 포함된 (t1+t2) 에러 비트들의 적어도 일부를 정정할 수 있다.
디코딩 모드 신호(DMS)가 제1 디코딩 모드를 지시하는 경우에, ECC 디코더(430)는 제1 패리티 체크 행렬(H21)을 이용하여 코드워드(CW)에 포함된 (t1+t2) 에러 비트들을 정정할 수 있다. 디코딩 모드 신호(DMS)가 제2 디코딩 모드를 지시하는 경우에, ECC 디코더(430)는 제2 패리티 체크 행렬(H22)을 이용하여 코드워드(CW)에 포함된 t2 에러 비트를 정정할 수 있다.
후술되는 바와 같이, 제1 패리티 체크 행렬(H21)이 메모리 컨트롤러(100)의 시스템 ECC 엔진(130)에서 사용하는 시스템 패리티 체크 행렬을 그 일부로서 포함하고 있으므로, ECC 디코더(430)는 제1 디코딩 모드에서 코드워드(CW)에 포함된 (t1+t2) 에러 비트들을 정정할 수 있다.
실시예에 있어서, 모드 선택기(415)는 ECC 엔진(400) 외부에 배치될 수도 있다.
도 9는 도 3의 시스템 ECC 엔진에서 메모리에 저장되는 제1 생성 행렬의 예를 나타낸다.
도 3 및 도 9를 참조하면, 제1 생성 행렬(GM1)은 21ㅧ26 행렬로 구성될 수 있다. 제1 생성 행렬(GM1)은 제1 생성 다항식(g1(x))를 이용하여 생성될 수 있다. g1(x)는
Figure pat00001
로 표현될 수 있다. 따라서, 제1 생성 행렬(GM1)에 포함되는 복수의 로우들 각각은 3 개의 '1'을 포함할 수 있다.
도 3에서 데이터(DTA)가
Figure pat00002
로 표현되는 경우, 메시지(MSG)는 mGM1 = x로 나타낼 수 있고, x =
Figure pat00003
로 표현될 수 있다.
도 10은 도 3의 시스템 ECC 엔진에서 메모리에 저장되는 시스템 패리티 체크 행렬의 예를 나타낸다.
도 3 및 도 10을 참조하면, 시스템 패리티 체크 행렬(H1)은 5ㅧ26 행렬로 구성될 수 있다.
시스템 패리티 체크 행렬(H1)은 t1 에러 비트를 정정할 수 있다.
도 11은 도 8의 ECC 엔진에서 메모리에 저장되는 제2 생성 행렬의 예를 나타낸다.
도 8 및 도 11을 참조하면, 제2 생성 행렬(GM2)은 26ㅧ31 행렬로 구성될 수 있다. 제2 생성 행렬(GM2)은 제2 생성 다항식(g2(x))를 이용하여 생성될 수 있다. 제2 생성 다항식(g2(x))는
Figure pat00004
로 표현될 수 있다. 따라서, 제2 생성 행렬(GM2)에 포함되는 복수의 로우들 각각은 5 개의 '1'을 포함할 수 있다.
도 8에서 메시지(MSG)가 x =
Figure pat00005
로 표현되는 경우, 코드워드(CW)는 xGM2 = c로 나타낼 수 있고, c = [c_0 c_1 … c_30] 으로 표현될 수 있다.
도 12는 도 8의 ECC 엔진에서 메모리에 저장되는 제1 패리티 체크 행렬의 예를 나타낸다.
도 8 및 도 12를 참조하면, 제1 패리티 체크 행렬(H21)은 10ㅧ31 행렬로 구성될 수 있다.
제1 패리티 체크 행렬(H21)은 제1 서브 행렬(SH1), 제2 서브 행렬(SH2) 및 제3 서브 행렬(SH3)를 포함할 수 있다.
제1 패리티 체크 행렬(H21)은 (t1+t2) 에러 비트들을 정정할 수 있다.
도 13은 도 8의 ECC 엔진에서 메모리에 저장되는 제2 패리티 체크 행렬의 예를 나타낸다.
도 8 및 도 13를 참조하면, 제2 패리티 체크 행렬(H22)은 5ㅧ31 행렬로 구성될 수 있다.
제2 패리티 체크 행렬(H22)은 t2 에러 비트를 정정할 수 있다.
도 10, 도 12 및 도 13을 참조하면, 제2 서브 행렬(SH2)은 시스템 패리티 체크 행렬(H1)과 동일하고, 제3 서브 행렬(SH3)은 제2 패리티 체크 행렬(H22)과 동일함을 알 수 있다. 따라서, 제1 패리티 체크 행렬(H21)은 (t1+t2) 에러 비트들을 정정할 수 있다.
도 14는 도 8의 ECC 엔진에서 ECC 인코더가 출력하는 코드워드의 구성의 예를 나타낸다.
도 14를 참조하면, 코드워드(CW)는 메시지(MSG) 및 제1 패리티 비트들(PRT1)을 포함할 수 있고, 메시지(MSG)는 데이터(DTA) 및 제2 패리티 비트들(PRT2)를 포함할 수 있다.
도 8에서 디코딩 모드 신호(DMS)가 제1 디코딩 모드를 지시하는 경우, ECC 디코더(430)는 제1 패리티 체크 행렬(H21)을 이용하고, 데이터(DTA)를 데이터 비트들(DTA11)로 이용하고, 제1 패리티 비트들(PRT1)과 제2 패리티 비트들(PRT2)을 패리티 비트들(PRT11)로 이용하여 코드워드(CW)에 포함된 (t1+t2) 에러 비트들을 정정할 수 있다.
도 8에서 디코딩 모드 신호(DMS)가 제2 디코딩 모드를 지시하는 경우, ECC 디코더(430)는 제2 패리티 체크 행렬(H22)을 이용하고, 데이터(DTA)와 제2 패리티 비트들(PRT2)를 데이터 비트들(DTA21)로 이용하고, 제1 패리티 비트들(PRT1)을 패리티 비트들(PRT21)로 이용하여 코드워드(CW)에 포함된 t2 에러 비트를 정정할 수 있다.
도 15는 본 발명의 실시예들에 따른 도 8의 ECC 엔진에서 ECC 디코더의 구성을 나타내는 블록도이다.
도 15를 참조하면, ECC 디코더(430)는 신드롬 생성 회로(440) 및 정정 회로(450)을 포함할 수 있다.
신드롬 생성 회로(440)는 메모리(410)에 연결되고 디코딩 모드 신호(DMS)에 응답하여 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22) 중 하나를 이용하여 메모리 셀 어레이(300)로부터 독출된 코드워드(RCW)의 메세지 비트들 및 제1 패리티 비트들에 기초하여 신드롬(SDR)을 생성할 수 있다. 정정 회로(450)는 신드롬(SDR)에 기초하여 코드워드(CW)에 포함된 (t1+t2) 에러 비트들을 정정하여 정정된 메시지(C_MSG)를 출력할 수 있다.
신드롬 생성 회로(440)는 신드롬 생성기(441) 및 스위치 회로(443)를 포함할 수 있다.
스위치 회로(443)는 메모리(410)에 연결되어 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22)을 제공받는다. 스위치 회로(443)는 디코딩 모드 신호(MS)에 응답하여, 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22) 중 하나를 선택하고, 선택된 하나를 패리티 생성기(441)에 제공할 수 있다.
패리티 생성기(441)는 독출 코드워드(RCW)와 스위치 회로(443)에서 제공되는 선택된 패리티 체크 행렬을 수신하고, 상기 선택된 패리티 체크 행렬을 이용하고, 독출 코드워드(RCW)에 기초하여 신드롬(SDR)을 생성할 수 있다.
스위치 회로(443)는 디코딩 모드 신호(DMS)가 제1 디코딩 모드를 지시하는 경우에 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22) 중 제1 패리티 체크 행렬(H21)을 선택할 수 있다. 따라서 제1 디코딩 모드에서 신드롬 생성기(441)는 제1 패리티 체크 행렬(H21) 및 독출 코드워드(RCW)에 기초하여 신드롬(SDR)을 생성할 수 있다. 스위치 회로(443)는 디코딩 모드 신호(DMS)가 제2 디코딩 모드를 지시하는 경우에 제1 패리티 체크 행렬(H21) 및 제2 패리티 체크 행렬(H22) 중 제2 패리티 체크 행렬(H22)을 선택할 수 있다. 따라서 제2 디코딩 모드에서 신드롬 생성기(441)는 제2 패리티 체크 행렬(H22) 및 독출 코드워드(RCW)에 기초하여 신드롬(SDR)을 생성할 수 있다.
정정 회로(450)는 에러 위치 다항식 산출기(Error locator polynomial calculator; 460), 에러 위치 산출기(Error location calculator; 480) 및 데이터 정정기(Data corrector; 490)를 포함할 수 있다.
계수 산출기(460)는 신드롬(SDR)을 이용하여 에러 위치 다항식의 계수들을 산출하여 상기 산출된 계수들을 가지는 에러 위치 다항식을 에러 위치 산출기(480)에 제공한다. 에러 위치 산출기(480)는 상기 산출된 계수들을 갖는 상기 에러 위치 다항식에 기초하여 독출 코드워드(RCW)에 포함되는 에러 비트의 위치를 나타내는 에러 위치 신호(ELS)를 데이터 정정기(490)에 제공한다.
데이터 정정기(490)는 독출 코드워드(RCW)를 수신하고, 독출 코드워드(RCW)를 에 에러 비트가 포함되는 경우, 에러 위치 신호(ELS)에 기초하여 독출 코드워드(RCW)의 에러 비트를 정정하여 정정된 메시지(C_MSG)를 출력할 수 있다.
도 16은 본 발명의 실시예들에 따라 제1 디코딩 모드에서 도 15의 신드롬 생성 회로를 나타내고, 도 17은 본 발명의 실시예들에 따라 제2 디코딩 모드에서 도 15의 신드롬 생성 회로를 나타낸다.
도 16을 참조하면, 디코딩 모드 신호(DMS)가 제1 디코딩 모드를 지시하는 경우에 스위치 회로(443)는 제1 패리티 체크 행렬(H21)을 신드롬 생성기(441)에 제공할 수 있다. 따라서, 제1 디코딩 모드에서, 신드롬 생성기(441)는 제1 패리티 체크 행렬(H21)을 이용하고 독출 코드워드(RCW)에 기초하여 제1 신드롬(SDR1)을 생성할 수 있다.
도 17을 참조하면, 디코딩 모드 신호(DMS)가 제2 디코딩 모드를 지시하는 경우에 스위치 회로(443)는 제2 패리티 체크 행렬(H22)을 신드롬 생성기(441)에 제공할 수 있다. 따라서, 제2 디코딩 모드에서, 신드롬 생성기(441)는 제2 패리티 체크 행렬(H22)을 이용하고 독출 코드워드(RCW)에 기초하 제2 신드롬(SDR2)을 생성할 수 있다.
도 18은 t1과 t2에 따라 제1 디코딩 모드와 제2 디코딩 모드가 가능한 m 값들을 나타내는 표이다.
도 18에서는 t1과 t2가 모두 1이고, 도 3의 시스템 ECC 엔진(130)이 (n1, k, 2*t1 + 1) 코드(이하 제1 코드)를 사용하고, n1= k + m*t1이고, 도 8의 ECC 엔진(400)은 (n2, n1, ≤2*t2 + 1) 코드(이하 제2 코드)를 사용하는 경우를 가정한다.
여기서 n2= k + m*t1 + m*t2 이고, m은 2m - 1≥ k + m*t1 + m*t2를 만족시키는 가장 작은 양의 정수이다.
도 18을 참조하면, m이 5 이상 16이하인 경우에 제1 디코딩 모드는 m의 모든 값들에 대하여 가능하지만, 제2 디코딩 모드는 일부 m 값들에 대하여만 가능한 것을 알 수 있다. 그 이유는, ECC 엔진(400)에서 사용하는 제2 코드는 (n2, k, 2*t1 + 2*t2 +1)을 보장하지만 m, t1, t2에 따라 코드의 최소 거리가 2*t2+1을 만족하지 않는 경우도 존재하기 때문이다. 예를 들어, m이 8이고, t1이 1이고, t2가 1인 경우에 코드의 최소 거리가 2*t2+1을 보장하지 못한다.
그 이유는
Figure pat00006
이고,
Figure pat00007
인 경우에, g2(x)가 원시 다항식(primitive polynomial)을 포함하지 않는 경우가 존재하기 때문이다.
g2(x)가 원시 다항식들만을 포함할 조건은
Figure pat00008
이다. 여기서 GCD는 최대 공약수를 나타낸다. 도 18의 표에서, t1과 t2가 1인 경우, 상기 조건을 만족하는 m은 5, 7, 9, 11, 13, 15인 경우이다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 5 내지 도 19를 참조하면, 반도체 메모리 장치(200)의 동작 방법에서는 ECC 디코더(430)가 메모리 셀 어레이(300)의 타겟 페이지로부터 코드워드(CW)를 독출한다(S110). 제어 로직 회로(210)는 상기 코드워드(CW)에 대하여 제1 ECC 디코딩 수행 여부를 판단한다(S120). 제1 ECC 디코딩을 수행하기로 판단되면(S120에서 YES), ECC 디코더(430)는 코드워드(CW)에 대하여 제1 ECC 디코딩을 수행하여 코드워드(CW)에 포함되는 에러 비트들을 정정한다(S130).
제1 ECC 디코딩을 수행하지 않기로 판단되면(S120에서 NO), ECC 디코더(430)는 코드워드(CW)에 대하여 제2 ECC 디코딩을 수행하여 코드워드(CW)에 포함되는 에러 비트를 정정한다(S160). 반도체 메모리 장치(200)는 정정된 코드워드의 메시지를 메모리 컨트롤러(100)에 전송한다(S190).
도 20은 도 19에서 제1 ECC 디코딩을 수행하는 것을 나타내는 흐름도이다.
도 5 내지 도 18 및 도 20을 참조하면, 코드워드(CW)에 대하여 제1 ECC 디코딩을 수행하기 위하여, 신드롬 생성 회로(440)는 제1 패리티 체크 행렬(H21) 및 코드워드(CW)에 기초하여 제1 신드롬(SDR1)을 생성한다(S140). 정정 회로(450)는 제1 신드롬(SDR1)에 기초하여 코드워드(CW)에 포함되는 (t1+t2) 에러 비트들을 정정한다(S150).
도 21은 도 19에서 제2 ECC 디코딩을 수행하는 것을 나타내는 흐름도이다.
도 5 내지 도 18 및 도 21을 참조하면, 코드워드(CW)에 대하여 제2 ECC 디코딩을 수행하기 위하여, 신드롬 생성 회로(440)는 제2 패리티 체크 행렬(H22) 및 코드워드(CW)에 기초하여 제2 신드롬(SDR2)을 생성한다(S170). 정정 회로(450)는 제2 신드롬(SDR2)에 기초하여 코드워드(CW)에 포함되는 t2 에러 비트를 정정한다(S180).
도 22는 본 발명의 실시예들에 따른 메모리 시스템의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 22를 참조하면, 메모리 컨트롤러(100)는 데이터(DTA)에 대하여 제1 ECC 인코딩 수행하여 메시지(MSG)를 생성하고, 메시지(MSG)를 반도체 메모리 장치(200)에 전송한다(S310).
반도체 메모리 장치(200)의 ECC 인코더(420)는 는 메시지(MSG)에 대하여 제2 ECC 인코딩을 수행하여 코드워드(CW)를 메모리 셀 어레이(300)의 타겟 페이지에 기입한다(S320).
ECC 디코더(430)는 타겟 페이지로부터 코드워드(CW)를 독출한다(S330). ECC 디코더(430)는 코드워드(CW)의 메시지(MSG) 및 제1 패리티 비트들(PRT1)에 기초하고, 디코딩 모드 신호(DMS)에 응답하여 제1 ECC 디코딩 및 제2 ECC 디코딩 중 하나를 수행하여 코드워드(CW)의 적어도 하나의 에러 비트를 정정한다(S340).
반도체 메모리 장치(200)는 정정된 메시지(C_MSG)를 메모리 컨트롤러(100)에 전송한다(S350). 메모리 컨트롤러(100)의 ECC 디코더(150)는 정정된 메시지(C_MSG)에 대하여 제3 ECC 디코딩을 수행하여 정정된 메시지(C_MSG)를 처리한다(S360).
본 발명의 실시예들에 따르면, t1 에러 비트의 정정 능력을 가지는 시스템 ECC 엔진의 코드 정보를 반도체 메모리 장치가 미리 알아서, t2 에러 비트 정정 능력을 가지는 ECC 엔진을 구비하는 반도체 메모리 장치가 ECC 디코딩을 수행하는 경우, 상기 시스템 ECC 엔진의 코드 정보에 관련된 패리티 체크 행렬을 선택적으로 이용하여 (t1+t2) 에러 비트들을 정정할 수 있다. 따라서, 온-칩 ECC 엔진의 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC 엔진을 효율적으로 활용할 수 있다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 23를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 각각은 데이터를 저장하는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들과 에러 처리 정보를 생성하는 제1 타입 ECC 엔진(622)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)는 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 제1 타입 ECC 엔진(622)은 도 8의 ECC 엔진(400)을 채용할 수 있다. 따라서, 제1 타입 ECC 엔진(622)은 ECC 디코딩 동작에서 제1 ECC 디코딩 동작을 수행하여 (t1+t2) 에러 비트들을 정정하거나 제2 ECC 디코딩 동작을 수행하여 t2 에러 비트를 정정할 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다. 복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 연결될 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 23에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 도 22의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 24은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 24를 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다. 상기 호스트 다이(710)의 상부에는 제2 그룹 다이(620)와 같은 HBM 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 24에서는 도 23의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 버퍼 다이(610)는 메모리 다이(D11)와 호스트 다이(710) 사이에 배치될 수 있다. HBM 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(800)은 메모리 컨트롤러(810) 및 반도체 메모리 장치(850)를 포함한다.
메모리 컨트롤러(810)는 제1 ECC 엔진(820)을 포함할 수 있다. 제1 ECC 엔진(820)은 제1 생성 다항식을 사용하여 반도체 메모리 장치(850)에 전송될 데이터에 대하여 ECC 인코딩을 수행하여 제2 패리티 비트들과 데이터를 포함하는 메시지(MSG)를 생성하고, 메모리 컨트롤러(810)는 상기 메시지(MSG)를 반도체 메모리 장치(850)에 전송할 수 있다. 상기 제1 ECC 엔진(820)은 메시지(MSG)에 포함된 t1 에러 비트를 정정할 수 있다. 메모리 컨트롤러(810)는 또한 커맨드(CMD)와 어드레스(ADDR)를 반도체 메모리 장치(850)에 전송하여 반도체 메모리 장치(850)를 제어할 수 있다. 제1 ECC 엔진(820)은 도 3의 시스템 ECC 엔진(130)을 채용할 수 있다.
반도체 메모리 장치(850)는 메모리 셀 어레이(860)와 제2 ECC 엔진(870)을 포함할 수 있다. 제2 ECC 엔진(870)은 메시지(MSG)에 대하여 ECC 인코딩을 수행하여 메시지(MSG)와 제1 패리티 비트들을 포함하는 코드워드를 생성하고, 메모리 셀 어레이(860)는 코드워드(CW)를 저장할 수 있다. 메모리 셀 어레이(860)는 동적 메모리 셀들 또는 비휘발성 메모리 셀들을 포함할 수 있다.
제2 ECC 엔진(870)은 독출 동작에서 ECC 디코딩을 수행함에 있어, 제1 ECC 디코딩을 수행하여 코드워드(CW)에 포함되는 (t1+t2) 에러 비트들을 정정하거나 제2 ECC 디코딩을 수행하여 코드워드(CW)에 포함되는 t2 에러 비트를 정정할 수 있다. 제2 ECC 엔진(870)은 도 8의 ECC 엔진(400)을 채용할 수 있다. 따라서, 제2 ECC 엔진(870)은 ECC 디코딩을 수행함에 있어 제1 패리티 체크 행렬을 이용하여 제1 ECC 디코딩을 수행하거나, 제2 패리티 체크 행렬을 이용하여 제2 ECC 디코딩을 수행할 수 있다. 제1 패리티 체크 행렬은 제1 ECC 엔진(820)의 ECC 디코더에서 사용하는 시스템 패리티 체크 행렬을 그 일부로서 포함할 수 있다.
도 25의 반도체 메모리 장치(850)는 온-칩 ECC 엔진을 채용하는 휘발성 또는 비휘발성 메모리 장치일 수 있다.
도 26은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 26을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 메모리 컨트롤러(920)를 포함할 수 있다. 상기 스택형 메모리 장치(910)와 메모리 컨트롤러(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 메모리 컨트롤러(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(920)는 메모리 컨트롤 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 메모리 컨트롤러(920)는 어플리케이션 프로세서(AP)로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다.
이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 복수의 메모리 다이들 중 적어도 하나는 메모리 셀 어레이 및 ECC 엔진을 포함할 수 있다.
상기 ECC 엔진은 독출 동작에서 ECC 디코딩을 수행함에 있어, 제1 ECC 디코딩을 수행하여 코드워드에 포함되는 (t1+t2) 에러 비트들을 정정하거나 제2 ECC 디코딩을 수행하여 코드워드에 포함되는 t2 에러 비트를 정정할 수 있다. 상기 ECC 엔진은 도 8의 ECC 엔진(400)을 채용할 수 있다. 따라서, 상기 ECC 엔진은 ECC 디코딩을 수행함에 있어 제1 패리티 체크 행렬을 이용하여 제1 ECC 디코딩을 수행하거나, 제2 패리티 체크 행렬을 이용하여 제2 ECC 디코딩을 수행할 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, 메모리 컨트롤러(920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 여기서, 인터포저(930)는 실리콘(TSV) 형태, PCB 형태의 오가닉(Organic) 또는 Non-TSV 방식인 EMIB(embedded multi-die interconnect bridge)를 포함할 수 있다.
본 발명의 실시예들에 따르면, t1 에러 비트의 정정 능력을 가지는 시스템 ECC 엔진의 코드 정보를 반도체 메모리 장치가 미리 알아서, t2 에러 비트 정정 능력을 가지는 ECC 엔진을 구비하는 반도체 메모리 장치가 ECC 디코딩을 수행하는 경우, 상기 시스템 ECC 엔진의 코드 정보에 관련된 패리티 체크 행렬을 선택적으로 이용하여 코드워드에 포함되는 (t1+t2) 에러 비트들을 정정할 수 있다. 따라서, 온-칩 ECC 엔진의 에러 정정 능력을 향상시킬 수 있고, 온-칩 ECC 엔진을 효율적으로 활용할 수 있다.
본 발명은 온-칩 ECC를 채용하는 메모리 장치 및 메모리 시스템에 적용될 수 있다. 즉 본 발명은 다양한 메모리 시스템들 스토리지 장치들 및 컴퓨터 장치에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 메모리 장치의 에러 정정 코드(error correction code; 이하 ECC) 회로로서,
    ECC 디코더를 포함하고, 상기 ECC 디코더는
    디코딩 모드 신호에 응답하여, 제1 패리티 체크 행렬 및 제2 패리티 체크 행렬 중 하나를 이용하고, 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성하는 신드롬 생성 회로; 및
    상기 코드워드를 수신하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 출력하는 정정 회로를 포함하는 반도체 메모리 장치의 에러 정정 코드(error correction code; 이하 ECC) 디코더.
  2. 제1항에 있어서, 상기 신드롬 생성 회로는
    상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬을 제공받고 상기 디코딩 모드 신호에 응답하여 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 하나를 선택하는 스위치 회로; 및
    상기 스위치 회로에 연결되고, 상기 선택된 패리티 체크 행렬을 이용하고 상기 코드워드에 기초하여 상기 신드롬을 생성하는 신드롬 생성기를 포함하는 반도체 메모리 장치의 ECC 회로.
  3. 제2항에 있어서,
    상기 디코딩 모드 신호가 제1 디코딩 모드 신호를 지시하는 경우,
    상기 스위치 회로는 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 상기 제1 패리티 체크 행렬을 선택하고,
    상기 신드롬 생성기는 상기 제1 패리티 체크 행렬 및 상기 코드워드에 기초하여 제1 신드롬을 생성하는 반도체 메모리 장치의 ECC 회로.
  4. 제3항에 있어서,
    상기 디코딩 모드 신호가 제1 디코딩 모드를 지시하는 경우, 상기 정정 회로는 상기 제1 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2) 에러 비트들을 정정하는 반도체 메모리 장치의 ECC 회로.
  5. 제2항에 있어서,
    상기 디코딩 모드 신호가 제2 디코딩 모드를 지시하는 경우,
    상기 스위치 회로는 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 상기 제2 패리티 체크 행렬을 선택하고,
    상기 신드롬 생성기는 상기 제2 패리티 체크 행렬 및 상기 코드워드에 기초하여 제2 신드롬을 생성하는 반도체 메모리 장치의 ECC 회로.
  6. 제5항에 있어서,
    상기 디코딩 모드 신호가 제2 디코딩 모드를 지시하는 경우,
    상기 정정 회로는 상기 제2 신드롬에 기초하여 상기 코드워드에 포함된 t2 에러 비트를 정정하는 반도체 메모리 장치의 ECC 회로.
  7. 제1항에 있어서, 상기 정정 회로는,
    상기 신드롬에 기초하여 에러 위치 다항식의 계수들을 산출하는 에러 위치 다항식 산출기;
    상기 산출된 계수들을 가지는 상기 에러 위치 다항식에 기초하여 상기 코드워드의 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호를 생성하는 에러 위치 산출기; 및
    상기 에러 위치 신호에 응답하여 상기 코드워드의 적어도 하나의 에러 비트를 정정하여 상기 정정된 메세지를 출력하는 데이터 정정기를 포함하는 반도체 메모리 장치의 ECC 회로.
  8. 제1항에 있어서, 상기 디코딩 모드 신호를 생성하는 모드 선택기를 더 포함하는 반도체 메모리 장치의 ECC 회로.
  9. 제1항에 있어서,
    상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬을 저장하는 메모리를 더 포함하고,
    상기 제1 패리티 체크 행렬은 상기 제2 패리티 체크 행렬 및 상기 상기 반도체 메모리 장치에 상기 메시지를 전송하는 메모리 컨트롤러가 ECC 디코딩에 사용하는 시스템 패리티 체크 행렬을 일부로서 포함하는 반도체 메모리 장치의 ECC 회로.
  10. 제1항에 있어서,
    상기 ECC 디코더는 최대 t2 에러 비트를 정정할 수 있고,
    상기 반도체 메모리 장치에 상기 메시지를 전송하는 메모리 컨트롤러는 최대 t1 에러 비트를 정정할 수 있는 반도체 메모리 장치의 ECC 회로.
  11. 복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    메모리 컨트롤러로부터 수신된 메시지에 대하여 생성 행렬을 이용하여 에러 정정 코드(error correction code; 이하 ECC) 인코딩을 수행하여 코드워드를 생성하고, 상기 메모리 셀 어레이로부터 독출된 코드워드의 메세지 및 제1 패리티 비트들에 기초하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 제공하는 ECC 회로; 및
    상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 ECC 회로는
    상기 메시지에 대하여 상기 ECC 인코딩을 수행하는 ECC 인코더; 및
    ECC 디코더를 포함하고, 상기 ECC 디코더는
    디코딩 모드 신호에 응답하여, 제1 패리티 체크 행렬 및 제2 패리티 체크 행렬 중 하나를 이용하고 상기 메세지 비트들 및 상기 제1 패리티 비트들에 기초하여 상기 신드롬을 생성하는 신드롬 생성 회로; 및
    상기 신드롬에 기초하여 상기 메시지에 포함된 (t1+t2) 에러 비트들의 적어도 일부를 정정하여 상기 정정된 메시지를 출력하는 정정 회로를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 신드롬 생성 회로는
    상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬을 제공받고 상기 디코딩 모드 신호에 응답하여 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 하나를 선택하는 스위치 회로; 및
    상기 스위치 회로에 연결되고, 상기 선택된 패리티 체크 행렬을 이용하고 상기 코드워드에 기초하여 상기 신드롬을 생성하는 신드롬 생성기를 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 디코딩 모드 신호가 제1 디코딩 모드를 지시하는 경우,
    상기 스위치 회로는 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 상기 제1 패리티 체크 행렬을 선택하고,
    상기 신드롬 생성기는 상기 제1 패리티 체크 행렬 및 상기 코드워드에 기초하여 제1 신드롬을 생성하고,
    상기 정정 회로는 상기 제1 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2) 에러 비트들을 정정하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 디코딩 모드 신호가 제2 디코딩 모드를 지시하는 경우,
    상기 스위치 회로는 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬 중 상기 제2 패리티 체크 행렬을 선택하고,
    상기 신드롬 생성기는 상기 제2 패리티 체크 행렬 및 상기 코드워드에 기초하여 제2 신드롬을 생성하고,
    상기 정정 회로는 상기 제2 신드롬에 기초하여 상기 코드워드에 포함된 t2 에러 비트를 정정하는 반도체 메모리 장치.
  16. 제12항에 있어서, 상기 ECC 회로는
    제어 신호에 응답하여 상기 디코딩 모드 신호를 생성하는 모드 선택기; 및
    상기 생성 행렬, 상기 제1 패리티 체크 행렬 및 상기 제2 패리티 체크 행렬을 저장하는 메모리를 더 포함하고,
    상기 제1 패리티 체크 행렬은 상기 제2 패리티 체크 행렬 및 상기 상기 메모리 컨트롤러가 ECC 디코딩에 사용하는 시스템 패리티 체크 행렬을 일부로서 포함하는 반도체 메모리 장치.
  17. 제12항에 있어서,
    상기 복수의 메모리 셀들은 각각 동적 메모리 셀을 포함하고,
    상기 제1 패리티 체크 행렬은 double error correction(DEC) 코드를 나타내고,
    상기 제2 패리티 체크 행렬은 single error correction code(SEC)를 나타내는 반도체 메모리 장치.
  18. 제11항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이; 및
    상기 제1 그룹 다이의 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 포함하며,
    상기 복수의 메모리 다이들 중 적어도 하나는 상기 메모리 셀 어레이 및 상기 ECC 회로를 포함하고, 상기 ECC 엔진은 상기 제1 그룹 다이로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하고,
    상기 버퍼 다이는 상기 복수의 관통 라인들을 통해 수신되는 상기 전송 데이터에 전송 에러가 발생된 경우에 상기 전송 패리티 비트들을 이용하여 상기 전송 에러를 정정하는 비아 ECC 엔진을 포함하는 반도체 메모리 장치.
  19. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 반도체 메모리 장치는
    복수의 워드라인들과 복수의 비트라인들에 연결된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 컨트롤러로부터 수신된 메시지에 대하여 에러 정정 코드(error correction code; 이하 ECC) 인코딩을 수행하여 코드워드를 생성하고, 상기 메모리 셀 어레이로부터 독출된 코드워드의 메세지 비트들 및 제1 패리티 비트들에 기초하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 메시지에 포함된 (t1+t2, t1 및 t2는 자연수) 에러 비트들의 적어도 일부를 정정하여 정정된 메시지를 제공하는 ECC 회로; 및
    상기 외부로부터의 커맨드 및 어드레스에 기초하여 상기 ECC 엔진을 제어하는 제어 로직 회로를 포함하는 메모리 시스템.
  20. 제19항에 있어서, 상기 ECC 엔진은
    상기 메시지에 대하여 상기 ECC 인코딩을 수행하는 ECC 인코더; 및
    ECC 디코더를 포함하고, 상기 ECC 디코더는
    디코딩 모드 신호에 응답하여, 제1 패리티 체크 행렬 및 제2 패리티 체크 행렬 중 하나를 이용하고 상기 메세지 비트들 및 상기 제1 패리티 비트들에 기초하여 상기 신드롬을 생성하는 신드롬 생성 회로; 및
    상기 신드롬에 기초하여 상기 코드워드에 포함된 (t1+t2) 에러 비트들의 적어도 일부를 정정하여 상기 정정된 메시지를 출력하는 정정 회로를 포함하고
    상기 메모리 컨트롤러는
    데이터 비트들에 대하여 제1 생성 행렬을 이용하여 시스템 ECC 인코딩을 수행하여 상기 메시지를 생성하는 시스템 ECC 인코더를 구비하는 시스템 ECC 엔진을 포함하고,,
    상기 ECC 인코더는 제2 생성 행렬을 이용하여 상기 코드워드를 생성하고,
    상기 시스템 ECC 엔진은 최대 t1 에러 비트를 정정할 수 있고,
    상기 ECC 엔진은 최대 (t1+t2) 에러 비트를 정정할 수 있는 메모리 시스템.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11611358B2 (en) * 2019-12-24 2023-03-21 Kioxia Corporation Systems and methods for detecting or preventing false detection of three error bits by SEC
US10944429B1 (en) * 2020-01-02 2021-03-09 Silicon Motion, Inc. Data accessing method using data protection with aid of parity check matrix having partial sequential information, and associated apparatus
US11170869B1 (en) * 2020-06-04 2021-11-09 Western Digital Technologies, Inc. Dual data protection in storage devices
US11438015B2 (en) * 2020-07-10 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Two-level error correcting code with sharing of check-bits
KR20220018757A (ko) * 2020-08-07 2022-02-15 에스케이하이닉스 주식회사 데이터 저장 장치 및 동작 방법
US11403010B2 (en) * 2020-08-19 2022-08-02 Silicon Motion, Inc. Data storage device and plane selection method thereof
US11709734B2 (en) * 2021-04-30 2023-07-25 Micron Technology, Inc. Error correction with syndrome computation in a memory device
US11742047B2 (en) * 2021-06-29 2023-08-29 Micron Technology, Inc. Shared error correction coding circuitry
CN113595560B (zh) * 2021-06-29 2024-06-28 浪潮电子信息产业股份有限公司 一种信息纠错方法、装置、设备及存储介质
US11605441B1 (en) 2021-08-30 2023-03-14 Samsung Electronics Co., Ltd. Memory systems having memory devices therein with enhanced error correction capability and methods of operating same
KR20230095437A (ko) * 2021-12-22 2023-06-29 삼성전자주식회사 메모리 시스템 및 이의 동작 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3656107A (en) * 1970-10-23 1972-04-11 Ibm Automatic double error detection and correction apparatus
US4077565A (en) * 1976-09-29 1978-03-07 Honeywell Information Systems Inc. Error detection and correction locator circuits
US4464753A (en) * 1981-12-30 1984-08-07 International Business Machines Corporation Two bit symbol SEC/DED code
US6463563B1 (en) * 1999-11-30 2002-10-08 International Business Machines Corporation Single symbol correction double symbol detection code employing a modular H-matrix
US6978415B1 (en) * 2001-11-27 2005-12-20 Maxtor Corporation Variable redundancy cyclic code encoders
DE10206689B4 (de) 2002-02-18 2004-03-18 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Betrieb eines integrierten Speichers
US7340668B2 (en) 2004-06-25 2008-03-04 Micron Technology, Inc. Low power cost-effective ECC memory system and method
US7653862B2 (en) * 2005-06-15 2010-01-26 Hitachi Global Storage Technologies Netherlands B.V. Error detection and correction for encoded data
US7428689B2 (en) 2005-08-30 2008-09-23 Infineon Technologies Ag Data memory system and method for transferring data into a data memory
US20070150798A1 (en) * 2005-12-12 2007-06-28 Jia-Horng Shieh Method for decoding an ecc block and related apparatus
US7761772B2 (en) 2006-10-18 2010-07-20 Trellisware Technologies, Inc. Using no-refresh DRAM in error correcting code encoder and decoder implementations
US7984357B2 (en) 2007-04-27 2011-07-19 International Business Machines Corporation Implementing minimized latency and maximized reliability when data traverses multiple buses
US8261165B2 (en) * 2008-11-14 2012-09-04 Silicon Laboratories Inc. Multi-syndrome error correction circuit
US20150055405A1 (en) * 2013-08-23 2015-02-26 Kabushiki Kaisha Toshiba Memory device and memory system with sensor
KR20150062646A (ko) 2013-11-29 2015-06-08 삼성전자주식회사 전자 시스템 및 이의 동작 방법
US9772900B2 (en) 2014-07-10 2017-09-26 Samsung Electronics Co., Ltd. Tiered ECC single-chip and double-chip Chipkill scheme
US9800271B2 (en) * 2015-09-14 2017-10-24 Qualcomm Incorporated Error correction and decoding
US9787329B2 (en) * 2015-10-15 2017-10-10 Apple Inc. Efficient coding with single-error correction and double-error detection capabilities
US9823964B2 (en) 2015-12-08 2017-11-21 Nvidia Corporation Method for memory scrub of DRAM with internal error correcting code (ECC) bits during either memory activate and/or precharge operation
US10949298B2 (en) * 2018-09-21 2021-03-16 Taiwan Semiconductor Manufacturing Company, Limited System and method of reducing logic for multi-bit error correcting codes
KR102579014B1 (ko) * 2018-11-06 2023-09-15 삼성전자주식회사 에러 정정 코드 디코더, 반도체 메모리 장치 및 메모리 시스템

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