KR20220009653A - 메모리 디바이스 및 그 동작 방법 - Google Patents

메모리 디바이스 및 그 동작 방법 Download PDF

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윈본드 일렉트로닉스 코포레이션
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Abstract

[목적] 본 발명은, 메모리 디바이스와 그 동작 방법을 제공한다.
[해결수단] 메모리 디바이스는, 입출력 데이터 래치 회로 및 비트라인 센스 증폭기 회로를 포함한다. 입출력 데이터 래치 회로는, 주 입출력선 페어와 로컬 입출력선 페어와의 사이에 결합된다. 로컬 입출력선 페어는, 비트라인 센스 증폭기 회로를 통하여 복수의 비트라인 페어에 결합된다. 메모리 디바이스는 독출 동작 또는 기입 동작의 어느 일방을 실시하는 경우에, 메모리 디바이스는, 2단계식 동작을 실행하여, 이들 비트라인 페어 중 선택된 비트라인 페어의 데이터를 입력 또는 출력하고, 선택된 비트라인 페어는, 2단계식 동작 중 하나의 스테이지 동작에서만, 로컬 입출력선 페어에 접속되고, 2단계식 동작 중 또 하나의 스테이지 동작에서는, 입출력 데이터 래치 회로에 래치한 선택된 비트라인 페어의 데이터는, 주 입출력선 페어에 송신된다.

Description

메모리 디바이스 및 그 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은, 메모리 디바이스에 관한 것으로, 특히, 액세스 속도를 개선할 수 있는 메모리 디바이스 및 그 동작 방법에 관한 것이다.
다이나믹 RAM(Dynamic　Random　Access　Memory, DRAM)의 동작 속도는, 그 자체의 액세스 메커니즘에 의해 제한되기 때문에, DRAM의 액세스 속도를 어떻게 향상시킬 것인가는, 특히, 에러 정정 코드(Error-correcting　code, ECC) 회로를 갖춘 DRAM에 있어, 항상 중요한 연구 과제이다. ECC 회로는, 데이터의 신뢰성을 향상시킬 수 있지만, DRAM의 열 주소 간의 지연 시간(Column-to-Column　Delay, tCCD)의 증가를 초래한다. 따라서, 높은 신뢰성을 가지고, 속도도 빠른 메모리 디바이스를 어떻게 제공할 것인가는, 현재의 메모리 기술 발전의 중요한 과제가 되고 있다.
본 발명은, 파이프라인(pipeline) 구조를 가지고, 메모리 디바이스의 동작 주기를 단축할 수 있는 메모리 디바이스 및 그 동작 방법을 제공한다.
본 발명의 실시 형태는, 입출력 데이터 래치 회로 및 비트라인 센스 증폭기 회로를 포함하는 메모리 디바이스를 제공한다. 입출력 데이터 래치 회로는, 주 입출력선 페어와, 로컬 입출력선 페어와의 사이에 결합된다. 로컬 입출력선 페어는, 비트라인 센스 증폭기 회로를 통하여 복수의 비트라인 페어에 결합된다. 메모리 디바이스는 독출 동작 또는 기입 동작의 어느 하나를 실시하는 경우에, 메모리 디바이스는, 2단계식 동작을 실행하여, 이들 비트라인 페어 중 선택된 비트라인 페어의 데이터를 입력 또는 출력하고, 선택된 비트라인 페어는, 2단계식 동작 중 하나의 스테이지 동작에서만 로컬 입출력선 페어에 접속되고, 2단계식 동작 중 또 하나의 스테이지 동작에서는, 입출력 데이터 래치 회로에 래치(latch)한 선택된 비트라인 페어의 데이터가 주 입출력선에 송신된다.
본 발명의 실시 형태는, 다음의 단계를 포함하는 메모리 디바이스 동작 방법을 제공한다. 제1 스테이지 동작에서는, 센스 증폭기 데이터 래치에 보존되어 있는 선택된 비트라인 페어의 데이터를 입출력 데이터 래치 회로에 래치한다. 제2 스테이지 동작에서는, 입출력 데이터 래치 회로에 래치한 선택된 비트라인 페어의 데이터를 주 입출력선 페어에 송신해, 독출 동작을 실행한다.
상기에 근거하여, 본 발명은, 메모리 디바이스 및 그 동작 방법을 제안한다. 주 입출력선 페어와 로컬 입출력선 페어와의 사이에는, 입출력 데이터 래치 회로가 설치되어, 기입 또는 독출을 하려는 데이터를 래치한다. 목표 데이터를 주 입출력선 페어와 로컬 입출력선 페어의 사이에 일시적으로 보존함으로써, 액세스 동작을 제1 스테이지 동작과 제2 스테이지 동작으로 분할할 수 있어, 액세스 동작에 파이프라인 구조를 갖게 하는 것을 달성한다.
[도 1] 본 발명의 실시 형태에 따른 메모리 디바이스의 회로 설명도이다.
[도 2a] 본 발명의 실시 형태에 따른 독출 동작의 타이밍도이다.
[도 2b] 본 발명의 실시 형태에 따른 기입 동작의 타이밍도이다.
[도 3] 본 발명의 실시 형태에 따른 기입 독출 동기 동작 타이밍도이다.
[도 4] 본 발명의 다른 실시 형태에 따른 메모리 디바이스의 회로 설명도이다.
[도 5] 본 발명의 실시 형태에 따른 마스크 기입(masked-write) 동작의 타이밍도이다.
[도 6] 본 발명의 다른 실시 형태에 따른 기입 마스크 동작의 타이밍도이다.
[도 7] 본 발명의 실시 형태에 따른 메모리 디바이스의 동작 방법의 플로우도이다.
[도 8] 본 발명의 다른 실시 형태에 따른 메모리 디바이스의 동작 방법의 플로우도이다.
본 발명의 상기 특징 및 이점을 알기 쉽게 하기 위해, 실시 형태를 예로 들어 도면에 맞추어 이하대로 상세를 설명한다.
본 발명을 이해하기 쉽게 하기 위해, 이하에 실시 형태를 예로 들어, 본 발명이 그에 근거해 실시할 수 있는 범례로 한다. 또, 가능한 범위 내에서, 도면 및 실시 형태에서 동일한 부호를 사용한 요소/부재/스텝은, 동일 또는 유사한 컴포넌트를 나타내고 있다.
이하의 실시 형태에서는, DRAM을 실시 범례로 하여, 본 발명의 메모리 디바이스 및 그 동작 방법을 설명한다. 단, 본 발명은, 메모리 디바이스의 타입을 제한하는 것은 아니다.
도 1은, 본 발명의 실시 형태에 따른 메모리 디바이스의 회로 설명도이다. 도 1을 참조하고, 메모리 디바이스(100)는, 입출력 데이터 래치 회로(110), 비트라인 센스 증폭기 회로(BLSA) 및 메모리 셀 어레이(MA)를 적어도 포함한다. 메모리 셀 어레이(MA)는, 어레이를 나타내며 배열된 복수의 메모리 셀로 구성된다. 이들 메모리 셀은, 복수의 워드라인(Word-Line)과 복수의 비트라인 페어(Bit-Line pair)를 접속한다. 설명을 간단히 하기 위해, 도 1의 메모리 셀 어레이(MA)는, 예로서 워드라인(WL) 상의 2개의 메모리 셀(MC1와 MC2) 만을 나타내고 있다. 메모리 셀(MC1)은, 비트라인 페어(BL1)에 결합된다. 비트라인 페어(BL1)는, 비트라인(BLT1)과 상보 비트라인(相補 Bit-Line)(BLB1)을 포함한다. 메모리 셀(MC2)은, 비트라인 페어(BL2)에 결합된다. 비트라인 페어(BL2)는, 비트라인(BLT2)과 상보 비트라인(BLB2)을 포함한다.
입출력 데이터 래치 회로(110)는, 주(main) 입출력선 페어(MIO)와 로컬(lacal) 입출력선 페어(LIO)와의 사이에 결합된다. 주 입출력선 페어(MIO)는, 주 입출력선(MIOT)과, 상보 주 입출력선(MIOB)을 포함한다. 로컬 입출력선 페어(LIO)는, 로컬 입출력선(LIOT)과, 상보 로컬 입출력선(LIOB)을 포함한다. 입출력 데이터 래치 회로(110)는, 메모리 셀 어레이(MA)에 기입하는 데이터, 또는 로컬 입출력선 페어(LIO)로부터 출력하는 메모리 셀 어레이(MA)의 데이터를 래치하는 것에 사용된다.
로컬 입출력선 페어(LIO)는, 비트라인 센스 증폭기 회로(BLSA)를 통하여, 복수의 비트라인 페어, 예를 들면, 비트라인 페어(BL1, BL2)에 결합된다. 열 선택 신호(CSLn)는, 스위치(TC)를 제어하여, 로컬 입출력선 페어(LIO)와 비트라인 페어(BLn)를 도통(導通)시키고, 여기서 n은 정수(整數)이다. 비트라인 센스 증폭기 회로(BLSA)는, 비트라인 페어의 전위 신호를 센싱해, 증폭하는 것에 사용된다. 비트라인 센스 증폭기 회로(BLSA)는, 복수의 센스 증폭기 데이터 래치(SADL)를 더 포함한다. 이들 센스 증폭기 데이터 래치(SADL)는, 이들 비트라인 페어의 사이에 접속되어, 이들 비트라인 페어의 데이터를 보존하기 위해서 사용된다.
주 센싱 구동 회로(120)는, 주 입출력선 페어(MIO)에 결합되고, 구동 인에이블 신호(DR_EN) 및 센서 인에이블 신호(SA_EN)에 의해 제어된다. 구동 인에이블 신호(DR_EN)가 주 센싱 구동 회로(120)를 유효로 할 때, 메모리 디바이스(100)는, 메모리 셀 어레이(MA)에 기입 동작을 실행한다. 주 입출력선 페어(MIO)는, 주 센싱 구동 회로(120)로부터 기입 데이터를 수신하고, 로컬 입출력선 페어(LIO)는, 입출력 데이터 래치 회로(110)를 통하여 주 입출력선 페어(MIO)로부터 기입 데이터를 수신하고, 대응하는 비트라인 페어의 센스 증폭기 데이터 래치(SADL)에 기입 데이터를 송신한다. 센서 인에이블 신호(SA_EN)가 주 센싱 구동 회로(120)를 유효로 할 때, 메모리 디바이스(100)는, 메모리 셀 어레이(MA)에 독출 동작을 실행한다. 센스 증폭기 데이터 래치(SADL)에 보존된 독출 데이터는, 로컬 입출력선 페어(LIO)를 통하여 입출력 데이터 래치 회로(110)에 송신되어, 입출력 데이터 래치 회로(110)에 래치된다. 다음으로, 입출력 데이터 래치 회로(110)로부터 주 입출력선 페어(MIO)에 독출 데이터가 송신된다. 끝으로, 주 센싱 구동 회로(120)는, 주 입출력선 페어(MIO)의 독출 데이터를 센싱한다.
바꾸어 말하면, 본 실시 형태에서는, 메모리 디바이스는 독출 동작 또는 기입 동작의 어느 하나를 실시하는 경우에, 메모리 디바이스(100)는, 2단계식 동작을 실행하여, 이들 비트라인 페어 중 선택된 비트라인 페어의 데이터를 입력 또는 출력한다. 예를 들면, 액세스 되는 메모리 셀이 메모리 셀(MC1)이기 때문에, 비트라인 페어가 비트라인 페어(BL1)로서 선택된다. 선택된 비트라인 페어(BL1)는, 2단계식 동작 중 하나의 스테이지 동작에서만 로컬 입출력선 페어(LIO)에 접속된다. 2단계식 동작의 또 하나의 스테이지 동작에서는, 입출력 데이터 래치 회로(110)에 래치한 선택된 비트라인 페어(BL1)의 데이터가 주 입출력선 페어(MIO)에 송신된다.
보다 구체적으로는, 전술의 2단계식 동작은, 제1 스테이지 동작 및 제2 스테이지 동작을 포함한다. 메모리 디바이스(100)가 메모리 셀(MC1)에 독출 동작을 실행할 때, 제1 스테이지 동작에서는, 선택된 비트라인 페어(BL1)의 데이터가, 대응하는 센스 증폭기 데이터 래치(SADL)로부터 입출력 데이터 래치 회로(110)에 래치되고, 제2 스테이지 동작에서는, 입출력 데이터 래치 회로(110)에서 래치된 데이터가 주 입출력선 페어(MIO)에 전송된다. 메모리 디바이스(100)가 메모리 셀(MC1)에서 기입 동작을 실행할 때, 제1 스테이지 동작에서는, 기입 데이터가 주 입출력선 페어(MIO)로부터 입출력 데이터 래치 회로(110)에 래치되고, 제2 스테이지 동작에서는, 입출력 데이터 래치 회로(110)에 래치한 기입 데이터가, 선택된 비트라인 페어(BL1)에 대응하는 센스 증폭기 데이터 래치(SADL)에 송신된다.
이하, 실시의 상세를 더 설명한다.
도 2a는, 본 발명의 실시 형태에 따른 독출 동작의 타이밍도이며, 도 2b는, 본 발명의 실시 형태에 따른 기입 동작의 타이밍도이다. 도 1~도 2b를 함께 참조한다. 본 실시 형태에서는, 입출력 데이터 래치 회로(110)는, 독출 데이터 래치 회로(RDL)와, 기입 데이터 래치 회로(WDL)를 포함한다. 독출 데이터 래치 회로(RDL)는, 주 입출력선 페어(MIO)와 로컬 입출력선 페어(LIO)와의 사이에 결합되고, 독출 입력 신호(RDIN)와 독출 출력 신호(RDOUT)에 의해 제어된다. 기입 데이터 래치 회로(WDL)는, 주 입출력선 페어(MIO)와 로컬 입출력선 페어(LIO)와의 사이에 결합되고, 기입 입력 신호(WDIN)와 기입 출력 신호(WDOUT)에 의해 제어된다.
도 2a를 참조하고, 메모리 디바이스(100)가 독출 동작(READ)을 실행할 때, 매회, 독출 동작(READ)은, 제1 스테이지 동작(ST1)과 제2 스테이지 동작(ST2)의 2개의 스테이지로 분할된다. 제1 스테이지 동작(ST1)에서는, 열 선택 신호(CSL1)는, 비트라인 페어(BL1)와 로컬 입출력선 페어(LIO)를 선택적으로 도통시킨다. 비트라인(BLT1)과 상보 비트라인(BLB1)과의 사이의 센스 증폭기 데이터 래치(SADL)는, 독출 데이터(RD)를 로컬 입출력선 페어(LIO)에 송신한다. 이 밖에, 독출 입력 신호(RDIN)는, 독출 데이터 래치 회로(RDL)에 로컬 입출력선 페어(LIO)로부터 수신시켜, 독출 데이터(RD)를 래치시킨다. 제2 스테이지 동작(ST2)에서는, 독출 출력 신호(RDOUT)는, 독출 데이터 래치 회로(RDL)에 래치한 독출 데이터(RD)를, 주 입출력선 페어(MIO)에 송신시키고, 센서 인에이블 신호(SA_EN)는, 주 센싱 구동 회로(120)에 주 입출력선 페어(MIO)의 독출 데이터(RD)를 센싱시킨다.
특히 설명해야 할 것으로, 독출 동작(READ)의 제2 스테이지 동작(ST2)에서는, 열 선택 신호(CSL1)는, 이미 무효 상태로 되어 있고, 비트라인 페어(BL1)와 로컬 입출력선 페어(LIO)는 비(非)도통이다. 본 실시 형태의 독출 동작(READ)에서는, 제1 스테이지 동작(ST1)의 시간의 길이는, 제2 스테이지 동작(ST2)과 같고, 시간의 길이는, 모두 tCOR이며, 시간의 길이(tCOR)는, 메모리 디바이스(100)의 열 선택 주기와 같다. 열 선택 주기는, 각 열(column)이 개시되는 펄스 주기이다.
도 2b를 참조하고, 메모리 디바이스(100)가 기입 동작(WRITE)을 실행할 때, 매회, 기입 동작(WRITE)은, 마찬가지로, 제1 스테이지 동작(ST1)과 제2 스테이지 동작(ST2)의 2개의 스테이지로 분할된다. 제1 스테이지 동작(ST1)에서는, 구동 인에이블 신호(DR_EN)가 유효 상태이며, 주 센싱 구동 회로(120)는, 기입 데이터(WD)를 주 입출력선 페어(MIO)에 송신한다. 기입 입력 신호(WDIN)는, 기입 데이터 래치 회로(WDL)에 주 입출력선 페어(MIO)로부터 기입 데이터(WD)를 수신시키고, 이를 래치시킨다. 제2 스테이지 동작(ST2)에서는, 기입 출력 신호(WDOUT)는, 기입 데이터 래치 회로(WDL)에 래치한 기입 데이터(WD)를 로컬 입출력선 페어(LIO)에 출력시킨다. 이 밖에, 열 선택 신호(CSL1)는, 비트라인 페어(BL1)를 로컬 입출력선 페어(LIO)에 도통시킨다. 기입 데이터(WD)는, 비트라인 페어(BL1)에 대응하는 센스 증폭기 데이터 래치(SADL)에 송신된다. 끝으로, 기입 데이터(WD)는, 메모리 셀(MC1)에 기입된다.
특히 설명해야 할 것으로, 기입 동작(WRITE)의 제1 스테이지 동작(ST1)에서는, 열 선택 신호(CSL1)는, 무효 상태에 있고, 비트라인 페어(BL1)는, 로컬 입출력선 페어(LIO)에 접속되어 있지 않다. 본 실시 형태의 기입 동작(WRITE)에서는, 제1 스테이지 동작(ST1)의 시간의 길이는, 제2 스테이지 동작(ST2)과 같고, 시간의 길이는, 모두 tCOW이며, 시간의 길이(tCOW)는, 메모리 디바이스(100)의 열 선택 주기와 같다.
본 실시 형태에서는, 기입 동작(WRITE)이나, 독출 동작(READ)의 2단계식 동작인지에 관계없이, 각 스테이지 동작의 시간의 길이는 같다. 독출 동작(READ)의 제1 스테이지 동작(ST1) 및 제2 스테이지 동작(ST2)의 시간은, 모두 tCOR이다. 기입 동작(WRITE)의 제1 스테이지 동작(ST1) 및 제2 스테이지 동작(ST2)의 시간은, 모두 tCOW이다. 또, 본 실시 형태의 2단계식 동작의 시간의 길이는, 기입 동작(WRITE)에 있어서도 독출 동작(READ)에 있어서도 같다. 독출 동작(READ)의 시간의 길이(tCOR)는, 기입 동작(WRITE)의 시간의 길이(tCOW)와 같다. 여기서, 각 스테이지 동작의 시간의 길이는, 어느 하나의 열 선택 주기이다.
입출력 데이터 래치 회로(110)를 통하여 기입 데이터(WD) 및 독출 데이터(RD)를 래치하고, 메모리 디바이스(100)는, 기입 동작(WRITE)인지, 독출 동작(READ)인지에 관계없이, 모두 2단계식 동작을 채용할 수 있기 때문에, 메모리 디바이스(100)는, 파이프라인 구조를 가지고, 복수의 커맨드를 병렬해서 실행할 수 있다.
도 3은, 본 발명의 실시 형태에 따른 기입 독출 동기(Read-While-Write, RWW) 동작의 타이밍도이다. 도 3을 참조하고, 메모리 디바이스(100)가 기입 독출 동기 동작(RWW)을 실행할 때, 매회, 기입 독출 동기 동작(RWW)은, 제1 스테이지 동작(ST1)과 제2 스테이지 동작(ST2)의 2개의 스테이지로 분할된다. 제1 스테이지 동작(ST1)에서는, 구동 인에이블 신호(DR_EN)가 유효 상태이며, 주 센싱 구동 회로(120)는, 기입 데이터(WD)를 주 입출력선 페어(MIO)에 송신한다. 기입 입력 신호(WDIN)는, 기입 데이터 래치 회로(WDL)를 유효로 하여, 주 입출력선 페어(MIO)로부터 기입 데이터(WD)를 수신시키고, 기입 데이터(WD)를 래치시킨다. 동시에, 독출 입력 신호(RDIN)는, 독출 데이터 래치 회로(RDL)를 유효로 하여, 로컬 입출력선 페어(LIO)로부터 독출 데이터(RD)를 수신시키고, 래치시킨다. 제1 스테이지 동작(ST1)에서는, 열 선택 신호(CSL1)는, 선택적으로 비트라인 페어(BL1)를 로컬 입출력선 페어(LIO)에 도통시킨다. 독출 데이터(RD)는, 비트라인 페어(BL1)에 접속하는 센스 증폭기 데이터 래치(SADL)로부터 독출 데이터 래치 회로(RDL)에 송신된다.
바꾸어 말하면, 제1 스테이지 동작(ST1)에서는, 메모리 디바이스(100)는, 기입 데이터(WD)를 기입 데이터 래치 회로(WDL)에 입력하는 것, 및 메모리 셀(MC1)로부터 독출 데이터(RD)를 독출 데이터 래치 회로(RDL)에 입력하는 것을 병렬로 실행할 수 있다.
제2 스테이지 동작(ST2)에서는, 기입 출력 신호(WDOUT)는, 기입 데이터 래치 회로(WDL)를 제어하여, 래치된 기입 데이터(WD)를 로컬 입출력선 페어(LIO)에 출력한다. 동시에, 독출 출력 신호(RDOUT)는, 독출 데이터 래치 회로(RDL)를 제어하여 독출 데이터(RD)를 주 입출력선 페어(MIO)로 출력하고, 주 센싱 구동 회로(120)에 메모리 셀(MC1)로부터 독출 데이터(RD)를 센싱시킨다. 이 밖에, 열 선택 신호(CSL2)는, 선택적으로 비트라인 페어(BL2)를 로컬 입출력선 페어(LIO)에 도통시킨다. 기입 데이터(WD)는, 비트라인 페어(BL2)에 대응하는 센스 증폭기 데이터 래치(SADL)에 송신된다. 기입 데이터(WD)는, 메모리 셀(MC2)에 기입된다.
간단히 말하면, 제2 스테이지 동작(ST2)에서는, 메모리 디바이스(100)는, 기입 데이터 래치 회로(WDL)로부터 기입 데이터(WD)를 출력하는 것, 및 독출 데이터 래치 회로(RDL)로부터 메모리 셀(MC1)의 독출 데이터(RD)를 출력하는 것을 병렬로 실행할 수 있다. 메모리 디바이스(100)는, 제2 스테이지 동작(ST2)에서 메모리 셀(MC1)의 독출 데이터를 센싱하면서, 기입 데이터(WD)를 메모리 셀(MC2)에 기입할 수 있다.
본 실시 형태에서는, 기입 독출 동기 동작(RWW)의 제1 스테이지 동작(ST1)의 시간의 길이는, 제2 스테이지 동작(ST2)의 시간의 길이와 같고, 또한 1개의 열 선택 주기일 수 있다. 예를 들면, 기입 독출 동기 동작(RWW)의 시간의 길이는, 시간의 길이(tCOR)의 2배(2*tCOR) 또는 시간의 길이(tCOW)의 2배(2*tCOW)와 동일하게 할 수 있다.
도 4는, 본 발명의 다른 실시 형태에 따른 메모리 디바이스의 회로 설명도이다. 도 4를 참조하고, 메모리 디바이스(200)는, 메모리 디바이스(100)와 유사하고 또한 상술의 각종 실시 형태를 실시할 수 있다. 메모리 디바이스(200)와 메모리 디바이스(100)의 차이는, 메모리 디바이스(200)가 에러 정정(ECC) 회로(210)를 더 포함하는 것에 있다. ECC 회로(210)는, 선택한 비트라인 페어로부터의 데이터에 에러 검사와 정정을 실행하는 것에 사용된다.
도 5는, 본 발명의 실시 형태에 따른 마스크 기입(masked-write) 동작의 타이밍도이다. 메모리 디바이스(200)는, 도 5의 실시 형태를 실시할 수 있고, 도 4에 맞추어 도 5를 참조한다. 메모리 디바이스(200)는, 제1 마스크 기입 커맨드(MWR1) 및 제2 마스크 기입 커맨드(MWR2)를 순서대로 수신하고, 독출-수정-기입(read-modify-write) 동작(301) 및 독출-수정-기입 동작(302)을 대응하여 실행한다. 독출-수정-기입 동작(301 또는 302)을 실행하는 과정에서, 독출 동작(READ)의 실행 후, ECC 회로(210)는, 독출한 데이터에 대해서 에러 검사 정정 스텝(310)을 실행한다. 또, 기입 동작(WRITE)을 실행하기 전에, 메모리 디바이스(200)는, 데이터 송신 스텝(320) 및 패리티 데이터 생성(parity　data generation) 스텝(330)도 실행할 필요가 있다. 독출 동작(READ) 및 기입 동작(WRITE)의 실시의 상세에 대하여는, 상기의 실시 형태의 설명을 참조할 수 있다. 마스크 기입 커맨드(MWR1 또는 MWR2)로부터 개시해서 시간(T0)을 경과한 후 처음으로, 메모리 디바이스(200)는, 데이터 송신 스텝(320)과 패리티 데이터 생성 스텝(330)의 실행을 개시한다. 패리티 데이터 생성 스텝(330)에서, 예를 들면, 독출한 데이터와 기입하는 데이터를 결합시켜 패리티 생성을 실시하고 있다.
본 실시 형태에서는, 독출 동작(READ)과 기입 동작(WRITE)의 주기 길이는 같고, 모두 시간의 길이 T이다. 시간의 길이(T)는, 2개의 열 선택 주기, 예를 들면, 2*tCOR 또는 2*tCOW와 동일하다. 독출 동작(READ) 및 기입 동작(WRITE)에 대해서, 2단계식 동작의 각 스테이지 동작의 시간의 길이는, 어느 하나의 열 선택 주기와 동일하게 할 수 있다. 메모리 디바이스(200)가, 선택된 비트라인 페어에 독출-수정-기입 동작(301 또는 302)을 실행할 때, 선택된 비트라인 페어의 독출 동작(READ)을 실시하는 개시 시간은, 선택된 비트라인 페어의 기입 동작(WRITE)을 실시하는 개시 시간 보다 적어도 시간의 길이(T)의 2배 빠르고, 즉, 메모리 디바이스(200)는, 독출 동작(READ)이 실행 개시 후, 적어도 4개의 열 선택 주기를 경과하고 나서, 기입 동작(WRITE)의 실행을 개시한다. 바꾸어 말하면, 본 실시 형태의 독출-수정-기입 동작에서는, 독출 동작(READ)이 개시되는 시간점은, 기입 동작(WRITE)이 개시되는 시간점 보다 m*T 만큼 빠르고, 여기서 m은 2 이상의 정수이다.
언급해 두어야 할 것으로, 제1 마스크 기입 커맨드(MWR1)와 제2 마스크 기입 커맨드(MWR2)의 시간 간격(tCCD)은, n*T로 단축할 수 있고, 여기서 n은 1 이상의 정수이다. 즉, 본 실시 형태의 최소 열 주소 간의 지연 시간은, 적어도 2개의 열 선택 주기로 단축할 수 있기 때문에, 메모리 디바이스(200)의 동작 속도를 향상시킬 수 있다.
도 6은, 본 발명의 실시 형태에 따른 기입 마스크 동작의 타이밍도이다. 메모리 디바이스(200)는, 도 6의 실시 형태를 실시할 수 있고, 도 4에 맞춰서 도 6을 참조한다. 메모리 디바이스(200)는, 제1 마스크 기입 커맨드(MWR1) 및 제2 마스크 기입 커맨드(MWR2)를 순서대로 수신하고, 독출-수정-기입 동작(401) 및 독출-수정-기입 동작(402)을 대응하여 실행한다. 독출-수정-기입 동작(401 또는 402)을 실행하는 과정에서, 독출 동작(READ)의 실행 후, ECC 회로(210)는, 독출한 데이터에 대해서 에러 검사 정정 스텝(310)을 실행한다. 도 5의 실시 형태의 플로우와 마찬가지로, 메모리 디바이스(200)는, 데이터가 메모리 셀에 라이트 백(write-back) 되기 전에 데이터 송신 스텝(320)과 패리티 데이터 생성 스텝(330)을 실행한다.
본 실시 형태에서는, 메모리 디바이스(200)는, 독출/기입 기능을 가진다. 메모리 디바이스(200)는, 스텝(330)의 후에, 기입 독출 동기 동작(RWW)을 실행한다. 메모리 디바이스(200)가 독출-수정-기입 동작(401)에서 데이터를 메모리 셀에 라이트 백(write-back)하는 동작을 실행할 때, 동시에 독출-수정-기입 동작(402)에서 메모리 셀로부터 데이터를 독출하는 동작을 실행할 수 있다. 이와 같이 해서, 메모리 디바이스(200)의 액세스 속도를 가속할 수 있다. 기입 독출 동기 동작(RWW), 독출 동작(READ) 및 기입 동작(WRITE)의 실시의 상세는, 상기의 실시 형태를 참조할 수 있다.
본 실시 형태에서는, 기입 독출 동기 동작(RWW), 독출 동작(READ) 및 기입 동작(WRITE)의 주기 길이는 같고, 모두 시간의 길이 T이다. 여기서, 시간의 길이(T)는, 2개의 열 선택 주기, 예를 들면, 2*tCOR 또는 2*tCOW와 동일하다. 메모리 디바이스(200)가 선택된 비트라인에 독출-수정-기입 동작(401 또는 402)을 실행할 때, 독출 동작(READ)의 개시의 시간점은, 기입 독출 동기 동작(RWW) 또는 기입 동작(WRITE) 보다 m*T 만큼 빠르고, 여기서 m은 2 이상의 정수이다.
언급해 두어야 할 것으로, 제1 마스크 기입 커맨드(MWR1)와 제2 마스크 기입 커맨드(MWR2)의 시간 간격(tCCD)도, m*T로 단축된다. 즉, 본 실시 형태의 최소 열 주소 간의 지연 시간은, 적어도 4개의 열 선택 주기로 단축할 수 있다.
도 7은, 본 발명의 실시 형태에 따른 메모리 디바이스 동작 방법의 플로우도이다. 도 7을 참조하고, 도 7의 동작 방법은, 도 1~도 6의 실시 형태의 독출 동작(READ)에 적용된다. 이하, 상기의 실시 형태의 부재 부호를 이용해 도 7의 동작 방법을 설명한다.
스텝(S710)에서는, 제1 스테이지 동작(ST1)에서, 센스 증폭기 데이터 래치(SADL)에 보존된 선택된 비트라인 페어의 데이터를, 입출력 데이터 래치 회로(110)에 래치한다. 스텝(S720)에서는, 제2 스테이지 동작(ST2)에서, 입출력 데이터 래치 회로(110)에 래치한 선택된 비트라인 페어의 데이터를, 주 입출력선 페어(MIO)에 송신해, 독출 동작(READ)을 실행한다.
도 8은, 본 발명의 다른 실시 형태에 따른 메모리 디바이스의 동작 방법의 플로우도이다. 도 8을 참조하고, 도 8의 동작 방법은, 도 1~도 6의 실시 형태의 기입 동작(WRITE)에 적용된다. 이하, 상기 실시 형태의 부재 부호를 이용해 도 8의 동작 방법을 설명한다.
스텝(S810)에서는, 제1 스테이지 동작(ST1)에서, 주 입출력선 페어(MIO)의 기입 데이터를, 입출력 데이터 래치 회로(110)에 래치한다. 스텝(S820)에서는, 제2 스테이지 동작(ST2)에서, 입출력 데이터 래치 회로(110)에서 래치한 기입 데이터를, 선택된 비트라인 페어에 대응하는 센스 증폭기 데이터 래치(SADL)에 송신해, 기입 동작을 실행한다.
도 7 및 도 8의 각 스텝은, 도 1~도 6의 실시 형태에서 상세히 설명되어 있고, 당업자는, 전술의 설명으로부터 충분한 제안 및 교시를 얻을 수 있으므로, 여기에서는 재차 설명하지 않는다.
요약하면, 본 발명의 메모리 디바이스는, 주 입출력선 페어와 로컬 입출력선 페어와의 사이에 설치된 입출력 데이터 래치 회로에 의해 액세스 동작을, 데이터를 비트라인 페어의 센스 증폭기 데이터 래치로부터 입출력 데이터 래치 회로에 송신하는 것, 및 입출력 데이터 래치 회로에 래치한 데이터를 주 입출력선 페어에 송신하는 것의 2개의 스테이지로 분할한다. 따라서, 메모리 디바이스는, 파이프라인 구조를 가지고, 복수의 커맨드를 병렬로 실행할 수 있다. 이에 따라, 메모리 디바이스의 액세스 속도를 개선한다. 본 발명의 실시 형태는, 상기 메모리 디바이스에 적용되는 동작 방향도 제시하고 있다.
본 발명은 실시 형태를 상기와 같이 개시했지만, 본 발명을 한정하기 위한 것이 아니며, 당업자는, 본 발명의 정신을 일탈하지 않는 범위에서 약간의 변경과 수식을 실시할 수 있고, 그러므로 본 발명의 보호 범위는 후술하는 청구범위를 기준으로 한다.
100: 메모리 디바이스
110: 입출력 데이터 래치 회로
120: 주 센싱 구동 회로
210: ECC 회로
301, 302, 401, 402: 독출-수정-기입 동작
310: 에러 검사 정정 스텝
320: 데이터 송신 스텝
330: 패리티 데이터 생성 스텝
BLSA: 비트라인 센스 증폭기 회로
BL1, BL2: 비트라인 페어
BLT1, BLBT2: 비트라인
BLB1, BLB2: 상보 비트라인
CSL1, CSL2: 열 선택 신호
DR_EN: 구동 인에이블 신호
LIO: 로컬 입출력선 페어
LIOT: 로컬 입출력선
LIOB: 상보 로컬 입출력선
MA: 메모리 셀 어레이
MIO: 주 입출력선 페어
MIOT: 주 입출력선
MIOB: 상보 주 입출력선
MC1, MC2: 메모리 셀
MWR1: 제1 마스크 기입 커맨드
MWR2: 제2 마스크 기입 커맨드
M: 정수
RD: 독출 데이터
RDIN: 독출 입력 신호
RDOUT: 독출 출력 신호
RDL: 독출 데이터 래치 회로
READ: 독출 동작
RWW: 기입 독출 동기 동작
SADL: 센스 증폭기 데이터 래치
SA_EN: 센서 인에이블 신호
ST1: 제1 스테이지 동작
ST2: 제2 스테이지 동작
TC: 스위치
T0: 시간
tCCD: 시간 간격
tCOR, tCOW, T: 시간의 길이
WL: 워드라인
WD: 기입 데이터
WDL: 기입 데이터 래치 회로
WDIN: 기입 입력 신호
WDOUT: 기입 출력 신호
WRITE: 기입 동작
S710, S720, S810, S820: 메모리 디바이스의 동작 방법의 스텝

Claims (14)

  1. 주 입출력선 페어와, 로컬 입출력선 페어와의 사이에 결합되는 입출력 데이터 래치 회로와,
    비트라인 센스 증폭기 회로
    를 포함하고,
    상기 로컬 입출력선 페어가, 상기 비트라인 센스 증폭기 회로를 통하여 복수의 비트라인 페어에 결합되고,
    메모리 디바이스는, 독출 동작 또는 기입 동작의 어느 하나를 실시하는 경우에, 상기 메모리 디바이스는, 2단계식 동작을 실행하여 상기 복수의 비트라인 페어 중 선택된 비트라인 페어의 데이터를 입력 또는 출력하고,
    상기 선택된 비트라인 페어는, 상기 2단계식 동작 중 하나의 스테이지 동작에서만 상기 로컬 입출력선 페어에 도통되고, 상기 2단계식 동작 중 또 하나의 스테이지 동작에서는, 상기 입출력 데이터 래치 회로에 래치한 상기 선택된 비트라인 페어의 데이터는, 상기 주 입출력선 페어에 송신되는
    메모리 디바이스.
  2. 제1항에 있어서,
    상기 비트라인 센스 증폭기 회로는,
    상기 복수의 비트라인 페어의 데이터를 보존하기 위한 복수의 센스 증폭기 데이터 래치
    를 포함하고,
    상기 2단계식 동작은, 제1 스테이지 동작과 제2 스테이지 동작을 포함하고,
    상기 메모리 디바이스가 독출 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 상기 선택된 비트라인 페어의 데이터가, 대응하는 상기 센스 증폭기 데이터 래치로부터 상기 입출력 데이터 래치 회로에 래치되고, 또 상기 제2 스테이지 동작에서는, 상기 입출력 데이터 래치 회로에 래치된 데이터가 상기 주 입출력선 페어에 송신되고,
    상기 메모리 디바이스가 기입 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 기입 데이터가 상기 주 입출력선 페어로부터 상기 입출력 데이터 래치 회로에 래치되고, 또 상기 제2 스테이지 동작에서는, 상기 입출력 데이터 래치 회로에 래치된 상기 기입 데이터가 상기 선택된 비트라인 페어에 대응하는 상기 센스 증폭기 데이터 래치에 송신되는
    메모리 디바이스.
  3. 제2항에 있어서,
    상기 입출력 데이터 래치 회로는,
    상기 주 입출력선 페어와 상기 로컬 입출력선 페어와의 사이에 결합되는 독출 데이터 래치 회로와,
    상기 주 입출력선 페어와 상기 로컬 입출력선 페어의 사이에 결합되는 기입 데이터 래치 회로
    를 포함하고,
    상기 메모리 디바이스가 상기 독출 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 상기 독출 데이터 래치 회로는, 상기 선택된 비트라인 페어의 데이터를 수신하고, 상기 제2 스테이지 동작에서는, 상기 독출 데이터 래치 회로에 래치된 데이터가 상기 주 입출력선 페어에 송신되고,
    상기 메모리 디바이스가 상기 기입 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 상기 기입 데이터 래치 회로가 기입 데이터를 수신하고, 상기 제2 스테이지 동작에서는, 기입 데이터 래치 회로에 래치된 기입 데이터가 상기 선택된 비트라인 페어에 대응하는 상기 센스 증폭기 데이터 래치에 송신되는
    메모리 디바이스.
  4. 제1항에 있어서,
    상기 메모리 디바이스가 기입 독출 동기 동작을 실행할 때,
    기입 시 독출 주기는, 2개의 열 선택 주기를 포함하고,
    상기 입출력 데이터 래치 회로는, 독출 데이터 래치 회로와, 기입 데이터 래치 회로를 포함하고,
    상기 기입 시 독출 주기 중의 최초의 상기 열 선택 주기에서, 상기 독출 데이터 래치 회로는, 제1 센스 증폭기 데이터 래치로부터 제1 비트라인 페어의 데이터를 수신하고, 또한 상기 기입 데이터 래치 회로는, 상기 주 입출력선 페어로부터 기입 데이터를 수신하고,
    상기 기입 시 독출 주기의 2번째의 상기 열 선택 주기에서, 상기 기입 데이터 래치 회로는, 상기 기입 데이터를 제2 센스 증폭기 데이터 래치에 제공하고, 또한 상기 독출 데이터 래치 회로는, 상기 제1 비트라인 페어의 데이터를 상기 주 입출력선 페어에 송신하고,
    상기 제1 비트라인 페어와 제2 비트라인 페어는, 상기 복수의 비트라인 페어 중 2개이며, 상기 제1 센스 증폭기 데이터 래치와 상기 제2 센스 증폭기 데이터 래치는, 각각 상기 제1 비트라인 페어와 상기 제2 비트라인 페어의 데이터를 보존하는
    메모리 디바이스.
  5. 제4항에 있어서,
    상기 선택된 비트라인 페어의 데이터에 에러 검사 및 정정을 실시하기 위한 에러 정정 회로
    를 더 포함하고,
    상기 메모리 디바이스는,
    독출-수정-기입 동작을 실시하는 과정에서 상기 기입 독출 동기 동작을 실행하고,
    상기 선택된 비트라인 페어에 실행하는 독출 동작의 개시 시간은,
    상기 선택된 비트라인 페어에 실행하는 상기 기입 독출 동기 동작 또는 기입 동작의 개시 시간 보다 적어도 2개의 상기 기입 시 독출 주기 만큼 빠른
    메모리 디바이스.
  6. 제5항에 있어서,
    열 주소 간의 지연 시간은,
    적어도 1개의 상기 기입 시 독출 주기이며, 상기 기입 시 독출 주기의 정수 배인
    메모리 디바이스.
  7. 제1항에 있어서,
    상기 선택된 비트라인 페어의 데이터에 에러 검사 및 정정을 실시하기 위한 에러 정정 회로
    를 더 포함하고,
    독출 동작 및 기입 동작의 주기 길이는, 모두 2개의 열 선택 주기와 동일하고, 상기 2단계식 동작의 각 상기 스테이지 동작의 시간의 길이는, 어느 하나의 상기 열 선택 주기와 동일하고,
    상기 메모리 디바이스가 상기 선택된 비트라인 페어에 독출-수정-기입 동작을 실행할 때, 상기 선택된 비트라인 페어에 실행하는 독출 동작의 개시 시간은,
    상기 선택된 비트라인 페어에 실행하는 상기 기입 동작의 개시 시간 보다 적어도 4개의 상기 열 선택 주기 만큼 빠른
    메모리 디바이스.
  8. 제7항에 있어서,
    열 주소 간의 지연 시간은,
    상기 열 선택 주기의 적어도 2주기 분이며, 상기 열 선택 주기의 2주기의 정수 배인
    메모리 디바이스.
  9. 제1항에 있어서,
    상기 2단계식 동작의 각 상기 스테이지 동작의 시간의 길이가 같은
    메모리 디바이스.
  10. 제9항에 있어서,
    상기 2단계식 동작의 시간의 길이는, 기입 동작과 독출 동작에서 동일한
    메모리 디바이스.
  11. 제1 스테이지 동작에서, 센스 증폭기 데이터 래치가 보존하는 선택된 비트라인 페어의 데이터를 입출력 데이터 래치 회로에 래치하는 단계와,
    제2 스테이지 동작에서, 상기 입출력 데이터 래치 회로에 래치한 상기 선택된 비트라인 페어의 데이터를 주 입출력선 페어에 송신해, 독출 동작을 실행하는 단계
    를 포함하는 메모리 디바이스의 동작 방법.
  12. 제11항에 있어서,
    상기 제1 스테이지 동작에서, 주 입출력선 페어의 기입 데이터를 상기 입출력 데이터 래치 회로에 래치하는 단계와,
    상기 제2 스테이지 동작에서, 상기 입출력 데이터 래치 회로에 래치한 상기 기입 데이터를, 상기 선택된 비트라인 페어에 대응하는 상기 센스 증폭기 데이터 래치에 송신해, 기입 동작을 실행하는 단계
    를 더 포함하는 동작 방법.
  13. 제12항에 있어서,
    상기 메모리 디바이스가 상기 독출 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 상기 입출력 데이터 래치 회로의 독출 데이터 래치 회로가 상기 선택된 비트라인 페어의 데이터를 수신하고, 제2 스테이지 동작에서는, 상기 독출 데이터 래치 회로에 래치된 데이터가 상기 주 입출력선 페어에 송신되는 단계와,
    상기 메모리 디바이스가 상기 기입 동작을 실행할 때,
    상기 제1 스테이지 동작에서는, 상기 입출력 데이터 래치 회로의 기입 데이터 래치 회로가 상기 기입 데이터를 수신하고, 상기 제2 스테이지 동작에서는, 상기 기입 데이터 래치 회로에 래치한 상기 기입 데이터가 상기 선택된 비트라인 페어에 대응하는 상기 센스 증폭기 데이터 래치에 송신되는 단계
    를 더 포함하는 동작 방법.
  14. 제13항에 있어서,
    기입 독출 동기 동작의 기입 시 독출 주기는, 2개의 열 선택 주기를 포함하고,
    상기 동작 방법은,
    상기 기입 시 독출 주기의 최초의 상기 열 선택 주기에서, 상기 독출 데이터 래치 회로는, 제1 센스 증폭기 데이터 래치로부터 제1 비트라인 페어의 데이터를 수신하고, 또한 상기 기입 데이터 래치 회로는, 상기 주 입출력선 페어로부터 상기 기입 데이터를 수신하는 단계와,
    상기 기입 시 독출 주기의 2번째의 상기 열 선택 주기에서, 상기 기입 데이터 래치 회로는, 상기 기입 데이터를 제2 센스 증폭기 데이터 래치에 제공하고, 또한 상기 독출 데이터 래치 회로는, 상기 제1 비트라인 페어의 데이터를 상기 주 입출력선 페어에 송신하는 단계
    를 더 포함하고,
    상기 제1 비트라인 페어와 제2 비트라인 페어는, 상기 복수의 비트라인 페어 중 2개이며, 상기 제1 센스 증폭기 데이터 래치와 상기 제2 센스 증폭기 데이터 래치는, 각각 상기 제1 비트라인 페어와 상기 제2 비트라인 페어의 데이터를 보존하는
    동작 방법.
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KR20170004322A (ko) * 2015-07-02 2017-01-11 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

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