KR100871513B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 메모리 셀을 선택하도록 구성되며, 상기 메모리 셀 어레이의 불량 블록에 대해서 불량 블록 플래그가 설정되는 플래그 래치를 갖는 로우 디코더와, 상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하도록 구성되는 센스 앰프와, 상기 센스 앰프의 판독 데이터를 출력하도록 구성되며, 상기 불량 블록 플래그에 따라서 출력 데이터의 논리 레벨을 고정하도록 구성된 출력 데이터 고정 회로를 갖는 출력 회로를 포함한다.
불휘발성 메모리 셀, EEPROM 플래시 메모리, 불량 블록, 다치 데이터 기억 방식, 플래그 래치

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 출원은, 2006년 7월 5일에 출원된 일본 특허 출원 제2006-185677에 기초하며 이 출원에 대해 우선권 주장하고, 이 출원은 그 전체 내용이 본 명세서에서 참조된다.
본 발명은, 반도체 기억 장치에 관한 것으로，보다 구체적으로 전기적 재기입 가능한 불휘발성 메모리 셀을 이용한 EEPROM 플래시 메모리에 있어서의 불량 블록 관리 방법에 관한 것이다．
NAND형 플래시 메모리는, NOR형과 비교해서 단위 셀 면적이 작고, 대용량화가 용이하다고 하는 특징을 가진다. 최근에, 1 셀이 2 비트 이상을 기억하는 다치 데이터 기억 방식의 채용에 의해 또 다른 대용량화를 도모하는 NAND형 플래시 메모리가 개발되어 왔다.
2진 데이터 기억 방식의 NAND형 플래시 메모리에서는，예를 들면 마이너스 임계값의 소거 상태를 데이터 "1", 플러스 임계값의 기입 상태를 데이터 "0"으로 정의한다.
4-레벨 데이터 기억 방식의 경우에도, 상위 페이지 및 하위 페이지 모두에 대해 상술한 원리의 데이터 비트 할당이 적용될 수 있다． 예를 들면, 상위 페이지와 하위 페이지에서 나타내는 4-레벨 데이터 "xy"(여기에서, "x"는 상위 페이지이고, "y"는 하위 페이지)는 셀의 임계값의 순서대로 "11", "10", "O1", "O0"으로 정의된다. 이 방식에서, 하위 페이지 판독 및 상위 페이지 판독은 모두, 선택 셀의 온 상태를 데이터 "1"로, 오프 상태를 데이터 "O"으로 정의한 상태에서 수행된다．
이에 비해, 예를 들면, "11", "10", "00" 및 "01"이 셀의 임계 전압의 순서대로 할당된 또 다른 4-레벨 데이터 기억 방식도 존재한다(예를 들면, 특개 2001-93288 공보 참조). 이 경우에는, 상위 페이지가 "1" 일 때의 하위 페이지 판독은, 선택 셀의 오프 상태를 "O"으로 읽은 상태에서 수행되고, 상위 페이지가 "O" 일 때의 하위 페이지 판독은，선택 셀의 오프 상태를 "1"로 읽은 상태에서 수행되어야 한다.
센스 앰프(sense amplifier) 회로는 항상 셀의 오프 상태와 온 상태를 역 논리 데이터로서 감지한다. 따라서, 셀의 오프 상태의 "0" 판독과 셀의 온 상태의 "1" 판독을 구별하기 위해서, 출력 회로에 데이터 반전 회로를 설치할 필요가 있으며, 이 데이터 반전 회로는, 상위 페이지 데이터가 "1" 일 때는 하위 페이지 센스 앰프 데이터를 그대로 칩 외부에 출력하고, 상위 페이지 데이터가 "O" 일 때는 하위 페이지 센스 앰프 데이터를 반전해서 출력한다.
한편，불량 (또는 결함) 블록의 관리법으로서 다음과 같은 방식이 알려져 있다. 블록 선택을 행하는 로우(row) 디코더에 불량 블록 플래그(flag)를 설정하는 플래그 래치(flag latch)를 설치하고, 불량 블록 플래그가 설정된 블록에는 구동 전압이 전송되지 않도록 제어한다. 이 경우에, 외부 컨트롤러가 블록의 양부를 판단하게 하기 위해서, 동시에 판독/기입이 수행되는 셀 범위로서 정의되는 1 페이지 내에 불량 블록의 관리 영역을 설치한다. 불량 블록 관리 영역의 셀은, 예를 들면 판독 전압이 인가되었을 경우에 통상적으로 온 상태로 설정된다(즉, 소거 상태로 설정된다).
상술한 불량 블록 관리 영역을 2진 데이터 기억 방식으로 설정하면, 외부 메모리 컨트롤러는, 정상 블록에서 페이지 판독 데이터가 모두 "0"인 경우와, 불량 블록에서 1 페이지 데이터가 모두 "0"인 경우를 구별하고, 이는, 불량 블록 관리 영역이 전자의 경우에 "1"이고, 후자의 경우에 "0"이기 때문이다.
그러나，전술한 바와 같이 출력 회로에서 판독 데이터가 반전될 수 있는 4-레벨 데이터 기억 방식에서는，관리 영역 데이터를 감시하는 것만으로 블록의 양부 판정을 행할 수 없는 경우가 생긴다. 즉, 데이터를 반전시킬 필요가 있는 하위 페이지 판독의 경우，불량 블록에 대해서 모든 데이터 "0"이 출력 회로에서 반전되면, 관리 영역 데이터가 "1"(정상)이 된다.
본 발명의 일 양태에 따라서,
전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이;
상기 메모리 셀 어레이의 메모리 셀을 선택하도록 구성되며, 상기 메모리 셀 어레이의 불량 블록에 대해서 불량 블록 플래그가 설정되는 플래그 래치를 갖는 로우 디코더;
상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하도록 구성되는 센스 앰프; 및
상기 센스 앰프의 판독 데이터를 출력하도록 구성되며, 상기 불량 블록 플래그에 따라서 출력 데이터의 논리 레벨을 고정하도록 구성된 출력 데이터 고정 회로를 갖는 출력 회로를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 양태에 따라서,
전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이 - 상기 메모리 셀 어레이의 1 페이지내의 특정 번지는, 외부 컨트롤러가 블록의 양부를 판정하는 것에 기초하여 관리 영역으로서 설정됨 -;
상기 메모리 셀 어레이의 메모리 셀을 선택하도록 구성되며, 상기 메모리 셀 어레이의 불량 블록에 대해서 불량 블록 플래그가 설정되는 플래그 래치를 갖는 로우 디코더;
상기 메모리 셀 어레이에서 선택된 1 페이지 메모리 셀의 데이터를 판독하도록 구성된 센스 앰프 회로;
상기 센스 앰프 회로의 판독 데이터를 출력하도록 구성되는 출력 회로 - 상기 출력 회로는, 소정 판독 조건하에서 상기 센스 앰프 회로의 상기 판독 데이터를 반전해서 출력하기 위한 데이터 반전 회로, 및 상기 불량 블록 플래그에 따라서 출력 데이터의 논리 레벨을 고정하도록 구성된 출력 데이터 고정 회로를 가짐 -; 및
상기 로우 디코더가 유지하는 상기 불량 블록 플래그를 검출하고, 상기 불량 블록 플래그에 기초하여 상기 출력 데이터 고정 회로가 활성 또는 비활성되도록 하고, 이에 따라 정상 블록내의 상기 관리 영역 데이터의 논리 레벨이 상기 출력 회로의 불량 블록의 데이터 논리 레벨에 대해 역이 되도록 하는 내부 컨트롤러를 포함하는 반도체 기억 장치가 제공된다.
본 발명은, 전기적 재기입 가능한 불휘발성 메모리 셀을 이용한 EEPROM 플래시 메모리에 대해, 특히 다치 데이터 기억 방식을 이용하는 플래시 메모리에 유용하게 적용될 수 있는 불량 블록 관리 방법을 제공한다．
이하, 첨부 도면을 참조하여 본 발명의 예시적 실시예들이 설명될 것이다.
도 1은, 본 발명의 실시예에 따른 플래시 메모리의 기능 블록을 나타내고, 도 2는 그 메모리 셀 어레이(1)의 구성을 나타낸다.
메모리 셀 어레이(1)는, 도 2에 도시한 바와 같이 NAND 셀 유닛 NU를 매트릭스 방식으로 배열해서 형성된다. 각 NAND 셀 유닛 NU는, 복수개(도 2에 도시된 예에서 32개)의 직렬로 접속된 전기적 재기입 가능한 불휘발성 메모리 셀 M0-M31, 양단을 각각 소스선 CELSRC 및 비트선 BLe(또는 BLo)에 접속하기 위한 선택 게이트 트랜지스터 S1 및 S2를 가진다.
NAND 셀 유닛 NU내의 메모리 셀의 제어 게이트는 다른 워드선 WL0-WL31에 접속된다. 선택 게이트 트랜지스터 S1, S2의 게이트는 각각 선택 게이트선 SGS 및 SGD에 접속된다.
워드선 WL0-WL31을 공유하는 NAND 셀 유닛의 세트는 소거 단위로서 제공되는 블록을 구성한다. 도 2에 도시한 바와 같이, 비트선 방향에 복수의 블록 BLK(BLK0, BLKl, …)이 배치된다.
로우 디코더(3)는, 로우 어드레스를 따라서 워드선 및 선택 게이트선을 선택 구동하기 위해 워드선 드라이버 및 선택 게이트선 드라이버를 포함한다. 센스 앰프 회로(2)는, 비트선에 접속되어서 페이지 단위로 데이터를 판독하며, 1 페이지의 기입 데이터를 유지하는 데이터 래치로서 제공되는 센스 앰프 SA(sense amplifier)의 어레이를 가진다. 이러한 센스 앰프 회로(2)를 이용하여, 데이터 판독 및 기입이 페이지 단위로 행해진다. 센스 앰프 회로(2)는, 데이터 선과 자신 사이에서 데이터 송신/수신을 행하기 위한 데이터 캐시(cache)를 포함한다.
도 2에 도시된 예에서，인접하는 2개의 비트선 BLe 및 BLo가 하나의 센스 앰프 SA를 공유하는 센스 앰프 방식이 이용된다. 인접하는 2개의 비트선 BLe 및 BLo는 비트선 선택 게이트를 통해 선택적으로 센스 앰프 SA에 접속된다.
센스 앰프 회로(2)와 외부 입/출력 단자 I/O 사이의 데이터 전송은, I/O 버퍼(6) 및 데이터 버스(14)를 통해서 행해진다. 센스 앰프 회로(2)에는, 컬럼(column) 디코더(4)에 의해 제어되는 컬럼 게이트 회로가 부착된다. 예를 들어, 8개의 입출력 단자 I/O(I/O0-I/O7)가 존재하고, 컬럼 제어에 따라 센스 앰프 회로(2)와 I/O 단자 사이에서는 1 바이트 단위(즉, 컬럼 단위)로 직렬 데이터 전송이 행해진다.
I/O 단자로부터 공급되는 어드레스 "Add"는 어드레스 레지스터(5)를 통해서 로우 디코더(3) 및 컬럼 디코더(4)에 전송된다. I/O 단자로부터 공급되는 커맨드 "CMD"는 상태 제어 회로(이하, 내부 컨트롤러라고 한다 )(10)에서 디코드된다.
내부 컨트롤러(10)는, 외부 메모리 컨트롤러(이하, 외부 컨트롤러라고 한다 )(20)를 통해서 외부로부터 공급되는 각종 제어 신호(기입 인에이블 신호 WEn, 판독 인에이블 신호 REn, 커맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE 등)와 커맨드 "CMD"에 기초하여, 데이터 기입 및 소거 시퀀스 제어 및 판독 동작 제어를 행한다.
구체적으로, 이 메모리 칩 및 외부 컨트롤러(20)는 메모리 카드를 구성하도록 집적된다. 이 메모리 칩을 사용하는 호스트 디바이스(host device)는 외부 컨트롤러(20)를 통해서 필요한 커맨드를 공급하여, 적절한 동작 모드를 설정하고, 이에 따라 판독 및 기입을 행한다.
내부 전압 발생 회로(9)는 내부 컨트롤러(10)에 의해 제어되어, 메모리 동작 모드들에서 필요한 각종 내부 전압을 발생하는 것으로, 전원 전압보다 높은 전압을 발생하기 위해서는 승압(boost) 회로가 이용된다. 스테이터스 레지스터(status register)(12)는, 칩이, 데이터 기입, 소거 또는 판독의 준비 상태에 있는지 또는 동작(busy) 상태에 있는 지를 나타내는 스테이터스 플래그 R/B를 칩 외부에 출력하기 위한 것이다.
데이터 레지스터(8a, 8b)는, 메모리 동작 조건을 규정하는 각종 초기 설정 데이터를 기억하기 위한 것이다. 구체적으로 데이터 레지스터(8a)는, 초기 설정 데이터 중 불량 컬럼 어드레스를 기억하는 불량 컬럼 어드레스 레지스터이고, 데이터 레지스터(8b)는, 내부 전압 발생 회로(9)로부터 발생된 각종 내부 전압 및 각종타이밍 신호를 조정하는데 사용되는 전압 조정 데이터 및 타이밍 조정 데이터와 같은 각종 파라미터 데이터를 기억하는 파라미터 레지스터이다.
이들 레지스터(8a, 8b)가 기억할 데이터는, 메모리 셀 어레이(1)에 설정된 초기 설정 데이터 저장 블록(ROM 퓨즈 블록)에 미리 기입되어 있다. 파워온 시에，파워온 검출 회로(11)가 이를 검출하고, 내부 컨트롤러(10)는 그 파워온 검출 신호에 응답해서 자동적으로 초기 설정 동작을 실행하고, 이 초기 설정 데이터는 ROM 퓨즈 블록으로부터 판독되고, 레지스터(8a, 8b)에 전송되어 설정된다.
어드레스 일치 검출 회로(7)는, 외부로부터 공급된 컬럼 어드레스가 불량 컬럼 어드레스 중 하나와 일치하는지 여부를 검출하여，어드레스 치환 제어 신호를 출력한다. 이에 의해，불량 컬럼을 대신해서 용장 컬럼을 선택하는 제어가 행해진다.
도 3은 로우 디코더(3)의 상세한 구성을 도시하고, 이 로우 디코더(3)는, 워드선 WL0-WL31 및 선택 게이트선 SGD, SGS에 필요한 구동 전압을 공급하기 위한 전송 트랜지스터 어레이(31)를 갖고，블록을 선택하여 이 트랜지스터 어레이(31)의 공통 게이트 TG를 구동하기 위한 블록 디코더(33)를 가진다.
블록 디코더(33)의 출력은 레벨 시프트 회로(34)에 입력되고, 여기에서 고전압 발생 회로(9)로부터 공급되는 고전압 Vpp는 적절한 레벨로 설정되어 전송 트랜지스터 어레이(31)의 공통 게이트 TG에 전달된다.
워드선 WL0-WL31 및 선택 게이트선 SGD 및 SGS를 구동하기 위해 필요한 구동 전압을 생성하는 워드선 드라이버 WL0DRV-WL31DRV 및 선택 게이트선 드라이버 SGDDRV 및 SGSDRV를 포함하는 드라이버군(32)은 전 블록에 공통으로 설치된다. 이 구동 전압은 온-구동시의 전송 트랜지스터 어레이(31)를 통해서 선택 블록에 공급되게 된다.
블록 디코더(33)에는, 불량 (또는 결함) 블록 플래그를 기억하는 플래그 데이터 래치(35)가 부착된다. 불량 블록 플래그가 이 래치(35)에 설정되는 경우, 해당 블록이 액세스되더라도, 블록 디코더(33)는 비활성 상태를 유지하여, 대응 블록의 워드선 및 선택 게이트선이 구동되지 않게 된다.
도 4는, 센스 앰프 회로(2)의 하나의 센스 앰프 SA의 구성을 나타낸다. 센스 노드 Nsen은, 클램프용 NMOS 트랜지스터 Q1을 통해서 비트선 BLe 또는 BLo에 접속된다. 센스 노드 Nsen에는, 클램프용 트랜지스터 Q1을 통해서 비트선을 프리차지 하는 프리차지용 NMOS 트랜지스터 Q2, 및 데이터 전하 유지용 캐패시터 C가 접속되어 있다.
센스 노드 Nsen은, 전송용 NMOS 트랜지스터 Q3을 통해서 제1 데이터 기억 회로 PDC에 접속되어 있다. 제1 데이터 기억 회로 PDC는 예를 들면, 판독 데이터 및 기입 데이터를 유지하는 데이터 래치이다.
센스 노드 Nsen은 또한，전송용 NMOS 트랜지스터 Q4를 통해서 제2 데이터 기억 회로 SDC에 접속되어 있다. 제2 데이터 기억 회로 SDC는, 외부와 센스 앰프와의 데이터 전송을 행하기 위해 사용되는 캐시용 데이터 래치이고, 이는, 컬럼 선택 신호에 의해 구동되는 컬럼 게이트를 통해 데이터선 DQ, /DQ에 접속된다.
데이터 기억 회로 PDC에 유지되는 기입 데이터를 각 기입 사이클에서 얻어진 검증 판독 결과를 따라서 재기입하기 위해, 또 다른 데이터 기억 회로 TDC가 설치된다. 즉 데이터 기억 회로 PDC에 유지된 기입 데이터는 각 기입 사이클에서 전송 트랜지스터 Q5를 통해서 데이터 기억 회로 TDC에 일시적으로 유지된다. 이 데이터 기억 회로 TDC에 있어서, 이 데이터 기억 회로 TDC의 데이터와 검증 판독 결과 간의 논리에 의해 다음 기입 데이터가 결정되어, 데이터 기억 회로 PDC에 재기입되는 제어가 행해진다.
다치 데이터 기억 방식, 예를 들면 4-레벨 데이터 기억 방식에서는，2 페이지의 기입 동작이 수행될 필요가 있다. 구체적으로, 하위 페이지 데이터 기입시에 상위 페이지 데이터를 참조하거나, 또는 상위 페이지 데이터 기입시에 하위 페이지 데이터를 참조하는 것이 요구된다. 본 명세서에서는, 하위 페이지 데이터를 참조해서 상위 페이지 데이터를 쓰는 것으로 가정한다.
이 경우에, 예를 들면 제1 데이터 기억 회로 PDC에 기입해야 할 상위 페이지 데이터를 유지하고, 하위 페이지 데이터가 이미 메모리 셀 어레이에 기입되어 있을 경우에는 메모리 셀 어레이에서 하위 페이지 데이터를 판독해서 제2 데이터 기억 회로 SDC에 유지한다. 이 하위 페이지 데이터를 참조해서 상위 페이지 데이터의 기입 검증이 제어될 것이다.
도 5는, I/O 핀 IOi에 대한 I/O 버퍼(6) 내의 출력 회로(60)의 구성을 도시한다. 출력 회로(60)는, 상보적으로 온 구동되는 PMOS 출력 트랜지스터 P1과 NMOS 출력 트랜지스터 N1을 가진다. 출력 트랜지스터 P1 및 N1을 구동하기 위한 출력 게이트(61)는, 전송된 데이터에 의해 PMOS 트랜지스터 P1을 구동하는 NAND 게이트 G1과, NMOS 트랜지스터 N1을 구동하는 NOR 게이트 G2로 형성된다. 이 출력 게이트(61)는 데이터 출력 시 출력 인에이블 신호 ENB="L"에 의해 활성화된다.
여기에서는，판독 데이터를 일정한 조건하에서 반전해서 출력할 필요가 있는 경우를 상정한다． 이에 따라, 출력 회로(60)에는 데이터 반전 회로(62)가 설치된다. 즉, 전송용 PMOS 트랜지스터 P2의 데이터 경로와, 전송용 PMOS 트랜지스터 P3과 인버터 INV1이 직렬 접속된 또 다른 데이터 경로가 병렬로 배치되어 있다.
전송용 PMOS 트랜지스터 P2 및 P3은, 신호 OA에 의해 상보적으로 구동된다. 즉, OA="L"의 경우에는, 판독 데이터 반전이 없고, OA="H"의 경우에는, 데이터가 반전되어 출력된다.
또한, 출력 회로(60)에는, 불량 블록에 대해서 출력 데이터의 논리 레벨을 "H" 레벨로 고정하기 위한 PMOS 트랜지스터 P4를 갖는 출력 레벨 고정 회로(63)가 설치되어 있다. 구체적으로, 소스에 Vdd가 공급되고, 게이트에 신호 OB가 공급되는 PMOS 트랜지스터 P4의 드레인이 NAND 게이트 G1 및 NOR 게이트 G2의 공통 입력 노드에 접속된다.
신호 OB는, 내부 컨트롤러(10)가 로우 디코더(3)의 불량 플래그 래치(35)의 출력 BBF를 검사해서 얻을 수 있는 제어 신호이다. 즉, BBF="1"(불량)인 경우에 OB="L"이 된다. 이 제어 신호에 의해，불량 블록에 대해서는 출력 게이트(61)의 NAND 게이트 G1 및 NOR 게이트 G2의 모든 입력이 "H"(=Vdd)로 고정되어, IO 패드 IOi가 "H"로 고정되게 된다.
도 6은, 이 실시예에서의 1 페이지의 컬럼 구성예를 나타낸다. 여기에서, 1 페이지는 데이터가 동시에 판독 및 기입되는 셀의 집합으로 정의된다. 구체적으로, 하나의 워드선과 전 짝수번 비트선에 의해 선택되는 셀의 집합, 혹은 하나의 워드선과 전 홀수번 비트선에 의해 선택되는 셀의 집합이 1 페이지가 된다.
도 6에 도시한 바와 같이, 1 페이지는 예를 들면, 2×1024 바이트의 메인 컬럼 영역; 각 메인 컬럼 영역의 에러 정정에 사용되는 2×32 바이트의 ECC 영역; 및 불량 컬럼 치환에 사용되는 2×8 바이트의 용장 컬럼 영역을 가진다. 이들 컬럼에 더하여, 1 페이지내의 특정 번지에서, 대응 블록의 양부를 나타내는 적어도 1 비트의 데이터 영역으로 형성되는 관리 영역이 제공된다. 이 관리 영역은, 외부 컨트롤러(20)가 이것에 기초해서 블록의 양부 판정을 행하는 영역으로서 정의된다.
본 명세서에서는, 관리 영역의 셀은 항상 마이너스의 임계 전압을 갖는 소거 상태로 유지된다고 가정한다. 즉, 판독 전압이 인가된 선택 셀의 온 상태를 데이터 "1"로, 선택 셀의 오프 상태를 데이터 "0"으로 정의했을 경우, 관리 영역의 셀은 항상 "1"로서 판독되는 것으로 가정한다. 단，불량 블록에 대해서는, 전술의 로우 디코더 구성으로부터 명백한 바와 같이, 선택 워드선에 워드선 구동 전압이 전송되지 않아, 선택 셀은 오프 상태로 되어 데이터 "0"으로서 판독된다.
외부 컨트롤러(20)는, 기본적으로 관리 영역 데이터에 기초하여 블록의 양부 판단을 행한다. 그러나，출력 회로에서 출력 데이터가 반전되는 경우가 있다. 관리 영역 데이터를 포함해서 전 데이터가 반전되면，외부 컨트롤러(20)는 블록의 양 부 판단을 할 수 없어진다는 우려가 있다.
이 점을 고려하여, 이 실시예에서는，도 5에서 설명한 바와 같이, 출력 회로(60)내에 불량 블록의 판독 데이터를 강제적으로 "H" 레벨(="0" 데이터)로 고정해서 출력하기 위한 데이터 고정 회로(63)가 제공된다. 그 상세한 동작은 후술될 것이다.
이 실시예에 따른 플래시 메모리는, 임의의 조건하에서 판독 데이터를 반전시킬 필요가 있는 경우를 대상으로 하고 있다. 구체적으로, 도 7은 이러한 실시예에 따른 플래시 메모리의 4-레벨 데이터 기억 방식의 데이터 임계값 분포와 데이터 비트 할당을 나타내고 있다.
임계 전압이 마이너스인 데이터 상태 "E"가 소거 상태이다. 소거 상태 "E"로부터, 임계 전압이 순서대로 증가하는 데이터 상태 "A", "B" 및 "C"가 기입된다. 예를 들면, 4-레벨 데이터를, 제1 페이지 데이터(예를 들어, 하위 페이지 데이터) "y"와, 제2 페이지 데이터(예를 들어, 상위 페이지 데이터) "x"로 나타내는 "xy"로서 가정하고, 임계 전압의 순서대로 배열된 데이터 상태 "E", "A", "B" 및 "C"에 각각 데이터 "11", "10", "00", "01"이 할당되는 것으로 가정한다.
데이터 기입에 앞서, 블록 단위로 데이터 소거가 수행되고, 이 데이터 소거는, 선택 블록의 전 워드선을 0V로 설정하고, 메모리 셀 어레이가 형성된 p형 웰에 20V 정도의 소거 전압 Vera를 인가하여 행해진다. 이 전압 인가에 의해，전 셀의 부동 게이트의 전자가 그 채널로 방출되어, 전 셀에서 소거 상태 "E"를 얻을 수 있다.
데이터 기입은 페이지 단위로 행해진다. 도 7의 데이터 비트 할당의 경우에는, 우선 데이터 상태 "E"의 셀을 선택적으로 데이터 상태 "A"까지 임계 전압을 상승시키는 제1 페이지(예를 들어, 하위 페이지) 기입을 행한다. 다음으로, 데이터 상태 "E" 및 "A"의 임계 전압을 각각 데이터 상태 "C" 및 "B"의 임계 전압으로 선택적으로 상승시키도록 수행되는 제2 페이지 기입을 행한다.
즉, 제2 페이지 기입에서는, 데이터 "C"를 데이터 "E" 셀로 선택적으로 기입하는 데이터 기입과, 데이터 "B"를 데이터 "A" 셀로 선택적으로 기입하는 데이터 기입을 동시에 행한다.
제1 페이지 기입 시의 데이터 "A"의 임계값 분포의 하한값은, 검증 판독 시에 선택 워드선에 공급되는 검증 전압 AV로 정의된다. 제2 페이지 기입에서는，데이터 상태 "B" 및 "C"를 확인하기 위한 2개의 검증 판독이 수행될 필요가 있다. 제2 페이지 기입 시의 데이터 "B" 및 "C"의 임계값 분포의 하한값은 검증 전압 BV 및 CV에 의해 정의되고, 이 검증 전압 BV 및 CV는 각각의 검증 판독 시에 선택 워드선에 인가된다.
도 8은, 제1 페이지 기입 시퀀스를 도시한다. 기입해야 할 하위 페이지 데이터를 로드(스텝 S1)한 다음, 기입(스텝 S2)과 검증 판독(스텝 S3)을 전 기입 데이터의 기입 완료(스텝 S4)가 판정될 때까지 반복한다.
기입 스텝 S2는, 선택 워드선에 승압된 기입 전압 Vpgm을 인가하고, 비선택 워드선에 패스 전압 Vpass를 인가하는 조건하에서, 기입 데이터에 따라 선택된 부동 게이트에 전자를 주입시키는 것으로 행해진다. 구체적으로, 기입 전압 인가에 앞서, 선택 셀의 채널을 OV("0" 데이터 기입인 경우)로 설정하거나, 또는 Vdd("1" 데이터 기입인 경우, 즉 기입 금지)의 플로팅 상태로 설정한다.
이 상태에서 기입 전압 Vpgm이 인가되면，"O" 기입 셀의 부동 게이트에 전자가 주입되는 한편, 용량 결합에 의해 셀 채널이 승압되기 때문에 "1" 기입 셀에서는 전자 주입이 생기지 않는다.
검증 판독 스텝 S3에서는，선택 워드선에는 검증 전압 AV를, 비선택 워드선에는 판독 패스 전압 Vread를 부여한 조건하에서 검증 판독이 행해진다. 이 검증 판독에서는，예를 들면 1 페이지 기입 데이터를 유지한 전체 데이터 기억 회로 PDC가 데이터 기입이 완료했을 때에 모든 "1" 상태가 되도록 데이터가 제어된다. 이 전 "1" 상태를 검출함으로써 기입 완료가 판정된다.
도 9는 제2 페이지 기입 시퀀스를 나타낸다. 제2 페이지 기입에서는 제1 페이지 데이터를 참조할 필요가 있다． 그 때문에, 제2 페이지 기입 데이터를 각각의 센스 앰프 SA의 데이터 기억 회로 PDC에 로드하고(스텝 S11), 셀 어레이에 이미 기입되어 있는 제1 페이지 데이터를 판독해서 데이터 기억 회로 SDC에 유지한다(스텝 S12).
그 후, 기본적으로 제1 페이지 기입과 마찬가지로，기입 스텝 S13과, 검증 판독 스텝 S14 및 S15를 기입 완료 판정 스텝 S16에서 기입 완료가 판정될 때까지 반복한다.
검증 판독은, 데이터 상태 "B"를 확인하기 위한 검증 전압 BV를 이용한 스텝 S14와, 데이터 상태 "C"를 확인하기 위한 검증 전압 CV를 이용한 스텝 S15로서 수 행된다. 이들 검증 판독 스텝 S14 및 S15에서는，각각 제1 페이지 데이터가 "0" 및 "1"인 셀에 대하여 검증 동작이 행해지는 것과 같이 제1 페이지 데이터가 참조된다.
다음으로, 통상의 데이터 판독 동작을 설명한다. 제2 페이지 데이터 판독은, 선택 워드선에 데이터 "A" 및 "B"의 임계값 분포 간에 설정된 판독 전압 BR을 인가하고 비선택 워드선에 판독 패스 전압 Vread를 인가하는 바이어스(bias) 조건하에서, 선택 셀이 턴 온될 것인지 또는 오프를 유지할 것인지 여부를 판정하도록 수행된다. 구체적으로，선택 비트선을 소정 전위에 프리차지한 후, 이것을 상술한 판독 바이어스 조건에서 일정 시간 동안 방전시킨다. 그 방전 후에 비트선 전압을 검출함으로써, 선택 셀의 데이터가 감지될 것이다.
제1 페이지 데이터 판독은, 제2 페이지 데이터가 "1"인 데이터 상태 "E" 및 "A"를 식별하는 제1 판독 스텝과, 제2 페이지 데이터가 "0"인 데이터 상태 "B"와 "C"를 식별하는 제2 판독 스텝을 요한다.
제1 판독 스텝에서는，데이터 상태 "E" 및 "A"의 임계값 분포 사이에 설정된 판독 전압 AR을 이용하여 선택 셀의 온/오프를 검출한다. 제2 판독 스텝에서는, 데이터 상태 "B" 및 "C"의 임계값 분포 사이에 설정된 판독 전압 CR을 이용하여 선택 셀의 온/오프를 검출한다.
도 7에 도시된 데이터 비트 할당법에서는，제2 페이지 판독과 제1 페이지 판독의 제1 판독 스텝은, 선택 셀의 오프 상태를 데이터 "0"으로서 판독하고, 제1 페이지 판독의 제2 판독 스텝에서는，선택 셀의 오프의 상태를 데이터 "1"로서 판독 하는 것으로 정의된다.
바꿔 말하면, 센스 앰프 SA가 "H" 또는 "L"로서 감지하는 데이터를 임의의 판독 스텝에서 출력할 때에 그 논리 레벨을 반전시키지 않으면, 옳은 데이터가 출력되지 않는다.
그 때문에, 도 5에서 설명한 바와 같이, 출력 회로(60)내에는 데이터 반전 회로(62)가 제공된다. 즉, 제1 페이지 판독 중 제2 판독 스텝에서는，센스 앰프의 감지된 데이터를 외부에 출력할 때에 데이터를 반전시킨다.
구체적으로, 도 10은 도 5에 도시된 데이터 반전 회로(62)를 제어하는 신호 OA의 각 판독 스텝에서의 상태를 나타낸다. 도 10에 도시한 바와 같이, 판독 전압 CR을 이용하는 제1 페이지 판독의 경우에, 신호 OA를 "H"로 설정하여, 데이터 반전 회로(62)를 활성화한다. 보다 구체적으로 설명하면, 데이터 레벨 C 또는 B로서 판정된 셀에 대해서는, 신호 OA를 "H"로 설정하는 한편, 데이터 레벨 E가 기입되어 있는 관리 영역에 대응하는 셀에 대해서는, OA="L"로서 데이터 반전시키지 않는다. 나머지 판독 스텝에서는，OA="L"로서 설정된다. 이에 의해，외부 컨트롤러는 옳은 데이터를 판독할 수 있다.
한편 이 실시예에서는，불량 블록이 액세스되었을 경우에, 내부 컨트롤러(10)는 이것을 검출하여, 강제적으로 출력 데이터를 "0" 고정되게 한다. 이에 의해，외부 컨트롤러(20)에 있어서 관리 영역 데이터로 인한 블록의 양부 판정에 혼란이 생기지 않도록 할 수 있다． 이 점을 이하에 구체적으로 설명한다.
도 11은 이 실시예에 따른 판독 동작 플로우를 도시한다. 센스 앰프 회로 등을 초기화한(스텝 S21) 후, 불량 블록 검출 동작을 행한다(스텝 S22). 상술한 바와 같이, 로우 디코더(3)가 불량 블록 플래그 BBF를 갖는다. 따라서, 내부 컨트롤러(10)는 불량 블록 플래그 BBF에 기초하여 선택 블록이 불량(또는 결함)인지의 여부를 판정할 수 있다(스텝 S23).
판독 어드레스가 불량이지 않으면, 셀 어레이로부터의 데이터 판독을 행하고(스텝 S25), 그 후 센스 앰프 회로의 1 페이지의 판독 데이터를 컬럼 단위로 전송하여 출력한다(스텝 S26).
판독 어드레스가 불량인 경우에는, 내부 컨트롤러(10)는, 출력 회로에 신호 OB="L"을 보내고, 이에 따라 출력 데이터를 "H" 레벨(="0")로 고정한다(스텝 S24). 따라서, 불량 블록에서는 워드선 구동 전압은 공급되지 않지만, 판독 스텝 S25와 데이터 출력 스텝 S26은 정상 블록의 경우와 같이 실행된다. 이 경우, 센스 앰프 회로는 모두 "0" 상태를 갖게 되고, 센스 앰프 회로의 판독 데이터가 출력 시에 반전되는지 여부에 관계없이, 스텝 S24에서 출력 회로(60)의 출력 고정 회로(63)가 활성화되어 전 출력 데이터가 "O"으로 고정된다.
도 12는, 판독 전압 CR을 이용한 제1 페이지 데이터 판독에서의 데이터 천이 상태를 정상 블록인 경우와 불량 블록인 경우에 대해서 나타낸다. 센스 앰프 회로 의 판독 데이터는, 정상 블록에서는 관리 영역 데이터가 "1"이며, 불량 블록에서는 관리 영역 데이터를 포함해서 전 컬럼 데이터가 "0"이다.
이 제1 페이지 판독의 경우, 레벨 E인 관리 영역 데이터는 반전되지 않지만, 레벨 C 또는 B로 검출되는 셀 데이터는 출력 회로(60)에서 반전된다. 즉, 정상 블 록에 대해서는，관리 영역에 대응하여 도 5에 나타낸 데이터 반전 회로(62)는 비활성을 유지하고, 그 이외는 활성화된다. 불량 블록에 대해서는, 모든 셀의 데이터가 레벨 C로서 판정되어, 도 12에 도시한 바와 같이 관리 영역 데이터를 포함해서 모든 데이터가 "1"로 반전된다.
그러나, 불량 블록에 대해서는, 출력 고정 회로(63)에 의해 출력 데이터가 "0"으로 고정된다. 따라서, 최종 출력 데이터에 대해서 관리 영역 데이터에 주목 했을 때, 이 데이터는 정상 블록에서는 "1", 불량 블록에서는 "0"이 된다. 외부 컨트롤러(20)는 이 관리 영역 데이터에 따라 블록의 양(즉, 정상) 또는 부(즉, 불량) 판정을 할 수 있다.
도 11에 파선으로 나타낸 바와 같이, 불량 블록이라고 판정되었을 경우에는, 통상의 판독 스텝 및 전송/출력 스텝을 스킵하고, 출력 데이터를 "0"으로 고정한 후에 데이터 판독 시퀀스를 종료할 수도 있다. 이 경우에, 관리 영역 데이터는 정상 블록에서 "1", 불량 블록에서 "0"이 된다. 따라서, 외부 컨트롤러(20)는 블록의 양부 판정을 행할 수 있다.
도 13은, 판독 전압 BR을 이용한 제2 페이지 판독의 경우와 판독 전압 AR을 이용한 제1 페이지 판독의 경우의 데이터 천이 상태를 나타낸다. 이들 경우, 출력 회로에서 데이터 반전 동작은 행해지지 않는다. 불량 블록에 대해서는, 센스 앰프 회로의 판독 데이터는 모두 "0"이지만, 그 출력 데이터는 신호 OB="L"에 의해 강제적으로 "0"으로 고정된다.
따라서, 최종 출력에 대해서 관리 영역 데이터에 주목하면，이 데이터는 정 상 블록에서는 "1", 불량 블록에서는 "0"이 된다. 외부 컨트롤러(20)는 또한, 이 관리 영역 데이터에 따라 블록의 양부 판정을 행할 수 있다.
상기 실시예에서는，출력 데이터를 선택적으로 반전시킬 필요가 있는 예로서, 도 7에 나타낸 비트 할당의 4-레벨 데이터 기억 방식이 설명되었다. 본 발명은 이것으로 제한되는 것은 아니며, 출력 데이터를 선택적으로 반전시킬 필요가 있는 다른 다치 데이터 기억 방식에도 적용될 수 있다. 특히, 8-레벨 또는 16-레벨 데이터 기억 방식의 경우에, 출력 데이터에서 데이터를 선택적으로 반전시킬 필요가 있는 경우가 더 많아진다. 따라서, 본 발명은 상술한 다치 데이터 기억 방식을 이용하는 플래시 메모리에 유용하게 적용될 수 있다.
일 실시예로서, 본 발명의 상술한 실시예에 따른 불휘발성 반도체 기억 장치를 사용하는 전자 카드 및 이 카드를 사용하는 전자 장치가 후술될 것이다.
도 14는 이 실시예에 따른 전자 카드 및 이 카드를 사용하는 전자 장치의 배치를 도시한다. 이 전자 장치는 휴대용 전자 장치의 일 예인 디지털 스틸 카메라(digital still camera)(101)이다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 사용되는 메모리 카드(61)이다. 메모리 카드(61)는, 상술한 실시예에 따른 메모리 시스템 또는 불휘발성 반도체 기억 장치가 집적 또는 캡슐화되는 IC 패키지 PK1와 결합된다.
디지털 스틸 카메라(101)의 경우에는 카드 슬롯(102) 및 이 카드 슬롯(102)에 접속된 회로 기판(미도시됨)을 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 착탈가능하게 삽입된다. 슬롯(102)에 삽입되면, 메모 리 카드(61)는 회로 기판의 전기 회로에 전기적으로 접속된다.
이 전자 카드가 비-접촉식 IC 카드이면, 이 카드는 카드 슬롯(102)에 삽입 또는 접근되면, 무선 신호에 의해 회로 기판상의 전기 회로에 전기적으로 접속된다.
도 15는 디지털 스틸 카메라의 기본 구성을 나타낸다. 객체로부터의 광은 렌즈(103)에 의해 수렴되어 화상 픽업 장치(104)로 입력된다. 화상 픽업 장치(104)는 예를 들어 CMOS 센서이고, 입력 광을 광전 변환하여 예를 들어, 아날로그 신호로 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되어, A/D 컨버터(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는, 신호에 자동 노출 제어(AE), 자동 백색 밸런스(white balance) 제어(AWB), 컬러 분리 등을 수행하는 카메라 신호 처리 회로(105)로 입력되어, 휘도 신호 또는 색차 신호(color difference signal)로 변환된다.
이 화상을 모니터링하기 위해, 카메라 신호 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)로 입력되어 비디오 신호로 변환된다. 비디오 신호의 시스템은, 예를 들어, 미국 텔레비전 체계 위원회(NTSC;National Television System Committee) 시스템이다. 비디오 신호는 디스플레이 신호 처리 회로(107)를 통해 디지털 스틸 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는 예를 들어, 액정 모니터이다.
비디오 신호는 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 픽업된 화상은 비디오 출력 단자(110)를 통해 텔레비전 세트와 같은 화상 장치에 출력될 수 있다. 이는, 픽업 화상이 디스플레이(108) 이외의 다른 화상 장치에 디스플레이될 수 있도록 한다. 마이크로컴퓨터(111)는 화상 픽업 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.
화상을 캡쳐하기 위해서, 작동자는 서텨(shutter) 버튼(112)과 같은 동작 버튼을 누른다. 이에 응답해서, 마이크로컴퓨터(111)는 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터의 출력 신호를 플레임(flame) 화상으로서 비디오 메모리(114)에 기입한다. 비디오 메모리(114)에 기입된 플레임 화상은 압축/신장 회로(115)에 의해 소정의 압축 포맷에 기초해서 압축된다. 압축된 화상은 카드 인터페이스(116)를 통해 카드 슬롯에 삽입된 메모리 카드(61)에 기록된다.
기록된 화상을 재생하기 위해서, 메모리 카드(61)에 기록된 화상은 카드 인터페이스(116)를 통해 판독되고, 압축/신장 회로(115)에 의해 신장되어, 비디오 메모리(114)에 기입된다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상이 모니터링되는 것과 같은 방식으로 디스플레이(108) 또는 다른 화상 장치에 디스플레이된다.
이 구성에서, 회로 기판(100)에는 카드 슬롯(102), 화상 픽업 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 디스플레이 신호 처리 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 장착된다.
카드 슬롯(102)은 회로 기판(100)에 장착될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속될 수도 있다.
파워 회로(117)가 또한 회로 기판(100)에 장착된다. 파워 회로(117)는 외부 전원 또는 배터리로부터 전력을 수신하여, 디지털 스틸 카메라(101) 내부에서 사용되는 내부 전원 전압을 발생시킨다. 예를 들어, DC-DC 컨버터가 파워 회로(117)로서 사용될 수 있다. 내부 전원 전압은 상술한 각 회로에 공급되어, 스트로브(118) 및 디스플레이(108)에 공급된다.
상술한 바와 같이, 본 실시예에 따른 전자 카드는 상술한 디지털 스틸 카메라와 같은 휴대용 전자 장치에서 사용될 수 있다. 한편, 전자 카드는 또한 휴대용 전자 장치는 물론 도 16a 내지 16j에 도시된 바와 같은 다양한 장치들에서도 사용될 수 있다. 즉, 전자 카드는, 도 16a에 도시된 비디오 카메라, 도 16b에 도시된 텔레비전 세트, 도 16c에 도시된 오디오 장치, 도 16d에 도시된 게임 장치, 도 16e에 도시된 전자 악기, 도 16f에 도시된 셀 폰, 도 16g에 도시된 퍼스널 컴퓨터, 도 16h에 도시된 개인 휴대 정보 단말기(PDA;personal digital assistant), 도 16i에 도시된 음성 기록기, 도 16j에 도시된 PC 카드에서도 사용될 수 있다.
본 발명은 상술한 실시예로 한정되는 것은 아니다. 당업자들은 본 발명의 사상, 범위 및 교시로부터 벗어나지 않는 한 구성 및 상세에 있어서 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리의 기능 블록 구성을 나타내는 도면．
도 2는 상기 플래시 메모리의 메모리 셀 어레이의 구성을 나타내는 도면．
도 3은 상기 플래시 메모리의 로우 디코더의 구성을 나타내는 도면．
도 4는 상기 플래시 메모리의 센스 앰프의 구성을 나타내는 도면．
도 5는 상기 플래시 메모리의 출력 회로의 구성을 나타내는 도면．
도 6은 상기 플래시 메모리의 1 페이지의 컬럼 구성을 나타내는 도면.
도 7은 상기 플래시 메모리의 4-레벨 데이터의 임계값 분포와 데이터 비트 할당을 나타내는 도면．
도 8은 상기 플래시 메모리의 제1 페이지 기입 시퀀스를 나타내는 도면．
도 9는 상기 플래시 메모리의 제2 페이지 기입 시퀀스를 나타내는 도면．
도 10은 상기 플래시 메모리의 출력 회로의 레벨 반전 회로의 동작 모드를 나타내는 도면．
도 11은 상기 플래시 메모리의 판독 동작 플로우를 나타내는 도면．
도 12는 판독 전압 CR을 이용한 제1 페이지 판독 동작의 데이터 천이 상태를 나타내는 도면．
도 13은 판독 전압 BR을 이용한 제1 페이지 판독 동작 및 판독 전압 AR을 이용한 제2 페이지 판독 동작의 데이터 천이 상태를 나타내는 도면．
도 14는 디지털 스틸 카메라에 적용된 다른 실시예를 도시하는 도면.
도 15는 디지털 스틸 카메라의 내부 구성을 도시하는 도면.
도 16a 내지 16j는 상기 실시예가 적용된 다른 전자 장치를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 센스 앰프 회로
3 : 로우 디코더
4 : 컬럼 디코더
5 : 어드레스 레지스터
6 : I/O 버퍼
7 : 어드레스 일치 검출 회로
9 : 내부 전압 발생 회로
10 : 내부 컨트롤러
11 : 파워온 검출 회로

Claims (11)

  1. 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이;
    상기 메모리 셀 어레이의 메모리 셀을 선택하도록 구성되며, 상기 메모리 셀 어레이의 불량 블록에 대해서 불량 블록 플래그(bad block flag)가 설정되는 플래그 래치(flag latch)를 갖는 로우 디코더;
    상기 메모리 셀 어레이의 선택 메모리 셀의 데이터를 판독하도록 구성되는 센스 앰프(sense amplifier); 및
    상기 센스 앰프의 판독 데이터를 출력하도록 구성되며, 상기 불량 블록 플래그에 따라서 출력 데이터의 논리 레벨을 고정하도록 구성된 출력 데이터 고정 회로를 갖는 출력 회로
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 셀 어레이는, 소정의 판독 조건하에서 상기 센스 앰프의 판독 데이터를 레벨 반전해서 출력할 필요가 있는 다치(multi-level) 데이터를 기억하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이는, 소정의 판독 조건하에서 상기 센스 앰프의 판독 데이터를 레벨 반전해서 출력할 필요가 있는 다치 데이터를 기억하고,
    상기 메모리 셀 어레이의 1 페이지분의 데이터가 동시에 판독되고, 상기 1 페이지내의 특정 번지는, 외부 컨트롤러가 블록의 양부 판정을 행하기 위해 기초하는 관리 영역으로서 설정되는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 로우 디코더의 상기 플래그 래치가 설정하는 불량 블록 플래그를 검출하고, 상기 불량 블록 플래그에 기초하여 상기 출력 데이터 고정 회로가 활성 또는 비활성되도록 하고, 이에 따라 정상 블록내의 관리 영역 데이터의 논리 레벨이 상기 출력 회로의 불량 블록의 데이터 논리 레벨에 대해 역이 되도록 하는 내부 컨트롤러를 더 포함하는 반도체 기억 장치.
  5. 제2항에 있어서,
    상기 출력 회로는, 상기 소정의 판독 조건하에서 상기 센스 앰프의 상기 판독 데이터를 반전해서 출력하기 위한 데이터 반전 회로를 포함하는 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 메모리 셀 어레이는 4-레벨 데이터 (xy)를 기억하기 위한 것으로, x는 상위 페이지 데이터이고 y는 하위 페이지 데이터이며, 셀 임계 전압의 순서대로 (11), (10), (00) 및 (01)이 할당되는 반도체 기억 장치.
  7. 제2항에 있어서,
    상기 메모리 셀 어레이는, 직렬 접속된 복수의 메모리 셀을 포함하는 NAND 셀 유닛을 배열해서 형성되는 반도체 기억 장치.
  8. 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이 - 상기 메모리 셀 어레이의 1 페이지내의 특정 번지는, 외부 컨트롤러가 블록의 양부 판정을 행하기 위해 기초하는 관리 영역으로서 설정됨 -;
    상기 메모리 셀 어레이의 메모리 셀을 선택하도록 구성되며, 상기 메모리 셀 어레이의 불량 블록에 대해서 불량 블록 플래그가 설정되는 플래그 래치를 갖는 로우 디코더;
    상기 메모리 셀 어레이에서 선택된 1 페이지 메모리 셀의 데이터를 판독하도록 구성된 센스 앰프 회로;
    상기 센스 앰프 회로의 판독 데이터를 출력하도록 구성되는 출력 회로 - 상기 출력 회로는, 소정 판독 조건하에서 상기 센스 앰프 회로의 상기 판독 데이터를 반전해서 출력하기 위한 데이터 반전 회로, 및 상기 불량 블록 플래그에 따라서 출력 데이터의 논리 레벨을 고정하도록 구성된 출력 데이터 고정 회로를 가짐 -; 및
    상기 로우 디코더의 상기 플래그 래치가 설정하는 불량 블록 플래그를 검출하고, 상기 불량 블록 플래그에 기초하여 상기 출력 데이터 고정 회로가 활성 또는 비활성되도록 하고, 이에 따라 정상 블록내의 관리 영역 데이터의 논리 레벨이 상기 출력 회로의 불량 블록의 데이터 논리 레벨에 대해 역이 되도록 하는 내부 컨트롤러
    를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 메모리 셀 어레이는, 소정의 판독 조건하에서 상기 센스 앰프 회로의 판독 데이터를 레벨 반전해서 출력할 필요가 있는 다치 데이터를 기억하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 메모리 셀 어레이는 4-레벨 데이터 (xy)를 기억하기 위한 것으로, x는 상위 페이지 데이터이고 y는 하위 페이지 데이터이며, 셀 임계 전압의 순서대로 (11), (10), (00) 및 (01)이 할당되는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 메모리 셀 어레이는, 직렬 접속된 복수의 메모리 셀을 포함하는 NAND 셀 유닛을 배열해서 형성되는 반도체 기억 장치.
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