KR100858574B1 - 반도체 메모리 시스템 - Google Patents

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Abstract

반도체 메모리 시스템이, 비휘발성 반도체 메모리 디바이스와; 상기 비휘발성 반도체 메모리 디바이스의 동작 제어를 실행하도록 구성된 메모리 컨트롤러를 포함하고, 상기 비휘발성 반도체 메모리 디바이스에 대한 제어 로직에 포함된 시퀀서가 상기 메모리 컨트롤러 내에 전개된 소프트웨어로 구성된다.
반도체 메모리, 제어 로직, 시퀀서, 메모리 컨트롤러

Description

반도체 메모리 시스템{SEMICONDUCTOR MEMORY SYSTEM}
도 1은 본 발명의 실시예에 따른 메모리 시스템을 도시한다.
도 2는 비휘발성 반도체 메모리 디바이스의 셀 어레이를 도시한다.
도 3은 상세 셀 어레이를 도시한다.
도 4는 비휘발성 반도체 메모리 디바이스 내의 센스 유닛을 도시한다.
도 5는 비휘발성 반도체 메모리 디바이스 내의 내부 제어 회로를 도시한다.
도 6은 비휘발성 반도체 메모리 디바이스의 셀 어레이 내의 데이터 영역들을 도시한다.
도 7은 비휘발성 반도체 메모리 디바이스의 파워-온 리셋 동작을 도시한다.
도 8은 비휘발성 반도체 메모리 디바이스의 4-레벨 데이터 임계치 분포 및 비트 할당을 도시한다.
도 9는 비휘발성 반도체 메모리 디바이스의 하위 페이지 기입 시퀀스를 도시한다.
도 10은 비휘발성 반도체 메모리 디바이스의 상위 페이지 기입 시퀀스를 도시한다.
도 11은 디지털 스틸 카메라에 적용된 다른 실시예를 도시한다.
도 12는 디지털 스틸 카메라의 내부 구성을 도시한다.
도 13a 내지 13j는 본 실시예가 적용되는 다른 전기 디바이스들을 도시한다.
<도면의 주요 부분에 대한 부호의 설명>
2 : 메모리 컨트롤러
11 : 메모리 셀 어레이
11a : 정상 데이터 저장 영역(4-레벨)
11b : ROM 영역(바이너리)
12 : 행 디코더
14 : 코어 드라이버
15 : 전압 생성 회로
16 : 내부 제어 회로
17 : 파워-온 리셋
18 : 버퍼
51 : 전압 제어 회로
52 : 타이밍 제어 회로
53 : 바이너리 제어 로직(하드웨어)
54 : 4-레벨 제어 로직(소프트웨어)
[특허문헌 1] 일본공개특허공보 2000-195280호
[특허문헌 2] 일본공개특허공보 07-302175호
<관련 출원의 상호 참조>
이 출원은 2005년 12월 28일에 출원된 선행 일본 특허 출원 2005-377850호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로 본 명세서에 통합된다.
본 발명은 비휘발성 반도체 메모리 및 그것을 제어하기 위한 메모리 컨트롤러를 포함하는 반도체 메모리 시스템에 관한 것이다.
전기적으로 재기입 가능한 비휘발성의 반도체 메모리들(EEPROMs) 중 하나로 NAND형 플래시 메모리가 알려져 있다. 이 NAND형 플래시 메모리는 단위 셀 면적이 NOR형의 것보다 작아서, 용량을 증가시키기 용이하다는 특징이 있다. 1 페이지 데이터를 저장할 수 있는 페이지 버퍼를 이용하여, 셀 어레이와 페이지 버퍼 간에 1 페이지씩 데이터 판독 및 기입을 수행하는 것이 가능하게 된다. 페이지 버퍼와 칩의 외부 간에 1 바이트(또는 2 바이트)씩 직렬 데이터 전송을 수행하여, 상당히 높은 레이트로 데이터 판독 또는 기입을 수행하는 것이 가능하게 된다.
종래의 NAND형 플래시 메모리에서는, 칩 내에서 내부적으로 판독, 기입 및 소거를 제어하기 위하여, 그 안에 내부 컨트롤러로서 하드웨어 논리 회로가 형성된다. 그러나, 저장 용량을 증가시키고 데이터를 멀티레벨화 함에 따라서, 내부 컨트롤러의 제어 로직이 매우 복잡해졌다. 게다가, 칩을 형성한 후의 튜닝 동작에서 적당한 해법을 찾기에는 옵션이 너무 많은 상황에 처해 있다.
[특허문헌 1]에는, NAND형 플래시 메모리에서의 멀티레벨 저장 방식이 개시되어 있다.
[특허문헌 2]에는, 메모리 컨트롤러 내의 ROM에 저장된 펌웨어를 이용하여 NAND형 플래시 메모리가 제어되는 기술이 개시되어 있다.
본 발명의 일 양태에 따르면, 반도체 메모리 시스템으로서,
비휘발성 반도체 메모리 디바이스와;
상기 비휘발성 반도체 메모리 디바이스의 동작 제어를 실행하도록 구성된 메모리 컨트롤러를 포함하고,
상기 비휘발성 반도체 메모리 디바이스에 대한 제어 로직에 포함된 시퀀서가 상기 메모리 컨트롤러 내에 전개된 소프트웨어로 구성되는 반도체 메모리 시스템이 제공된다.
본 발명의 다른 양태에 따르면, 반도체 메모리 시스템으로서,
멀티레벨 데이터를 저장하기 위한 정상 데이터 영역, 바이너리 데이터를 저장하기 위한 ROM 영역 및 내부 제어 회로를 갖는 비휘발성 반도체 메모리 디바이스와;
상기 비휘발성 반도체 메모리 디바이스의 동작 제어를 실행하도록 구성된 메모리 컨트롤러를 포함하고,
상기 내부 제어 회로는 상기 ROM 영역에서 바이너리 데이터를 판독/기입하기 위해 이용되는 하드웨어 제어 로직을 갖고,
상기 메모리 컨트롤러는 상기 정상 데이터 영역에서 멀티레벨 데이터를 판독/기입하기 위해 이용되는 소프트웨어 제어 로직을 갖는 반도체 메모리 시스템이 제공된다.
이하에서는 첨부 도면을 참조하여 이 발명의 예시적 실시예들을 설명한다.
도 1은 일 실시예에 따른 메모리 시스템을 보여주는 것으로, 비휘발성 반도체 메모리 디바이스(1) 및 그것의 동작 제어를 실행하기 위한 메모리 컨트롤러(2)를 포함한다. 이 시스템은, 예를 들면, 메모리 디바이스(1)와 메모리 컨트롤러(2)가 그 안에 설치되는 메모리 카드로서 형성된다.
비휘발성 반도체 메모리 디바이스(1)에서, 셀 어레이(11), 행 디코더(row decoder)(12) 및 센스 증폭기(13)가 메모리 코어(10)를 구성한다. 행 디코더(12)는 워드 라인들을 선택적으로 구동하고; 센스 증폭기 회로(13)는 비트 라인 데이터를 감지한다. 메모리 코어(10)를 구동하기 위해 코어 드라이버(14)가 배치되고, 코어 드라이버(14)가 필요로 하는 다양한 고전압 및 중간 전압을 생성하기 위한 전압 생성 회로(15)가 준비된다.
코어 드라이브 회로(14) 및 전압 생성 회로(15)의 타이밍 제어 및 전압 제어를 위한 내부 제어 회로(16)가 준비된다. 파워-온을 검출하여 초기화 동작을 수행하기 위해, 파워-온 리셋 회로(17)가 준비된다. 비휘발성 반도체 메모리(1)와 메모리 컨트롤러(2) 간에 기입/판독 데이터, 및 명령 및 어드레스 데이터를 송수신하기 위한 버퍼(18)가 준비된다.
메모리 컨트롤러(2)는 CPU(21), 제어 프로그램을 저장하기 위한 ROM(22), 및 CPU(21)의 동작 영역으로서 기능하고, 소프트웨어 제어 로직이 전개되는 RAM(23)을 갖는다. 또한 메모리 컨트롤러(2)에는 메모리 디바이스(2)와 호스트 디바이스(도시되지 않음)의 데이터를 각각 송수신하는 데 이용되는 인터페이스들(24 및 25)이 배치된다.
도 2 및 3은 메모리 셀 어레이(11)의 상세 구성을 도시한다. 이 셀 어레이(11)는 NAND형으로, NAND 셀 유닛들(즉, NAND 스트링들) NU가 배열되어 있다. 각 NAND 셀 유닛 NU는 직렬로 접속된 복수의 전기적으로 재기입 가능한 비휘발성의 메모리 셀들(이 경우 32개 셀)을 포함한다.
NAND 셀 유닛 NU의 하나의 단부는 선택 게이트 트랜지스터 S1을 통하여 비트 라인 BLax 도는 BLbx(예를 들면, x=0∼4225)에 연결되고; 그것의 다른 하나의 단부는 다른 선택 게이트 트랜지스터 S2를 통하여 공통 소스 라인 CERSRC에 연결된다.
각각의 NAND 셀 유닛들 내의 대응하는 메모리 셀들의 제어 게이트들은 각각 워드 라인들 WL0-WL31에 공통으로 연결되고, 선택 게이트 트랜지스터들 S1 및 S2의 게이트들은 각각 선택 게이트 라인들 SGD 및 SGS에 연결된다.
워드 라인들을 공유하는 NAND 셀 유닛들의 세트가 소거 단위로서 기능하는 블록 BLKj를 구성한다. 도 2에 도시된 바와 같이, 셀 어레이(11) 내에 비트 라인 방향으로 다수의 블록들 BLK0, BLK1, ..., BLK1023이 배열되어 있다.
짝수 번호 비트 라인 BLax 및 홀수 번호 비트 라인 BLbx가 센스 증폭기 회로(13) 내의 센스 유닛 PBx를 공유한다. 즉, 짝수 번호 비트 라인 BLax 및 홀수 번호 비트 라인 BLbx는, 선택 신호들 SELa 및 SELb에 의해 각각 구동되는, 선택 트랜지스터들 Qax 및 Qbx를 통하여 센스 유닛 PBx에 선택적으로 연결된다.
모든 짝수 번호 비트 라인들 및 워드 라인에 의해 선택되는 메모리 셀들의 세트가 제1 섹터를 구성하고, 모든 홀수 번호 비트 라인들 및 워드 라인에 의해 선택되는 메모리 셀들의 세트가 제2 섹터를 구성하고, 하나의 섹터는 그 안의 모든 셀들이 동시 데이터 판독 또는 기입을 당하는 단위로서 기능한다.
도 4는 센스 유닛 PBx의 예를 도시한다. 이 실시예에서는 4-레벨 데이터 저장 방식이 이용된다고 가정하여, 센스 유닛 PBx 내에 3개의 데이터 저장부 DS1-DS3이 준비된다. 데이터 저장부 DS1은 판독 데이터 또는 기입 데이터를 보유하기 위한 주 데이터 래치이다.
데이터 저장부 DS2는 외부와 자신 간에 데이터를 송수신하기 위한 캐시로서 기능하는 데이터 래치이다. 또한, 데이터 저장부 DS2는, 상위 페이지 데이터의 기입-검증을 행할 목적으로 그것을 참조하기 위해, 셀 어레이 내에 이미 기입되어 있는, 4-레벨 데이터로 하위 페이지 데이터를 보유하기 위해 이용된다.
데이터 저장부 DS3은 다음 사이클에서 이용되는 기입 데이터를 설정하도록 기능하기 위해 데이터 저장부 DS2에 로드된 기입 데이터를 임시 보유하기 위해 이용된다. 그 상황을 아래에서 설명한다. 데이터 기입은 기본적으로 "0" 기입은 셀의 임계 전압을 부스트(boost)하기 위한 동작으로서 정의되고 "1" 기입(즉, 기입 금지)은 셀의 임계 전압을 그대로 유지하기 위한 동작으로서 정의되는 식으로 섹터에 의해 수행된다. 기입-검증은 각 셀에 대해 수행되고, 다음과 같이 제어된다: 셀에 대해 "0" 기입이 검증된 경우, 그것은 이후 "1" 기입 모드로 설정될 것이다. 데이터 저장부 DS3은 상기한 바와 같이 그러한 기입 데이터 제어를 위해 이용된다.
이들 데이터 저장부들 DS1, DS2 및 DS3은 각각 전송 게이트 트랜지스터들 Q3, Q4 및 Q5를 통하여 센스 노드 Nsen에 연결된다. 센스 노드 Nsen은 클램핑 트랜지스터 Q1을 통하여 선택된 비트 라인에 연결된다. 또한 센스 노드 Nsen에는, 비트 라인 및 센스 노드 Nsen을 프리차지하도록 기능하는 프라차지 트랜지스터 Q2가 연결된다.
데이터 기입 시에, 1 페이지 센스 유닛들 내의 데이터 저장부들 DS1이 기입-검증 단계에서 모드 "1"이 되는 것이 1 페이지 기입 완료를 나타낸다. 기입 완료를 검출하기 위해, 검증-체크 회로 VCK가 준비되고, 그것은 모든 센스 유닛들에 의해 공유되는 판정 신호 라인 COM에 연결된다. 내부 제어 회로(16) 또는 메모리 컨트롤러(2)는 이 판정 신호 라인 COM을 모니터함으로써, 기입 완료를 판정할 수 있다.
이 실시예는 비휘발성 반도체 메모리 디바이스(1)를 제어하는 동작의 주요 로직 기능, 즉, 제어 시퀀스를 달성하기 위한 시퀀서가 내부 제어 회로(16) 내의 하드웨어 시퀀서로서 형성되지 않고, 메모리 컨트롤러(2) 내의 소프트웨어 시퀀서로서 저장되는 특징을 갖는다. 상세히 설명하면, 시퀀서를 달성하기 위한 소프트웨어 데이터는 메모리 컨트롤러(2) 내의 ROM(22)에 저장되고, 그것은 판독되어 RAM(23)에서 전개될 것이다. 대안적으로, 더 바람직하게는, 소프트웨어 제어 로직 데이터는 메모리 디바이스(1) 내의 셀 어레이(11)에 저장되고, 그것은 파워-온 시 에 판독되어, 메모리 컨트롤러(2)에 전송됨으로써, RAM(23)에서 전개된다.
후자의 경우에 대해 아래에서 상세히 설명한다.
도 5는 비휘발성 반도체 메모리 디바이스(1) 내의 내부 제어 회로(16)의 구성을 도시한다. 제어 회로(16)는 전압 생성 회로(15)를 제어하기 위한 전압 제어 회로(51), 코어 드라이브 회로(14)를 제어하기 위한 타이밍 제어 회로(52) 및 셀 어레이(11)에 저장된 4-레벨 제어 로직 데이터(즉, 시퀀서 기능 데이터)를 바이너리 데이터로서 판독하기 위해 전압 제어 회로(51), 타이밍 제어 회로(52) 및 코어 드라이브 회로(14)를 제어하는 바이너리 제어 로직(하드웨어)(53)을 포함한다.
즉, 셀 어레이(11)는, 도 6에 도시된 바와 같이, 정상 4-레벨 데이터 영역으로서 기능하는 정상 데이터 영역(11a) 및 4-레벨 제어 로직 데이터를 바이너리 데이터로서 저장하는 ROM 영역(11b)을 갖는다. 4-레벨 제어 로직 데이터는 시퀀서로서 기능하고, 이것은 정상 데이터 영역(11a)에 저장된 4-레벨 데이터를 판독/기입/소거하기 위해 이용된다.
제어 회로(16) 내의 바이너리 제어 로직(53)은 파워-온 시에 파워-온 리셋 회로(17)의 제어를 받아 셀 어레이(11)의 ROM 영역(11b) 내의 4-레벨 제어 로직 데이터를 자동으로 판독하여, 그것을 메모리 컨트롤러(2)에 전송한다.
그러므로, 도 5에 도시된 바와 같이, 4-레벨 제어 로직(54)은 내부 제어 회로(16)에 저장되지 않고, 메모리 컨트롤러(2)에 소프트웨어로서 저장된다. 4-레벨 제어 로직(54)에 따라서, 셀 어레이(11) 내로의 4-레벨 데이터 기입과 같은 시퀀스 제어가 실행될 것이다.
도 7은 상기한 파워-온 리셋 동작 플로우를 도시한다. 파워-온을 검출하면, 파워-온 리셋 회로(17)는 비휘발성 반도체 메모리 디바이스(1)를 판독 가능(read-enable) 상태로 설정한다(스텝 S1). 예를 들면, 비휘발성 반도체 메모리 디바이스(1)는 READY 상태 신호를 출력한다.
READY 상태 신호에 응답하여, 메모리 컨트롤러(2)는 판독 명령을 발행할 것이다. 그것을 비휘발성 반도체 메모리 디바이스(1)가 수신하고(스텝 S2), 내부 제어 회로(16)가 자동으로 ROM 영역(11b)에 저장된 제어 로직 데이터를 판독하여, 그것을 메모리 컨트롤러(2)에 전송한다(스텝 S3). 메모리 컨트롤러(2)에 전송된 4-레벨 제어 로직 데이터는 RAM(23)에서 전개되고, 이후 비휘발성 반도체 메모리 디바이스의 4-레벨 데이터 판독/기입에 적합하게 된다.
정상 데이터 영역(11a)에 저장된 4-레벨 데이터는, 예를 들면, 도 8에 도시된 바와 같이 임계 전압 분포에 의해 정의되는, 데이터 상태들 "A", "B", "C" 및 "D" 중 하나로 설정된다. 4-레벨 데이터는 (x,y)로 표현되고, 여기서 x, y는 각각 상위 및 하위 페이지 데이터이고, 이들 페이지 데이터는 다음과 같이 "A", "B", "C" 및 "D"의 4개의 데이터 상태에 할당된다: A=(1,1), B=(1,0), C=(0,0) 및 D=(0,1).
데이터 상태 "A"는, 예를 들면, 블록에 의해 수행되는 집합적 소거 동작에서 설정되는, 네거티브 임계 전압을 갖는 소거 상태이다. 셀의 임계 전압을 데이터 "A"에서 데이터 "B"로 선택적으로 부스트하는 것은, 그것은 하위 페이지 기입이다. 데이터 "A" 및 "B" 셀들에 각각 데이터 "C" 및 "D"를 선택적으로 기입하는 것은, 그것은 상위 페이지 기입이다.
데이터 상태들 "B", "C" 및 "D"의 임계 전압 분포들 각각의 최저 값 P1, P2 및 P3를 정의하기 위해, 기입-검증 시에 선택된 워드 라인에 검증 전압들이 인가된다. 정상 판독 시에 이용되는 판독 전압 R1, R2 및 R3은 데이터 임계 분포들 사이에 설정된다.
도 9는 및 10은, 상기한 4-레벨 데이터 방식에 관하여, 각각, 하위 페이지 및 상위 페이지 기입 시퀀스를 도시한다.
호스트 디바이스가 기입 명령을 발행하면, 하위 페이지 기입 시퀀스가 시작된다. 어드레스 설정(스텝 S11) 및 비휘발성 반도체 메모리 디바이스(1)로의 기입 데이터(하위 페이지 데이터) 로딩이 메모리 컨트롤러(2)를 통하여 입력된 명령에 뒤따르고, 기입(기입 전압 인가)(스텝 S13) 및 기입-검증(스텝 S14)이 수행된다.
기입 전압 Vpgm(l)은 처음에는 Vpgm0(l)로 설정되고, 다음 사이클들에서 ΔVpgm(l)만큼씩 스텝-업(stepped-up)된다. 하위 페이지 기입 시에, 도 8에 도시된 바와 같이, 검증 전압 P1을 이용하여 기입-검증 판독이 수행된다.
기입-검증 후에, 센스 증폭기 내의 데이터 저장부 DS1이 모두 "1" 상태가 되었는지 여부가 판정되고, 즉, 기입 완료 판정이 수행된다(스텝 S15). 판정 결과가 "예(YES)"이면, 기입 시퀀스는 정상적으로 종료될 것이다. 만일 "아니오(NO)"이면, 그리고 기입 사이클의 수가 Nmax(l)에 달하지 않았다고 판정되면(스텝 S16), 기입 전압 Vpgm(l)이 ΔVpgm(l)만큼 스텝-업되고(스텝 S17), 기입 전압 인가가 다시 수행된다(스텝 S13). 기입 사이클의 수가 Nmax(l)에 달한 경우, 기입 시퀀스는 이 기입이 "실패"인 것으로 종료된다.
상위 페이지 기입 시퀀스도 호스트 디바이스가 기입 명령을 발행할 때 시작된다. 어드레스 설정(스텝 S21) 및 비휘발성 반도체 메모리 디바이스(1)로의 기입 데이터(상위 페이지 데이터) 로딩(스텝 S22)이 메모리 컨트롤러(2)를 통하여 입력된 명령에 뒤따른다. 그 후, 이미 기입되어 있는 하위 페이지 데이터가 판독되고(스텝 S23), 기입(기입 전압 인가)(스텝 S24) 및 기입-검증 스텝들(S25 및 S26)이 수행된다.
기입 전압 Vpgm(u)은 처음에는 Vpgm0(u)로 설정되고, 다음 사이클들에서 ΔVpgm(u)만큼씩 스텝-업된다. 기입-검증 판독은, 제1 검증 스텝 S25에서는, 데이터 상태 "C"를 검증하기 위해 검증 전압 P2가 이용되고; 제1 검증 스텝 S26에서는, 데이터 상태 "D"를 검증하기 위해 검증 전압 P3이 이용되는 식으로 수행된다.
상기한 바와 같이, 제1 검증 스텝 S25에서는 검증 전압 P2가 이용된다. 이때, 검증 대상으로부터 데이터 "D"의 기입 데이터 비트들을 제외시킬 필요가 있다. 이를 위해서, 셀 어레이로부터 판독되어 데이터 저장부 DS2에 저장된 하위 페이지 데이터와 관련하여 검증 대상으로부터 기입 데이터 "D"에 대한 데이터 비트들이 제외되도록 센스 증폭기에서 데이터 처리가 수행된다. 그 상세 설명은 여기에서 생략한다.
2개의 스텝을 갖는 기입-검증 후에, 센스 증폭기 내의 데이터 저장부 DS1이 모두 "1" 상태가 되었는지 여부가 판정되고, 즉, 기입 완료 판정이 수행된다(스텝 S27). 판정 결과가 "예"이면, 기입 시퀀스는 정상적으로 종료될 것이다. 만일 " 아니오(NO)"이면, 그리고 기입 사이클의 수가 Nmax(u)에 달하지 않았다고 판정되면(스텝 S28), 기입 전압 Vpgm(u)가 ΔVpgm(u)만큼 스텝-업되고(스텝 S29), 기입 전압 인가가 다시 수행된다(스텝 S24). 기입 사이클의 수가 Nmax(u)에 달한 경우, 기입 시퀀스는 "실패"로서 종료된다.
이 실시예에서는, 도 9 및 10과 관련하여 설명된 기입 시퀀스를 달성하기 위한 시퀀서가 메모리 디바이스(1) 내의 하드웨어 시퀀서로서 형성되지 않고, 메모리 컨트롤러(2) 내의 소프트웨어 시퀀서로서 보유된다. 구체적으로, 소프트웨어 제어 로직 데이터는 비휘발성 반도체 메모리 디바이스(1) 내의 ROM 영역에 기입되고 파워-온 리셋 동작으로서 판독되어 메모리 컨트롤러(2) 내에 전개된다.
기입 시퀀스 기능에는, 도 9 및 10에 도시된 기본 기입 제어 흐름뿐만 아니라 모든 스텝마다 이용되는 각종 파라미터 데이터(예를 들면, 전압 트리밍 데이터, 타이밍 트리밍 데이터 등)도 있다. 상기한 파라미터 데이터를 구체적으로 열거하면, 기입 전압들 Vpgm(l), Vpgm(u)의 전압 값들, 펄스 폭, 기입 전압들의 스텝-업 전압들 ΔVpgm(l), ΔVpgm(u), 검증 전압들 P1, P2 및 P3, 기입 사이클들 Nmax(l), Nmax(u) 등이 있다. 이들 파라미터 데이터도 비휘발성 메모리 디바이스(1) 내의 ROM 영역(11b)에 기입되고 파워-온 리셋 동작 중에 판독되어 메모리 컨트롤러(2) 내에 전개된다.
상세 설명은 생략하지만, 메모리 컨트롤러(2)가 4-레벨 데이터 저장 영역에 대한 기입 시퀀스 로직뿐만 아니라 소프트웨어 데이터로서 판독 및/또는 소거 제어 로직도 저장하게 할 수 있다.
이 실시예에 따르면, 비휘발성 반도체 메모리 디바이스 내의 하드웨어 제어 로직은 간단해진다. 이 사실은 마이크로제조 기술 또는 멀티레벨 기술에 따라서 비휘발성 반도체 메모리 디바이스의 용량이 증가될 때 중요한 의미를 갖는다. 특히, 비휘발성 반도체 메모리 디바이스의 제어 로직이 복잡해지는 경우, 그것의 설계 단계에서 비휘발성 반도체 메모리 디바이스의 제어 로직의 적당한 해법을 이해하기가 곤란하게 된다.
그러므로, 비휘발성 반도체 메모리 칩 제조를 끝낸 후 칩이 작동될 때까지 제어 로직이 적당하지 않다는 것이 확인되지 않는 상황이 될 것이다. 달리 설명하면, 제어 로직이 PLA(Programmable Logic Array)와 같은 하드웨어 로직 회로로 구성되는 종래의 방식에서는, 신세대의 비휘발성 반도체 메모리 디바이스의 신뢰도 및 스루풋(throughput)이 저감될 것이다. 또한, 높은 신뢰도 및 높은 스루풋을 확보하기 위해, 칩의 설계를 변경하고 칩을 다시 제조할 필요가 있다.
그와 대비하여, 이 실시예에서는, 비휘발성 반도체 메모리 디바이스의 제어 로직의 주요부가 소프트웨어 데이터로서 메모리 컨트롤러 내에 보유된다. 그러므로, 제어 로직이 결함이 있는 것으로 확인된다 하더라도, 그것은 소프트웨어 변경을 행함으로써 쉽게 수정될 수 있고, 칩의 설계를 변경하고 칩을 다시 제조할 필요가 없다.
다른 실시예로서, 본 발명의 상기한 실시예에 따른 비휘발성 반도체 메모리 디바이스를 이용한 전기 카드 및 이 전기 카드를 이용한 전기 디바이스에 대하여 아래에서 설명한다.
도 11은 이 실시예에 따른 전기 카드 및 이 카드를 이용한 전기 디바이스의 배열 구성을 도시한다. 이 전기 디바이스는 휴대형 전기 디바이스의 하나의 예로서 디지털 스틸 카메라(101)이다. 전기 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 비휘발성 반도체 메모리 디바이스 및 메모리 컨트롤러가 집적되거나 캡슐화(encapsulate)된, 상기한 실시예에 따른 반도체 메모리 시스템 PK1을 통합한다.
디지털 스틸 카메라(101)의 케이스는 카드 슬롯(102) 및 이 카드 슬롯(102)에 접속된 회로 기판(도시되지 않음)을 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 탈착가능하게 삽입된다. 메모리 카드(61)는, 슬롯(102)에 삽입되면, 회로 기판의 전기 회로들에 전기적으로 접속된다.
만일 이 전기 카드가 비접촉 타입(non-contact type) IC 카드이면, 그것은 카드 슬롯(102)에 삽입되거나 또는 접근될 때 무선 신호에 의해 회로 기판 상의 전기 회로들에 전기적으로 접속된다.
도 12는 디지털 스틸 카메라의 기본 배열 구성을 도시한다.
물체로부터의 광이 렌즈(103)에 의해 집광(converge)되어 촬상 디바이스(image pickup device)(104)에 입력된다. 촬상 디바이스(104)는, 예를 들면, CMOS 센서이고 입력된 광을 출력, 예를 들면, 아날로그 신호로 광전기적으로 변환시킨다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되고, A/D 컨버터(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되고, 거기서 신호는 자동 노출 제어(AE), 자동 화이트 밸런스 제 어(AWB), 색분해(color separation) 등의 처리를 받고, 휘도 신호 및 색차 신호(color difference signals)로 변환된다.
영상을 모니터하기 위해, 카메라 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)에 입력되어 비디오 신호로 변환된다. 비디오 신호의 시스템은, 예컨대, NTSC(National Television System Committee)이다. 이 비디오 신호는 디스플레이 신호 처리 회로(107)를 통하여 디지털 스틸 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는, 예컨대, 액정 모니터이다.
비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 영상은 비디오 출력 단자(110)를 통하여 텔레비전과 같은 영상 장치에 출력될 수 있다. 이것은 촬상된 영상이 디스플레이(108) 외의 영상 장치 상에 디스플레이될 수 있게 한다. 마이크로컴퓨터(111)는 촬상 디바이스(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.
영상을 캡처하기 위해, 조작자는 셔터 버튼(112)과 같은 조작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(111)는 메모리 컨트롤러(113)를 제어하여 카메라 신호 처리 회로(105)로부터의 출력 신호를 프레임 영상으로서 비디오 메모리(114)에 기입한다. 비디오 메모리(114)에 기입된 프레임 영상은 압축/신장 회로(115)에 의해 소정의 압축 포맷에 기초하여 압축된다. 압축된 영상은, 카드 인터페이스(116)를 통하여, 카드 슬롯에 삽입된 메모리 카드(61)에 기록된다.
기록된 영상을 재생하기 위해, 메모리 카드(61)에 기록된 영상은 카드 인터 페이스(116)를 통하여 판독되고, 압축 신장 회로(115)에 의해 신장되어, 비디오 메모리(114)에 기입된다. 기입된 영상은 비디오 신호 처리 회로(106)에 입력되고 영상이 모니터될 때와 동일한 방식으로 디스플레이(108) 또는 다른 영상 장치 상에 디스플레이된다.
이 배열 구성에서는, 회로 기판(100) 상에 카드 슬롯(102), 촬상 디바이스(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 디스플레이 신호 처리 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 실장된다.
카드 슬롯(102)은 회로 기판(110) 상에 실장될 필요가 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속될 수도 있다.
전력 회로(117)도 회로 기판(100) 상에 실장된다. 전력 회로(117)는 외부 전원 또는 배터리로부터 전력을 수신하여 디지털 스틸 카메라(101) 내부에서 이용되는 내부 전원 전압을 발생시킨다. 예를 들면, DC-DC 컨버터가 전력 회로(117)로서 이용될 수 있다. 내부 전원 전압은 상기한 각각의 회로들에, 및 스트로브(118) 및 디스플레이(108)에 공급된다.
상기한 바와 같이, 이 실시예에 따른 전기 카드는 위에서 설명된 디지털 스틸 카메라와 같은 휴대형 전기 디바이스에서 이용될 수 있다. 그러나, 이 전기 카드는 또한 휴대형 전기 디바이스뿐만 아니라, 도 13a 내지 13j에 도시된 것과 같은 다양한 장치에서 이용될 수 있다. 즉, 전자 카드는 또한 도 13a에 도시된 비디오 카메라, 도 13b에 도시된 텔레비전 세트, 도 13c에 도시된 오디오 장치, 도 13d에 도시된 게임 장치, 도 13e에 도시된 전기 악기, 도 13f에 도시된 셀 전화기, 도 13g에 도시된 퍼스널 컴퓨터, 도 13h에 도시된 개인 휴대 정보 단말기(PDA), 도 13i에 도시된 녹음기, 및 도 13j에 도시된 PC 카드에서 이용될 수 있다.
이 발명은 상기한 실시예들에 제한되지 않는다. 숙련된 당업자라면 본 발명의 사상, 범위, 및 교시 내용을 벗어나지 않고 형태 및 상세에 있어서 다양한 변경이 이루어질 수 있다는 것을 이해할 것이다.
본 발명의 실시예에 따르면, 비휘발성 반도체 메모리 디바이스의 제어 로직의 주요부가 소프트웨어 데이터로서 메모리 컨트롤러 내에 보유되므로, 제어 로직이 결함이 있는 것으로 확인된다 하더라도, 그것은 소프트웨어 변경을 행함으로써 쉽게 수정될 수 있고, 따라서 칩의 설계를 변경하고 칩을 다시 제조할 필요가 없다.

Claims (14)

  1. 반도체 메모리 시스템으로서,
    비휘발성 반도체 메모리 디바이스와;
    상기 비휘발성 반도체 메모리 디바이스의 동작 제어를 실행하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 비휘발성 반도체 메모리 디바이스에 대한 제어 로직에 포함된 시퀀서가 상기 메모리 컨트롤러 내에 전개된 소프트웨어로 구성되는 반도체 메모리 시스템.
  2. 제1항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는, 그 안에 ROM 영역이 정의되어 있는 셀 어레이 - 상기 시퀀서를 구성하기 위해 이용되는 제어 로직 데이터는 상기 ROM 영역에 저장됨 - 와; 내부 제어 회로를 포함하고,
    상기 ROM 영역 내의 상기 제어 로직 데이터는 파워-온 시에 상기 내부 제어 회로의 제어를 받아 자동으로 판독되어 상기 메모리 컨트롤러에 전송되는 반도체 메모리 시스템.
  3. 제2항에 있어서,
    상기 셀 어레이는 그 안에 복수의 NAND 셀 유닛들이 배열되어 있고, 각 NAND 셀 유닛은 직렬로 접속된 복수의 메모리 셀들을 갖는 반도체 메모리 시스템.
  4. 제2항에 있어서,
    상기 셀 어레이는 상기 메모리 컨트롤러에 의해 동작 제어되어 멀티레벨 데이터를 저장하는 정상 데이터 영역을 갖고,
    상기 ROM 영역은 상기 제어 로직 데이터를 바이너리 데이터로서 저장하는 반도체 메모리 시스템.
  5. 제4항에 있어서,
    상기 시퀀서에 부속된 파라미터 데이터는 바이너리 데이터로서 상기 ROM 영역에 저장되고 파워-온 시에 상기 내부 제어 회로의 제어를 받아 상기 시퀀서를 구성하는 상기 제어 로직 데이터와 함께 자동으로 판독되어 상기 메모리 컨트롤러에 전송되는 반도체 메모리 시스템.
  6. 제1항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는,
    멀티레벨 데이터를 저장하기 위한 정상 데이터 영역 및 상기 시퀀서를 구성하기 위해 이용되는 바이너리 데이터로서 멀티레벨 제어 로직 데이터를 저장하기 위한 ROM 영역을 갖는 NAND형 셀 어레이와;
    상기 셀 어레이의 판독/기입을 수행하도록 구성된 내부 제어 회로와;
    파워-온을 검출하고 상기 내부 제어 회로가 상기 ROM 영역 내의 데이터를 자 동으로 판독하여 그것을 출력하게 하도록 구성된 파워-온 리셋 회로
    를 포함하는 반도체 메모리 시스템.
  7. 제1항에 있어서,
    상기 메모리 시스템은 메모리 카드인 반도체 메모리 시스템.
  8. 반도체 메모리 시스템으로서,
    멀티레벨 데이터를 저장하기 위한 정상 데이터 영역, 바이너리 데이터를 저장하기 위한 ROM 영역 및 내부 제어 회로를 갖는 비휘발성 반도체 메모리 디바이스와;
    상기 비휘발성 반도체 메모리 디바이스의 동작 제어를 실행하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 내부 제어 회로는 상기 ROM 영역에서 바이너리 데이터를 판독/기입하기 위해 이용되는 하드웨어 제어 로직을 갖고,
    상기 메모리 컨트롤러는 상기 정상 데이터 영역에서 멀티레벨 데이터를 판독/기입하기 위해 이용되는 소프트웨어 제어 로직을 갖는 반도체 메모리 시스템.
  9. 제8항에 있어서,
    상기 ROM 영역 내의 바이너리 데이터는 파워-온 시에 상기 내부 제어 회로의 제어를 받아 자동으로 판독되어 상기 메모리 컨트롤러에 전송되어, 상기 소프트웨어 제어 로직을 구성하는 반도체 메모리 시스템.
  10. 제8항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는 그 안에 NAND 셀 유닛들이 배열되어 있는 셀 어레이를 갖고, 각 NAND 셀 유닛은 직렬로 접속된 복수의 메모리 셀들을 포함하는 반도체 메모리 시스템.
  11. 제9항에 있어서,
    상기 ROM 영역은 상기 소프트웨어 제어 로직 데이터에 부속된 파라미터 데이터를 저장하고,
    상기 파라미터 데이터는 파워-온 시에 상기 내부 제어 회로의 제어를 받아 상기 소프트웨어 로직 데이터와 함께 자동으로 판독되어 상기 메모리 컨트롤러에 전송되는 반도체 메모리 시스템.
  12. 제8항에 있어서,
    상기 내부 제어 회로는, 상기 하드웨어 제어 로직 및 상기 소프트웨어 제어 로직과 함께 판독/기입 시에 이용되는, 전압 제어 회로 및 타이밍 제어 회로를 포함하는 반도체 메모리 시스템.
  13. 제8항에 있어서,
    상기 비휘발성 반도체 메모리 디바이스는,
    그 안에 상기 정상 데이터 영역 및 상기 ROM 영역이 정의되어 있는 NAND형 셀 어레이와;
    파워-온을 검출하고 상기 내부 제어 회로가 상기 ROM 영역 내의 데이터를 자동으로 판독하여 그것을 출력하게 하도록 구성된 파워-온 리셋 회로
    를 포함하는 반도체 메모리 시스템.
  14. 제8항에 있어서,
    상기 메모리 시스템은 메모리 카드인 반도체 메모리 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5111882B2 (ja) * 2007-02-09 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
JP5345679B2 (ja) * 2008-05-13 2013-11-20 ラムバス・インコーポレーテッド メモリデバイス用の部分プログラムコマンド
KR101521997B1 (ko) * 2008-06-19 2015-05-22 삼성전자주식회사 멀티 레벨 시그널링을 사용하는 메모리 카드 및 그것을포함하는 메모리 시스템
US8645617B2 (en) * 2008-12-09 2014-02-04 Rambus Inc. Memory device for concurrent and pipelined memory operations
US8102705B2 (en) * 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US8645618B2 (en) * 2011-07-14 2014-02-04 Lsi Corporation Flexible flash commands

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847555B2 (en) 2003-04-16 2005-01-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device reading and writing multi-value data from and into pair-cells
US20050201151A1 (en) 2003-09-09 2005-09-15 Tran Hieu V. Unified multilevel cell memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5630099A (en) * 1993-12-10 1997-05-13 Advanced Micro Devices Non-volatile memory array controller capable of controlling memory banks having variable bit widths
JPH07302175A (ja) * 1994-05-09 1995-11-14 Toshiba Corp 半導体ディスク装置
US5603001A (en) * 1994-05-09 1997-02-11 Kabushiki Kaisha Toshiba Semiconductor disk system having a plurality of flash memories
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
KR100441171B1 (ko) * 1998-02-20 2004-10-14 삼성전자주식회사 플래쉬롬과램을이용한펌웨어구현방법
JPH11296430A (ja) * 1998-04-08 1999-10-29 Hitachi Ltd 記憶装置およびフラッシュメモリ
JP3905990B2 (ja) * 1998-12-25 2007-04-18 株式会社東芝 記憶装置とその記憶方法
JP2001306393A (ja) * 2000-04-20 2001-11-02 Mitsubishi Electric Corp 記憶装置
JP4017177B2 (ja) * 2001-02-28 2007-12-05 スパンション エルエルシー メモリ装置
TW561491B (en) * 2001-06-29 2003-11-11 Toshiba Corp Semiconductor memory device
JP2003099415A (ja) * 2001-09-25 2003-04-04 Matsushita Electric Ind Co Ltd マイクロコンピュータおよびその検査方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6847555B2 (en) 2003-04-16 2005-01-25 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device reading and writing multi-value data from and into pair-cells
US20050099848A1 (en) * 2003-04-16 2005-05-12 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and electric device with the same
US20050201151A1 (en) 2003-09-09 2005-09-15 Tran Hieu V. Unified multilevel cell memory

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