CN101101792B - 半导体存储装置 - Google Patents

Abstract

半导体存储器装置，包括：可电擦写且其中设置有非易失性存储器单元的存储器单元阵列；行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；感测放大器，其配置为感测存储器单元阵列中所选存储器单元的数据；和输出电路，其配置为输出感测放大器中的读出数据，所述输出电路包括输出数据固定电路，其配置为按照坏块标志将输出数据固定在逻辑电平。

Description

半导体存储装置

相关申请的交叉参考

本申请基于并要求2006年7月5日申请的前日本专利申请No.2006-185677的优先权的权益，该申请的全部内容包括在此以供参考。

技术领域

本发明涉及半导体存储装置，更特别地涉及EEPROM闪存的缺陷块管理方案，其中使用了可再电写入和非易失性存储单元。

背景技术

NAND型闪存具有如下特征：单位单元区域比NOR型的小；且其易于增加电容。近来，使用多级(multi-level)数据存储方案，其中一个单元存储两个或更多位，已经开发了电容进一步增加的NAND型闪存。

在二进制数据存储方案的NAND型闪存中，例如，具有负阈值电压的擦除状态被定义为数据“1”；而具有正阈值电压的写入状态被定义为“0”。

对于上页(upper page)和下页(lower page)，上述数据位分配原理可采用到四级数据存储方案。例如，四级数据“xy”(这里“x”是上页；而“y”是下页)可以单元阈值的量级定义为“11”，“10”，“01”和“00”。在该方案中，下页读取和上页读取都可在所选单元的通态定义为“1”，而断态定义为“0”的条件下执行。

相比较，有另一种四级数据存储方案，其中“11”，“10”，“00”和“01”是以单元阈值电压的量级分配的(例如参考JP-P2001-93288A)。

在该情形中，在上页数据“1”时情况下的下页读取应当在所选单元的断态被读出为“0”的条件下进行，而在上页数据“0”时情况下的下页读取应当在所选单元的断态被读出为“1”的条件下进行。

感测放大器电路总能感测单元的断态和通态作为逻辑逆换的数据。因此，为了区分单元断态的读取“0”和单元通态的读取“1”，要求输出电路附加这样的数据反相电路，当上页数据为“1”时，下页感测放大器数据被输出到芯片外部，而当上页数据为“0”时，下页感测放大器数据与电平反相一起输出。

另一方面，已知如下所述的缺陷(或坏)块管理方法。在行解码器中设置有标志锁存器以用于选择在其中要设置坏块标志的块，并且电压被控制不被转移到坏块标志被设置于其中的块。在该情形中，为了使外部控制器能够判断各个块是好的还是坏的，在一个页上设置坏块管理区域，其被定义为单元范围，在此读出/写入是同时执行的。例如，坏块管理区中的单元在施加读取电压下被设置为常通(即，设置为处于擦除状态)。

以二进制数据存储方案设定上述坏块管理区域，外部存储器控制器可区分这样的两个情形，一个情形中一页读出数据在正常块中都是“0”，在另一个情形中一页数据在坏块中都是“0”，因为在前一情形中坏块管理区是“1”，而在后一情形中为“0”。

然而，在四级数据存储方案中，如上所述，其中读出数据可以在输出电路中被反相，常碰到这样的情形，如果仅监视管理区数据，则不能判断块的好/坏。其原因如下，在要求其中的数据反相的下页读出中，对于坏块，如果所有数据“0”在输出电路中被反相，则管理区数据变为“1”(正常)。

发明内容

按照本发明的一个方面，提供了半导体装置，其包括：

存储器单元阵列中设置有可电擦写和非易失性存储单元；

行解码器，其经配置选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，其中为存储器单元阵列中的坏块设置坏块标志；以及

感测放大器，其经配置感测存储器单元阵列中所选择的存储器单元的数据。

输出电路，其经配置输出感测放大器中读出数据，该输出电路包括输出数据固定电路，其经配置用来按照坏块标志将输出数据固定在逻辑电平。

按照本发明的另一个方面，提供了半导体存储器装置，其包括：存储器单元阵列，其中设置有可电擦写和非易失性存储器单元，一页存储器单元阵列中某位置被设置为管理区，根据该管理区，外部控制器可判断块是好是坏；

行解码器，其经配置选择存储器单元阵列中的存储器单元，行解码器包括标志锁存器，其中为存储器单元阵列中坏块设置坏块标志；

感测放大器电路，其经配置感测存储器单元阵列中所选择的一页存储器单元的数据；

输出电路，其经配置来输出感测放大器中的读出数据，该输出电路包括数据反相电路以便反相和输出一定读出条件下感测放大器电路中的读出数据，和输出数据固定电路，其经配置按照坏块标志将输出数据固定在逻辑电平；以及

内部控制器，其经配置检测保持在行解码器中的坏块标志，并基于该坏块标志使输出数据固定电路激活或非激活，从而正常块中的管理区数据相对输出电路的坏块管理区数据逻辑逆反。

附图说明

图1示出按照本发明实施例的闪存功能块配置。

图2示出闪存存储器存储单元阵列配置。

图3示出闪存行解码器配置。

图4示出闪存感测放大器配置。

图5示出闪存输出电路配置。

图6示出闪存的一页的列配置。

图7示出闪存的四级数据阈值分布和数据位分配。

图8示出闪存的第一页写序列。

图9示出闪存的第二页写序列。

图10示出闪存输出电路中电平反相电路的操作模式。

图11示出闪存的读出操作流程。

图12示出以读出电压CR进行的第一页读取操作中数据过渡状态。

图13示出以读出电压BR进行的第一页读出操作，和以读出电压AR进行的第二页读出操作中数据过渡状态。

图14示出应用到数字静止照相机的另一个实施例。

图15示出数字静止照相机的内部配置。

图16A到16J示出该实施例应用到其上的另一个电气装置。

具体实施方式

本发明所示实施例将在下面参考附图解释。

图1示出按照该实施例的闪存功能块；而图2示出存储器单元阵列1。

如图2所示，存储器单元阵列1由以矩阵方式设置的NAND单元单位NU形成。每个NAND单元单位NU具有多个(图2所示的例子中为32个)串联连接的可电擦写和非易失性存储器单元M0-M31，以及选择栅极晶体管S1和S2，用于分别耦合其两端至位线BLe(或BLo)和源极线CELSRC。

NAND单元单位NU中存储器单元控制栅极被耦合到不同的字线WL0-WL31。选择栅极晶体管S1和S2的栅极分别耦合至选择栅极线SGD和SGS。

一组共享字线WL0-WL31的NAND单元单位构成用作擦除单元的块。如图2所示，多个块BLK(BLK0，BLK1，...)被设置在位线方向上。

行解码器3包括字线驱动器和选择栅极线驱动器，用于以便按照行地址选择性地驱动字线和选择栅极线。感测放大器电路2具有感测放大器SA阵列，其被耦合到位线以便按页读出数据，其被用作数据锁存器以便存储一页写入数据。借助该感测放大器电路2，数据读出和写入按页执行。感测放大器电路2包括数据高速缓存(data caches)用于传输/接收数据总线和它自身之间的数据。

在图2所示的例子中，使用这样的感测放大器方案，即邻近两个位线BLe和BLo共享一个感测放大器SA。邻近两个位线BLe和BLo可经位线选择栅极选择性地耦合感测放大器SA。

感测放大器电路2和外部输入/输出端子I/O之间的数据传输是经I/O缓冲器6和数据总线14执行的。由列解码器4控制的列栅极电路被附加到感测放大器电路2上。例如，假定有8个I/O端子I/O(I/O0-I/O7)，串行数据传输是在感测放大器2和I/O端子之间按列控制以字节(即按列)执行的。

从I/O端子提供的地址“Add”经地址寄存器5转移到行解码器3和列解码器4。由I/O端子提供的命令“CMD”在状态控制机器10(称作内部控制器)中解码。

内部控制器10基于不同控制信号(写使能信号WEn，读出使能信号REn，命令锁存使能信号CLE，地址锁存信号ALE等)和命令“CMD”执行数据写入和擦除序列，并控制读出操作，这些信号是从外部存储器控制器20提供的(称作外部控制器)。

下面详细地解释，该存储器芯片和外部控制器20被集成安装从而构成存储器卡。使用该存储器芯片的主装置经外部控制器20供应所需命令来设定合适的操作模式，从而执行数据读出和写入。

内部电压发生电路9由内部控制器10控制，从而发生存储器操作模式中要求的各种内部电压，其中升压电路被制备用来发生比电源电压高的电压。状态寄存器12被用于输出状态标志R/B至芯片外部，该标志指示芯片是否处于数据写入、擦除或读出的待机状态或处于忙碌状态。

数据寄存器8a和8b用于存储各种初始设定数据，由此限定存储器操作条件。更详细地解释，寄存器8a是缺陷列地址寄存器，其用于存储在初始设定数据中的缺陷列地址数据，而寄存器8b是参数寄存器，其用于存储各种参数数据，如时序修整数据和电压修整数据，它们用于修整由内部电压发生器9发生的多种时序信号和各种内部电压。

要存储在这些寄存器8a和8b中的数据事先被写入到设置在存储器单元阵列1中的初始设定数据存储块(ROM融合块)。在加电时，加电检测电路11检测它，且内部控制器10响应加电检测信号自动执行这样的初始设定操作，初始设定数据从ROM融合块中读出，并被转移到寄存器8a和8b并设置在其中。

地址匹配检测电路7用于检测是否外部提供的列地址与缺陷列地址之一相同或不同，从而输出地址替换控制信号。作为结果，执行这样的控制，即选择冗余列来替换缺陷列。

图3示出行解码器3的详细配置，其具有转移晶体管阵列31用来供应驱动电压至字线WL0-WL31并选择栅极线SGD和SGS，和块解码器33，其用于选择块从而驱动晶体管阵列31的公共栅极TG。

块解码器33的输出被输入到电平移动电路34，其中由电压发生电路9发生的高电压Vpp被设定在合适的电平并转移至转移晶体管阵列31的公共栅极TG。

一组驱动器32由所有块共享，包括字线驱动器WL0DRV-WL31DRV和选择栅极线驱动器SGDDRV和SGSDRV，用于发生驱动字线WL0-WL31必需的驱动电压和选择栅极线SGD和SGS。驱动电压经正被驱动的(on-driven)转移晶体管阵列31供应至所选块中。

标志数据锁存器35被附加到块解码器33用于存储缺陷(或坏)块标志。在坏块标志设置在该锁存器35的情形中，即使相应块被存取，块解码器33还是保持在非激活状态，使得相应块中字线和选择栅极线没有被驱动。

图4示出在感测放大器电路2中感测放大器SA的配置。感测节点Nsen通过钳制NMOS晶体管Q1耦合到位线BLe或BLo。预充电NMOS晶体管Q2和用于保持数据电荷的电容器C连接至感测节点Nsen，该预充电NMOS晶体管Q2经钳制晶体管Q1预充电位线。

感测节点Nsen进一步经转移NMOS晶体管Q3耦合到第一数据存储电路PDC。第一数据存储电路PDC是例如用于存储读出数据和写入数据的数据锁存器。

感测节点Nsen还进一步经转移NMOS晶体管Q4耦合到第二数据存储电路SDC。第二数据存储电路SDC用作高速缓存数据锁存器，其用于感测放大器和外部之间的数据转移。因此，第二数据存储电路SDC经由列选择信号驱动的列栅极耦合至数据线DQ，/DQ。

为了按照在每个写入周期获得的校验-读出结果改写存储在数据存储电路PDC中的写入数据，预备了另一个数据存储电路TDC。也就是，在每个写入周期，存储在数据存储电路PDC中的写入数据经转移晶体管Q5转移并临时存储在数据存储电路TDC中。借助该数据存储电路TDC，执行这样的控制以便随后的写入数据由数据存储电路TDC中数据和效验-读出结果之间的逻辑确定，并被回写至数据存储电路PDC中。

在多级数据存储方案中，例如，在四级数据存储方案中，需要执行两页写入操作。下面详细解释，当写入下页数据时要求参考上页数据，或当写入上页数据时要求参考下页数据。这里假定上页数据参考下页数据而被写入。

在该情形中，如果已经在存储器单元阵列中写入，并存储在第二数据存储电路SDC中，则待写的上页数据被存储在例如第一数据存储电路PDC中，而下页数据从存储器单元阵列中读出。上页数据的效验-写入将参考下页数据控制。

图5示出I/O缓冲器6中输出电路60相对I/O管脚IOi的配置。该输出电路60具有PMOS输出晶体管P1和NMOS输出晶体管N1，它们是互补驱动的。驱动输出晶体管P1和N1的输出栅极61是由以转移的数据驱动PMOS晶体管P1的NAND门电路G1和用于驱动NMOS晶体管N1的NOR门电路G2形成的。该输出栅极61在数据输出时由输出使能信号ENB＝“L”激活。

这里，确认了这样的情形，即在一定条件下需要反相读出数据。因此，在输出电路60中提供了数据反相电路62。也就是，准备了平行设置的转移PMOS晶体管P2的数据路径和其中转移PMOS晶体管P3和反相器INV1串联的另一个数据路径。

转移PMOS晶体管P2和P3由信号OA互补驱动。也就是，在OA＝“L”的情形中，读出数据没有反相，而在OA＝“H”的情形中，数据被反相输出。

进一步，输出电平固定电路63被设置在输出电路60中，该固定电路具有用于相对坏块固定输出数据为“H”逻辑电平的PMOS晶体管P4。详细地，PMOS晶体管P4的漏极被耦合至NAND门电路G1和NOR门电路G2的公共输入节点，而其栅极和源极被分别施加以信号OB和Vdd。

信号OB是这样的控制信号，其从监视行解码器3中的坏块标志锁存器35的输出BBF的内部控制器10输出。也就是，在BBF＝“1”(坏)，OB＝“L”的情形。借助此控制信号，相对坏块，NAND门电路G1和NOR门电路G2的两个输入被固定在“H”(＝Vdd)，使得IO焊盘IOi将固定在“H”。

图6示出该实施例中一页的列配置例子。这里一页被一组单元定义，其数据被同时读出和写入。下面详细解释，由字线选择的一组单元和所有偶数位线或由字线选择的另一组单元和所有奇数位线作为一页。

如图6所示，一页包括2×1024[字节]的主列区域；用于各主列区域错误校正的2×32[字节]ECC区域；和用于替代缺陷列的2×8[字节]的冗余列区域。除了这些列，在页的一定位置提供了管理区，其由至少一个位数据区形成，该位数据区用于指示响应块的好/坏。管理区是外部控制器20根据它判断块好/坏的区域。

这里假定管理区的单元总是以负阈值电压保持在擦除状态。也就是，假定施加了读出电压的所选单元的通态被定义为数据“1”，而所选单元的断态被定义为数据“0”，管理区的单元总是被读取为数据“1”。然而，相对坏块，如从上面描述的行解码器配置中显然看出的那样，字线驱动电压没有转移到所选的字线，因此，所选单元变为断态，其被读出为数据“0”。

原则上外部控制器20根据管理区数据判断块的好/坏。然而，有这样的情形，即输出数据在输出电路中被反相。因此，如果包括管理区数据的所有数据被反相，则有使外部控制器20不能判断块好/坏的风险。

考虑到该情形，在输出电路50中提供数据固定电路63，如图5解释的那样，为了强迫固定坏块的读出数据为“H”(＝“0”数据)。详细的操作将在后面说明。

按照该实施例的闪存是考虑下面情形构造的，即在一定条件下要求读出数据反相。详细地，图7示出按照该实施例，在闪存中四级数据存储方案中数据阈值分布和对其数据位分配。

负阈值电压的数据状态“E ”是擦除状态。数据状态“A”，“B”和“C”是从擦除状态“E”写入的，它们的阈值电压也以该顺序增加。例如假定四级数据是由“xy”表达的，这里“y”是第一页数据(例如，下页数据)；而“x”是第二页数据(例如，上页数据)，数据“11”，“10”，“00”和“01”被分别分配给以阈值电压的顺序设置的数据状态“E”，“A”，“B”和“C”。

在数据写入之前，由块以这样的方式执行数据擦除，即所选块中所有字线被设置在0V；且存储器单元阵列在其上形成的p型阱被施加以约20V的擦除电压Vera。借助施加该电压，所有单元的浮置栅极中的电子对其沟道放电，使得将在所有单元中获得擦除状态“E”。

数据写入是按页执行的。在图7所示的数据位分配的情形中，首先，执行第一页(如下页)写入从而选择性地增加数据状态“E ”的单元的阈值电压至数据状态“A”的。然后，执行第二页(如上页)写入，从而分别选择性地增加数据状态“E”和“A”的阈值电压至数据状态“C”和“B”的阈值电压。

也就是，对于第二页写入，选择性写入数据“C”至数据“E”单元的数据写入，和选择性写入数据“B”至数据“A”单元的数据写入是同时并行执行的。

在第一页写入时的数据“A”的阈值分布的下限是通过效验电压AV定义的，该效验电压被应用至效验-读出时所选的字线。在第二页写入时，需要执行两个效验-读出以便效验数据状态“B ”和“C”。第二页写入时数据“B ”和“C”的阈值分布下限将由效验电压BV和CV定义，在每一效验-读出时它们被应用至所选字线。

图8示出第一页写入序列。在加载待写入下页数据(步骤S1)后，写入(步骤S2)和写入-效验(步骤S3)被重复执行，直到检测到所有写入数据已经完全写入(步骤S4)。

在所选字线被施加以经升压的写入电压Vpgm条件下，这样执行写入步骤S2，以便将电子注入到按照写入数据选择的浮置栅极；且未选择的字线被应用以导通电压(pass voltage)Vpass。详细地，在应用写入电压之前，选择的单元沟道被设定在0V(在“0”数据写入的情形中)，或设定在具有Vdd的浮置状态(在“1”数据写入的情形，即写禁止)。

当写入电压Vpgm在上述情形中施加时，电子被注入到“0”写入单元的浮置栅极，同时电子注入将不会在“1”写入单元中发生，因为单元沟道被电容耦合升压。

在效验-读出步骤S3，效验-读出是在所选字线设置在效验电压AV条件下执行的，同时未选择字线被设置在读出导通电压Vread。在该效验-读出中，数据被这样控制以便当数据写入完成时，存储一页写入数据的整个数据存储电路PDC都变为“1”状态。检测到所有“1”状态，可以判断写入完成。

图9示出第二页写入序列。在第二页写入序列中，需要参考第一页数据。因此，第二页写入数据被加载到各感测放大器SA的数据存储电路PDC中(步骤S11)，且已经写入到单元阵列中的第一页数据被读出将被存储在数据存储电路SDC中(步骤S12)。

然后，基本类似于第一页写入，写入步骤S13和写入-效验步骤S14和S15被重复执行，直到写入完成判断步骤S16判断写入完成。

效验-读出是以下面两个步骤执行的：以效验电压BV效验数据状态“B”的步骤S14；和以效验电压CV效验数据状态“C”的步骤S15。在这些效验-读出步骤S14和S15中，参考第一页数据以便分别为第一页数据“0”和“1”单元执行效验操作。

下面说明正常数据读出操作。执行第二页数据读出从而检测是否所选单元在偏置条件下导通或关断，偏置条件即所选字线被施加以数据“A”和“B”的阈值分布之间设定的读出电压BR；而未选择字线被施加以读出导通电压Vread。详细地，所选字线被预充电至一定电压，然后在上述配置条件下放电一定时间。放电后检测位线电压，所选单元的数据将被感测。

第一页数据读出要求执行第一读出步骤以便以第二页数据“1”区分数据状态“E”和“A”，和以第二页数据“0”区分数据状态“B”和“C”的第二页读出步骤。

在第一读出步骤，所选择单元的通/断是以在数据状态“E”和“A”的阈值分布之间设定的读出电压AR检测的。在第二读出步骤，以在数据状态“B”和“C”的阈值分布之间设定的读出电压CR检测的。

在图7中所示的数据位分配方法中，第二页读出和第一页读出的第一读出步骤被定义为读出所选单元的断态为数据“0”，而第一页读出的第二读出步骤被定义为读出所选单元的断态为数据“1”。

换句话说，如果感测放大器SA的“H”或“L”感测的数据在某些读出步骤中未逻辑反相而输出，则校正数据将不输出。

考虑到这一点，如参考图5的解释，输出电路60中准备了数据反相电路62。也就是，在第一页读出的第二读出步骤中，当感测放大器中感测的数据从外部输出时，它将被反相。

详细地，图10示出在各步骤中信号OA的状态控制图5所示的数据反相电路62。如图10所示，在以读出电压CR进行第一页读出的情形中，信号OA被设置在“H”以便激活数据反相电路62。详细地说，对于被判断为数据级C或B的单元，信号OA设在“H”，而相应于管理区的单元数据将不会以OA＝“L”反相，在该管理区中数据电平L已经写入。在余下的读出步骤，OA设置在“L”。作为结果，外部控制器可以读出正确的数据。

另一方面，在该实施例中，当存取坏块时，内部控制器10对其检测从而强迫固定输出数据为“0”。作为结果，可以使外部控制器20不会因为管理区数据而混淆判断块的好/坏。这将在下面详细解释。

图11示出按照该实施例的读出操作流程。初始化感测放大器电路等(步骤S21)，然后执行坏块检测操作(步骤S22)。如上所述，行解码器3具有坏块标志BBF。因此，内部控制器10能够基于坏块标志BBF判断是否所选块是有缺陷的(或坏的)(步骤S23)。

如果读出地址不是坏的，从单元阵列读出数据(步骤S25)，然后按列来转移并输出感测放大器电路中的一页读出数据(步骤S26)。

在读出地址是坏的情形中，内部控制器10输出并转移信号OB＝“L”至输出电路，从而固定输出数据为“H”电平(＝“0”)(步骤S24)。然后，对于其中没有提供字线驱动电压的坏块，读出步骤S25和数据输出步骤S26类似于正常块那样执行。在该情形中，感测放大器电路变为具有全“0”态，尽管无论输出时感测放大器电路中的读出数据被反相与否，输出电路60中输出固定电路63在步骤S24被激活，因此所有输出数据被固定为“0”。

图12示出对于正常块和坏块以读出电压CR进行第一页数据读出中数据过渡状态。感测放大器电路中的读出数据如下：正常块中管理区数据为“1”；坏块中包括管理区数据的所有列数据为“0”。

在该第一页读出的情形中，具有电平E的管理区数据没有反相，而检测为电平C或B的单元数据在输出电路60中被反相。也就是，对于正常块，相应于管理区的图5中所示的数据反相电路63保持非激活，而其他电路被激活。对于坏块，所有单元的数据被判断为电平C，从而包括管理区数据的所有数据被反相为“1”，如图12所示。

然而，对于坏块，输出数据由输出固定电路63固定为“0”。因此，对于最终输出数据，注意管理区数据，其在正常块中变为“1”，而在坏块中变为“0”。外部控制器20可按照该管理区数据判断块是好(即正常)还是坏(即有缺陷)。

如图11中点线所示，在检测到坏块的情形中，数据读出序列可在固定输出数据为“0”后完成，而不执行正常读出步骤和转移/输出步骤。在该情形中，管理区数据为：正常块中的“1”；坏块中的“0”。因此，外部控制器20可判决是好的还是坏的。

图13示出数据过渡状态，在以读出电压BR进行第二页数据读出的情形，和以读出电压AR进行第一页读出的情形。在这些情形中，输出电路中不执行数据反相操作。对于坏块，感测放大器电路中的读出数据都是“0”，但其输出数据以信号OB＝“L”强迫固定为“0”。

因此，对于最终输出数据，注意管理区数据，其在正常块中变为“1”，而在坏块中变为“0”。外部控制器20也可按照该管理区数据判断块是好的还是坏的。

在上述实施例中，作为其中要求输出数据被选择性地反相的例子，已经以图7所示的位分配解释了四级数据存储方案。本发明不局限于此，而是可采用其他其中要求输出数据被选择性地反相的多级数据存储方案。特别地，在八级数或十六级数据存储方案中，在输出数据中选择性反相数据很有必要。因此，本发明能有效地以上述多级数据存储方案采用到闪存中。

作为一个实施例，使用按照本发明上述实施例的非易失性半导体存储装置的电子卡和使用该卡的电子装置将在下面描述。

图14示出按照该实施例的电子卡和使用该卡的电子装置的结构。该电子装置是作为便携式电子装置的数字静止照相机101。该电子卡是用作数字静止照相机101记录介质的存储器卡61。存储器卡61包括IC封装体PK1，其中集成或封装了按照上述实施例的非易失性半导体存储器装置或存储器系统。

数字静止照相机101的壳体容纳卡槽102和连接至该卡槽102的电路板(未示出)。存储器卡61可拆卸地插入到该数字静止照相机101的卡槽102中。当插入到卡槽102中时，存储器卡61电连接至电路板的电路。

如果电子卡是非接触型IC卡，则其在插入或接近卡槽102时通过无线电信号电连接至电路板的电路上。

图15示出数字静止照相机的基本结构。来自物体的光通过透镜103会聚并输入到图像拾取装置104。图像拾取装置104是例如CMOS传感器，并光电转换输入的光从而输出例如模拟信号。该模拟信号由模拟放大器(AMP)放大，并通过A/D转换器(A/D)转换为数字信号。转换的信号被输入到摄影信号处理电路105，这里信号经自动曝光控制(AE)，自动白平衡控制(AWB)，分色等等，并转换为亮度信号和色差信号。

为了监视该图像，来自摄影信号处理电路105的输出信号被输入到视频信号处理电路106并转换为视频信号。视频信号的系统是例如NTSC(美国国家电视系统委员会)。视频信号被输入到显示器108，该显示器经显示信号处理电路107附带到数字静止照相机101上。显示器108是例如液晶监视器。

视频信号经视频驱动器109提供给视频输出端110。由数字静止照相机101拾取的图像可经视频输出端子110输出至图像设备，如电视机。这允许拾取的图像显示在显示器108以外的图像设备上。微机111控制图像拾取设备104，模拟放大器(AMP)，A/D转换器(A/D)，和摄影信号处理电路105。

为了捕获图像，操作员按下操作按钮，如快门按钮112。响应按钮被按下，微计算机111控制存储器控制器113从而将来自摄影信号处理电路105的输出信号作为帧图像写入视频存储器114。写入到视频存储器114的帧图像基于预定的压缩格式通过压缩/展宽电路115压缩。该压缩的图像经卡接口116记录在插入到卡槽中的存储器卡61上。

为了再现记录的图像，记录在存储器卡61上的图像经卡接口116读出，由压缩/展开电路115展开，并被写入到视频存储器114中。以与图像被监视时相同的方式，写入的图像被输入至视频信号处理电路106并显示在显示器108上或其他的图像设备上。

在该结构中，卡槽102，图像拾取装置104，模拟放大器(AMP)，A/D转换器(A/D)，摄影信号处理电路105，视频信号处理电路106，显示信号处理电路107，视频驱动器109，微计算机111，存储器控制器113，视频存储器114，压缩/展宽电路115，以及卡接口116固定在电路板100上。

卡槽102不必固定在电路板100上，也可以通过连接器电缆等连接至电路板100上。

功率电路117也可固定在电路板100上。功率电路117接收来自外部电源或电池的功率，并发生数字静止照相机101内使用的内部电源电压。例如，DC-DC转换器可用作功率电路117。内部电源电压被应用至上述各电路，闪光灯118和显示器108。

如上所述，按照该实施例的电子卡可用在便携式电子装置中，如上面解释的数字静止照相机。然而，电子卡也可以用在，如图19A到19J所示的不同设备中，以及便携式电子装置中。也就是，电子卡也可用在图16A所示的视频照相机中，图16B所示的电视机中，图16C所示的音频设备中，图16D所示的游戏设备中，图16E所示的电子音乐设备中，图16F所示的移动电话中，图16G所示的个人计算机中，图16H所示的个人数字助理(PDA)中，图16I所示的录音机中，以及图16J所示的PC卡中。

本发明不局限于上述实施例中。本领域技术人员可以理解，可以不偏离本发明的精神，范畴，和教导而做出多种形式和细节改变。

Claims (11)

1.一种半导体存储器装置，包括：

存储器单元阵列，可电擦写且非易失性存储器单元设置在其中；

行解码器，其配置为选择存储器单元阵列中的存储器单元，行解码器包括标志锁存器，在标志锁存器中为所述存储器单元阵列中的坏块设置坏块标志；

感测放大器，其配置为感测所述存储器单元阵列中所选的存储器单元的数据；以及

输出电路，其配置为输出感测放大器中的从所选的存储器单元感测的数据，该输出电路包括输出数据固定电路，其配置为按照所述坏块标志将输出数据固定于一逻辑电平。

2.如权利要求1所述的半导体存储器装置，其中

所述存储器单元阵列存储多级数据，使得要求感测放大器中的从所选的存储器单元感测的数据在控制信号为第一电平时被反相电平地输出，在控制信号为第二电平时不被反相电平地输出。

3.如权利要求1所述的半导体存储器装置，其中

所述存储器单元阵列存储多级数据，使得要求感测放大器中的从所选的存储器单元感测的数据在控制信号为第一电平时被反相电平地输出，在控制信号为第二电平时不被反相电平地输出，并且其中

存储器单元阵列中的一页数据被同时读出，而该一页中的一定位置被设置为管理区，外部控制器基于该管理区判断块是好的还是坏的。

4.如权利要求3所述的半导体存储器装置，进一步包括内部控制器，其配置为检测保持在行解码器中的坏块标志，并基于该坏块标志使输出数据固定电路激活或不激活，由此正常块中的管理区数据相对于输出电路的坏块中的数据逻辑逆反。

5.如权利要求2所述的半导体存储器装置，其中

所述输出电路具有数据反相电路，其用于在控制信号为第一电平时反相和输出感测放大器中的从所选的存储器单元感测的数据，而在控制信号为第二电平时不反相电平地输出感测放大器中的从所选的存储器单元感测的数据。

6.如权利要求2所述的半导体存储器装置，其中

所述存储器单元阵列用于存储四级数据“xy”，其中x是上页数据；而y是下页数据，其中“11”，“10”，“00”和“01”以单元阈值电压的顺序分配。

7.如权利要求2所述的半导体存储器装置，其中

所述存储器单元阵列是由布置于其中的NAND单元单位形成的，所述NAND单元单位包括串联连接的多个存储器单元。

8.一种半导体存储器装置，包括：

存储器单元阵列，可电擦写且非易失性存储器单元设置在其中，存储器单元阵列的一页中的一定位置被设置为管理区，外部控制器基于该管理区判断块是好的还是坏的；

行解码器，其配置为选择存储器单元阵列中的存储器单元，该行解码器包括标志锁存器，在标志锁存器中为所述存储器单元阵列中的坏块设置坏块标志；

感测放大器电路，其配置为感测所述存储器单元阵列中所选的一页存储器单元的数据；

输出电路，其配置为输出感测放大器中的从所选的存储器单元感测的数据，该输出电路包括数据反相电路，其用于在控制信号为第一电平时反相和输出所述感测放大器电路中的从所选的存储器单元感测的数据而在控制信号为第二电平时不反相电平地输出所述感测放大器电路中的从所选的存储器单元感测的数据，以及输出数据固定电路，其配置为按照所述坏块标志将输出数据固定在一逻辑电平；以及

内部控制器，其配置为检测保持在所述行解码器中的坏块标志，并基于所述坏块标志使输出数据固定电路激活或不激活，由此正常块中的管理区数据被相对于输出电路中的坏块中的数据逻辑逆反。

9.如权利要求8所述的半导体存储器装置，其中

所述存储器单元阵列存储多级数据，使得要求所述感测放大器电路中的从所选的存储器单元感测的数据在控制信号为第一电平时被反相电平地输出，在控制信号为第二电平时不被反相电平地输出。

10.如权利要求9所述的半导体存储器装置，其中

所述存储器单元阵列用于存储四级数据“xy”，其中x是上页数据，而y是下页数据，其中“11”，“10”，“00”和“01”以单元阈值电压的顺序分配。

11.如权利要求9所述的半导体存储器装置，其中

所述存储器单元阵列由布置于其中的NAND单元单位形成，所述NAND单元单位包括串联连接的多个存储器单元。

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