KR20180129249A - 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 상기 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 단계; 상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 단계; 및 상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 단계를 포함하고, 상기 최적화 정보는 메모리 블록의 열화 정보; ECC 디코더의 파라미터 정보; 및 구성 부호 파라미터 정보인 컨트롤러의 동작 방법이 개시된다.

Description

컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면,
Figure pat00001
, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 내지 P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 내지 P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 정확하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 오류 정정 성능을 극대화하는 소프트 리드 전압을 결정할 수 있는 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 컨트롤러의 동작 방법에 있어서, 하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 상기 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 단계; 상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 단계; 및 상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 단계를 포함하고, 상기 최적화 정보는 메모리 블록의 열화 정보; ECC 디코더의 파라미터 정보; 및 구성 부호 파라미터 정보인 컨트롤러의 동작 방법을 제공한다.
바람직하게는, 상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고, 상기 제2 ECC 디코딩은 소프트 디시젼 디코딩일 수 있다.
바람직하게는, 상기 상기 메모리 블록으로부터의 열화정보는 P/E 사이클; 및
데이터 보유 시간일 수 있다.
바람직하게는, 상기 디코더 파라미터 정보는 체이스 디코딩 파라미터일 수 있다.
바람직하게는, 상기 구성 부호 파라미터 정보는 구성 BCH 부호 길이; 및 오류 정정 능력일 수 있다.
바람직하게는, 상기 양자화 간격을 하나 이상 생성하는 단계는 하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성할 수 있다.
[수학식]
Figure pat00002
단,
Figure pat00003
는 양자화 간격 쌍, i는 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
Figure pat00004
는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
Figure pat00005
는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
Figure pat00006
은 정정 선택을 위한 임계치이다.
바람직하게는, 상기 제2 ECC 디코딩을 수행하는 단계는 상기 하나 이상의 양자화 간격 각각에 대응하여 결정되는 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행할 수 있다.
바람직하게는, 상기 제2 ECC 디코딩을 수행하는 단계는 상기 제2 ECC 디코딩이 성공하거나 상기 양자화 간격 쌍을 나타내는 인덱스 i가 최대 인덱스 값이 될 때까지 상기 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행할 수 있다.
본 발명의 일실시예에 따르면, 하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 수단; 상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 수단; 및 상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 수단을 포함하고, 상기 최적화 정보는 메모리 블록의 열화 정보; ECC 디코더의 파라미터 정보; 및 구성 부호 파라미터 정보인 것을 특징으로 하는 컨트롤러를 제공한다.
바람직하게는, 상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고, 상기 제2 ECC 디코딩은 소프트 디시젼 디코딩일 수 있다.
바람직하게는, 상기 메모리 블록으로부터의 열화정보는 P/E 사이클; 및 데이터 보유 시간일 수 있다.
바람직하게는, 상기 ECC 디코더 파라미터 정보는 체이스 디코딩 파라미터일 수 있다.
바람직하게는, 상기 구성 부호 파라미터 정보는 구성 BCH 부호 길이; 및 오류 정정 능력일 수 있다.
바람직하게는, 상기 양자화 간격을 하나 이상 생성하는 수단은 하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성할 수 있다.
(수학식)
Figure pat00007
단,
Figure pat00008
는 양자화 간격 쌍, i는 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
Figure pat00009
는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
Figure pat00010
는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
Figure pat00011
은 정정 선택을 위한 임계치이다.
바람직하게는, 상기 제2 ECC 디코딩을 수행하는 수단은 상기 하나 이상의 양자화 간격 각각에 대응하여 결정되는 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행할 수 있다.
바람직하게는, 상기 제2 ECC 디코딩을 수행하는 수단은 상기 제2 ECC 디코딩이 성공할 때까지 상기 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행할 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 시스템에 있어서, 반도체 메모리 장치; 및 컨트롤러를 포함하며, 상기 컨트롤러는 하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 상기 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 수단; 상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 수단; 및 상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 수단을 포함하고, 상기 제1 정보는 메모리 블록의 열화 정보; ECC 디코더 파라미터 정보; 및 구성 부호 파라미터 정보인 반도체 메모리 시스템을 제공한다.
바람직하게는, 상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고, 상기 제2 ECC 디코딩은 소프트 디시젼 디코딩일 수 있다.
바람직하게는, 상기 양자화 간격을 하나 이상 생성하는 수단은 하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성할 수 있다.
[수학식]
Figure pat00012
단,
Figure pat00013
는 양자화 간격 쌍, i는 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
Figure pat00014
는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
Figure pat00015
는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
Figure pat00016
은 정정 선택을 위한 임계치이다.
본 발명의 일실시예에 따르면, 오류 정정 성능을 극대화하는 소프트 리드 전압을 결정할 수 있다.
도1은 각각 3 비트 멀티 레벨 셀(MLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도2는 3비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도4a는 도3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도4b는 도4a에 도시된 메모리 블록을 나타내는 블록도이다.
도5는 도4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도6은 하드 리드와 소프트 리드를 나타내는 개념도이다.
도7은 시간 변화에 따른 메모리 셀의 문턱 전압 분포의 변화 및 소프트 리드 전압간 간격의 변화를 나타내는 개념도이다.
도8a는 본 발명의 일실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 흐름도이다.
도8b는 제안하는 채널 양자화 기법에 따른 성능을 나타낸 그래프이다.
도9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도14는 도13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 할 수 있다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 할 수 있다.
도3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도4a는 도3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도4b는 도4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도5는 상기 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도3 내지 도5를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 상기 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(133)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(1200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시전 데이터 및 소프트 디시전 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150) 및 시스템 버스(160)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 반도체 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. 도3은 상기 ECC 부(130)가 상기 ECC 인코더(131)와 ECC 디코더(133)를 모두 포함하는 일실시예를 도시하고 있으나, 실질적으로 상기 ECC 인코더(131)와 ECC 디코더(133)는 실질적으로 상호 별개의 구성으로 구현될 수도 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
본 발명의 일실시예에 따르면, 프로그램 동작에서, 상기 반도체 메모리 장치(200)로 프로그램될 데이터에 대하여 상기 ECC 부(130)가 오리지널 데이터(original data)에 대하여 ECC 인코딩을 수행할 수 있다. 이 경우, 리드 동작에서, 상기 반도체 메모리 장치(200)에 프로그램된 인코디드 데이터(encoded data), 즉, 코드워드(codeword)에 대해서 상기 ECC 부(130)가 ECC 디코딩을 수행하게 된다.
상기 ECC 부(130)는 상기 반도체 메모리 장치(200)에 저장되어 있는 인코디드 데이터, 즉 코드워드를 디코딩함으로써 인코딩되기 이전의 오리지널 데이터(original data)로 복원할 수 있다.
도5를 참조하여 후술되는 바와 같이, 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터에 대한 리드 동작은 단계 S511의 하드 디시전 리드 동작과 단계 S531의 소프트 디시전 리드 동작을 포함할 수 있다. 상기 하드 디시전 리드 동작은 하드 디시전 리드 전압(VHD)으로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 상기 소프트 디시전 리드 동작은 상기 하드 디시전 리드 전압(VHD)과 다른 레벨을 가지는 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 데이터를 리드하는 동작이다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적으로 상기 소프트 디시전 리드 동작이 수행될 수 있다.
상기 하드 디시전 리드 동작에 의해 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드는 상기 ECC 부(130)에 의해 오리지널 데이터로 디코딩될 수 있다.
상기 소프트 디시전 리드 동작은 상기 반도체 메모리 장치(200)에 저장된 데이터를 단순히 리드하는 동작이라기 보다는, 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 로그 우도비(log likelihood ratio; LLR)를 상기 소프트 디시전 리드 전압들(VSD)에 의해 생성하는 동작을 의미한다.
상기 LLR은 상기 ECC 부(130)에 의해 ECC 디코딩될 수 있다. 상기 ECC 부(130)는 상기 LLR을 이용하여 상기 반도체 메모리 장치(200)로부터 리드된 인코디드 데이터, 즉 코드워드의 에러를 검출하고 정정할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 내지 BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 내지 MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 내지 MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 내지 BLm-1)에 각각 전기적으로 연결될 수 있다.
도4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도4a로 돌아와, 제어 회로(220)는 반도체 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 반도체 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도4a 및 도5를 참조하면, 상기 메모리 컨트롤러(100)의 동작 방법은 하드 디시전 디코딩 단계(S510)로 구성되며, 소프트 디시전 디코딩 단계(S530)가 추가적으로 구성될 수 있다. 상기 하드 및 소프트 디시전 디코딩 단계(S510 및 S530)의 대상 데이터, 즉 상기 반도체 메모리 장치(200)에 저장되어 있는 데이터는 상기 ECC 부(130)에 의해 ECC 인코딩된 인코디드 데이터(encoded data), 즉 코드워드(codeword)이다.
예를 들어, 상기 하드 디시전 디코딩 단계(S510)는 하드 디시전 리드 전압(VHD)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 하드 디시전 리드 데이터에 대한 하드 디시전 ECC 디코딩 단계일 수 있다. 상기 하드 디시전 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다.
예를 들어, 상기 소프트 디시전 디코딩 단계(S530)는, 상기 하드 디시전 디코딩 단계(S510)에서 상기 하드 디시전 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 디시전 리드 전압(VHD)에 대하여 소프트 디시전 리드 데이터를 형성하여 ECC 디코딩을 수행하는 소프트 디시전 ECC 디코딩 단계일 수 있다. 상기 소프트 디시전 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다.
앞서 설명된 바와 같이, 하드 디시전 리드 단계인 상기 단계 S511에서, 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 반도체 메모리 장치(200)로 전송할 수 있다. 상기 반도체 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 디시전 리드 전압들(VHD)로 상기 반도체 메모리 장치(200)로부터 하드 디시전 리드 데이터를 리드할 수 있다. 상기 리드된 하드 디시전 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S513에서, 상기 제1 ECC 디코딩으로서 상기 하드 디시전 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 반도체 메모리 장치(200)로부터 상기 하드 디시전 리드 전압들(VHD)을 이용하여 리드된 하드 디시전 리드 데이터를 에러 정정 코드를 이용하여 하드 디시전 ECC 디코딩을 수행할 수 있다.
단계 S515에서, 상기 하드 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S515에서는 상기 단계 S513에서 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 상기 단계 S511의 하드 디시전 리드 전압(VHD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S513의 하드 디시전 ECC 디코딩된 하드 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 상기 단계 S513의 하드 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 소프트 디시전 디코딩 단계(S530)가 수행될 수 있다.
앞서 설명된 바와 같이 상기 소프트 디시전 리드 단계인 상기 단계 S531에서, 소프트 디시전 리드 전압들(VSD)로 상기 반도체 메모리 장치(200)로부터 소프트 디시전 리드 데이터가 리드될 수 있다. 예를 들어, 상기 하드 디시전 리드 전압들(VHD)을 이용하여 읽어진 메모리 셀들에서, 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 추가적인 리드가 수행될 수 있다. 상기 소프트 디시전 리드 전압들(VSD)은 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨들을 가질 수 있다.
단계 S533에서, 상기 제2 ECC 디코딩으로서 상기 소프트 디시전 ECC 디코딩이 수행될 수 있다. 상기 소프트 디시전 ECC 디코딩은 상기 하드 디시전 리드 데이터와 상기 소프트 디시전 리드 전압들(VSD)을 이용하여 리드된 데이터를 포함하는 소프트 디시전 리드 데이터에 기반하여 수행될 수 있다. 상기 하드 디시전 리드 전압들(VHD)과 소프트 디시전 리드 전압들(VSD)은 서로 다른 레벨들을 가질 수 있다.
예를 들어, 상기 반도체 메모리 장치(200)의 메모리 셀들(MC0 내지 MCn-1) 각각은 도2에서 예시된 7개의 프로그램 상태(state)의 문턱 전압 산포(P1 내지 P7)와 하나의 소거 상태(state) 문턱 전압 산포(E) 중 어느 하나의 상태에 속할 수 있다.
상기 하드 디시전 리드 전압들(VHD)들 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간의 전압 레벨을 가질 수 있다. 상기 소프트 디시전 리드 전압들(VSD) 각각은 상기 복수의 상태들 중에서 인접한 두 개의 논리 상태들간 레벨을 갖되, 상기 하드 디시전 리드 전압들(VHD)과 다른 레벨을 가질 수 있다.
상기 메모리 셀들(MC0 내지 MCn-1)에서 하드 디시전 리드 전압(VHD)으로 리드된 하드 디시전 리드 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터 값은 서로 다를 수 있다. 예를 들어, 메모리 셀들 중 정상적인 논리 상태의 전압 분포보다 낮거나 높은 문턱 전압을 갖는 테일(tail) 셀들이 존재할 수 있다. 테일 셀들에서 하드 디시전 리드 전압(VHD)으로 리드된 데이터 값과 소프트 디시전 리드 전압(VSD)으로 리드된 데이터 값은 서로 다를 수 있다. 상기 하드 디시전 리드 전압(VHD)에 따른 리드에 더하여, 상기 소프트 디시전 리드 전압들(VSD)에 따른 추가적인 리드가 수행되면, 상기 메모리 셀들(MC0 내지 MCn-1)의 문턱 전압들에 대한 추가적인 정보, 즉 상기 하드 디시전 리드 동작에 의하여 리드된 데이터에 신뢰도를 부가할 수 있는 정보인 LLR(예를 들어, 테일 셀들에 대한 정보)이 획득될 수 있다.
상기 추가적인 정보가 획득되면, 상기 메모리 셀들(MC0 내지 MCn-1)이 저장하는 데이터가 제1 상태(예를 들어, '1') 또는 제2 상태(예를 들어, '0')일 확률 또는 우도(likelihood ratio)의 정확성이 증가할 수 있다. 즉, ECC 디코딩의 신뢰성이 증가할 수 있다. 상기 메모리 컨트롤러(100)는 상기 하드 디시전 리드 전압(VHD) 및 상기 소프트 디시전 리드 전압(VSD)으로 리드된 소프트 디시전 리드 데이터를 이용하여 상기 소프트 디시전 ECC 디코딩을 수행할 수 있다. 상기 하드 디시전 리드 전압(VHD)과 소프트 디시전 리드 전압(VSD)간 관계는 도6 및 도7를 참조하여 후술된다.
단계 S535에서, 상기 소프트 디시전 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S535에서는 상기 단계 S533에서 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터 및 패리티 체크 행렬(Parity Check Matrix)을 이용하여, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산 결과가 영행렬('0')일 때, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 상기 패리티 체크 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터와 패리티 체크 행렬의 연산, 그리고 상기 하드 디시전 ECC 디코딩된 하드 디시전 데이터와 패리티 체크 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 ECC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S520에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 상기 단계 S533의 소프트 디시전 ECC 디코딩된 소프트 디시전 데이터는 에러 정정된 데이터로서 상기 메모리 컨트롤러(100) 외부로 출력되거나 상기 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 상기 단계 S533의 소프트 디시전 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 상기 단계 S531의 소프트 디시전 리드 전압(VSD)에 의한 리드 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도6는 하드 리드와 소프트 리드를 나타내는 개념도이고, 도7는 시간 변화에 따른 메모리 셀들(MC0 내지 MCn-1)의 문턱 전압 분포의 변화 및 소프트 리드 전압(VSD)간 간격의 변화를 나타내는 개념도이다.
도5와 관련하여 설명된 바와 같이, 상기 제2 ECC 디코딩 단계(S530)는, 상기 제1 ECC 디코딩 단계(S510)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(VHD)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다.
상기 소프트 디시젼 ECC 디코딩 과정은 상기 특정 하드 리드 전압(VHD)으로부터 소정의 양자화 간격(quantization delta)을 각각 갖는 복수의 상기 소프트 리드 전압들(VSD)로 수행될 수 있다. 예를 들어, 낸드 플래시 메모리 장치에 적용될 수 있는 상기 소프트 디시젼 ECC 디코딩 기법중 하나인 LDPC(low-density-parity check)는 상기 소프트 디시젼 데이터 또는 로그 우도비(log likelihood ratio; LLR)에 기초하여 상기 소프트 디시젼 ECC 디코딩을 반복적으로 수행함으로써 우수한 성능을 발휘한다.
상기 LDPC에 따르면, 상기 특정 하드 리드 전압(VHD)으로부터 소정의 양자화 간격을 각각 갖는 복수의 상기 소프트 리드 전압들(VSD)로 상기 메모리 셀들(MC0 내지 MCn-1)을 리드함으로써 상기 LLR을 생성할 수 있다.
도6는 상기 메모리 셀들(MC0 내지 MCn-1)중 어느 하나의 문턱 전압 분포 일부(Pv0 and Pv1)를 도시하고 있으며, 상기 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압들로서 1개의 특정 하드 리드 전압(V1) 및 상기 특정 하드 리드 전압(V1)으로부터 소정의 양자화 간격(
Figure pat00017
내지
Figure pat00018
)을 각각 갖는 6개의 소프트 리드 전압들(V2 내지 V7)을 도시하고 있다. 상기 소프트 리드 전압들(V2 내지 V7)의 각 레벨은 상기 양자화 간격(
Figure pat00019
내지
Figure pat00020
)의 각 크기에 의해 결정될 수 있다.
여기서, 상기 제2 ECC 디코딩 단계(S530)가 성공적으로 수행되기 위해서는 상기 양자화 간격이 최적화된 값이어야 하며, 최적화된 양자화 간격은 상기 메모리 셀들(MC0 내지 MCn-1)의 열화 정도에 의존한다. 즉, 상기 최적화된 양자화 간격은 상기 메모리 셀들(MC0 내지 MCn-1)의 문턱 전압 분포, 예를 들어 도6에 도시된 Pv0 및 Pv1의 분산(sigma)에 의존한다. (J. Wang, T. Courtade, H. Shankar, and R. Wesel, "Soft Information for LDPC decoding in flash: Mutual-information optimized quantization," in Proc. IEEE Global Commum. Conf. (GLOBECOM), 2011, pp. 5-9)
도7는 상기 최적화된 양자화 간격이 상기 메모리 셀들(MC0 내지 MCn-1)의 문턱 전압 분포, 예를 들어 도6에 도시된 Pv0 및 Pv1의 분산에 의존한다는 점을 보이고 있다.
예를 들어 낸드 플래시 메모리 장치가 SOL(Start of Life)인 상황일 때의 Pv0 및 Pv1의 분산(σ1)은 EOL(End of Life)인 상황일 때의 Pv0 및 Pv1의 분산(σ2)보다 작은 값을 갖는 것이 일반적이며, 따라서 상기 EOL 상황에서의 최적화된 양자화 간격은 상기 SOL 상황에서의 최적화된 양자화 간격보다 커야 할 것이다.
따라서, 상기 제2 ECC 디코딩 단계(S530)가 성공적으로 수행되기 위해서는 상기 양자화 간격이 최적화되어야 하며, 상기 최적화된 양자화 간격은 상기 메모리 셀들(MC0 내지 MCn-1)의 문턱 전압 분포의 분산값에 기초하여 결정될 수 있다.
그러나 상기 분산값을 실시간으로 파악하는 것은 불가능하기 때문에 기존에는 사전 설정된 고정값의 양자화 간격에 따라서 상기 제2 ECC 디코딩 단계(S530)가 수행되었다. 예를 들면, 제1 양자화 간격(4 step = 80mV)을 가지는 제1 그룹의 양자화 간격들(
Figure pat00021
), 제2 양자화 간격(8 step = 160mV)을 가지는 제2 그룹의 양자화 간격들(
Figure pat00022
), 그리고 제3 양자화 간격(16 step = 32mV)을 가지는 제3 그룹의 양자화 간격들(
Figure pat00023
)에 따라서 상기 제2 ECC 디코딩 단계(S830)가 수행되었다. 종래의 고정된 양자화 간격은 시간에 따라 상기 메모리 셀이 열화됨으로써 변화하는 상기 분산값을 적절하게 반영하지 못한다.
따라서, 상기 제2 ECC 디코딩 단계(S530)가 성공적으로 수행되기 위해서는 시간에 따라 상기 메모리 셀이 열화됨으로써 변화하는 상기 분산값을 적절하게 반영할 수 있는 최적화된 양자화 간격이 필요하다.
본 발명의 일실시예에 따르면, 상기 제1 ECC 디코딩 단계(S510)에서 산출될 수 있는 최적화 정보에 따라 상기 양자화 간격을 조절함으로써 상기 양자화 간격을 최적화할 수 있다.
도8A는 본 발명의 일실시예에 따른 메모리 컨트롤러(100)의 동작 방법을 나타내는 흐름도이다.
도8A는 도5를 참조하여 설명된 상기 반도체 메모리 시스템(10)의 동작 방법을 보다 상세히 도시하고 있다.
도4A 및 도8A를 참조하면, 상기 반도체 메모리 시스템(10)의 동작 방법은 제1 ECC 디코딩 단계(S810)로 구성되며, 제2 ECC 디코딩 단계(S830)가 추가적으로 구성될 수 있다.
예를 들어, 상기 제1 ECC 디코딩 단계(S810)는 하드 리드 전압(
Figure pat00024
)으로 상기 메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 상기 제1 ECC 디코딩 단계(S810)는 단계 S811 내지 단계 S815로 구성될 수 있다.
예를 들어, 상기 제2 ECC 디코딩 단계(S830)는, 상기 제1 ECC 디코딩 단계(S810)에서 상기 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, 특정 하드 리드 전압(V1)에 대하여 소프트 디시젼 데이터를 형성하여 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다. 상기 제2 ECC 디코딩 단계(S830)는 단계 S831 내지 단계 S835로 구성될 수 있다.
단계 S811에서, 하드 리드 전압(
Figure pat00025
)으로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다. 상기 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 상기 메모리 장치(200)로 전송할 수 있다. 상기 메모리 장치(200)는 상기 읽기 커맨드 및 주소에 응답하여, 상기 하드 리드 전압(
Figure pat00026
)으로 상기 메모리 장치(200)로부터 데이터(코드워드)를 리드할 수 있다. 상기 리드된 하드 리드 데이터는 상기 메모리 컨트롤러(100)로 전송될 수 있다.
단계 S813에서, 상기 제1 ECC 디코딩으로서 상기 하드 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 메모리 장치(200)로부터 상기 하드 리드 전압(
Figure pat00027
)을 이용하여 리드된 하드 리드 데이터를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S815에서, 상기 하드 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S815에서는 상기 단계 S813에서 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 상기 메모리 컨트롤러(100)는 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터와 상기 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 상기 하드 디시젼 ECC 디코딩된 하드 리드 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S815의 판단 결과, 상기 단계 S813의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S820에서는 상기 단계 S811의 하드 리드 전압(
Figure pat00028
)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S815의 판단 결과, 상기 단계 S813의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 상기 제2 ECC 디코딩 단계(S830)가 수행될 수 있다.
앞서 설명된 바와 같이, 상기 제2 ECC 디코딩 단계(S830)가 성공적으로 수행되기 위해서는 시간에 따라 상기 메모리 셀이 열화됨으로써 변화하는 상기 분산값을 적절하게 반영할 수 있는 최적화된 양자화 간격(예를 들어,
Figure pat00029
)이 필요하다.
본 발명의 일실시예에 따르면, 상기 제1 ECC 디코딩 단계(S810)에서 산출될 수 있는 최적화 정보에 따라 상기 양자화 간격을 조절함으로써 상기 양자화 간격을 최적화할 수 있다.
상기 최적화 정보는 메모리 블록들(211)로부터 획득될 수 있는 열화 정보, 상기 ECC 디코더(133)로부터 획득될 수 있는 디코더 파라미터 정보 및 구성 부호 파라미터 정보를 포함할 수 있다. 예를 들어, 상기 열화 정보는 메모리 블록들(211)의 P/E 사이클 및 데이터 보유 시간(data retention time)을 포함할 수 있다. 예를 들어, ECC 디코더(133)가 ECC 스킴으로서 BCH 스킴을 사용하는 경우에, 상기 디코터 파라미터 정보는 체이스 디코딩 파라미터(nf)를 포함하며 상기 구성 부호 파라미터 정보는 구성 BCH 부호 길이(n) 및 오류 정정 능력(t)을 포함할 수 있다. 본 발명의 일실시예에 따르면, 상기 최적화 정보에 기초하여 상기 양자화 간격을 최적화할 수 있다. 상기 최적화된 양자화 간격은 상기 최적화 정보에 기초한 연산을 통해 획득되거나 또는 최적화 정보에 매핑되도록 기 설정된 양자화 간격 테이블에서 상기 최적화 정보에 대응되는 양자화 간격이 최적화된 양자화 간격으로서 획득될 수 있다.
단계 S831에서, 상기 제2 ECC 디코딩 단계(S830) 수행을 위한 값들을 세팅한다. 구체적으로, 상기 소프트 리드 전압들(V2 내지 V5)을 위한 상기 특정 하드 리드 전압(V1)을 결정하고, 실패한 것으로 평가된 상기 제1 ECC 디코딩 단계(S810)에서 산출되는 상기 하드 리드 전압(
Figure pat00030
)에 대응하는 상기 최적화 정보를 획득하며, 양자화 간격 쌍(
Figure pat00031
)을 나타내는 인덱스 값(i)을 초기화한다. 예를 들어, 2개의 양자화 간격 쌍(
Figure pat00032
)의 경우, 상기 인덱스 i는 1 및 2의 값을 가지며, 초기값은 1일 수 있다. 이 경우, 2개의 양자화 간격 쌍은(
Figure pat00033
)은 제1 양자화 간격 쌍(
Figure pat00034
), 제2 양자화 간격 쌍(
Figure pat00035
)으로 표현될 수 있다. 여기서, 상기 특정 하드 리드 전압(V1)은 상기 제1 ECC 디코딩 단계(S810)에서 이용된 상기 하드 리드 전압(
Figure pat00036
)일 수 있다. 본 명세서에서는 상기 양자화 간격 쌍(
Figure pat00037
및
Figure pat00038
)의 개수를 2개로, 상기 소프트 리드 전압들(V2 내지 V5)의 개수를 4개로 개시하고 있으나, 이 개수는 다양하게 변경될 수 있다.
단계 S832에서, 상기 최적화 정보에 대응하는 현재 인덱스(i)의 최적화된 양자화 간격 쌍(
Figure pat00039
)을 생성한다. 앞서 설명된 바와 같이, 현재 인덱스(i)의 최적화된 양자화 간격 쌍(
Figure pat00040
)은 연산에 의하거나 또는 기설정된 양자화 간격을 이용하여 산출할 수 있다. 예를 들어, 최적화된 양자화 간격 쌍(
Figure pat00041
)은 하기 수학식 1에 따라 산출될 수 있다. 또는, 예상 가능한 최적화 정보를 인덱스로 하여 하기 수학식 1에 의해 산출된 최적화된 양자화 간격 쌍(
Figure pat00042
)을 사전에 테이블화하고, 실패한 것으로 평가된 상기 제1 ECC 디코딩 단계(S810)에서 산출되는 상기 하드 리드 전압(
Figure pat00043
)에 대응하는 최적화 정보에 기초하여 상기 양자화 간격 쌍(
Figure pat00044
) 테이블로부터 최적화된 양자화 간격 쌍(
Figure pat00045
)을 획득할 수 있다.
Figure pat00046
Figure pat00047
상기 수학식1에서, r은 구성 부호의 채널 출력을 의미한다. 예를 들어, 상기 구성 부호는 상기 단계 S811의 하드 리드 전압(
Figure pat00048
)에 의해 리드된 코드워드를 의미할 수 있다. 예를 들어, 상기 구성 부호가 BCH 코드인 경우에, 상기 구성 부호의 채널 출력
Figure pat00049
상기 셀 어레이(210)로부터 하드 리드 전압(VHD)에 따라 판독된 판독 코드워드일 수 있다. 상기 구성 부호의 채널 출력
Figure pat00050
은 도 5를 참조하여 설명된 디코더(133)의 소프트 디시전 디코딩 단계(S830)에 의해 출력데이터로 디코딩될 수 있다.
디코더(133)는 채널을 통해 수신된 구성부호의 채널 출력
Figure pat00051
의 각 비트를 사전 설정된 제 1 값으로 매핑할 수 있다. 디코더(133)는 상기 매핑된 제 1 값을 신뢰도로 활용하여 후보 코드워드를 생성할 수 있다.
상기 수학식1에서, L은 길이가 n인 상기 구성 부호의 채널 출력(r)에 대응하는 LLR 벡터를 의미한다.
디코더(133)는 채널 출력
Figure pat00052
을 구성하는 각 비트
Figure pat00053
를 대응하는 LLR값 혹은 상기 LLR값의 상수배(constant)에 해당하는 제 1 값(
Figure pat00054
, 이하, LLR값으로 통칭함)으로 매핑(mapping)할 수 있다. 디코더(133)는 LLR값 혹은 상기 LLR값의 상수배로 ECC 디코딩을 수행할 수 있다. 상기 LLR값(
Figure pat00055
)은 사전 설정될 수 있다.
상기 수학식1에서, c는 정정 코드워드로서, 에러 정정 과정을 통해 에러 정정된 코드워드를 의미한다.
상기 수학식1에서,
Figure pat00056
는 후보 코드워드들(candidate codewords)의 집합이다. 상기 후보 코드워드들은 수신된 데이터에 기초하여 에러 비트 정정을 통해 상기 수신된 데이터에 대응하는 코드워드들을 의미한다.
상기 수학식1에서,
Figure pat00057
는 상기 정정 코드워드(c)와 상기 LLR 벡터(L)간 거리를 의미한다.
디코더(133)는 상기 구성부호의 채널 출력
Figure pat00058
에 대응하는 상기 후보 코드워드들을 생성할 수 있다. 디코더(133)는 상기 후보 코드워드들을 생성하기 위하여 상기 매핑된 LLR값(
Figure pat00059
)의 크기를 신뢰도 값으로 사용하여 상기 채널 출력
Figure pat00060
에 대한 신뢰도 배열
Figure pat00061
과 부호배열
Figure pat00062
을 생성할 수 있다. 상기 신뢰도 배열
Figure pat00063
은 상기 제 1 값(
Figure pat00064
)의 크기를 배열한 비트열이다. 상기 부호배열
Figure pat00065
은 상기 LLR값(
Figure pat00066
)의 부호를 배열한 비트열로서, 상기 신뢰도 배열
Figure pat00067
에 대응하는 비트열이다. 상기 신뢰도 배열
Figure pat00068
의 비트 값이 0보다 큰 경우 상기 부호배열
Figure pat00069
의 비트 값은 1일 수 있다. 그렇지 않은 경우 상기 부호배열
Figure pat00070
의 대응하는 비트 값은 0일 수 있다. 디코더(133)는 상기 신뢰도 배열
Figure pat00071
에서 가장 작은 신뢰도 값(즉, 상기 매핑된 LLR값(
Figure pat00072
)중에서 가장 작은 값)을 갖는
Figure pat00073
개 비트의 위치, 즉 최소 신뢰도 위치를 찾을 수 있다.
Figure pat00074
의 크기는 제한되지 아니한다. 디코더(133)상기 신뢰도 배열
Figure pat00075
의 상기
Figure pat00076
개의 최소 신뢰도 위치에서 가능한 모든 이진 조합을 구성하여,
Figure pat00077
개의 검사 패턴을 갖는 검사 패턴 군
Figure pat00078
을 생성할 수 있다. 상기 이진 조합 과정에서 상기
Figure pat00079
개의 최소 신뢰도 위치 이외에 나머지 위치에는 모두 0의 값이 할당될 수 있다. 그 결과,
Figure pat00080
는
Figure pat00081
이다. 디코더(133)는 상기 부호 배열
Figure pat00082
과 검사 패턴 군
Figure pat00083
을 구성하는 검사 패턴 각각을 합한 값에 대한 모듈로2 연산(즉, XOR연산)을 통하여
Figure pat00084
개의 검사 배열로 구성되는 검사 배열 군
Figure pat00085
을 생성할 수 있다. 디코더(133)는 상기 검사 배열 군
Figure pat00086
을 구성하는 검사 배열
Figure pat00087
각각에 대해 구성부호의 검사 행렬
Figure pat00088
과 내적하여 신드롬 배열
Figure pat00089
를 생성할 수 있다. 상기 신드롬 배열
Figure pat00090
이 0 이 아니면 당해 검사 배열
Figure pat00091
은 에러를 포함할 가능성이 있다. 이 경우, 당해 검사 배열
Figure pat00092
은 비트 에러(bit-error)를 포함하는 것으로 간주될 수 있다. 상기 검사 배열 군
Figure pat00093
을 구성하는 검사 배열
Figure pat00094
중에서 상기 비트 에러를 포함하는 것으로 간주되고 당해 에러비트가 정정된 검사 배열
Figure pat00095
들이 상기 후보 코드워드들일 수 있다.
디코더(133)는 상기 후보 코드워드들 중에서 상기 채널 출력
Figure pat00096
으로부터 최소 거리를 갖는 후보 코드워드를 정정 코드워드(c)로서 검출할 수 있다. 상기 채널 출력
Figure pat00097
으로부터 후보 코드워드들 각각과의 거리는 상기 후보 코드워드들의 에러 정정된 비트들 각각에 대응되는 신뢰도 값들(즉, 상기 매핑된 LLR값(
Figure pat00098
)들)의 합으로 계산될 수 있다. 디코더(133)는 아래의 수학식 2를 통하여 채널 출력
Figure pat00099
으로부터 최소 거리를 갖는 상기 정정 코드워드(c)를 검출할 수 있다.
Figure pat00100
수학식 2 에서,
Figure pat00101
는 상기 후보 코드워드들의 에러 정정된 비트들의 인덱스 집합을 의미한다.
상기 수학식1에서,
Figure pat00102
은 정정 선택을 위한 임계치이다. 상기 수학식1의
Figure pat00103
는 상기 LLR 벡터(L)로부터 상기 정정 코드워드(c)의 거리(
Figure pat00104
)상기 소정의 임계치(
Figure pat00105
) 이하인 경우 상기 정정 코드워드(c)는 신뢰성 있는 것으로 평가될 수 있는 반면, 상기 정정 코드워드(c)의 거리(
Figure pat00106
)가 상기 소정의 임계치(
Figure pat00107
)를 초과하는 경우 상기 정정 코드워드(c)는 신뢰성 없는 것으로 평가될 수 있다.
상기 수학식 1에서, 상기 양자화 간격 쌍(제1 양자화 간격 쌍:
Figure pat00108
, 제2 양자화 간격 쌍:
Figure pat00109
)은 하드 리드 전압(
Figure pat00110
) 및 소프트 리드 전압들(V2 내지 V5)에 의해 분할된 채널 출력의 LLR 절대값이 동일하도록 결정된다. 이에 따라 상기 양자화 간격 쌍(
Figure pat00111
)의 한쪽의 양자화 간격(예를 들어, 상기 특정 하드 리드 전압(V1)보다 낮은 전압 방향의 양자화 간격)이 결정되면 나머지 한쪽의 양자화 간격(예를 들어, 상기 특정 하드 리드 전압(V1)보다 높은 전압 방향의 양자화 간격)이 자동적으로 결정된다.
Figure pat00112
Figure pat00113
상기 수학식3은 상기 수학식1의
Figure pat00114
를 나타낸다.
수학식3에서,
Figure pat00115
는 신뢰할 수 없는 비트들의 개수를 의미한다. 상기 신뢰할 수 없는 비트들이란 상기 채널 출력(r)을 구성하는 각 비트들에 대응하는 LLR값이 최소인 소정 개수의 비트들을 의미한다.
Figure pat00116
는 상기 정정 코드워드들(
Figure pat00117
의 에러 정정된 비트들의 인덱스 값들의 집합(
Figure pat00118
)의 원소 개수를 의미한다.
Figure pat00119
는 상기 신뢰할 수 없는 비트들 중 에러가 있는 비트들의 개수를 의미한다.
Figure pat00120
는 체이스 알고리즘을 통해 반전된 비트들 중 에러가 존재하는 비트들의 개수를 의미한다. t는 상기 구성부호 파라미터 정보에 포함되는 디코더(133)의 오류 정정 능력을 나타낸다.
앞서 설명된 바와 같이, 본 발명의 일실시예에 따르면, 상기 제1 ECC 디코딩 단계(S810)에서 산출될 수 있는 상기 최적화 정보에 따라 상기 양자화 간격 쌍(
Figure pat00121
)을 조절함으로써 상기 양자화 간격 쌍(
Figure pat00122
)을 최적화할 수 있다. 상기 최적화 정보는 메모리 블록들(211)로부터 획득될 수 있는 열화 정보, 상기 ECC 디코더(133)로부터 획득될 수 있는 디코더 파라미터 정보 및 구성 부호 파라미터 정보를 포함할 수 있다. 예를 들어, 상기 열화 정보는 메모리 블록들(211)의 P/E 사이클 및 데이터 보유 시간(data retention time)을 포함할 수 있다. 예를 들어, ECC 디코더(133)가 ECC 스킴으로서 BCH 스킴을 사용하는 경우에, 상기 디코터 파라미터 정보는 체이스 디코딩 파라미터(nf)를 포함하며 상기 구성 부호 파라미터 정보는 구성 BCH 부호 길이(n) 및 오류 정정 능력(t)을 포함할 수 있다. 상기 단계 S831에서는 상기 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍
Figure pat00123
이 도출된다. 따라서 상기 오류 정정 능력 t는 상기 수학식3의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00124
를 도출하는 과정에 사용된다.
Figure pat00125
상기 수학식4는 상기 수학식3의
Figure pat00126
를 나타낸다.
상기 최적화 정보로서 디코터 파라미터 정보에 포함되는 상기 체이스 디코딩 파라미터
Figure pat00127
는 플립 비트의 개수를 나타낸다.
상기 단계 S831에서는 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍(
Figure pat00128
)이 도출된다. 상기 최적화 정보는 상기 디코딩 파라미터 정보를 포함한다. 따라서 상기 디코딩 파라미터 정보를 나타내는 체이스 디코딩 파라미터
Figure pat00129
는 상기 수학식4의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00130
)을 도출하는 과정에 사용된다.
Figure pat00131
Figure pat00132
상기 수학식5는 상기 수학식3의
Figure pat00133
를 나타낸다.
수학식5에서,
Figure pat00134
는 상기 채널 출력(r)을 구성하는 각 비트가 신뢰할 수 없는 비트일 확률을 의미한다.
상기 수학식 5의
Figure pat00135
는 상기 수학식 6의 정의에 따라 계산된다.
상기 단계 S831에서는 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍(
Figure pat00136
)이 도출된다. 상기 최적화 정보는 상기 메모리 블록들(211)로부터 획득될 수 있는 열화 정보를 포함한다. 따라서 상기 열화 정보를 나타내는, 상기 채널 출력(r)을 구성하는 각 비트가 신뢰할 수 없는 비트일 확률(
Figure pat00137
)은 상기 수학식5의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00138
)을 도출하는 과정에 사용된다.
Figure pat00139
상기 수학식7은 상기 수학식3의
Figure pat00140
를 나타낸다.
수학식7에서, Pre는 신뢰할 수 있는 비트들이 에러일 확률을 의미한다. 상기 신뢰할 수 있는 비트들이란 상기 채널 출력(r)을 구성하는 비트들중에서 상기 신뢰할 수 없는 비트들을 제외한 나머지 비트들을 의미한다. Pue는 상기 신뢰할 수 없는 비트들이 에러일 확률을 의미한다.
Figure pat00141
는 상기 신뢰할 수 있는 비트들의 개수를 의미한다.
Figure pat00142
는 상기 신뢰할 수 있는 비트들 중 에러가 있는 비트의 개수를 의미한다. 상기 수학식 7의
Figure pat00143
는 상기 수학식 6의 정의에 따라 계산된다.
상기 단계 S831에서는 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍(
Figure pat00144
)이 도출된다. 상기 최적화 정보는 상기 메모리 블록들(211)로부터 획득될 수 있는 열화 정보를 포함한다. 따라서 상기 열화 정보를 나타내는 신뢰할 수 있는 비트가 오류일 확률(Pre) 및 신뢰할 수 없는 비트가 오류일 확률(Pue)는 상기 수학식7의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00145
)을 도출하는 과정에 사용된다.
Figure pat00146
상기 수학식8은 상기 수학식1의 소정의 임계치
Figure pat00147
를 구체적으로 계산하는 과정을 나타낸다.
상기 수학식8의 E는 기대값(expectation)을 의미한다.
상기 수학식8의 랜덤 변수 V의 확률 분포, 상기 구성 부호(예를 들어, BCH 코드)의 최소거리인
Figure pat00148
는 하기 수학식 9 및 10에 의해 각각 정의되고, LLR 절대값인
Figure pat00149
의 조건은 하기 수학식 11에 의해 정의된다.
Figure pat00150
상기 수학식9는 상기 수학식8의 상기 랜덤 변수 V의 확률 분포를 정의한다.
상기 단계 S831에서는 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍(
Figure pat00151
)이 도출된다. 상기 최적화 정보는 상기 구성부호 파라미터 정보를 포함한다. 따라서 상기 구성부호 파라미터 정보를 나타내는 상기 구성부호 파라미터의 길이 n 및 오류 정정 능력 t는 상기 수학식9의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00152
)을 도출하는 과정에 사용된다.
Figure pat00153
상기 수학식10는 상기 수학식8의 상기 구성 부호의 최소거리(
Figure pat00154
)를 나타낸다.
상기 단계 S831에서는 최적화 정보가 도출되고, 상기 단계 S832에서는 상기 S831에서 도출된 최적화 정보에 따라 양자화 간격 쌍(
Figure pat00155
)이 도출된다. 상기 최적화 정보는 상기 구성부호 파라미터 정보를 포함한다. 따라서 상기 구성부호 파라미터 정보를 나타내는 상기 오류 정정 능력 t는 상기 수학식10의 계산에 의해 최적화 정보 및 양자화 간격 쌍(
Figure pat00156
)을 도출하는 과정에 사용된다.
Figure pat00157
상기 수학식 11은 상기 수학식8의 LLR의 절대값
Figure pat00158
의 조건을 정의한다. 상기 수학식 11의 조건을 만족하는
Figure pat00159
에 의해서만 상기 수학식 8이 정의될 수 있다.
단계 S833에서, 상기 단계 S831에서 결정된 특정 하드 리드 전압(
Figure pat00160
) 및 상기 단계 S832에서 획득된 현재 인덱스의 양자화 간격 쌍(
Figure pat00161
)에 의해 결정되는 현재 인덱스의 소프트 리드 전압(
Figure pat00162
)으로 상기 메모리 장치(200)로부터 데이터(코드워드)가 리드될 수 있다.
도4A를 참조하여 설명된 상기 리드 바이어스 제어부(170)는, 상기 단계 S833에서, 상기 특정 하드 리드 전압(
Figure pat00163
) 및 상기 현재 인덱스의 양자화 간격 쌍()에 기초하여 상기 현재 인덱스의 소프트 리드 전압(
Figure pat00165
)을 결정할 수 있다.
단계 S834에서, 상기 제2 ECC 디코딩으로서 상기 소프트 디시젼 ECC 디코딩이 수행될 수 있다. 상기 ECC 부(130)는 상기 메모리 장치(200)로부터 상기 현재 인덱스의 소프트 리드 전압(
Figure pat00166
)을 이용하여 리드된 소프트 리드 데이터를 에러 정정 코드를 이용하여 소프트 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S835에서, 상기 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 상기 단계 S835에서는 상기 단계 S834에서 소프트 디시젼 ECC 디코딩된 소프트 리드 데이터의 에러가 정정되었는지 판별된다.
상기 단계 S835의 판단 결과, 상기 단계 S834의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 상기 단계 S820에서는 상기 단계 S834의 현재 인덱스의 소프트 리드 전압(
Figure pat00167
)에 의한 리드 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
상기 단계 S835의 판단 결과, 상기 단계 S834의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, i의 값이 최대값(iMAX, 예를 들어 '2')에 도달할 때까지 단계 S837에서 i의 값을 증가시키고(i++), 상기 단계 S832 내지 단계 S836을 반복하여 수행할 수 있다.
제1 양자화 간격 쌍(
Figure pat00168
)이 결정되면 소프트 리드 전압 V2 및 V3이 결정될 수 있다. i가 증가함에 따라, 상기 수학식 1의
Figure pat00169
식을 통해 제2 양자화 간격 쌍(
Figure pat00170
)이 결정될 수 있다. 제2 양자화 간격 쌍(
Figure pat00171
)이 결정되면 소프트 리드 전압 V4 및 V5가 결정될 수 있다.
도8b는 도8a를 참조하여 설명된 메모리 컨트롤러(100)의 동작 방법을 시뮬레이션한 결과를 나타낸다.
도8b에 도시된 바와 같이, 그래프는 상기 채널 양자화 기법에 따라 같은 부호라도 성능이 개선되었음을 나타낸다. 구체적으로, x축은 Raw BER로서 메모리에서 읽어낸 데이터 자체의 오류 수준을 나타낸다. y축은 WER로서 단어 오인식률을 나타낸다. 동일한 x축 상에서 y축의 값이 클수록 우수한 성능을 나타낸다. 그래프에 Full Soft로 도시된 것은 비양자화된 채널 출력을 나타낸다. 구성 BCH 부호 길이(n=255), 정보 비트 길이(k=239), 오류 정정 능력(t=2), 체이스 디코딩 파라미터
Figure pat00172
값이 각각 주어졌을 때,소프트 리드 전압 V2 및 V3 (도8b의 "3reads") 및 소프트 리드 전압 V4 및 V5 (도8b의 "5reads") 각각의 경우 모두 상기 Full Soft에 비해 우수한 성능을 나타낸다.
반도체 메모리 장치의 동작 방법을 설명하면, 반도체 메모리 장치는 제1 리드 명령어를 제공 받고, 제1 하드 리드 전압 및 상기 제1 하드 리드 전압과 상이한 제2 하드 리드 전압을 사용하여 제1 및 제2 하드 디시젼 리드를 수행하며, 하드 디시젼 데이터를 형성하고, 하드 디시젼 데이터들의 에러 비트 상태를 기초로, 다수의 하드 리드 전압 중에 특정 하드 리드 전압을 선택하고, 선택된 데이터의 하드 리드 전압에서 소정의 전압차이가 있는 소프트 리드 전압을 사용하여, 소프트 디시젼 데이터를 형성하여, 메모리 컨트롤러(100)로 제공할 수 있다.
도9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도3 내지 도4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도14는 도13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도13 및 도14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B 내지 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B 내지 72000N) 각각은 도13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B 내지 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B 내지 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B 내지 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.
10: 반도체 메모리 시스템
100: 메모리 컨트롤러
110: 저장부
120: CPU
130: ECC 부
131: ECC 인코더 부
133: ECC 디코더 부
140: 호스트 인터페이스
150: 메모리 인터페이스
160: 시스템 버스
200: 반도체 메모리 장치
210: 셀어레이
211: 메모리 블록
220: 제어 회로
230: 전압 공급부
240: 전압 전달부
250: 읽기/쓰기 회로
260: 컬럼 선택부

Claims (19)

  1. 컨트롤러의 동작 방법에 있어서,
    하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 상기 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 단계;
    상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 단계; 및
    상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 단계를 포함하고,
    상기 최적화 정보는
    메모리 블록의 열화 정보;
    ECC 디코더의 파라미터 정보; 및
    구성 부호 파라미터 정보인
    컨트롤러의 동작 방법.
  2. 제1항에 있어서,
    상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고,
    상기 제2 ECC 디코딩은 소프트 디시젼 디코딩인
    컨트롤러의 동작 방법.
  3. 제1항에 있어서,
    상기 메모리 블록으로부터의 열화정보는
    P/E 사이클; 및
    데이터 보유 시간을 포함하는
    컨트롤러의 동작 방법.
  4. 제1항에 있어서,
    상기 ECC 디코더 파라미터 정보는
    체이스 디코딩 파라미터를 포함하는
    컨트롤러의 동작 방법.
  5. 제1항에 있어서,
    상기 구성 부호 파라미터 정보는
    구성 BCH 부호 길이; 및
    오류 정정 능력을 포함하는
    컨트롤러의 동작 방법.
  6. 제1항에 있어서,
    상기 양자화 간격을 하나 이상 생성하는 단계는
    하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성하는
    컨트롤러의 동작 방법.
    [수학식]
    Figure pat00173

    단,
    Figure pat00174
    는 양자화 간격 쌍, i는 상기 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
    Figure pat00175
    는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
    Figure pat00176
    는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
    Figure pat00177
    은 정정 선택을 위한 임계치.
  7. 제1항에 있어서,
    상기 제2 ECC 디코딩을 수행하는 단계는
    상기 하나 이상의 양자화 간격 각각에 대응하여 결정되는 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는
    컨트롤러의 동작 방법.
  8. 제7항에 있어서,
    상기 제2 ECC 디코딩을 수행하는 단계는
    상기 제2 ECC 디코딩이 성공하거나 상기 양자화 간격 쌍을 나타내는 인덱스 i가 최대 인덱스 값이 될 때까지
    상기 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는
    컨트롤러의 동작 방법.
  9. 하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 수단;
    상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 수단; 및
    상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 수단을 포함하고,
    상기 최적화 정보는
    메모리 블록의 열화 정보;
    ECC 디코더의 파라미터 정보; 및
    구성 부호 파라미터 정보인
    컨트롤러.
  10. 제 9항에 있어서,
    상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고,
    상기 제2 ECC 디코딩은 소프트 디시젼 디코딩인
    컨트롤러.
  11. 제9항에 있어서,
    상기 메모리 블록으로부터의 열화정보는
    P/E 사이클; 및
    데이터 보유 시간을 포함하는
    컨트롤러.
  12. 제9항에 있어서,
    상기 ECC 디코더 파라미터 정보는
    체이스 디코딩 파라미터를 포함하는
    컨트롤러.
  13. 제9항에 있어서,
    상기 구성 부호 파라미터 정보는
    구성 BCH 부호 길이; 및
    오류 정정 능력을 포함하는
    컨트롤러.
  14. 제9항에 있어서,
    상기 양자화 간격을 하나 이상 생성하는 수단은
    하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성하는
    컨트롤러.
    [수학식]
    Figure pat00178

    단,
    Figure pat00179
    는 상기 양자화 간격 쌍, i는 상기 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
    Figure pat00180
    는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
    Figure pat00181
    는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
    Figure pat00182
    은 정정 선택을 위한 임계치.
  15. 제9항에 있어서,
    상기 제2 ECC 디코딩을 수행하는 수단은
    상기 하나 이상의 양자화 간격 각각에 대응하여 결정되는 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는
    컨트롤러.
  16. 제15항에 있어서,
    상기 제2 ECC 디코딩을 수행하는 수단은
    상기 제2 ECC 디코딩이 성공할 때까지 상기 복수의 소프트 리드 전압 각각으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는
    컨트롤러.
  17. 반도체 메모리 시스템에 있어서,
    반도체 메모리 장치; 및
    컨트롤러
    를 포함하며,
    상기 컨트롤러는
    하드 리드 전압으로 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제1 ECC 디코딩이 실패한 경우에, 상기 제1 ECC 디코딩의 결과에 대응하는 최적화 정보를 생성하는 수단;
    상기 최적화 정보로 결정되는 양자화 간격을 하나 이상 생성하는 수단; 및
    상기 양자화 간격과 상기 하드 리드 전압으로 결정되는 소프트 리드 전압으로 상기 반도체 메모리 장치로부터 리드되는 코드워드에 대한 제2 ECC 디코딩을 수행하는 수단을 포함하고,
    상기 제1 정보는
    메모리 블록의 열화 정보;
    ECC 디코더 파라미터 정보; 및
    구성 부호 파라미터 정보인
    반도체 메모리 시스템.
  18. 제 17항에 있어서,
    상기 제1 ECC 디코딩은 하드 디시젼 디코딩이고,
    상기 제2 ECC 디코딩은 소프트 디시젼 디코딩인
    반도체 메모리 시스템.
  19. 제17항에 있어서,
    상기 양자화 간격을 하나 이상 생성하는 수단은
    하기 수학식에 의해 상기 최적화 정보로부터 상기 양자화 간격을 생성하는
    반도체 메모리 시스템.
    [수학식]
    Figure pat00183

    단,
    Figure pat00184
    는 상기 양자화 간격 쌍, i는 상기 양자화 간격 쌍을 나타내는 인덱스, c는 정정 코드워드,
    Figure pat00185
    는 체이스 디코더에서의 후보 코드워드의 집합, r은 구성 부호의 채널 출력,
    Figure pat00186
    는 코드워드와 로그우도비 벡터간 거리, L은 길이가 n인 구성 부호에 대한 채널 출력,
    Figure pat00187
    은 정정 선택을 위한 임계치.

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