JP2007158315A - 不揮発性メモリ並びにその製造方法及び動作方法 - Google Patents

不揮発性メモリ並びにその製造方法及び動作方法 Download PDF

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Abstract

【課題】第１の１つの導電型基板に形成される１つの不揮発性メモリを提供する。
【解決手段】１つの不揮発性メモリは、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、及び第２の導電型の第１の１つの希薄ドープ領域を含む。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の導電型の第１の１つの希薄ドープ領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成される。第２の１つの側部は第１の１つの側部の反対側である。
【選択図】なし

Description

本発明は、半導体デバイスに関する。詳細には、本発明は、不揮発性メモリ並びにその製造方法及び動作方法に関する。
電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）は、データを繰返し書き込み、読み出し、又は消去することができる不揮発性メモリであり、電源が切られてもＥＥＰＲＯＭに格納されたデータは残る。このため、ＥＥＰＲＯＭは、パーソナルコンピュータ及び他の電子装置に広く適用されることとなった。
現在、窒化シリコンの電荷蓄積層を有する不揮発性メモリが提供されている。こうした窒化シリコン電荷蓄積層は、通常、シリコン・酸化膜・窒化膜・酸化膜・シリコン（silicon-oxide-nitride-oxide-silicon）（ＳＯＮＯＳ）構造のメモリセルを形成するように、上部と底部とにそれぞれ窒化シリコン層を有する。デバイスをプログラムするためにデバイスの制御ゲート及びソース領域／ドレイン領域に電圧が供給されると、チャネル領域において且つドレイン領域の近くでホットエレクトロンが生成され、それらは電荷蓄積層に注入される。電荷蓄積層に注入される電子は、電荷蓄積層全体に均一には分散されず、電荷蓄積層の特定の領域に留まり、チャネルの方向においてガウス分布を示すため、漏れ電流は容易には生成されない。
しかしながら、ＳＯＮＯＳメモリを製作する際、メモリセル領域におけるＳＯＮＯＳメモリセルのゲートと、論理回路領域におけるトランジスタのゲートとは、通常、同じステップ内で形成され、ＳＯＮＯＳメモリセルの酸化膜／窒化膜／酸化膜（ＯＮＯ）層と論理回路領域におけるトランジスタのゲート酸化膜とは、その後、ゲートが形成された直後にパターニングされる。しかしながら、ＳＯＮＯＳメモリセルの酸化膜／窒化膜／酸化膜層と論理回路領域におけるトランジスタのゲート酸化膜との厚さ及び構造は非常に異なるため、ゲート酸化膜の厚さは、デバイスの極小化にともなってますます薄くなる。このため、ＳＯＮＯＳメモリセルの酸化膜／窒化膜／酸化膜層を完全にパターニングし、且つ論理回路領域の基板表面がオーバーエッチングされ凹部を形成しないようにすることが非常に困難である。上述した問題を解決するために、メモリセル領域のＳＯＮＯＳメモリセルと論理回路領域のトランジスタとは別個に製作され、それにより製作工程が複雑になる。
したがって、本発明は、不揮発性メモリ並びにその製造方法及び動作方法を提供することに関する。不揮発性メモリの構造は非常に単純であり、その製作プロセスは一般の論理回路工程と互換性がある。
本発明は、第１の１つの導電型基板上に形成される第１の１つのメモリセルを有する１つの不揮発性メモリを提供する。第１の１つのメモリセルは、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、及び第２の導電型の第１の１つの希薄ドープ領域を有する。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の導電型の第１の１つの希薄ドープ領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成され、第２の１つの側部は第１の１つの側部の反対側である。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、第１の導電型がＰ型である場合、第２の導電型はＮ型であり、第１の導電型がＮ型である場合、第２の導電型はＰ型である。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つのゲートと第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに含み、第１の１つの誘電体層は、第１の１つの側部に第１の１つの厚さを有し第２の１つの側部に第２の１つの厚さを有し、第１の１つの厚さは第２の１つの厚さより大きい。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第２の１つのメモリセルをさらに含む。第２の１つのメモリセルの構造は第１の１つのメモリセルの構造と同じであり、第２の１つのメモリセル及び第１の１つのメモリセルは、対称的に形成され、且つ第２の導電型の第１の１つの希薄ドープ領域を共有する。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成される第２の１つの導電型ソース領域をさらに含み、第２の導電型の第１の１つの希薄ドープ領域は、第２の１つの導電型ソース領域と１つのゲートとの間にある。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第２の導電型の第２の１つの希薄ドープ領域をさらに含む。第２の導電型の第２の１つの希薄ドープ領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つの電荷蓄積層と第１の１つの導電型基板との間に且つ１つの電荷蓄積層と１つのゲートとの間に形成される第２誘電体層をさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、１つの電荷蓄積層の材料は窒化シリコンを含む。
本発明は、複数のメモリセル、複数のソースライン、複数のビットライン、及び複数のワードラインを有する１つの不揮発性メモリを提供する。複数のメモリセルは、第１の１つの導電型基板に形成され且つ１つのアレイとして配置される。複数のメモリセルの各々は、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、第２の１つの導電型ソース領域、及び第２の導電型の第１の１つの希薄ドープ領域を有する。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の１つの導電型ソース領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成され、第２の１つの側部は第１の１つの側部の反対側である。第２の導電型の第１の１つの希薄ドープ領域は、第２の１つの導電型ソース領域と１つのゲートとの間に形成され、複数のメモリセルの各々は、同じ行の隣接する複数のメモリセルと第２の１つの導電型ソース領域又は第２の１つの導電型ドレイン領域を共有する。複数のソースラインは、複数の列の方向に並列に配置され、同じ列の第２の１つの導電型ソース領域を接続する。複数のビットラインは、複数の行の方向に並列に配置され、同じ行の第２の１つの導電型ドレイン領域を接続する。複数のワードラインは、複数の列の方向に並列に配置され、同じ列の複数のメモリセルの複数のゲートを接続する。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、第１の導電型がＰ型である場合、第２の導電型はＮ型であり、第１の導電型がＮ型である場合、第２の導電型はＰ型である。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つのゲートと第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに含み、第１の１つの誘電体層は、第１の１つの側部に第１の１つの厚さを有し第２の１つの側部に第２の１つの厚さを有し、第１の１つの厚さは第２の１つの厚さより大きい。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される第２の導電型の第２の１つの希薄ドープ領域をさらに含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つの電荷蓄積層と第１の１つの導電型基板との間に且つ１つの電荷蓄積層と１つのゲートとの間に形成される第２誘電体層をさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、１つの電荷蓄積層の材料は窒化シリコンを含む。
本発明は、複数のメモリセル、複数のビットライン、及び複数のワードラインを有する１つの不揮発性メモリを提供する。複数のメモリセルは、第１の１つの導電型基板に形成され且つ１つのアレイとして配置される。複数のメモリセルの各々は、１つのゲート、第２の１つの導電型ドレイン領域、１つの電荷蓄積層、第２の１つの導電型ソース領域、及び第２の導電型の第１の１つの希薄ドープ領域を有する。１つのゲートは、第１の１つの導電型基板に形成される。第２の１つの導電型ドレイン領域は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に形成される。１つの電荷蓄積層は、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される。第２の１つの導電型ソース領域は、第１の１つの導電型基板の１つのゲートの第２の１つの側部に形成され、第２の１つの側部は第１の１つの側部の反対側である。第２の導電型の第１の１つの希薄ドープ領域は、第２の１つの導電型ソース領域と１つのゲートとの間に形成され、複数のメモリセルは複数の行の方向に直列に接続される。複数のビットラインは、複数の行の方向に並列に配置され、同じ列の第２の１つの導電型ドレイン領域及び第２の１つの導電型ソース領域を接続する。複数のワードラインは、複数の行の方向に並列に配置され、同じ行の複数のメモリセルの複数のゲートを接続する。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、第１の導電型がＰ型である場合、第２の導電型はＮ型であり、第１の導電型がＮ型である場合、第２の導電型はＰ型である。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つのゲートと第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに含み、第１の１つの誘電体層は、第１の１つの側部に第１の１つの厚さを有し第２の１つの側部に第２の１つの厚さを有し、第１の１つの厚さは第２の１つの厚さより大きい。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、第１の１つの導電型基板の１つのゲートの第１の１つの側部に且つ第２の１つの導電型ドレイン領域と１つのゲートとの間に形成される第２の導電型の第２の１つの希薄ドープ領域をさらに含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリは、１つの電荷蓄積層と第１の１つの導電型基板との間に且つ１つの電荷蓄積層と１つのゲートとの間に形成される第２の１つの誘電体層をさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリによれば、１つの電荷蓄積層の材料は窒化シリコンを含む。
本発明は、以下のステップを含む１つの不揮発性メモリの１つの製造方法を提供する。最初に、第１の１つの導電型基板が提供され、１つのゲートが第１の１つの導電型基板に形成される。第２の導電型の第１の１つの希薄ドープ領域が基板の１つのゲートの第１の１つの側部に形成され、１つの電荷蓄積層が１つのゲートの側壁に形成される。次に、第２の１つの導電型ソース領域が基板の１つのゲートの第１の１つの側部に形成され、第２の１つの導電型ソース領域が基板の１つのゲートの第２の１つの側部に形成され、且つ第２の導電型の第１の１つの希薄ドープ領域は、第１の１つの導電型基板の第２の１つの導電型ソース領域と１つのゲートとの間に形成される。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、第１の導電型がＰ型である場合、第２の導電型はＮ型であり、第１の導電型がＮ型である場合、第２の導電型はＰ型である。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、１つのゲートが第１の１つの導電型基板に形成される前に、第１の１つの誘電体層が第１の１つの導電型基板にさらに形成される。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、第１の１つの誘電体層は、第１の１つの側部に第１の１つの厚さを有し第２の１つの側部に第２の１つの厚さを有し、第２の１つの厚さは第１の１つの厚さより大きい。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、１つのゲートが第１の１つの導電型基板に形成された後に、第２の１つの誘電体層が第１の１つの導電型基板にさらに形成される。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、第１の１つの導電型基板の１つのゲートの第１の１つの側部に、第２の導電型の第１の１つの希薄ドープ領域を形成するステップは以下の通りである。最初に、１つのパターン化フォトレジスト層が基板に形成され、１つのパターン化フォトレジスト層は１つのゲートの第１の１つの側部において第１の１つの導電型基板を露出させる。次に、１つのイオン注入工程が実行されることより第２の導電型の第１の１つの希薄ドープ領域が形成される。その後、１つのパターン化フォトレジスト層が除去される。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリの１つの製造方法は、基板の１つのゲートの第２の１つの側部に第１の１つの導電型希薄ドープ領域を形成することをさらに含み、第１の１つの導電型希薄ドープ領域は第２の１つの導電型ドレイン領域と１つのゲートとの間にある。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、第１の１つの導電型基板の１つのゲートの第１の１つの側部に第２の導電型の第１の１つの希薄ドープ領域を形成するとともに、基板の１つのゲートの第２の１つの側部に第１の１つの導電型希薄ドープ領域を形成するステップは以下の通りである。第１の１つのパターン化フォトレジスト層が基板に形成され、第１の１つのパターン化フォトレジスト層は、１つのゲートの第１の１つの側部において第１の１つの導電型基板を露出させる。第１の１つのイオン注入工程が実行されることにより、第２の導電型の第１の１つの希薄ドープ領域が形成される。そして、第１の１つのパターン化フォトレジスト層が除去された後、基板に第２の１つのパターン化フォトレジスト層が形成され、第２の１つのパターン化フォトレジスト層は、１つのゲートの第２の１つの側部において第１の１つの導電型基板を露出させる。次に、第２の１つのイオン注入工程が実行されることにより、第１の１つの導電型希薄ドープ領域が形成される。その後、第２の１つのパターン化フォトレジスト層が除去される。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリの１つの製造方法は、基板の１つのゲートの第２の１つの側部に第２の導電型の第２の１つの希薄ドープ領域を形成することであって、第２の導電型の第２の１つの希薄ドープ領域は第２の１つの導電型ドレイン領域と１つのゲートとの間にある、形成することをさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、第１の１つの導電型基板の１つのゲートの第１の１つの側部及び第２の１つの側部に第２の導電型の第１の１つの希薄ドープ領域及び第２の導電型の第２の１つの希薄ドープ領域を形成するステップ、及び第１の１つの導電型基板の１つのゲートの第２の１つの側部に第１の１つの導電型希薄ドープ領域を形成するステップは、以下の通りである。最初に、第１の１つのイオン注入工程が実行されることにより、第２の導電型の第１の１つの希薄ドープ領域及び第２の導電型の第２の１つの希薄ドープ領域が形成される。１つのパターン化フォトレジスト層が第１の１つの導電型基板上に形成され、１つのパターン化フォトレジスト層は、１つのゲートの第２の１つの側部において第１の１つの導電型基板を露出させる。第２の１つのイオン注入工程が実行された後に１つのパターン化フォトレジスト層が除去され、第１の１つの導電型希薄ドープ領域が形成される。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの製造方法によれば、１つのゲートの側壁に１つの電荷蓄積層を形成するステップは以下の通りである。電荷蓄積材料層が第１の１つの導電型基板上に形成された後、１つの異方性エッチング工程が行われることにより、電荷蓄積材料層の一部が除去される。
本発明は、１つの不揮発性メモリの１つの動作方法を提供する。１つの動作方法は、第１の１つの導電型基板に形成される１つのメモリセルに適している。１つのメモリセルは、第１の１つの導電型基板に形成される１つのゲートと、第１の１つの導電型基板の１つのゲートの両側に形成される第２の１つの導電型ドレイン領域及び第２の１つの導電型ソース領域と、第１の１つの導電型基板の１つのゲートと第２の１つの導電型ドレイン領域との間に形成される１つの電荷蓄積層と、第１の１つの導電型基板の１つのゲートと第２の１つの導電型ソース領域との間に形成される第２の導電型の第１の１つの希薄ドープ領域とを含む。標準バイアスで１つの動作をする時、１つのメモリセルが最大ターンオン電流を有するのを可能にする電圧は第１の１つの電圧である。１つの動作方法は、チャネルホットエレクトロン注入、バンド間トンネリング誘起ホットホール注入、ドレインアバランシェ降伏誘起ホットホール注入、チャネルホットキャリア誘起二次キャリア注入のうちの１つを使用することにより、１つの電荷蓄積層に複数の電子若しくは複数のホールを注入すること、又は電荷トラップ層から複数の電子若しくは複数のホールを放出することを含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１の導電型はＰ型であり、第２の導電型はＮ型である。
以下に記述する電圧レベルは、上述したパラメータに従う。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、チャネルホットエレクトロン注入によって１つの電荷蓄積層に複数の電子が注入される場合、１つのゲートに第２の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第３の１つの電圧が供給され、第２の１つの導電型ソース領域及び第１の１つの導電型基板は接地される。第２の１つの電圧は第１の１つの電圧より高く、第３の１つの電圧は第１の１つの電圧の約１．５〜３倍である。第２の１つの電圧は約３〜７Ｖであり、第３の１つの電圧は約３〜７Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、バンド間トンネリング誘起ホットホール注入によって１つの電荷蓄積層に複数のホールが注入される場合、１つのゲートに第４の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第５の１つの電圧が供給され、第２の１つの導電型ソース領域は浮遊状態にされ、第１の１つの導電型基板は接地される。第４の１つの電圧は０Ｖより低く、第５の１つの電圧は第１の１つの電圧の１．５〜３倍である。第４の１つの電圧は約−３〜−７Ｖであり、第５の１つの電圧は約３〜７Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、ドレインアバランシェ降伏誘起ホットホール注入によって１つの電荷蓄積層に複数のホールが注入される場合、１つのゲートに第６の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第７の１つの電圧が供給され、第２の１つの導電型ソース領域及び第１の１つの導電型基板に０Ｖの１つの電圧が供給される。第６の１つの電圧は１つのメモリセルの閾値電圧より高く且つ第１の１つの電圧より低く、第７の１つの電圧は第１の１つの電圧の１．５〜３倍である。第６の１つの電圧は約０．４〜２Ｖであり、第７の１つの電圧は約３〜７Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、チャネルホットキャリア誘起二次キャリア注入により複数の電子が１つの電荷蓄積層に注入される場合、１つのゲートに第１７の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第１８の１つの電圧が供給され、第２の１つの導電型ソース領域に第１９の１つの電圧が供給され、第１の１つの導電型基板に第２０の１つの電圧が供給される。第１７の１つの電圧は第１の１つの電圧より高く、第１８の１つの電圧は第１の１つの電圧の１．５〜３倍であり、第１９の１つの電圧は０Ｖと第１の１つの電圧との間であり、第２０の１つの電圧は０Ｖより低い。第１７の１つの電圧は約３〜７Ｖであり、第１８の１つの電圧は約３〜７Ｖであり、第１９の１つの電圧は約０〜２Ｖであり、第２０の１つの電圧は約０〜−２Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１の１つの導電型はＮ型であり、第２の１つの導電型はＰ型である。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、チャネルホットエレクトロン注入によって１つの電荷蓄積層に複数の電子が注入される場合、１つのゲートに第８の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第９の１つの電圧が供給され、第２の１つの導電型ソース領域及び第１の１つの導電型基板に０Ｖの１つの電圧が印加される。第８の１つの電圧は１つのメモリセルの閾値電圧より低いか又はそれと等しく、第９の１つの電圧は第１の１つの電圧の１．５〜３倍の負数である。第８の１つの電圧は約−３〜−７Ｖであり、第９の１つの電圧は約−３〜−７Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、バンド間トンネリング誘起ホットホール注入によって１つの電荷蓄積層に複数の電子が注入される場合、１つのゲートに第１０の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第１１の１つの電圧が供給され、第２の１つの導電型ソース領域は浮遊状態にされ、第１の１つの導電型基板に０Ｖの１つの電圧が供給される。第１０の１つの電圧は０Ｖより高く、第１１の１つの電圧は第１の１つの電圧の１．５〜３倍の負数である。第１０の１つの電圧は約３〜７Ｖであり、第１１の１つの電圧は約−３〜−７Ｖである。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリの１つの動作方法は、１つのメモリセルを読み出す際、１つのゲートに第１２の１つの電圧を供給し、第２の１つの導電型ドレイン領域に第１３の１つの電圧を供給し、且つ第２の１つの導電型ソース領域に第１４の１つの電圧を供給することをさらに含み、第１２の１つの電圧は第１の１つの電圧に等しい。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１２の１つの電圧は約２．５Ｖであり、第１３の１つの電圧は約１Ｖであり、第１４の１つの電圧は約０Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１２の１つの電圧は約２．５Ｖであり、第１３の１つの電圧は約０Ｖ又は０．５Ｖであり、第１４の１つの電圧は約１Ｖ又は１．５Ｖである。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリの１つの動作方法は、高出力放射線により１つのメモリセルに蓄積される複数の電荷を消去することをさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、高出力放射線は紫外線を含む。
本発明の例示的な一実施の形態によれば、１つの不揮発性メモリの１つの動作方法は、ＦＮトンネリング効果により１つのメモリセルに蓄積される複数の電荷を消去することをさらに含む。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、ファウラーノルドハイム（ＦＮ）トンネリング効果によって１つのメモリセルを消去する場合、１つのゲートに第１５の１つの電圧が供給され、第２の１つの導電型ドレイン領域に第１６の１つの電圧が供給され、第２の１つの導電型ソース領域及び第１の１つの導電型基板は浮遊状態にされる。第１５の１つの電圧と第１６の１つの電圧との間の電圧差によりＦＮトンネリング効果が誘起され得る。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１５の１つの電圧は約−６〜−１０Ｖであり、第１６の１つの電圧は約３〜７Ｖである。
本発明の例示的な一実施の形態における１つの不揮発性メモリの１つの動作方法によれば、第１５の１つの電圧は約６〜１０Ｖであり、第１６の１つの電圧は約−３〜−７Ｖである。
本発明の不揮発性メモリによれば、１つのメモリセルの電荷蓄積層がゲート構造の側壁に形成される。これは、シリコン・酸化膜・窒化膜・酸化膜・シリコン（ＳＯＮＯＳ）メモリの酸化膜／窒化膜／酸化膜（ＯＮＯ）層がゲートの下に形成される従来の技法とは異なる。本発明の構造により、デバイスのサイズを大幅に低減することができる。
さらに、本発明の不揮発性メモリの製造方法を、典型的な相補型金属酸化膜半導体（ＣＭＯＳ）製造工程に統合することができ、複数のマスクのフォトリソグラフィエッチング工程は不要であり、そのため、デバイスの製造時間を短縮することができる。
さらに、本発明のメモリセルでは、ソース領域と同じ導電型の希薄ドープ領域がソースに形成され、ドレインには希薄ドープ領域が形成されず、又はドレインにおいて基板は中和され、又はドレイン領域とは逆の導電型の希薄ドープ領域がドレインに形成される。このため、右読出し（right-reading）か又は逆読出しに関わらず、メモリセルを読み出す際のターンオン電流は小さくなり、それにより、デバイスがより優れた性能を有することができるようになる。
本発明の上述した且つ他の目的、特徴及び利点を理解し易くするために、図面とともに好ましい実施の形態について後に詳細に説明する。
上述した全般的な説明と以下の詳細な説明とはともに例示的なものであり、請求するような本発明のさらなる説明を提供することが意図されている、ということが理解されるべきである。
添付図面は、本発明がさらに理解されるために含まれており、本明細書に組み込まれ且つその一部を構成する。図面は、本発明の実施形態を示し、説明とともに、本発明の原理を明白にする役割を果たす。
図１Ａは、本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。
図１Ａを参照すると、メモリセル１０１ａは、たとえば第１の導電型基板１００に形成される。第１の導電型基板１００は、たとえば、シリコン基板である。メモリセルは、たとえば、ゲート誘電体層１０２、ゲート１０４、誘電体層１０６、電荷蓄積層１０８ａ及び１０８ｂ、第２の導電型ソース領域１１０、第２の導電型ドレイン領域１１２並びに第２の導電型希薄ドープ領域１１４から構成される。
ゲート１０４は、たとえば、第１の導電型基板１００上に形成される。ゲート１０４の材料は、たとえばドープポリシリコンである。
ゲート誘電体層１０２は、たとえば、ゲート１０４と第１の導電型基板１００との間に形成される。ゲート誘電体層１０２の材料は、たとえば窒化シリコンである。
第２の導電型ソース領域１１０及び第２の導電型ドレイン領域１１２は、たとえば、第１の導電型基板のゲート１０４の両側に形成される。
電荷蓄積層１０８ａ及び１０８ｂは、たとえば、ゲート１０４の側壁に形成され、電荷蓄積層１０８ａは、基板上の第２の導電型ドレイン領域１１２とゲート１０４との間に形成され、電荷蓄積層１０８ｂは、基板上の第２の導電型ソース領域１１２とゲート１０４との間に形成される。本実施形態では、電荷を蓄積するために電荷蓄積層１０８ａのみが使用され、電荷蓄積層１０８ｂは電荷を蓄積するために使用されないが、絶縁スペーサとみなすことができる。電荷蓄積層１０８ａ及び１０８ｂの材料は、たとえば窒化シリコンである。しかしながら、電荷蓄積層１０８ａ及び１０８ｂの材料は、窒化シリコンに限定されず、ＳｉＯＮ、ＴａＯ、ＳｒＴｉＯ３又はＨｆＯ２等、電荷をトラップすることができる他の材料であってもよい。
第２の導電型希薄ドープ領域１１４は、たとえば、第１の導電型基板１００のゲート１０４と第２の導電型ソース領域１１０との間、すなわち電荷蓄積層１０８ｂの下に形成される。
上述した実施形態では、第１の導電型がＰ型である場合、第２の導電型はＮ型であり、メモリセルはＮチャネルメモリセルである。第１の導電型がＮ型である場合、第２の導電型はＰ型であり、メモリセルはＰチャネルメモリセルである。
本発明のメモリセルでは、第２の導電型ドレイン領域１１２に第２の導電型希薄ドープ領域が形成されないため、電荷を蓄積するために電荷蓄積層１０８ａを使用することができる。第２の導電型希薄ドープ領域１１４は、第２の導電型ソース領域１１０に形成され、そのため、電荷を蓄積するために電荷蓄積層１０８ｂを使用することができない。本発明のメモリセルの構造は非常に単純であり、製造方法を、通常の相補型金属酸化膜半導体（ＣＭＯＳ）製造工程に統合することができる。
図１Ｂは、本発明の別の例示的な実施形態による不揮発性メモリセルの断面図である。図１Ｂにおいて、図１Ａのものと同じ構成要素は同じ参照符号を有し、ここではその説明は省く。２つの間の相違のみを以下に説明する。
図１Ｂを参照すると、メモリセル１０１ｂは、第２の導電型ドレイン領域１１２に形成される第１の導電型希薄ドープ領域１１６を含む。第１の導電型希薄ドープ領域１１６は、たとえば、第１の導電型基板１００のゲート１０４と第２の導電型ドレイン領域１１２との間、すなわち電荷蓄積層１０８ａの下に形成される。
図１Ｂに示すメモリセル１０１ｂでは、ソース／ドレイン領域とは逆の導電型の希薄ドープ領域がドレインに形成され、それにより電荷蓄積層１０８ａにキャリアを注入するのが容易になる。
図１Ｃは、本発明のさらに別の例示的な実施形態による不揮発性メモリセルの断面図である。図１Ｃにおいて、図１Ａのものと同じ構成要素は同じ参照符号を有し、ここではその説明は省く。２つの間の相違のみを以下に説明する。
図１Ｃを参照すると、メモリセル１０１ｃでは、第２の導電型ドレイン領域１１２に第２の導電型希薄ドープ領域１１４ａ及び第１の導電型希薄ドープ領域１１６が形成されている。第１の導電型希薄ドープ領域１１６は、たとえば、第１の導電型基板１００のゲート１０４と第２の導電型ドレイン領域１１２との間、すなわち電荷蓄積層１０８ａの下に形成される。第２の導電型希薄ドープ領域１１４ａは、たとえば、第１の導電型基板１００のゲート１０４と第２の導電型ドレイン領域１１２との間、すなわち電荷蓄積層１０８ａの下に形成される。
図１Ｃに示すメモリセル１０１ｃでは、ドレインに逆の導電型の第２の導電型希薄ドープ領域１１４ａ及び第１の導電型希薄ドープ領域１１６が形成されるため、電荷蓄積層１０８ａの下の基板１００を、第１の導電型に維持することができ、それにより電荷蓄積層１０８ａへのキャリアの注入が容易になる。
図１Ｄは、本発明のさらに別の例示的な実施形態による不揮発性メモリセルの断面図である。図１Ｄにおいて、図１Ａのものと同じ構成要素は同じ参照符号を有し、ここではその説明は省く。２つの間の相違のみを以下に説明する。
図１Ｄを参照すると、ゲート１０４と第１の導電型基板１００との間のゲート誘電体層１０２ａは、第２の導電型ドレイン領域１１２及び第２の導電型ソース領域１１０に近い場所で厚さが異なる。たとえば、第２の導電型ソース領域１１０に近い場所でのゲート誘電体層１０２ａの厚さはｄ１であり、第２の導電型ドレイン領域１１２に近い場所でのゲート誘電体層１０２ａの厚さはｄ２であり、ｄ２はｄ１より大きい。
図１Ｄに示すようなメモリセル１０１ｄでは、第２の導電型ドレイン領域１１２に近い場所でのゲート誘電体層１０２ａの方が厚く、したがってより高い電圧に耐えることができ、そのため、ドレインに高電圧が供給される場合にゲート誘電体層が破損するという問題を解決することができる。
図１Ｅは、本発明のさらに別の例示的な実施形態による不揮発性メモリセルの断面図である。図１Ｅにおいて、図１Ａのものと同じ構成要素は同じ参照符号を有し、ここではその説明は省く。２つの間の相違のみを下に説明する。
図１Ｅに示すように、メモリユニット１０１ｅは、たとえば、対称的に形成される２つのメモリセル１０１ａから構成される。すなわち、２つの隣接するメモリセル１０１ａは、第２の１つの導電型ソース領域１１０を共有する。
２つのメモリセルが第２の１つの導電型ソース領域１１０を共有するため、デバイス集積化を向上させることができる。２つのメモリセル１０１ａから構成されるメモリユニット１０１ｅを図１Ｅに示すが、メモリユニット１０１ｅはまた、対称的に形成される図１Ｂ〜図１Ｄの２つのメモリセル１０１ｂ〜１０１ｄから構成されてもよい。
図１Ｆは、本発明のさらに別の例示的な実施形態による不揮発性メモリセルの断面図である。図１Ｆにおいて、図１Ｅのものと同じ構成要素は同じ参照符号を有し、ここではその説明は省く。２つの間の相違のみを下に説明する。
図１Ｆに示すように、メモリユニット１０１ｆは、たとえば、対称的に形成される２つのメモリセル１０１ａから構成される。しかしながら、２つのメモリセル１０１ａは互いに非常に近く、そのため第２の導電型ソース領域１１０は形成されないが、２つのメモリセル１０１ａは第２の１つの導電型希薄ドープ領域１１４を共有する。２つのメモリセル１０１ａの間に第２の導電型ソース領域１１０が形成されないため、デバイス集積化をさらに向上させることができる。
本発明の不揮発性メモリでは、ゲート構造の側壁に電荷蓄積層が形成され、それは、従来のＳＯＮＯＳメモリの酸化膜／窒化膜／酸化膜（ＯＮＯ）層がゲートの下に形成される場合とは異なる。本発明における構造により、デバイスサイズを大幅に縮小することができる。本発明における不揮発性メモリの製造工程は単純であり、複数のマスクのフォトリソグラフィ工程は不要であり、さらに、工程を通常のＣＭＯＳ工程と統合することができ、そのため、デバイスの製造時間を短縮することができる。また、図１Ａ〜図１Ｆの不揮発性メモリの第２の導電型ドレイン領域１１２は、ゲートと自己整合される必要はない。
図２Ａは、本発明の一実施形態による不揮発性メモリセルから構成されるメモリセルアレイの簡易回路図である。図２Ｂは、図２Ａの第１の行のメモリセルの断面図である。
図２Ａ及び図２Ｂに示すように、メモリセルアレイは、たとえば、複数のメモリセルＱ１１〜Ｑ４６、複数のソースラインＳＬ１〜ＳＬ４、複数のビットラインＢＬ１〜ＢＬ４及び複数のワードラインＷＬ１〜ＷＬ６から構成される。メモリセルＱ１１〜Ｑ４６の構造は、図１Ａ〜図１Ｄに示すようなものである。図２Ｂでは、一例として図１Ａに示すメモリセルについて説明する。
メモリセルＱ１１〜Ｑ４６はアレイとして配置される。メモリセルＱ１１〜Ｑ１６は、たとえば、方向Ｘ（行の方向）に対称的に形成される。メモリセルＱ１１〜Ｑ１６の中の２つの隣接するメモリセルは、１つのソース領域Ｓ又は１つのドレイン領域Ｄを共有する。たとえば、メモリセルＱ１１及びＱ１２はドレイン領域Ｄ１を共有し、メモリセルＱ１３及びＱ１４はドレイン領域Ｄ２を共有し、メモリセルＱ１５及びＱ１６はドレイン領域Ｄ３を共有する。メモリセルＱ１２及びＱ１３はソース領域Ｓ２を共有し、メモリセルＱ１４及びＱ１５はソース領域Ｓ３を共有する。
ソースラインＳＬ１〜ＳＬ４は、方向Ｙ（列の方向）に並列に配置され、同じ列のメモリセルのソース領域を接続する。たとえば、ソースラインＳＬ１は、メモリセルＱ１１〜Ｑ４１のソース領域を接続し、ソースラインＳＬ２は、メモリセルＱ１２〜Ｑ４２及びメモリセルＱ１３〜Ｑ４３のソース領域を接続し、以下続き、ソースラインＳＬ４は、メモリセルＱ１６〜Ｑ４６のソース領域を接続する。
ビットラインＢＬ１〜ＢＬ４は、方向Ｘ（行の方向）に並列に配置され、同じ行のメモリセルのドレイン領域を接続する。たとえば、ビットラインＢＬ１は、メモリセルＱ１１〜Ｑ１６のドレイン領域を接続し、ビットラインＢＬ２は、メモリセルＱ２１〜Ｑ２６のドレイン領域を接続し、以下続き、ビットラインＢＬ４は、メモリセルＱ４１〜Ｑ４６のドレイン領域を接続する。
ワードラインＷＬ１〜ＷＬ６は、列の方向に並列に配置され、同じ列のメモリセルのゲートを接続する。たとえば、ワードラインＷＬ１は、メモリセルＱ１１〜Ｑ４１のゲートを接続し、ワードラインＷＬ２は、メモリセルＱ１２〜Ｑ４２のゲートを接続し、以下続き、ワードラインＷＬ６は、メモリセルＱ１６〜Ｑ４６のゲートを接続する。
図３Ａは、本発明の別の実施形態による不揮発性メモリセルから構成されるメモリセルアレイの簡易回路図である。図３Ｂは、図３Ａの第１の行のメモリセルの断面図である。
図３Ａ及び図３Ｂに示すように、メモリセルアレイは、たとえば、複数のメモリセルＱ１１〜Ｑ４６、複数のビットラインＢＬ１〜ＢＬ７及び複数のワードラインＷＬ１〜ＷＬ６から構成される。メモリセルＱ１１〜Ｑ４６の構造は図１Ａ〜図１Ｄに示すようなものである。図３Ｂでは、一例として図１Ａに示すメモリセルについて説明する。
メモリセルＱ１１〜Ｑ４６はアレイとして配置される。方向Ｘ（行の方向）において、メモリセルＱ１１〜Ｑ１６はたとえば直列に接続され、メモリセルＱ２１〜Ｑ２６はたとえば直列に接続され、以下続き、メモリセルＱ４１〜Ｑ４６はたとえば直列に接続される。ここで、直列接続とは、メモリセルのソース領域が前の隣接するメモリセルのドレイン領域に接続され、メモリセルのドレイン領域が次のメモリセルのソース領域に接続されることを言う。すなわち、行の方向で、２つの隣接するメモリセルは１つのドープ領域Ｓ／Ｄを共有し、Ｓ／Ｄはメモリセルのソース領域及び他のメモリセルのドレイン領域として使用される。
ビットラインＢＬ１〜ＢＬ７は方向Ｙ（列の方向）に並列に配置され、同じ列のドープ領域Ｓ／Ｄを接続する。たとえば、ビットラインＢＬ１は、メモリセルＱ１１〜Ｑ４１の一方の側のドープ領域Ｓ／Ｄを接続し、ビットラインＢＬ２は、メモリセルＱ１２〜Ｑ４２とメモリセルＱ１３〜Ｑ４３との間のドープ領域Ｓ／Ｄを接続し、以下続き、ビットラインＢＬ６は、メモリセルＱ１５〜Ｑ４５とメモリセルＱ１６〜Ｑ４６との間のドープ領域Ｓ／Ｄを接続し、ビットラインＢＬ７はメモリセルＱ１６〜Ｑ４６の他方の側のドープ領域Ｓ／Ｄを接続する。
ワードラインＷＬ１〜ＷＬ６は、行の方向に並列に配置され、同じ行のメモリセルのゲートを接続する。たとえば、ワードラインＷＬ１は、メモリセルＱ１１〜Ｑ１６のゲートを接続し、ワードラインＷＬ２は、メモリセルＱ２１〜Ｑ２６のゲートを接続し、以下続き、ワードラインＷＬ４は、メモリセルＱ４１〜Ｑ４６のゲートを接続する。
本発明のメモリセルアレイでは、メモリセルＱ１１〜Ｑ４６の電荷蓄積層は、ゲートの側壁に形成され、こうした構造によってデバイスサイズを大幅に低減することができる。製造工程は非常に単純であり、複数のマスクのフォトリソグラフィ工程は不要であり、さらに、製造工程を通常のＣＭＯＳ工程と統合することができ、それによりデバイスの製造時間を短縮することができる。
次に、本発明の不揮発性メモリの製造方法について説明する。図４Ａ〜図４Ｅは、本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。
図４Ａを参照すると、まず、第１の導電型基板２００が提供され、基板２００上に誘電体層２０２及び導電層２０４が形成される。第１の導電型基板２００は、たとえばシリコン基板である。誘電体層２０２の材料は、たとえば酸化シリコンであり、その形成方法は、たとえば熱酸化である。導電層２０４の材料は、たとえばドープポリシリコンであり、その形成方法は、たとえば、まず化学気相成長法によって未ドープポリシリコンの層を形成すること、及び、その後、イオン注入を行って導電層２０４を形成するか、又はインサイチュ（in-situ）ドーパント注入による化学気相成長法を行って導電層２０４を形成することである。
図４Ｂを参照すると、導電層２０４及び誘電体層２０２は、ゲート２０４ａ及びゲート誘電体層２０２ａを形成するようにパターニングされる。導電層２０４及び誘電体層２０２をパターニングする方法は、たとえばフォトリソグラフィエッチング技法である。そして、基板２００上に誘電体層２０６が形成される。誘電体層２０６の材料は、たとえば酸化シリコンであり、その形成方法は、たとえば熱酸化又は化学気相成長法である。
図４Ｃを参照すると、基板２００上にパターン化フォトレジスト層２０８が形成され、パターン化フォトレジスト層２０８はゲート２０４ａの一方の側部で基板２００を露出させる。パターン化フォトレジスト層２０８は、たとえば、フォトリソグラフィ技法によって形成される。次いで、パターン化フォトレジスト層２０８をマスクとして用いてドーパント注入ステップ２１０が行われることにより、基板２００に第２の導電型希薄ドープ領域２１２が形成される。ドーパント注入ステップ２１０は、たとえば、イオン注入により基板２００にドーパントを注入することである。
図４Ｄを参照すると、パターン化フォトレジスト層２０８が除去された後に、ゲート２０４ａの側壁に電荷蓄積層２１４が形成される。電荷蓄積層２１４の材料は、たとえば窒化シリコン、ＳｉＯＮ、ＴａＯ、ＳｒＴｉＯ３又はＨｆＯ２である。電荷蓄積層２１４の形成方法は、たとえば、まず化学気相成長法で電荷蓄積材料層を形成すること、及びその後異方性エッチング工程を行うことにより電荷蓄積材料層の一部を除去することである。
図４Ｅを参照すると、電荷蓄積層２１４を有するゲート２０４ａをマスクとして用いてドーパント注入ステップ２１６が行われることにより、基板２００に第２の導電型ソース領域２１８ａ及び第２の導電型ドレイン領域２１８ｂが形成される。ドーパント注入ステップ２１６は、たとえば、イオン注入により基板２００にドーパントを注入することである。
図５Ａ〜図５Ｂは、本発明の別の例示的な実施形態による不揮発性メモリの製造フローを示す断面図である。図４Ａ〜図４Ｅのものと同じ図５Ａ〜図５Ｂの構成要素は、同じ参照符号を有し、ここではその説明は省く。
図５Ａを参照すると、図４Ｃのステップに続き、基板２００に第２の導電型希薄ドープ領域２１２が形成された後、パターン化フォトレジスト層２０８が除去される。次に、基板２００上に別のパターン化フォトレジスト層２２０が形成され、パターン化フォトレジスト層２２０は、ゲート２０４ａの他方の側部（第２の導電型希薄ドープ領域２１２とは反対側の側部）において基板２００を露出させる。パターン化フォトレジスト層２２０は、たとえば、フォトリソグラフィ技法を用いて形成される。その後、パターン化フォトレジスト層２２０をマスクとして用いてドーパント注入ステップ２２２が行われることにより、基板２００に第１の導電型希薄ドープ領域２２４が形成される。ドーパント注入ステップ２２２は、たとえば、イオン注入により基板２００にドーパントを注入することである。
図５Ｂを参照すると、パターン化フォトレジスト層２２０が除去された後、ゲート２０４の側壁に電荷蓄積層２１４が形成される。そして、電荷蓄積層２１４を有するゲート２０４ａをマスクとして用いてドーパント注入ステップ２１６が行われることにより、基板２００に第２の導電型ソース領域２１８ａ及び第２の導電型ドレイン領域２１８ｂが形成される。
図６Ａ〜図６Ｃは、本発明のさらに別の例示的な実施形態による不揮発性メモリの製造フローを示す断面図である。図４Ａ〜図４Ｅのものと同じ図６Ａ〜図６Ｃの構成要素は、同じ参照符号を有し、ここではその説明は省く。
図６Ａを参照すると、図４Ｂのステップに続き、基板２００上にゲート２０４ａ、ゲート誘電体層２０２ａ及び誘電体層２０６が形成された後、ゲート２０４ａをマスクとして用いてドーパント注入ステップ２２５が行われることにより、基板２００のゲート２０４ａの両側に第２の導電型希薄ドープ領域２１２ａ及び２１２ｂが形成される。ドーパント注入ステップ２２５は、たとえば、イオン注入によって基板２００にドーパントを注入することである。
図６Ｂを参照すると、基板２００上にパターン化フォトレジスト層２２６が形成され、パターン化フォトレジスト層２２６は、ゲート２０４ａの一方の側部において基板２００を露出させる。パターン化フォトレジスト層２２６は、たとえば、フォトリソグラフィ技法を用いて形成される。そして、パターン化フォトレジスト層２２６をマスクとして用いてドーパント注入ステップ２２８が行われることにより、基板２００に第１の導電型希薄ドープ領域２３０が形成される。ドーパント注入ステップ２２８は、たとえば、イオン注入により基板２００にドーパントを注入することである。
図６Ｃを参照すると、パターン化フォトレジスト層２２６が除去された後、ゲート２０４の側壁に電荷蓄積層２１４が形成される。そして、電荷蓄積層２１４を有するゲート２０４ａをマスクとして用いてドーパント注入ステップ２１６が行われることにより、基板２００に第２の導電型ソース領域２１８ａ及び第２の導電型ドレイン領域２１８ｂが形成される。
図７Ａ〜図７Ｄは、本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。図４Ａ〜図４Ｅのものと同じ図７Ａ〜図７Ｄの構成要素は、同じ参照符号を有し、ここではその説明は省く。
図７Ａを参照すると、まず、第１の導電型基板２００が提供され、基板２００上に誘電体層２０２及び導電層２０４が形成される。第１の導電型基板２００は、たとえばシリコン基板である。誘電体層２０２は、たとえば、誘電体層２０１ａ及び誘電体層２０１ｂから構成される。そのため、誘電体層２０２は２つの異なる厚さを有する。誘電体層２０２の材料は、たとえば酸化シリコンである。誘電体層２０２の形成方法は、たとえば、まず基板２００上に誘電体層を形成すること、次に誘電体層をパターニングして誘電体層２０１ａを形成すること、その後、基板２００上に誘電体層２０１ｂを形成することである。導電層２０４の材料は、たとえばドープポリシリコンであり、その形成方法は、たとえば、まず化学気相成長法を行うことにより未ドープポリシリコンの層を形成すること、及びその後、イオン注入を行って導電層２０４を形成するか、又はインサイチュドーパント注入による化学気相成長法を行うことにより導電層２０４を形成することである。
図７Ｂを参照すると、導電層２０４及び誘電体層２０２がパターニングされることにより、ゲート２０４ａ及びゲート誘電体層２０２ａが形成される。導電層２０４及び誘電体層２０２をパターニングする方法は、たとえばフォトリソグラフィエッチング技法である。そして、基板２００上に誘電体層２０６が形成される。誘電体層２０６の材料は、たとえば酸化シリコンであり、その形成方法は、たとえば熱酸化又は化学気相成長法である。
図７Ｃを参照すると、基板２００上にパターン化フォトレジスト層２０８が形成され、パターン化フォトレジスト層２０８は、ゲート２０４ａの一方の側部において基板２００を露出させる。パターン化フォトレジスト層２０８は、たとえばフォトリソグラフィ技法を用いて形成される。そして、パターン化フォトレジスト層２０８をマスクとして用いてドーパント注入ステップ２１０が行われることにより、基板２００に第２の導電型希薄ドープ領域２１２が形成される。第２の導電型希薄ドープ領域２１２は、誘電体層２０２ａの薄い方の側に形成される。ドーパント注入ステップ２１０は、たとえば、イオン注入により基板２００にドーパントを注入することである。
図７Ｄを参照すると、パターン化フォトレジスト層２０８が除去された後、ゲート２０４ａの側壁に電荷蓄積層２１４が形成される。そして、電荷蓄積層２１４を有するゲート２０４ａをマスクとして用いてドーパント注入ステップ２１６が行われることにより、基板２００に第２の導電型ソース領域２１８ａ及び第２の導電型ドレイン領域２１８ｂが形成される。ドーパント注入ステップ２１６は、たとえば、イオン注入により基板２００にドーパントを注入することである。図７Ａ〜図７Ｄの希薄ドープ領域の製作方法はまた、図５Ａ〜図５Ｂ及び図６Ａ〜図６Ｃの実施形態において説明した方法を採用してもよい。
本発明の不揮発性メモリの製造方法によれば、電荷蓄積層はゲート構造の側壁に形成され、それは、ＳＯＮＯＳメモリのＯＮＯ層がゲートの下に形成される従来の技法とは非常に異なる。このため、本発明の不揮発性メモリの製造方法を、通常のＣＭＯＳ工程と統合することができ、それによりデバイスを製造するために必要な時間を短縮することができる。
次に、本発明の動作方法について説明する。まず、Ｎチャネルメモリセルについて説明する。図８Ａ〜図８Ｃ及び図８Ｉは、Ｎ型不揮発性メモリの動作を示す図である。図８Ｄ〜図８Ｅは、Ｐ型不揮発性メモリの動作を示す図である。標準バイアスでの動作では、メモリセルが最大ターンオン電流を有することを可能にする電圧は電圧ＶＤであり、電圧ＶＤはたとえば約２．５Ｖである。
後述する電圧レベルは、上述したパラメータに従う。
図８Ａに示すように、ゲートに電圧Ｖ１が供給され、電圧Ｖ１は電圧ＶＤより高く、たとえば約３〜７Ｖである。Ｎ型ドレイン領域には電圧Ｖ２が供給され、電圧Ｖ２は電圧ＶＤの１．５〜３倍であり、たとえば約３〜７Ｖである。Ｎ型ソース領域及びＰ型基板は接地される。チャネルホットエレクトロン注入により電荷蓄積層に電子が注入される。
図８Ｂに示すように、ゲートに電圧Ｖ３が供給され、電圧Ｖ３は０Ｖより低く、たとえば約−３〜−７Ｖである。Ｎ型ドレイン領域に電圧Ｖ４が供給され、電圧Ｖ４は電圧ＶＤの１．５〜３倍であり、たとえば約３〜７Ｖである。Ｎ型ソース領域は浮遊状態にされ、Ｐ型基板は接地される。バンド間トンネリング誘起ホットホール注入により、電荷蓄積層にホールが注入される。
図８Ｃに示すように、ゲートに電圧Ｖ５が供給され、電圧Ｖ５はメモリセルの閾値電圧Ｖｔｈより高く、電圧ＶＤより低く、たとえば約１Ｖである。Ｎ型ドレイン領域に電圧Ｖ６が供給され、電圧Ｖ６は電圧ＶＤの１．５〜３倍であり、たとえば約３〜７Ｖである。Ｎ型ソース領域及びＰ型基板に０Ｖの電圧が供給される。ドレインアバランシェ降伏誘起ホットホール注入により電荷蓄積層にホールが注入される。
図８Ｉに示すように、ゲートに電圧Ｖ１７が供給され、電圧Ｖ１７は電圧ＶＤより高く、たとえば約３〜７Ｖである。Ｎ型ドレイン領域に電圧Ｖ１８が供給され、電圧Ｖ１８は電圧ＶＤの１．５〜３倍であり、たとえば約３〜７Ｖである。Ｎ型ソース領域に電圧Ｖ１９が供給され、それはたとえば約０〜２Ｖである。Ｐ型基板に電圧Ｖ２０が供給され、それはたとえば０〜−２Ｖである。チャネルホットキャリア誘起二次キャリア注入により電荷蓄積層に電子が注入される。
図８Ｄに示すように、ゲートに電圧Ｖ７が供給され、電圧Ｖ７はメモリセルの閾値電圧Ｖｔｈより低く、たとえば約−３〜−７Ｖである。Ｐ型ドレイン領域に電圧Ｖ８が供給され、電圧Ｖ８は電圧ＶＤの１．３〜３倍の負数であり、たとえば約−３〜−７Ｖである。Ｐ型ソース領域及びＮ型基板に０Ｖの電圧が供給される。チャネルホットエレクトロン注入により電荷蓄積層に電子が注入される。
図８Ｅに示すように、ゲートに電圧Ｖ９が供給され、電圧Ｖ９は０Ｖより高く、たとえば約３〜７Ｖである。Ｐ型ドレイン領域に電圧Ｖ１０が供給され、電圧Ｖ１０は電圧ＶＤの１．５〜３倍の負数であり、たとえば約−３〜−７Ｖである。Ｐ型ソース領域は浮遊状態にされ、Ｎ型基板には０Ｖの電圧が供給される。バンド間トンネリング誘起ホットホール注入により電荷蓄積層に電子が注入される。
次に、本発明の読出し方法について説明する。図８Ｆ及び図８Ｇは、本発明の一実施形態による不揮発性メモリの読出し動作を示す。図８Ｆは、本発明の一実施形態による不揮発性メモリに対して行われる右読出し動作を示す図であり、図８Ｇは、本発明の一実施形態による不揮発性メモリに対して行われる逆読出し動作を示す図である。
図８Ｆに示すように、ゲートに電圧Ｖｒ１が供給され、電圧Ｖｒ１は電圧ＶＤに等しく、たとえば２．５Ｖである。第２の導電型ドレイン領域に電圧Ｖｒ２が供給され、電圧Ｖｒ２は、たとえば約１Ｖである。第２の導電型ソース領域に０Ｖの電圧が供給される。上述した状況において、メモリセルに格納されたデジタルデータを、メモリセルのチャネル電流を検出することによって確定することができる。
図８Ｇに示すように、ゲートに電圧Ｖｒ３が供給され、電圧Ｖｒ３は電圧ＶＤに等しく、たとえば約２．５Ｖである。第２の導電型ソース領域に電圧Ｖｒ４が供給され、電圧Ｖｒ４はたとえば約１Ｖ又は１．５Ｖである。第２の導電型ドレイン領域に電圧Ｖｒ５が供給され、電圧Ｖｒ５はたとえば約０Ｖ又は０．５Ｖである。上述した状況では、メモリセルに格納されたデジタルデータを、メモリセルのチャネル電流を検出することによって確定することができる。
本発明の不揮発性メモリの動作方法によれば、メモリセルに蓄積される電荷を、高出力放射線（たとえば紫外線）によって又はＦＮトンネリング効果によって消去してもよい。
図８Ｈは、本発明の一実施形態による不揮発性メモリに対して行われる消去動作を示す図である。
図８Ｈに示すように、ＦＮトンネリング効果によりメモリセルを消去する場合、ゲートに電圧Ｖｅ１が供給され、第２の導電型ドレイン領域に電圧Ｖｅ２が供給され、第２の導電型ソース領域及び第１の導電型基板は浮遊状態である。そこで、電圧Ｖｅ１と電圧Ｖｅ２との間の電圧差がＦＮトンネリング効果を誘起することができる。電圧Ｖｅ１は約−６〜−１０Ｖであり、電圧Ｖｅ２は約３〜７Ｖである。しかしながら、電圧Ｖｅ１はまた約６〜１０Ｖであってもよく、電圧Ｖｅ２はまた約−３〜−７Ｖであってもよい。
本発明の不揮発性メモリの動作方法によれば、メモリセルをプログラム／消去するために、チャネルホットエレクトロン注入、バンド間トンネリング誘起ホットホール注入、ドレインアバランシェ降伏誘起ホットホール注入及びチャネルホットキャリア誘起二次キャリア注入のうちの１つによって、電荷蓄積層に電子又はホールが注入される。本発明では、不揮発性メモリに対し右読出し又は逆読出しを行うことができる。さらに、メモリセルに蓄積される電荷を、高出力放射線（たとえば紫外線）又はＦＮトンネリング効果を使用して消去してもよい。
さらに、本発明のメモリセルでは、ソースでは、ソース領域と同じ導電型の希薄ドープ領域が形成され、ドレインでは、いかなる希薄ドープ領域も形成されず、又はドレインにおいて基板は中和され、又はさらには、ドレインにおいて、ドレイン領域とは逆の導電型の希薄ドープ領域が形成されることにより、右読出し又は逆読出しに関わらず、メモリセルの読出し時に、本発明のメモリセルでは、ソース及びドレインの両方においてソース領域と同じ導電型の希薄ドープ領域が形成される従来のメモリセルに比較して、ターンオン電流が小さくなり、且つデバイス性能が向上する。
次に、本発明の不揮発性メモリアレイの動作について説明する。これには、プログラミング、消去及びデータ読出しが含まれる。不揮発性メモリの動作方法の例示的な一実施形態について以下に説明するが、動作方法はそれに限定されない。以下、一例として図２Ａ及び図２Ｂに示すメモリユニットＱ１３について説明する。
図２Ａ及び図２Ｂをともに参照すると、選択されたメモリセルＱ１３に対してプログラミング動作が行われる場合、選択されたワードラインＷＬ３に対し、電圧Ｖｐ１、たとえば５Ｖが供給される。選択されたビットラインＢＬ１に対し、電圧Ｖｐ２、たとえば５Ｖが供給される。選択されたソースラインＳＬ２は接地される。他の選択されていないワードラインＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬ６、選択されていないビットラインＢＬ２〜ＢＬ４並びにソースラインＳＬ１及びＳＬ３〜ＳＬ４は、接地される。選択されたメモリセルＱ１３は、チャネルホットエレクトロン注入によってプログラムされる。
図２Ａ及び図２Ｂをともに参照すると、選択されたメモリセルＱ１３に対して消去動作が行われる場合、選択されたワードラインＷＬ３に対して電圧Ｖｅ１、たとえば−５Ｖが供給される。選択されたビットラインＢＬ１に対して電圧Ｖｅ２、たとえば５Ｖが供給される。選択されたソースラインＳＬ２は浮遊状態である。他の選択されていないワードラインＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬ６、選択されていないビットラインＢＬ２〜ＢＬ４及びソースラインＳＬ１、ＳＬ３〜ＳＬ４は、接地される。選択されたメモリセルＱ１３は、バンド間トンネリング誘起ホットホール注入によって消去される。メモリセルのすべてを大部分消去するために、すべてのワードラインＷＬ１〜ＷＬ６に、電圧Ｖｅ１、たとえば−５Ｖが供給され、すべてのビットラインＢＬ１〜ＢＬ４に、電圧Ｖｅ２、たとえば５Ｖが供給され、ソースラインＳＬ２のすべてが浮遊状態である。
図２Ａ及び図２Ｂをともに参照すると、選択されたメモリセルＱ１３に対して読出し動作が行われる場合、選択されたメモリセルＱ１３を読み出すために、選択されたワードラインＷＬ３に対し、電圧Ｖｒ１、たとえば２．５Ｖが供給され、選択されたビットラインＢＬ１に対し、電圧Ｖｒ２、たとえば０．５Ｖが供給され、選択されたソースラインＳＬ２に対し、電圧Ｖｒ３、たとえば１Ｖが供給され、他の選択されていないワードラインＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬ６、選択されていないビットラインＢＬ２〜ＢＬ４並びにソースラインＳＬ１及びＳＬ３〜ＳＬ４は接地される。
上述した説明では、メモリセルアレイの１つのメモリセルのみに対して動作が行われるが、本発明の不揮発性メモリアレイではまた、ワードライン、ソースライン及びビットラインを制御することにより、バイト、セクション又はブロック単位でメモリセルに対しプログラミング動作、消去動作又は読出し動作を実行してもよい。
次に、本発明の別の不揮発性メモリアレイの動作パターンについて説明する。動作には、プログラミング、消去及びデータ読出しが含まれる。一例として、図３Ａ及び図３Ｂに示すメモリセルＱ１３について以下に説明する。
図３Ａ及び図３Ｂをともに参照すると、選択されたメモリセルＱ１３に対してプログラミング動作が行われる場合、選択されたワードラインＷＬ３に対して電圧Ｖｐ１、たとえば５Ｖが供給される。選択されたメモリセルＱ１３のドレインに接続された、選択されたビットラインＢＬ４に対して、電圧Ｖｐ２、たとえば５Ｖが供給される。選択されたメモリセルＱ１３のソースに接続された、選択されたビットラインＢＬ３は、接地される。選択されていないビットラインＢＬ５〜ＢＬ７に接続されたメモリセルがプログラムされないように、選択されたメモリセルＱ１３のドレインに形成された、選択されていないビットラインＢＬ５〜ＢＬ７に、電圧Ｖｐ３、たとえば３Ｖが供給される。選択されたメモリセルＱ１３のソースに形成された、他の選択されていないワードラインＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬ６及び選択されていないビットラインＢＬ１〜ＢＬ２は、接地される。選択されたメモリセルＱ１３は、チャネルホットエレクトロン注入によってプログラムされる。
図３Ａ及び図３Ｂをともに参照すると、選択されたメモリセルＱ１３に対して消去動作が行われる場合、選択されたワードラインＷＬ３に対して電圧Ｖｅ１、たとえば−５Ｖが供給される。選択されたメモリセルＱ１３のドレインに接続された、選択されたビットラインＢＬ４に対し、電圧Ｖｅ２、たとえば５Ｖが供給される。選択されたメモリセルＱ１３のソースに接続された、選択されたビットラインＢＬ３は浮遊状態になる。選択されていないビットラインＢＬ５〜ＢＬ７に接続されたメモリセルが消去されないように、選択されたメモリセルＱ１３のドレインに形成された選択されていないビットラインＢＬ５〜ＢＬ７に対し、電圧Ｖｐ３、たとえば３Ｖが供給される。選択されたメモリセルＱ１３のソースに形成された、他の選択されていないワードラインＷＬ１〜ＷＬ２、ＷＬ４〜ＷＬ６及び選択されていないビットラインＢＬ１〜ＢＬ２は、接地される。選択されたメモリセルＱ１３は、バンド間トンネリング誘起ホットホール注入によって消去される。
図３Ａ及び図３Ｂをともに参照すると、選択されたメモリセルＱ１３に対して読出し動作が行われる場合、選択されたワードラインＷＬ３に対して電圧Ｖｒ１、たとえば２．５Ｖが供給される。選択されたビットラインＢＬ３に対して、電圧Ｖｒ２、たとえば０．５Ｖが供給される。選択されたビットラインＢＬ４に対して、電圧Ｖｒ３、たとえば１Ｖが供給される。選択されたメモリセルＱ１３のドレインに形成された選択されていないビットラインＢＬ５〜ＢＬ７に対し、電圧Ｖｒ２、たとえば０．５Ｖが供給される。選択されたメモリセルＱ１３のソースに形成された、選択されていないビットラインＢＬ１〜ＢＬ２に対し、電圧Ｖｒ３、たとえば１Ｖが供給される。他の選択されていないワードラインＷＬ１〜ＷＬ２及びＷＬ４〜ＷＬ６は、接地される。
上述した説明では、動作は、メモリセルアレイの１つのメモリセルのみに対して行われるが、本発明の不揮発性メモリアレイではまた、ワードライン、ソースライン及びビットラインを制御することにより、バイト、セクション又はブロック単位でメモリセルに対しプログラミング動作、消去動作又は読出し動作を行ってもよい。
産業上の利用の可能性
概観として、本発明の不揮発性メモリでは、ゲート構造の側壁においてメモリセルの電荷蓄積層が形成され、それは、従来のＳＯＮＯＳにおいて、ＯＮＯ層がゲートの下に形成されることとは異なる。本発明の構造により、デバイスのサイズを大幅に低減することができる。
さらに、本発明の不揮発性メモリの製造方法を通常のＣＭＯＳ工程と統合することができ、複数のマスクを用いたフォトリソグラフィエッチング工程は不要であるため、デバイスの製造時間を短縮することができる。
さらに、本発明のメモリセルによれば、ソース領域と同じ導電型の希薄ドープ領域がソースに形成され、ドレインには希薄ドープ領域は形成されないか又はドレインにおける基板が中和され、若しくはさらには、ドレイン領域と逆の導電型の希薄ドープ領域がドレインに形成されるため、右読出しか逆読出しかに関わらず、メモリセルを読み出す際のターンオン電流が小さくなり、それによって、より優れたデバイス性能を達成することができる。
当業者には、本発明の範囲及び精神から逸脱することなく、本発明の構造に対してさまざまな変更及び変形を行うことができる、ということが明らかとなろう。上述したことに鑑みて、本発明は、添付の特許請求の範囲及びそれらの均等物の範囲内にある本発明の変更及び変形を包含することが意図されている。
本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリセルの断面図である。 本発明の一実施形態による不揮発性メモリセルから構成されたメモリセルアレイの簡易回路図である。 図２Ａの第１の行のメモリセルの断面図である。 本発明の一実施形態による不揮発性メモリセルから構成されたメモリセルアレイの簡易回路図である。 図３Ａの第１の行のメモリセルの断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 本発明の例示的な一実施形態による不揮発性メモリの製造フローを示す断面図である。 Ｎ型不揮発性メモリの動作を示す図である。 Ｎ型不揮発性メモリの動作を示す図である。 Ｎ型不揮発性メモリの動作を示す図である。 Ｐ型不揮発性メモリの動作を示す図である。 Ｐ型不揮発性メモリの動作を示す図である。 本発明の一実施形態による不揮発性メモリに対して実行される右読出し動作を示す図である。 本発明の一実施形態による不揮発性メモリに対して実行される逆読出し動作を示す図である。 本発明の一実施形態による不揮発性メモリに対して実行される消去動作を示す図である。 Ｎ型不揮発性メモリの動作を示す図である。

Claims (77)

  1. １つの不揮発性メモリであって、
    第１の１つの導電型基板に形成される第１の１つのメモリセルであって、
    前記第１の１つの導電型基板に形成される１つのゲートと、
    前記第１の１つの導電型基板の前記１つのゲートの第１の１つの側部に形成される第２の１つの導電型ドレイン領域と、
    前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される１つの電荷蓄積層と、
    前記第１の１つの導電型基板の前記１つのゲートの第２の１つの側部に形成される第２の導電型の第１の１つの希薄ドープ（lightly doped）領域であって、該第２の１つの側部は前記第１の１つの側部の反対側である、第２の導電型の第１の１つの希薄ドープ領域と
    を備える第１の１つのメモリセル
    を具備する、１つの不揮発性メモリ。
  2. 前記第１の導電型がＰ型である場合、前記第２の導電型はＮ型であり、該第１の導電型がＮ型である場合、該第２の導電型はＰ型である、請求項１に記載の１つの不揮発性メモリ。
  3. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項２に記載の１つの不揮発性メモリ。
  4. 第２の１つのメモリセルをさらに具備し、該第２の１つのメモリセルの構造は前記第１の１つのメモリセルの構造と同じであり、該第２の１つのメモリセル及び該第１の１つのメモリセルは、対称的に形成され、且つ前記第２の導電型の第１の１つの希薄ドープ領域を共有する、請求項２に記載の１つの不揮発性メモリ。
  5. 前記第１の１つの導電型基板の前記１つのゲートの前記第２の１つの側部に形成される第２の１つの導電型ソース領域をさらに具備し、前記第２の導電型の第１の１つの希薄ドープ領域は、前記第２の１つの導電型ソース領域と前記１つのゲートとの間に形成される、請求項２に記載の１つの不揮発性メモリ。
  6. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項５に記載の１つの不揮発性メモリ。
  7. 第２の１つのメモリセルをさらに具備し、該第２の１つのメモリセルの構造は前記第１の１つのメモリセルの構造と同じであり、該第２の１つのメモリセル及び該第１の１つのメモリセルは、対称的に形成され、且つ前記第２の１つの導電型ソース領域を共有する、請求項５に記載の１つの不揮発性メモリ。
  8. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに具備する、請求項５に記載の１つの不揮発性メモリ。
  9. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項８に記載の１つの不揮発性メモリ。
  10. 第２の１つのメモリセルをさらに具備し、該第２の１つのメモリセルの構造は前記第１の１つのメモリセルの構造と同じであり、該第２の１つのメモリセル及び該第１の１つのメモリセルは、対称的に形成され、且つ前記第２の１つの導電型ソース領域を共有する、請求項８に記載の１つの不揮発性メモリ。
  11. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第２の導電型の第２の１つの希薄ドープ領域をさらに具備する、請求項８に記載の１つの不揮発性メモリ。
  12. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項１１に記載の１つの不揮発性メモリ。
  13. 第２の１つのメモリセルをさらに具備し、該第２の１つのメモリセルの構造は前記第１の１つのメモリセルの構造と同じであり、該第２の１つのメモリセル及び該第１の１つのメモリセルは、対称的に形成され、且つ前記第２の１つの導電型ソース領域を共有する、請求項１１に記載の１つの不揮発性メモリ。
  14. 前記１つの電荷蓄積層と前記第１の１つの導電型基板との間に且つ該１つの電荷蓄積層と前記１つのゲートとの間に形成される第２の１つの誘電体層をさらに具備する、請求項１に記載の１つの不揮発性メモリ。
  15. 前記１つの電荷蓄積層の材料は窒化シリコンを含む、請求項１に記載の１つの不揮発性メモリ。
  16. １つの不揮発性メモリであって、
    第１の１つの導電型基板に形成され且つ１つのアレイとして配置される複数のメモリセルであって、各々が、
    前記第１の１つの導電型基板に形成される１つのゲートと、
    前記第１の１つの導電型基板の前記１つのゲートの第１の１つの側部に形成される第２の１つの導電型ドレイン領域と、
    前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される１つの電荷蓄積層と、
    前記第１の１つの導電型基板の前記１つのゲートの第２の１つの側部に形成される第２の１つの導電型ソース領域であって、該第２の１つの側部は前記第１の１つの側部の反対側である、第２の１つの導電型ソース領域と、
    前記第２の１つの導電型ソース領域と前記１つのゲートとの間に形成される第２の導電型の第１の１つの希薄ドープ領域と
    を備え、各々が、同じ行の隣接する複数のメモリセルと前記第２の１つの導電型ソース領域又は前記第２の１つの導電型ドレイン領域を共有する、複数のメモリセルと、
    複数の列の方向に並列に配置され、同じ列の前記第２の１つの導電型ソース領域を接続する複数のソースラインと、
    複数の行の方向に並列に配置され、同じ行の前記第２の１つの導電型ドレイン領域を接続する複数のビットラインと、
    複数の列の方向に並列に配置され、同じ列の前記複数のメモリセルの前記複数のゲートを接続する複数のワードラインと
    を具備する、１つの不揮発性メモリ。
  17. 前記第１の導電型がＰ型である場合、前記第２の導電型はＮ型であり、該第１の導電型がＮ型である場合、該第２の導電型はＰ型である、請求項１６に記載の１つの不揮発性メモリ。
  18. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項１６に記載の１つの不揮発性メモリ。
  19. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに具備する、請求項１６に記載の１つの不揮発性メモリ。
  20. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項１９に記載の１つの不揮発性メモリ。
  21. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第２の導電型の第２の１つの希薄ドープ領域をさらに具備する、請求項１９に記載の１つの不揮発性メモリ。
  22. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項２１に記載の１つの不揮発性メモリ。
  23. 前記１つの電荷蓄積層と前記第１の１つの導電型基板との間に且つ該１つの電荷蓄積層と前記１つのゲートとの間に形成される第２の１つの誘電体層をさらに具備する、請求項１６に記載の１つの不揮発性メモリ。
  24. 前記１つの電荷蓄積層の材料は窒化シリコンを含む、請求項１６に記載の１つの不揮発性メモリ。
  25. １つの不揮発性メモリであって、
    第１の１つの導電型基板に形成され、且つ１つのアレイとして配置される複数のメモリセルであって、各々が、
    前記第１の１つの導電型基板に形成される１つのゲートと、
    前記第１の１つの導電型基板の前記１つのゲートの第１の１つの側部に形成される第２の１つの導電型ドレイン領域と、
    前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される１つの電荷蓄積層と、
    前記第１の１つの導電型基板の前記１つのゲートの第２の１つの側部に形成される第２の１つの導電型ソース領域であって、該第２の１つの側部は前記第１の１つの側部の反対側である、第２の１つの導電型ソース領域と、
    前記第２の１つの導電型ソース領域と前記１つのゲートとの間に形成される第２の導電型の第１の１つの希薄ドープ領域と
    を備え、複数の行の方向に直列に接続される、複数のメモリセルと、
    複数の列の方向に並列に配置され、同じ列の前記第２の１つの導電型ドレイン領域又は前記第２の１つの導電型ソース領域を接続する、複数のビットラインと、
    複数の行の方向に並列に配置され、同じ行の前記複数のメモリセルの前記１つのゲートを接続する、複数のワードラインと
    を具備する、１つの不揮発性メモリ。
  26. 前記第１の導電型がＰ型である場合、前記第２の導電型はＮ型であり、該第１の導電型がＮ型である場合、該第２の導電型はＰ型である、請求項２５に記載の１つの不揮発性メモリ。
  27. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項２５に記載の１つの不揮発性メモリ。
  28. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第１の１つの導電型希薄ドープ領域をさらに具備する、請求項２５に記載の１つの不揮発性メモリ。
  29. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項２８に記載の１つの不揮発性メモリ。
  30. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に且つ前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間に形成される第２の導電型の第２の１つの希薄ドープ領域をさらに具備する、請求項２８に記載の１つの不揮発性メモリ。
  31. 前記１つのゲートと前記第１の１つの導電型基板との間に形成される第１の１つの誘電体層をさらに具備し、該第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第１の１つの厚さは該第２の１つの厚さより大きい、請求項３０に記載の１つの不揮発性メモリ。
  32. 前記１つの電荷蓄積層と前記第１の１つの導電型基板との間に且つ該１つの電荷蓄積層と前記１つのゲートとの間に形成される第２の１つの誘電体層をさらに具備する、請求項２５に記載の１つの不揮発性メモリ。
  33. 前記１つの電荷蓄積層の材料は窒化シリコンを含む、請求項２５に記載の１つの不揮発性メモリ。
  34. １つの不揮発性メモリの１つの製造方法であって、
    第１の１つの導電型基板を提供すること、
    前記第１の１つの導電型基板に１つのゲートを形成すること、
    前記基板の前記１つのゲートの第１の１つの側部に第２の導電型の第１の１つの希薄ドープ領域を形成すること、
    前記１つのゲートの側壁に１つの電荷蓄積層を形成すること、及び
    前記基板の前記１つのゲートの前記第１の１つの側部に第２の１つの導電型ソース領域を形成するとともに、該基板の該１つのゲートの第２の１つの側部に第２の１つの導電型ドレイン領域を形成すること
    を含み、前記第２の導電型の第１の１つの希薄ドープ領域は、前記第１の１つの導電型基板の前記第２の１つの導電型ソース領域と前記１つのゲートとの間に形成される、１つの不揮発性メモリの１つの製造方法。
  35. 前記第１の導電型がＰ型である場合、前記第２の導電型はＮ型であり、該第１の導電型がＮ型である場合、該第２の導電型はＰ型である、請求項３４に記載の１つの製造方法。
  36. 前記第１の１つの導電型基板に前記１つのゲートを形成する前に、該第１の１つの導電型基板に第１の１つの誘電体層を形成することをさらに含む、請求項３４に記載の１つの製造方法。
  37. 前記第１の１つの誘電体層は、前記第１の１つの側部に第１の１つの厚さを有し前記第２の１つの側部に第２の１つの厚さを有し、該第２の１つの厚さは該第１の１つの厚さより大きい、請求項３６に記載の１つの製造方法。
  38. 前記第１の１つの導電型基板に前記１つのゲートを形成した後に、該第１の１つの導電型基板に第２の１つの誘電体層を形成することをさらに含む、請求項３４に記載の１つの製造方法。
  39. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に、前記第２の導電型の第１の１つの希薄ドープ領域を形成する前記ステップは、
    前記基板に１つのパターン化フォトレジスト層を形成することであって、該１つのパターン化フォトレジスト層は前記１つのゲートの前記第１の１つの側部において前記第１の１つの導電型基板を露出させる、形成すること、
    １つのイオン注入工程を行うことであって、それにより前記第２の導電型の第１の１つの希薄ドープ領域を形成する、１つのイオン注入工程を行うこと、及び
    前記１つのパターン化フォトレジスト層を除去すること
    を含む、請求項３４に記載の１つの製造方法。
  40. 前記基板の前記１つのゲートの前記第２の１つの側部に第１の１つの導電型希薄ドープ領域を形成することであって、該第１の１つの導電型希薄ドープ領域は前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間にある、形成することをさらに含む、請求項３４に記載の１つの製造方法。
  41. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部に前記第２の導電型の第１の１つの希薄ドープ領域を形成するとともに、前記基板の前記１つのゲートの前記第２の１つの側部に第１の１つの導電型希薄ドープ領域を形成する前記ステップは、
    前記基板に第１の１つのパターン化フォトレジスト層を形成することであって、該第１の１つのパターン化フォトレジスト層は前記１つのゲートの前記第１の１つの側部において前記第１の１つの導電型基板を露出させる、形成すること、
    第１の１つのイオン注入工程を行うことであって、それにより前記第２の導電型の第１の１つの希薄ドープ領域を形成する、第１の１つのイオン注入工程を行うこと、
    前記第１の１つのパターン化フォトレジスト層を除去すること、
    前記基板に第２の１つのパターン化フォトレジスト層を形成することであって、該第２の１つのパターン化フォトレジスト層は前記１つのゲートの前記第２の１つの側部において前記第１の１つの導電型基板を露出させる、形成すること、
    第２の１つのイオン注入工程を行うことであって、それにより前記第１の１つの導電型希薄ドープ領域を形成する、第２の１つのイオン注入工程を行うこと、及び
    前記第２の１つのパターン化フォトレジスト層を除去すること
    を含む、請求項４０に記載の１つの製造方法。
  42. 前記基板の前記１つのゲートの前記第２の１つの側部に第２の導電型の第２の１つの希薄ドープ領域を形成することであって、該第２の導電型の第２の１つの希薄ドープ領域は前記第２の１つの導電型ドレイン領域と前記１つのゲートとの間にある、形成することをさらに含む、請求項４０に記載の１つの製造方法。
  43. 前記第１の１つの導電型基板の前記１つのゲートの前記第１の１つの側部及び前記第２の１つの側部に前記第２の導電型の第１の１つの希薄ドープ領域及び前記第２の導電型の第２の１つの希薄ドープ領域を形成するとともに、前記基板の前記１つのゲートの前記第２の１つの側部に前記第１の１つの導電型希薄ドープ領域を形成する前記ステップは、
    第１の１つのイオン注入工程を行うことであって、それにより前記第２の導電型の第１の１つの希薄ドープ領域及び前記第２の導電型の第２の１つの希薄ドープ領域を形成する、第１の１つのイオン注入工程を行うこと、
    前記基板に１つのパターン化フォトレジスト層を形成することであって、該１つのパターン化フォトレジスト層は前記１つのゲートの前記第２の１つの側部において前記第１の１つの導電型基板を露出させる、形成すること、
    第２の１つのイオン注入工程を行うことであって、それにより前記第１の１つの導電型希薄ドープ領域を形成する、第２の１つのイオン注入工程を行うこと、及び
    前記１つのパターン化フォトレジスト層を除去すること
    を含む、請求項４２に記載の１つの製造方法。
  44. 前記１つのゲートの前記側壁に前記１つの電荷蓄積層を形成する前記ステップは、
    前記第１の１つの導電型基板に１つの電荷蓄積材料層を形成すること、及び
    １つの異方性エッチング工程を行うことであって、それにより前記１つの電荷蓄積材料層の一部を除去する、１つの異方性エッチング工程を行うこと
    を含む、請求項３４に記載の１つの製造方法。
  45. 第１の１つの導電型基板に形成される１つのメモリセルに適した、１つの不揮発性メモリの１つの動作方法であって、該１つのメモリセルは、前記第１の１つの導電型基板に形成される１つのゲートと、該第１の１つの導電型基板の該１つのゲートの両側に形成される第２の１つの導電型ドレイン領域及び第２の１つの導電型ソース領域と、前記第１の１つの導電型基板の前記１つのゲートと前記第２の１つの導電型ドレイン領域との間に形成される１つの電荷蓄積層と、前記第１の１つの導電型基板の前記１つのゲートと前記第２の１つの導電型ソース領域との間に形成される第２の導電型の第１の１つの希薄ドープ領域とを備え、標準バイアスで１つの動作をする時、前記１つのメモリセルが最大ターンオン電流を有するのを可能にする電圧は第１の１つの電圧である、動作方法であり、
    チャネルホットエレクトロン（ホール）注入、バンド間トンネリング誘起ホットホール（エレクトロン）注入、ドレインアバランシェ降伏誘起（breakdown induced）ホットホール注入、及びチャネルホットキャリア誘起二次キャリア注入のうちの１つを使用することにより、前記１つの電荷蓄積層に複数の電子又は複数のホールを注入すること
    を含む、１つの不揮発性メモリの１つの動作方法。
  46. 前記第１の導電型はＰ型であり、前記第２の導電型はＮ型である、請求項４５に記載の１つの動作方法。
  47. チャネルホットエレクトロン注入によって前記１つの電荷蓄積層に複数の電子が注入される場合、前記１つのゲートに第２の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第３の１つの電圧が供給される、請求項４６に記載の１つの動作方法。
  48. 前記第２の１つの導電型ソース領域及び前記第１の１つの導電型基板は接地され、前記第２の１つの電圧は前記第１の１つの電圧より高く、前記第３の１つの電圧は前記第１の１つの電圧の１．５〜３倍である、請求項４７に記載の１つの動作方法。
  49. 前記第２の１つの電圧は約３〜７Ｖであり、前記第３の１つの電圧は約３〜７Ｖである、請求項４８に記載の１つの動作方法。
  50. バンド間トンネリング誘起ホットホール注入によって前記１つの電荷蓄積層に複数のホールが注入される場合、前記１つのゲートに第４の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第５の１つの電圧が供給される、請求項４６に記載の１つの動作方法。
  51. 前記第２の１つの導電型ソース領域は浮遊状態にされ、前記第１の１つの導電型基板は接地され、前記第４の１つの電圧は０Ｖより低く、前記第２の１つの導電型ソース領域は浮遊状態にされ、前記第１の１つの導電型基板は接地され、前記第４の１つの電圧は０Ｖより低く、前記第５の１つの電圧は前記第１の１つの電圧の１．５〜３倍である、請求項５０に記載の１つの動作方法。
  52. 前記第４の１つの電圧は約−３〜−７Ｖであり、前記第５の１つの電圧は約３〜７Ｖである、請求項５１に記載の１つの動作方法。
  53. ドレインアバランシェ降伏誘起ホットホール注入によって前記１つの電荷蓄積層に複数のホールが注入される場合、前記１つのゲートに第６の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第７の１つの電圧が供給される、請求項４６に記載の１つの動作方法。
  54. 前記第２の１つの導電型ソース領域及び前記第１の１つの導電型基板に０Ｖの１つの電圧が供給され、前記第６の１つの電圧は前記１つのメモリセルの閾値電圧より高く且つ前記第１の１つの電圧より低く、前記第７の１つの電圧は前記第１の１つの電圧の１．５〜３倍である、請求項５３に記載の１つの動作方法。
  55. 前記第６の１つの電圧は約０．４〜２Ｖであり、前記第７の１つの電圧は約３〜７Ｖである、請求項５４に記載の１つの動作方法。
  56. 前記第１の導電型はＮ型であり、前記第２の導電型はＰ型である、請求項４５に記載の１つの動作方法。
  57. チャネルホットエレクトロン注入によって前記１つの電荷蓄積層に複数の電子が注入される場合、前記１つのゲートに第８の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第９の１つの電圧が供給される、請求項５６に記載の１つの動作方法。
  58. 前記第２の１つの導電型ソース領域及び前記第１の１つの導電型基板に０Ｖの１つの電圧が印加され、前記第８の１つの電圧は前記１つのメモリセルの閾値電圧より低いか又はそれと等しく、前記第９の１つの電圧は前記第１の１つの電圧の１．５〜３倍の負数である、請求項５６に記載の１つの動作方法。
  59. 前記第８の１つの電圧は約−３〜−７Ｖであり、前記第９の１つの電圧は約−３〜−７Ｖである、請求項５８に記載の１つの動作方法。
  60. バンド間トンネリング誘起ホットホール注入によって前記１つの電荷蓄積層に複数の電子が注入される場合、前記１つのゲートに第１０の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第１１の１つの電圧が供給される、請求項５６に記載の１つの動作方法。
  61. 前記第２の１つの導電型ソース領域は浮遊状態にされ、前記第１の１つの導電型基板に０Ｖの１つの電圧が供給され、前記第１０の１つの電圧は０Ｖより高く、前記第１１の１つの電圧は前記第１の１つの電圧の１．５〜３倍の負数である、請求項６０に記載の１つの動作方法。
  62. 前記第１０の１つの電圧は約３〜７Ｖであり、前記第１１の１つの電圧は約−３〜−７Ｖである、請求項６１に記載の１つの動作方法。
  63. 前記１つのメモリセルを読み出す際、前記１つのゲートに第１２の１つの電圧を供給し、前記第２の１つの導電型ドレイン領域に第１３の１つの電圧を供給し、且つ前記第２の１つの導電型ソース領域に第１４の１つの電圧を供給することをさらに含み、前記第１２の１つの電圧は前記第１の１つの電圧に等しい、請求項４５に記載の１つの動作方法。
  64. 前記第１２の１つの電圧は前記１つのゲートの下の１つのチャネルをオンにし、前記第１３の１つの電圧は、前記第１４の１つの電圧より高い、請求項５８に記載の１つの動作方法。
  65. 前記第１２の１つの電圧は約２．５Ｖであり、前記第１３の１つの電圧は約１Ｖであり、前記第１４の１つの電圧は約０Ｖである、請求項６４に記載の１つの動作方法。
  66. 前記第１２の１つの電圧は、前記１つのゲートの下の１つのチャネルをオンにし、前記第１４の１つの電圧は前記第１３の１つの電圧より高い、請求項６３に記載の１つの動作方法。
  67. 前記第１２の１つの電圧は約２．５Ｖであり、前記第１３の１つの電圧は約０Ｖ又は０．５Ｖであり、前記第１４の１つの電圧は約１Ｖ又は１．５Ｖである、請求項６６に記載の１つの動作方法。
  68. １つの高出力放射線により前記１つのメモリセルに蓄積される複数の電荷を消去することをさらに含む、請求項４５に記載の１つの動作方法。
  69. 前記１つの高出力放射線は紫外線を含む、請求項６８に記載の１つの動作方法。
  70. ＦＮトンネリング効果により前記１つのメモリセルに蓄積される複数の電荷を消去することをさらに含む、請求項４５に記載の１つの動作方法。
  71. ＦＮトンネリング効果によって前記１つのメモリセルを消去する場合、前記１つのゲートに第１５の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第１６の１つの電圧が供給され、前記第２の１つの導電型ソース領域及び前記第１の１つの導電型基板は浮遊状態にされ、前記第１５の１つの電圧と前記第１６の１つの電圧との間の電圧差によりＦＮトンネリング効果が誘起され得る、請求項７０に記載の１つの動作方法。
  72. 前記第１５の１つの電圧は約−６〜−１０Ｖであり、前記第１６の１つの電圧は約３〜７Ｖである、請求項７１に記載の１つの動作方法。
  73. 前記第１５の１つの電圧は約６〜１０Ｖであり、前記第１６の１つの電圧は約−３〜−７Ｖである、請求項７１に記載の１つの動作方法。
  74. チャネルホットキャリア誘起二次キャリア注入によって前記１つの電荷蓄積層に複数の電荷を注入することをさらに含む、請求項４５に記載の１つの動作方法。
  75. チャネルホットキャリア誘起二次キャリア注入によって前記１つの電荷蓄積層に複数の電子が注入される場合、前記１つのゲートに第１７の１つの電圧が供給され、前記第２の１つの導電型ドレイン領域に第１８の１つの電圧が供給され、前記第２の１つの導電型ソース領域に第１９の１つの電圧が供給され、前記第１の１つの導電型基板に第１２の１つの電圧が供給される、請求項５６に記載の１つの動作方法。
  76. 前記第１７の１つの電圧は前記第１の１つの電圧より高く、前記第１８の１つの電圧は前記第１の１つの電圧の１．５〜３倍の負数であり、前記第１９の１つの電圧は前記第１の１つの電圧と０Ｖとの間であり、前記第２０の１つの電圧は０Ｖより低いか又はそれに等しい、請求項７５に記載の１つの動作方法。
  77. 前記第１７の１つの電圧は３〜７Ｖであり、前記第１８の１つの電圧は約−３〜−７Ｖであり、前記第１９の１つの電圧は約０〜２Ｖであり、前記第２０の１つの電圧は約０〜−２Ｖである、請求項７６に記載の１つの動作方法。
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