CN117637837A - 沟槽栅超结器件及其制造方法 - Google Patents

Abstract

本发明公开了一种沟槽栅超结器件，器件单元结构的沟槽栅由形成于栅极沟槽中的底部介质层、栅介质层和栅极导电材料层叠加而成。底部介质层形成于栅极沟槽的底部。各栅极沟槽由相同的沟槽刻蚀工艺形成，各栅极沟槽的底部表面不相平且底部表面的位置偏差由沟槽刻蚀工艺确定。底部介质层由完全填充于栅极沟槽中的第一介质层经过从顶部到底部的全面刻蚀形成，第一介质层的全面刻蚀工艺使各底部介质层的顶部表面相平以及使各底部介质层的厚度偏差正好补偿各栅极沟槽的底部表面的位置偏差。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能提升器件的导电沟道长度和积累区的长度的一致性，从而能提升器件性能的一致性。

Description

沟槽栅超结器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结(superjunction)器件。本发明还涉及一种沟槽栅超结器件的制造方法。

背景技术

超结结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(PN立柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

一般的超结器件，都包含电荷流动区，过渡区和终端区域。电荷流动区由交替排列的P型柱和N型柱形成，或者为了在导通时得到更低的电阻值，都需要采用更高浓度的P-N柱结合更小的步进，P-N柱表示交替排列的P型柱和N型柱。但是在沟槽填充的P-N柱中，更小的步进就需要减小沟槽的宽度，过渡区比邻电荷流动区即电流流动区并将电荷流动区围绕，过渡区中包括一个宽度较大的P型区域，至少P型区域之上可以有一定厚度的介质膜，介质膜上可以有多晶硅和多晶硅上面的接触孔和金属，这个多晶硅和金属分别作为多晶硅场板和金属场板与正面金属层组成的栅极衬垫(gate pad)相连，并和电荷流动区的多晶硅栅相连，实现栅极上的电位控制；这个与多晶硅栅通过接触孔相连的金属即栅极的金属和电荷流动区以及部分过渡区(P型环的一个部分相连)上的金属即源极的金属在物理上有一定间隔，例如2微米～10微米；过渡区之外有一个终端区，终端区域有交替排列的P型柱和N型柱，可以有介质膜，介质膜上可以有浮空的多晶硅场板和金属场板，并在终端靠近划片槽的区域可以有N+截止环，其上可以有浮空或者连接到N+的金属场板，终端区域用于承受芯片反向偏置的电压，并给芯片进行了一定的物理保护。

在现有技术上，N型外延是淀积在高浓度的N型半导体衬底上的，例如对于高于600V的超结器件，N型衬底的杂质浓度高于1E19cm^-3,而N型外延的浓度都是在1E15cm^-3～1E16cm^-3，为了降低比导通电阻，芯片的N型外延杂质浓度不断提高，P-N柱的横向尺寸不断缩小即步进减小，同时采用沟槽栅的优势越来越高，因为采用沟槽栅一是可以增加沟道密度，降低比导通电阻，同时消除了平面栅的JFET区域，JFET区域在步进不断减小的情况下，平面栅在多晶栅之下的P型阱之间的N区域越来越小，JFET效应越来越严重，沟槽栅消除了JFET效应后有利于进一步降低比导通电阻。但是采用沟槽栅带来一个Cgd大，特别是Cgd的变化比较大的问题，Cgd表示栅漏电容，因此沟槽栅的沟槽刻蚀工艺，控制难度很大，深度的变化会比较大，例如：深度4微米的沟槽，深度的变化可能达到+0.4微米～-0.4微米的范围，Cgd会正比与栅极和N型柱的接触面积，沟槽栅的沟槽即栅极沟槽的这个变化使得器件的Cgd的变化很大，影响器件开关特性的一致性。

如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电流流动区、横向承受反向偏置电压的终端区和处于电流流动区和终端区之间的过渡区，终端区环绕于所述电流流动区的外周，图1中1区表示电流流动区，2区表示过渡区，3区表示终端区。

1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。

2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。

2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。

3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。

3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。

如图2A所示，是现有沟槽栅超结器件的剖面示意图；如图2B所示，是现有沟槽栅超结器件的俯视图的局部放大图；现有沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。图2A中，所述电流流动区为1区，所述过渡区为2区，所述终端区为3区,俯视面结构如图1所示。

在半导体衬底101上形成有外延层102，在外延层102中形成有由N型柱102a和P型柱103交替排列形成的超结结构。N型柱102a对应于图1中的N型柱23，P型柱103对应于图1中的P型柱22。

在1区、2区和3区中都形成有所述超结结构，在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。

各所述器件单元结构的沟槽栅由形成于栅极沟槽中栅介质层104和多晶硅栅105叠加而成。

所述栅极沟槽全部或部分位于所述N型柱102a中，所述栅介质层104形成于所述栅极沟槽的侧面，所述多晶硅栅105所述栅极沟槽完全填充。

各所述器件单元结构的沟道区由形成于所述超结结构表面P型阱区106组成，所述多晶硅栅105在纵向上穿过所述沟道区，被位于所述N型柱102a中的所述多晶硅栅105的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述多晶硅栅105侧面覆盖的所述N型柱102a的表面用于形成积累区。

当所述栅极沟槽全部位于所述N型柱102a中，所述多晶硅栅105的两个侧面都会覆盖对应的所述沟道区并形成所述导电沟道。

当所述栅极沟槽部分位于所述N型柱102a中时，所述栅极沟槽的一个侧面会位于所述N型柱102a中，另一个侧面则会位于P型柱103中，这样所述多晶硅栅105仅有一个侧面即位于所述N型柱102a中的侧面会覆盖对应的所述沟道区并形成所述导电沟道。

在所述沟道区的表面形成有由N型重掺杂区组成的源区107。

在所述过渡区中形成有P型环106a。P型环106a对应于图1中的P型环25。

在所述终端区即3区还形成有保护环介质层109；保护环介质层109的材料通常采用氧化层，保护环介质层109的内侧面通常会延伸到所述过渡区中。

在所述过渡区的所述保护环介质层109的顶部还形成有多晶硅场板105a，多晶硅场板105a通常和多晶硅栅105同时形成，即对多晶硅进行图形化刻蚀同时形成。

所述超结器件还包括由正面金属层112图形化形成的源极和栅极，所述栅极包括栅衬垫(gate pad)、栅总线(gate bus)和栅手指(gate finger)。通常，所述正面金属层112包括多层，图2A中仅显示了一层。

所述沟道区和所述源区107通过顶部对应的接触孔112连接到所述源极。所述接触孔112穿过所述层间膜110。

所述P型环106a通过顶部对应的接触孔112连接到所述源极。在所述源区107和所述P型环106a对应的接触孔112的底部形成有P型重掺杂的接触区108，通过所述接触区108实现接触孔112和底部对应的所述沟道区和所述P型环106a的欧姆接触。

所述多晶硅场板105a通过顶部对应的接触孔112连接到所述栅极。图2A对应的剖面中没有显示所述多晶硅栅105顶部的接触孔112，在其他剖面中，所述多晶硅栅105会通过顶部的接触孔112连接对应的所述栅总线或所述栅手指，最后通过所述栅总线或所述栅手指连接到所述栅衬垫。

在所述终端区的最外侧还形成有N+区组成的截止环107a，截止环107a对应于图1中的截止环21。

所述超结器件还包括如下背面结构：

由背面减薄后的所述半导体衬底101组成的漏区，所述半导体衬底101采用N型重掺杂时不需要进行背面注入或增加N+背面离子注入；如果所述半导体衬底101不采用N型重掺杂时，则需要增加N+背面离子注入来使所述漏区的掺杂满足要求。

在漏区的背面形成有由背面金属层113组成的漏极。

图2A中，1区位于线AA的左侧，2区位于线AA和线BB之间，3区位于线BB的右侧。由于图2A中仅显示了所述沟槽栅超结器件部分区域的剖面结构且有一定的省略，如1区和2区之间的虚线AA处有一定的省略。为了便于理解在图2A中增加了和源极、漏极以及栅极相关的电路连线，这些电路连线仅表示各金属层的电连接关系，并不具体限定各金属层具体的连接结构。例如，图2A的剖面中，所述电流流动区的所述源区107顶部的所述正面金属层112和所述过渡区的所述P型环106a顶部的所述正面金属层112虽然没有显示二者直接接触在一起，但是实际二者，通常二者能直接接触在一起的并呈一整体结构，也即，不需要额外在设置接触孔和另外的金属层就能使所述电流流动区的所述源区107顶部的所述正面金属层112和所述过渡区的所述P型环106a顶部的所述正面金属层112接触在一起。

同样，图2A中，所述多晶硅场板105a顶部的所述正面金属层112是作为栅总线的金属，所述栅总线和所述电流流动区的所述栅极沟槽的所述多晶硅栅105无法直接形成接触，二者之间需要通过多晶硅和接触孔112实现电连接，图2A中和栅极相关的电路连线则显示了所述电流流动区的所述多晶硅栅105和所述多晶硅场板105a顶部的所述正面金属层112是电连接在一起的。

发明内容

本发明所要解决的技术问题是提供一种沟槽栅超结器件，能消除不同栅极沟槽的底部表面的位置高低偏差对栅极导电材料层的底部表面不利影响，从而能提升器件的导电沟道长度和积累区的长度的一致性，从而能提升器件性能的一致性。为此，本发明还提供一种沟槽栅超结器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。

在半导体衬底上形成有由第一导电类型柱和第二导电类型柱交替排列形成的超结结构。

在所述电流流动区形成有所述超结结构，且在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。

各所述器件单元结构的沟槽栅由形成于栅极沟槽中的底部介质层、栅介质层和栅极导电材料层叠加而成。

所述栅极沟槽全部或者部分位于所述第一导电类型柱中，所述底部介质层形成于所述栅极沟槽的底部，所述栅介质层形成于所述栅极沟槽的侧面，所述栅极导电材料层将形成有所述底部介质层和所述栅介质层的所述栅极沟槽完全填充。

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层侧面覆盖的所述第一导电类型柱的表面用于形成积累区。

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。

在所述过渡区中形成有第二导电类型环。

各所述栅极沟槽由相同的沟槽刻蚀工艺形成，各所述栅极沟槽的顶部表面相平，各所述栅极沟槽的底部表面不相平且各所述栅极沟槽的底部表面的位置偏差由所述沟槽刻蚀工艺确定。

所述底部介质层由完全填充于所述栅极沟槽中的第一介质层经过从顶部到底部的全面刻蚀形成，所述第一介质层的全面刻蚀工艺使各所述底部介质层的顶部表面相平以及使各所述底部介质层的厚度偏差正好补偿各所述栅极沟槽的底部表面的位置偏差。

所述栅极导电材料层的底部表面由所述底部介质层的顶部表面确定使各所述极导电材料层的底部表面相平，从而提升所述导电沟道的长度和所述积累区的长度的一致性。

进一步的改进是，所述第一介质层为氧化层。

进一步的改进是，所述第一介质层由热氧化层和CVD沉积氧化层叠加而成。

进一步的改进是，所述栅极导电材料层为多晶硅栅。

进一步的改进是，所述多晶硅栅通过对第一多晶硅层进行全面回刻形成。

进一步的改进是，在所述半导体衬底上形成有第一导电类型的外延层，所述超结结构形成于所述外延层中。

层间膜直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层的表面。

所述超结器件还包括由正面金属层图形化形成的源极和栅极，所述栅极包括栅极衬垫、栅极总线和栅极手指。

所述沟道区和所述源区通过顶部对应的接触孔连接到所述源极；所述接触孔穿过所述层间膜。

所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述电流流动区和所述第二过渡区之间。

所述第一过渡区中的所述第二导电类型环通过顶部的接触孔连接到所述源极。

覆盖在所述第二过渡区的所述层间膜的表面形成有由所述正面金属层组成的第一金属场板，所述第一金属场板和所述栅极连接。

所述栅极导电材料层通过顶部的接触孔和所述栅极连接。

进一步的改进是，在所述层间膜和底部的所述超结结构或所述外延层的表面之间还间隔有第一热氧化层。

进一步的改进是，所述第二导电类型环的离子注入和所述第二导电类型阱区的离子注入互相独立，所述第二导电类型环的结深大于所述第二导电类型阱区的结深。

或者，所述第二导电类型环和所述第二导电类型阱区采用相同的离子注入同时形成。

为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法中，超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、进行第二导电类型环离子注入在所述过渡区中形成第二导电类型环。

步骤二、在半导体衬底上形成由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述电流流动区中具有所述超结结构。

步骤三、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构，所述沟槽栅的形成工艺包括如下分步骤：

步骤31、进行图形化的沟槽刻蚀工艺形成各所述器件单元结构对应的栅极沟槽；所述栅极沟槽全部或者部分位于所述第一导电类型柱中，各所述栅极沟槽的顶部表面相平，各所述栅极沟槽的底部表面不相平且各所述栅极沟槽的底部表面的位置偏差由所述沟槽刻蚀工艺确定。

步骤32、在所述栅极沟槽中形成底部介质层，包括：

形成第一介质层，所述第一介质层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外的表面。

对所述第一介质层进行从顶部到底部的全面刻蚀工艺形成仅位于所述栅极沟槽的底部区域的所述底部介质层，所述第一介质层的全面刻蚀工艺使各所述底部介质层的顶部表面相平以及使各所述底部介质层的厚度偏差正好补偿各所述栅极沟槽的底部表面的位置偏差。

步骤33、在所述栅极沟槽的侧面形成栅介质层。

步骤34、在所述栅极沟槽中填充栅极导电材料层，所述栅极导电材料层的底部表面由所述底部介质层的顶部表面确定使各所述极导电材料层的底部表面相平。

步骤四、进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区，各所述器件单元结构的沟道区由所述第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区；被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层侧面覆盖的所述第一导电类型柱的表面用于形成积累区；各所述极导电材料层的底部表面相平使所述导电沟道的长度和所述积累区的长度的一致性提升。

步骤五、进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区。

进一步的改进是，所述第一介质层为氧化层。

进一步的改进是，所述第一介质层由热氧化层和CVD沉积氧化层叠加而成。

进一步的改进是，步骤34中，所述栅极导电材料层为多晶硅栅。

进一步的改进是，步骤34中，形成所述栅极导电材料层的分步骤包括：

形成第一多晶硅层，所述第一多晶硅层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外。

对所述第一多晶硅层进行全面回刻形成所述多晶硅栅。

进一步的改进是，步骤二中，在所述半导体衬底上形成有第一导电类型的外延层，所述超结结构形成于所述外延层中。

步骤五之后，还包括：

形成层间膜，所述层间膜直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层的表面；

形成接触孔，所述接触孔穿过所述层间膜；

形成正面金属层并对所述正面金属层进行图形化形成源极和栅极，所述栅极包括栅极衬垫、栅极总线和栅极手指；

所述沟道区和所述源区通过顶部对应的所述接触孔连接到所述源极；

所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述电流流动区和所述第二过渡区之间；

所述第一过渡区中的所述第二导电类型环通过顶部的所述接触孔连接到所述源极；

覆盖在所述第二过渡区的所述层间膜的表面形成有由所述正面金属层组成的第一金属场板，所述第一金属场板和所述栅极连接；

所述栅极导电材料层通过顶部的接触孔和所述栅极连接。

进一步的改进是，在形成所述层间膜之前，还包括进行热氧化工艺在所述超结结构表面和所述超结结构外的所述外延层表面形成第一热氧化层，之后再在所述第一热氧化层表面形成所述层间膜。

进一步的改进是，省略步骤一并在步骤四中同时形成所述第二导电类型环。

进一步的改进是，所述第一介质层的全面刻蚀工艺采用湿法刻蚀。

本发明对栅极沟槽中的底部介质层做了特别的设置，利用底部介质层是通过对完全填充栅极沟槽的第一介质层进行从顶部到底部刻蚀形成的特性，使得底部介质层的顶部表面不会受到栅极沟槽的底部表面的影响，使得底部介质层的顶部表面完全由第一介质层的全面刻蚀工艺确定，故本发明能使得底部表面高度不平的栅极沟槽中的底部介质层的顶部表面的高度相平，也即不同栅极沟槽中底部介质层的顶部表面的高度差较小或没有且小于栅极沟槽的底部表面的高度差，但是各底部介质层的厚度会有差别，利用这种底部介质层的厚度的差别正好补偿栅极沟槽的底部表面的位置差别；在底部介质层上形成的栅极导电材料层的底部表面则即为底部介质层的底部表面，所以，本发明能消除各栅极沟槽的底部表面不平对各极导电材料层的底部表面的不利影响，使各极导电材料层的底部表面相平，从而提升导电沟道的长度和积累区的长度的一致性，特别是能提升积累区的长度的一致性，从而能提升器件性能的一致性。

和形成栅极沟槽的刻蚀工艺相比，本发明的对栅极沟槽中的第一介质层的全面刻蚀工艺是一种自顶部到底部的刻蚀，这种刻蚀比较容易控制，例如能通过采用湿法刻蚀并通过控制时间得到所需的底部介质层，使得各底部介质层的顶部表面本身的形貌较好，使得各底部介质层之间的顶部表面的位置差减到最小，最后使器件的性能一致性提升到最佳水平。

本发明的底部介质层的第一介质层能采用热氧化层加CVD沉积氧化层叠加而成，其中热氧化层能代替牺牲氧化层对栅极沟槽的内侧表面的缺陷进行消除，所以还能消除用于去除栅极沟槽的内侧表面缺陷的牺牲氧化层的生长和去除工艺，能节约进行牺牲氧化层的生长和去除工艺的成本。

由于本发明方便对底部介质层的顶部表面的位置进行控制，如通过对第一介质层的全面刻蚀工艺的刻蚀时间进行控制就能控制底部介质层的顶部表面的位置，这使得本发明能实现将底部介质层加厚，从而通过加厚底部介质层来降低器件的栅漏电容；同时，底部介质层加厚之后，积累区的长度会变小，这能进一步降低器件的栅漏电容，最后，本发明能明显降低器件的栅漏电容，降低器件的开关损耗。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有超结器件的俯视图；

图2A是现有沟槽栅超结器件的剖面示意图；

图2B是图2A中电流流动区的放大图；

图3是本发明第一实施例沟槽栅超结器件的剖面示意图；

图4是本发明第一实施例沟槽栅超结器件的俯视图的局部放大图；

图5是本发明第一实施例沟槽栅超结器件的制造方法的流程图；

图6A-图6I是本发明第一实施例沟槽栅超结器件的制造方法各步骤中器件在电流流动区的剖面示意图；

图7是本发明第二实施例沟槽栅超结器件的制造方法的流程图。

具体实施方式

如图3所示，是本发明第一实施例沟槽栅超结器件的剖面示意图；如图4所示，是本发明第一实施例沟槽栅超结器件的俯视图的局部放大图；本发明第一实施例沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。图3中，所述电流流动区为1区，所述过渡区又分为第一过渡区和第二过渡区，第一过渡区为2a区，第二过渡区为2b区；所述终端区也分成了3a区和3b区。图3中，1区位于线CC的左侧，2a区位于线CC和线DD之间，2b区位于线DD和线EE之间，3a区位于线EE和线FF之间，3b区位于线FF和线GG之间。

在半导体衬底201上形成有由第一导电类型柱202a和第二导电类型柱203交替排列形成的超结结构。

通常，在所述半导体衬底201的表面还形成有第一导电类型的外延层202，所述超结结构形成于外延层202中，所述第二导电类型柱203由填充于形成于外延层202中的沟槽中的第二导电类型外延层组成，第一导电类型柱202a则由所述第二导电类型柱203之间的外延层202组成。

所述半导体衬底201通常为硅衬底，外延层202为硅外延层。

在所述电流流动区形成有所述超结结构，且在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。本发明第一实施例中，所述超结结构还延伸到所述过渡区和所述终端区中。

各所述器件单元结构的沟槽栅由形成于栅极沟槽204中的底部介质层205、栅介质层206和栅极导电材料层207叠加而成。

所述栅极沟槽204全部或者部分位于所述第一导电类型柱202a中，所述底部介质层205形成于所述栅极沟槽204的底部，所述栅介质层206形成于所述栅极沟槽204的侧面，所述栅极导电材料层207将形成有所述底部介质层205和所述栅介质层206的所述栅极沟槽204完全填充。

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区208组成，所述栅极导电材料层207在纵向上穿过所述沟道区，被位于所述第一导电类型柱202a中的所述栅极导电材料层207的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层207侧面覆盖的所述第一导电类型柱202a的表面用于形成积累区。

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区209。

在所述过渡区中形成有第二导电类型环208a。图3中，2a区和2b区中的所述第二导电类型环208a是一体式结构。

各所述栅极沟槽204由相同的沟槽刻蚀工艺形成，各所述栅极沟槽204的顶部表面相平，各所述栅极沟槽204的底部表面不相平且各所述栅极沟槽204的底部表面的位置偏差由所述沟槽刻蚀工艺确定。请同时参考图6G所示，线HH表示各所述栅极沟槽204的底部表面位置，但是实际上，各所述栅极沟槽204的底部表面位置是在线HH的上下波动，有些所述栅极沟槽204的底部表面位置位于线HH之上，而有些所述栅极沟槽204的底部表面位置则位于线HH之下，位置偏差大小各不相同，完全由所述沟槽刻蚀工艺确定。

所述底部介质层205由完全填充于所述栅极沟槽204中的第一介质层304经过从顶部到底部的全面刻蚀形成，所述第一介质层304的全面刻蚀工艺使各所述底部介质层205的顶部表面相平以及使各所述底部介质层205的厚度偏差正好补偿各所述栅极沟槽204的底部表面的位置偏差。同样，请参考图6G所示，线II表示各所述底部介质层205的顶部表面位置，本发明第一实施例中，各所述底部介质层205的顶部表面位置都在线II上或者各所述底部介质层205的顶部表面位置和线II的偏差值很小，即在所要求的精度范围内。线JJ则表示各所述栅极沟槽204的顶部表面位置，各所述栅极沟槽204的顶部表面位置都在线JJ上。

所述栅极导电材料层207的底部表面由所述底部介质层205的顶部表面确定使各所述极导电材料层的底部表面相平，从而提升所述导电沟道的长度和所述积累区的长度的一致性，特别是能提升所述积累区的长度的一致性。由图3所示可知，所述导电沟道的长度为所述源区209的底部表面到所述第二导电类型阱区208的底部表面之间的间距；所述积累区的长度则为所述第二导电类型阱区208到所述底部介质层205的顶部表面之间的间距，由于各所述栅极沟槽204中的所述底部介质层205的顶部表面的位置相平，故各所述栅极沟槽204两侧对应的所述积累区的长度都一致。

所述第一介质层304为氧化层。在一些较佳实施例中，所述第一介质层304由热氧化层和CVD沉积氧化层叠加而成。

所述栅极导电材料层207为多晶硅栅。

本发明第一实施例中，所述多晶硅栅通过对第一多晶硅层进行全面回刻形成，在2b区和所述终端区中不会形成多晶硅场板。

层间膜211直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层202的表面。

所述超结器件还包括由正面金属层213图形化形成的源极和栅极，所述栅极包括栅衬垫、栅总线和栅手指。通常，所述正面金属层213包括多层，图3中仅显示了一层。

所述沟道区和所述源区209通过顶部对应的接触孔212连接到所述源极。所述接触孔212穿过所述层间膜211。

所述第二导电类型环208a通过顶部且位于所述第一过渡区2a中的接触孔212连接到所述源极。也即：图3中，所述第二导电类型环208a是通过位于2a区中的所述第二导电类型环208a顶部的接触孔212连接到所述源极。在所述源区209和所述第二导电类型环208a对应的接触孔212的底部形成有第二导电类型重掺杂的接触区210，通过所述接触区210实现接触孔212和底部对应的所述沟道区和所述第二导电类型环208a的欧姆接触。

覆盖在所述第二过渡区的所述层间膜211的表面形成有由所述正面金属层213组成的第一金属场板213a，所述第一金属场板213a和所述栅极连接。图3中，所述第一金属场板213a还延伸到所述终端区的3a区中。所述第一金属场板213a通过顶部的接触孔212和所述栅极连接。

所述终端区的3b区的顶部能有浮空的金属场板，也可以没有。

所述栅极导电材料层207通过顶部的接触孔212和所述栅极连接。图3对应的剖面中没有显示所述栅极导电材料层207顶部的接触孔212，在其他剖面中，所述栅极导电材料层207会通过顶部的接触孔212连接对应的所述栅总线或所述栅手指，最后通过所述栅总线或所述栅手指连接到所述栅衬垫。

本发明实施例中，由于图3中仅显示了所述沟槽栅超结器件部分区域的剖面结构且有一定的省略，为了便于理解在图3中增加了和源极、漏极以及栅极相关的电路连线，这些电路连线仅表示各金属层的电连接关系，并不具体限定各金属层具体的连接结构。例如，图3的剖面中，所述电流流动区的所述源区209顶部的所述正面金属层213和所述过渡区的2a区的所述第二导电类型环208a顶部的所述正面金属层213虽然没有显示二者直接接触在一起，但是实际二者，通常二者能直接接触在一起的并呈一整体结构，也即，不需要额外在设置接触孔212和另外的金属层就能使所述电流流动区的所述源区209顶部的所述正面金属层213和所述过渡区的2a区的所述第二导电类型环208a顶部的所述正面金属层213接触在一起。另外，所述过渡区的2a区的所述第二导电类型环208a和2b区的所述第二导电类型环208a实际上是一个整体结构，由于分割线DD处省略一部分区域，故剖面图中并未直接显示第二导电类型环208a和208b是直接接触在一起的，但是实际上第二导电类型环208a和208b是直接接触在一起的。

同样，图3中，所述第二过渡区顶部的所述第一金属场板213a是作为栅总线的金属，所述栅总线和所述电流流动区的所述栅极沟槽204的所述多晶硅栅207无法直接形成接触，二者之间需要通过多晶硅和接触孔212实现电连接，图3中和栅极相关的电路连线则显示了所述电流流动区的所述多晶硅栅207和所述第一金属场板213a是电连接在一起的。

如图4所示，在沿所述栅极沟槽204的俯视面的长度方向上，所述栅极沟槽204还延伸到所述第一过渡区。图4中，线框401所为区域为1区，图3是沿线LL处的剖面图；图4中，沿所述栅极沟槽204的长度方向为X方向，宽度方向为Y方向，X方向也为所述第一导电类型柱202a和所述第二导电类型柱203的长度方向，图4将2a区和2b区都按X方向和Y方向分成两个区，分别为2ax区和2ay区以及2bx区和2by区，2ax区位于线CCX到线DDX之间，2bx区位于线DDX到线EEX之间，2ay区位于线CCY到线DDY之间，2by区位于线DDY到线EEY之间。图3中，位于所述第二导电类型环208a顶部的接触孔212在图4中是位于2ax区中。图4中，所述栅极沟槽204会延伸到2ay区中。

图4中，电荷流动区中在PN柱的N区域即所述第一导电类型柱202a中有沟槽栅(trench gate)，trench gate的两边和P型柱即所述第二导电类型柱203之间有接触孔212和N型源区209，具有N型源区209的区域边界和P型环208a的区域边界即2a区的内侧边界之间能保持一定的距离，例如5微米以上，以保证NMOSFET的Vth不受P型环208a的影响，提升Vth的一致性，也对EAS有帮助。

图4中，2ax区，2ay区，2bx区，2by区都是所述P型环208a形成的区域，2ax区中至少有部分接触孔，使所述P型环208a与源极金属相连，当然为了得到不同的栅极电阻，也可以没有接触孔或者部分没有接触孔。

所述沟槽栅沿着X方向，在其端头部分，设置接触孔将多晶硅栅引出并和栅极金属的gate bus相连，也可以和gate finger相连。

如图4所示，在P型柱中，可以在电荷流动区设置接触孔212，通过P+接触区域和接触孔212和源区金属相连，这样可以改善器件的EAS；也可以只在过渡区的2a区中设置接触孔和源极金属相连，这样芯片电荷流动区域中的P型柱实际上处于半浮空(half floating)的状态，会改善Cgd Vs Vds的变化曲线，让该曲线变得缓和，这样提升器件的开关软度，Vs表示源极电压，Vds表源漏电压。

在一些实施例中，也能在整个P型柱中不设置接触孔，就是P型柱完全浮空(floating)，而只在过渡区的2a区中设置金属的gate bus，这样P型柱在2a区的顶部点位会受到栅极电位的影响,该影响是通过gate bus metal-ox-P型柱顶部Si形成的寄生电容实现，gate bus metal即为gate bus金属层，ox表示层间膜的氧化层，这样会改善Cgd Vs Vds的变化曲线，让该曲线变得缓和，这样提升器件的开关软度。

所述第二导电类型环208a的离子注入和所述第二导电类型阱区208的离子注入互相独立，所述第二导电类型环208a的结深大于所述第二导电类型阱区208的结深。在其他实施例中也能为：所述第二导电类型环208a和所述第二导电类型阱区208采用相同的离子注入同时形成。

本发明第一实施例沟槽栅超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：本发明第一实施例沟槽栅超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明第一实施例沟槽栅超结器件为MOS晶体管，所述半导体衬底201会被减薄并会形成第一导电类型重掺杂的漏区。在一些实施例中，所述半导体衬底201本身为第一导电类型重掺杂，则所述漏区由减薄后的所述半导体衬底201直接组成；在另一些实施例中为，所述半导体衬底201减薄后再进行第一导电类型重掺杂的背面离子注入，形成所述漏区。

在所述漏区的背面还形成有背面金属层214并由所述背面金属层214组成漏极。

本发明第一实施例对栅极沟槽204中的底部介质层205做了特别的设置，利用底部介质层205是通过对完全填充栅极沟槽204的第一介质层304进行从顶部到底部刻蚀形成的特性，使得底部介质层205的顶部表面不会受到栅极沟槽204的底部表面的影响，使得底部介质层205的顶部表面完全由第一介质层304的全面刻蚀工艺确定，故本发明第一实施例能使得底部表面高度不平的栅极沟槽204中的底部介质层205的顶部表面的高度相平，也即不同栅极沟槽204中底部介质层205的顶部表面的高度差较小或没有即满足精度要求且小于栅极沟槽204的底部表面的高度差，但是各底部介质层205的厚度会有差别，利用这种底部介质层205的厚度的差别正好补偿栅极沟槽204的底部表面的位置差别；在底部介质层205上形成的栅极导电材料层207的底部表面则即为底部介质层205的底部表面，所以，本发明能消除各栅极沟槽204的底部表面不平对各极导电材料层的底部表面的不利影响，使各极导电材料层的底部表面相平，从而提升导电沟道的长度和积累区的长度的一致性，特别是能提升积累区的长度的一致性，从而能提升器件性能的一致性。

和形成栅极沟槽204的刻蚀工艺相比，本发明第一实施例的对栅极沟槽204中的第一介质层304的全面刻蚀工艺是一种自顶部到底部的刻蚀，这种刻蚀比较容易控制，例如能通过采用湿法刻蚀并通过控制时间得到所需的底部介质层205，使得各底部介质层205的顶部表面本身的形貌较好，使得各底部介质层205之间的顶部表面的位置差减到最小，最后使器件的性能一致性提升到最佳水平。

本发明第一实施例的底部介质层205的第一介质层304能采用热氧化层加CVD沉积氧化层叠加而成，其中热氧化层能代替牺牲氧化层对栅极沟槽204的内侧表面的缺陷进行消除，所以还能消除用于去除栅极沟槽204的内侧表面缺陷的牺牲氧化层的生长和去除工艺，能节约进行牺牲氧化层的生长和去除工艺的成本。

由于本发明第一实施例方便对底部介质层205的顶部表面的位置进行控制，如通过对第一介质层304的全面刻蚀工艺的刻蚀时间进行控制就能控制底部介质层205的顶部表面的位置，这使得本发明第一实施例能实现将底部介质层205加厚，从而通过加厚底部介质层205来降低器件的栅漏电容；同时，底部介质层205加厚之后，积累区的长度会变小，这能进一步降低器件的栅漏电容，最后，本发明第一实施例能明显降低器件的栅漏电容，降低器件的开关损耗。

本发明第二实施例沟槽栅超结器件和本发明第一实施例沟槽栅超结器件的区别之外为：

本发明第二实施例沟槽栅超结器件中，在所述层间膜211和底部的所述超结结构或所述外延层202的表面之间还间隔有第一热氧化层，所述第一热氧化层能进一步提高器件的可靠性。所述第一热氧化层的厚度能为如/>左右。

如图5所示，是本发明第一实施例沟槽栅超结器件的制造方法的流程图，图5中按照光刻工艺层次来描述流程；如图6A至图6I所示，是本发明第一实施例沟槽栅超结器件的制造方法各步骤中器件在电流流动区的剖面示意图；本发明第一实施例沟槽栅超结器件的制造方法中，超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间。图3中，所述电流流动区为1区，所述过渡区又分为第一过渡区和第二过渡区，第一过渡区为2a区，第二过渡区为2b区；所述终端区也分成了3a区和3b区。图3中，1区位于线CC的左侧，2a区位于线CC和线DD之间，2b区位于线DD和线EE之间，3a区位于线EE和线FF之间，3b区位于线FF和线GG之间。包括如下步骤：

步骤一、进行第二导电类型环208a离子注入在所述过渡区中形成第二导电类型环208a。

步骤一对应于图5中的步骤S102，即“P型保护环photo&IMP”。本发明第一实施例沟槽栅超结器件的制造方法形成的沟槽栅超结器件为N型器件，第一导电类型为N型，第二导电类型为P型，故第二导电类型环208a为P型环。步骤一中，所述第二导电类型环208a即P型环为环绕在所述电流流动区中的环形结构，故需要通过光刻工艺进行定义，其中photo表示光刻，IMP表示离子注入，也即，步骤一为需要进行P型环的光刻和离子注入工艺。

本发明第一实施例方法中，P型环208a的离子注入在所述过渡区，包括所述第一过渡区和第二过渡区，栅pad以及栅finger下注入P型杂质例如B，注入能量采用60keV-120keV，注入剂量采用2E12cm^-2-5E13cm^-2。

由于所述P型环208a的形成工艺在后续超结结构形成工艺之前，故能采用一个高温且较长时间的退火工艺进行退火激活，使得所述P型环208a的P型区域推得比较深，退火工艺的参数如：温度为1000℃-1150℃，时间为60分钟-300分钟，具体参数能按照所述P型环208a需要形成的深度进行调节：例如，能设定为为1100℃，60-300分钟，也能设定为1150℃，30-60分钟。由于所述P型环208a的退火工艺是在后续的第二导电类型柱203即P型柱的形成之前完成，就能不影响PN柱的杂质互相扩散，从而不会影响器件的Rsp。

通常，在步骤一之前，需要进行第一次零层光刻，以在所述半导体衬底201的划片槽中形成对准或测试用的标记，该步骤对应于图5中的步骤S101，即“Zero photo&etch”，其中，Zero表示第零层光刻，etch表示刻蚀，Zero photo&etch表示通过光刻定义加刻蚀工艺形成第零层的标记。

步骤二、在半导体衬底201上形成由第一导电类型柱202a和第二导电类型柱203交替排列形成的超结结构；所述电流流动区中具有所述超结结构。本发明第一实施例方法中，所述过渡区和所述终端区中都具有所述超结结构。

步骤二对应于图5中的步骤S103，即“P柱Trench photo&etch”，第二导电类型柱为P柱，trench表示P柱的沟槽，P柱Trench photo&etch表示采用光刻定义加刻蚀工艺形成P柱的沟槽。

如图6A所示，首先、在所述半导体衬底201表面还形成有第一导电类型掺杂的外延层202，在外延层202的表面形成硬质掩膜层301。

所述硬质掩膜层301能是氧化膜，氧化硅膜，氮化硅膜，氧化硅膜的组合。

之后，光刻定义出P柱的沟槽302的形成区域并对外延层202进行刻蚀形成沟槽302。

之后、填充第二导电类型外延层303将沟槽302完全填充，第二导电类型外延层303还会延伸到沟槽302外的硬质掩膜层301的表面上。通常，所述半导体衬底201为硅衬底，外延层202为硅外延层，第二导电类型外延层303也为硅外延层。这个所述第二导电类型外延层303的电阻率或者杂质浓度要选择得与N型的外延层202中的杂质形成好电荷平衡，获得需要的反向击穿电压的能力。

如图6C所示，进行化学机械研磨将所述外延层202顶部表面之上的所述第二导电类型外延层303研磨掉，所述硬质掩膜层301也研磨掉；使所述第二导电类型外延层302仅位于沟槽302中并组成所述第二导电类型柱203，所述第二导电类型柱203之间的所述外延层202组成第一导电类型柱202a，由所述第一导电类型柱202a和所述第二导电类型柱203交替排列形成所述超结结构。

步骤三、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构，所述沟槽栅的形成工艺包括如下分步骤：

步骤31、如图6D所示，进行图形化的沟槽刻蚀工艺形成各所述器件单元结构对应的栅极沟槽204；所述栅极沟槽204全部或者部分位于所述第一导电类型柱202a中，各所述栅极沟槽204的顶部表面相平，各所述栅极沟槽204的底部表面不相平且各所述栅极沟槽204的底部表面的位置偏差由所述沟槽刻蚀工艺确定。

步骤31对应于图5中的步骤S104，即“沟槽栅photo&etch”，沟槽栅photo&etch表示采用光刻定义加刻蚀工艺形成所述沟槽栅的所述栅极沟槽204。

步骤32、在所述栅极沟槽204中形成底部介质层205，包括：

如图6E所示，形成第一介质层304，所述第一介质层304将所述栅极沟槽204完全填充并延伸到所述栅极沟槽204外的表面。

对所述第一介质层304进行从顶部到底部的全面刻蚀工艺形成仅位于所述栅极沟槽204的底部区域的所述底部介质层205，所述第一介质层304的全面刻蚀工艺使各所述底部介质层205的顶部表面相平以及使各所述底部介质层205的厚度偏差正好补偿各所述栅极沟槽204的底部表面的位置偏差。

如图6E所示，在所述第一介质层304形成之后，在所述栅极沟槽204的顶部还会形成缺口304a，所述缺口304a的形状通常为V形，也能为U型。所述缺口304a的深度d101大小控制在满足条件：保证在所述第一介质层304的全面刻蚀工艺完成后，所述底部介质层205达到所需要的厚度时，所述栅极沟槽204外部表面的所述第一介质层304都被去除。例如，当所述第一介质层304的全面刻蚀工艺的刻蚀量为时，d101控制在/>以下即可。

如图6F所示，所述第一介质层304的全面刻蚀工艺首先将所述栅极沟槽204的顶部表面之上的所述第一介质层304去除。

如图6G所示，继续进行刻蚀使所述栅极沟槽204中的所述第一介质层304的顶部表面一直降低，直到所需要的位置并最后形成所述底部介质层205。图6G中，线JJ表示所述栅极沟槽204的顶部表面也即所述超结结构的顶部表面位置，线II表示所述底部介质层205的顶部表面的位置，线HH表示所述栅极沟槽204的底部表面的位置。所述栅极沟槽204的顶部表面和线JJ是相平的，或者说二者偏差小于精度要求；所述栅极沟槽204的底部表面和线HH之间则具有较大偏差，这种偏差由刻蚀工艺产生，这会使得所述栅极沟槽204的深度T101产生较大变化，例如当T101设计值为4微米时，深度T101的偏差值会达±0.4微米。也即，所述栅极沟槽204的底部表面和线HH之间具有±0.4微米的偏差。

所述底部介质层205的顶部表面和线II之间相平。这就使得所述底部介质层205的底部表面到所述栅极沟槽204的顶部表面之间剩余的沟槽的深度T102保持恒定，或者说T102的变化值在精度要求范围内。

所述第一介质层304为氧化层。在一些较佳实施例方法中，所述第一介质层304由热氧化层和CVD沉积氧化层叠加而成。

在一些较佳实施例方法中，所述第一介质层304的全面刻蚀工艺采用湿法刻蚀。

步骤32对应于图5中的步骤S105，即“Bottom Oxide formation”，Bottom Oxide表示所述底部介质层205，formation表示所述第一介质层304的生长，Bottom Oxideformation表示进行所述第一介质层304的生长和全面刻蚀并形成所述底部介质层205。

步骤33、如图6H所示，在所述栅极沟槽204的侧面形成栅介质层206。

在一些实施例方法中，所述栅介质层206采用栅氧化层。

步骤34、如图6H所示，在所述栅极沟槽204中填充栅极导电材料层207，所述栅极导电材料层207的底部表面由所述底部介质层205的顶部表面确定使各所述极导电材料层的底部表面相平。

本发明第一实施例方法中，所述栅极导电材料层207为多晶硅栅。

形成所述栅极导电材料层207的分步骤包括：

形成第一多晶硅层，所述第一多晶硅层将所述栅极沟槽204完全填充并延伸到所述栅极沟槽204外。

对所述第一多晶硅层进行全面回刻形成所述多晶硅栅。

如图4所示，在沿所述栅极沟槽204的俯视面的长度方向上，所述栅极沟槽204还延伸到所述第一过渡区中。

步骤33和步骤34对应于图5中的步骤S106，即“Gox&poly gate formation”，Gox表示栅氧化层即所述栅介质层206，poly gate表示所述多晶硅栅。Gox&poly gate formation表示生长所述栅介质层206和所述第一多晶硅层，进行全面刻蚀形成所述多晶硅栅。

步骤四、如图6H所示，进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区208，各所述器件单元结构的沟道区由所述第二导电类型阱区208组成，所述栅极导电材料层207在纵向上穿过所述沟道区；被位于所述第一导电类型柱202a中的所述栅极导电材料层207的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层207侧面覆盖的所述第一导电类型柱202a的表面用于形成积累区；各所述极导电材料层的底部表面相平使所述导电沟道的长度和所述积累区的长度的一致性提升。

步骤四对应于图5中的步骤S107，即“Pwell photo&IMP”，由于第二导电类型为P型，故所述第二导电类型阱区208为P型阱，Pwell表示P型阱，IMP表示离子注入，Pwellphoto&IMP表示通过光刻定义加离子注入形成所述P型阱。本发明第一实施例方法中，所述第二导电类型阱区208采用需要进行光刻定义，由于所述第二导电类型环208a形成于所述超结结构之前，故和所述第二导电类型阱区208相比，所述第二导电类型环208a能进行更多的热过程，所以第二导电类型环208a的结深会更深。在其他实施例方法中，也能为：省略步骤一并在步骤四中同时形成所述第二导电类型环208a，此时，所述第二导电类型环208a的工艺结构和所述第二导电类型阱区208的工艺结构完全相同，如结深和掺杂浓度完全相同。

所述第二导电类型阱区208的离子注入之后一般有一个退火工艺，温度在1000-1050℃，时间为30-60分钟，这个主要由所述第二导电类型阱区208需要的深度来设定。

步骤五、如图6I所示，进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区209。

步骤五对应于图5中的步骤S108，即“Nplus photo&IMP”，由于第一导电类型为N型，故所述源区209为N+掺杂区，Nplus表示N+掺杂区，Nplus photo&IMP表示通过光刻加离子注入形成所述源区209。

通常在所述终端区最外侧的终端截止环，所述终端截止环也通过步骤五的第一导电类型重掺杂离子注入和所述源区209同时形成。

本发明第一实施例方法中，步骤五之后，还包括：

形成层间膜211，所述层间膜211直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层202的表面。

形成接触孔212，所述接触孔212穿过所述层间膜211。

所述接触孔212的形成工艺对应于图5中的步骤S109，即“Cont photo&etch”，Cont为所述接触孔212即contact的简称，Cont photo&etch表示通过光刻定义加对所述层间膜211进行刻蚀形成所述接触孔212。

形成正面金属层213，对所述正面金属层213进行图形化形成源极和栅极，所述栅极包括栅衬垫、栅总线和栅手指。

所述沟道区和所述源区209通过顶部对应的所述接触孔212连接到所述源极。

所述过渡区分为第一过渡区即2a区和第二过渡区即2b区，所述第一过渡区位于所述电流流动区和所述第二过渡区之间。

所述第一过渡区中的所述第二导电类型环208a通过顶部的所述接触孔212连接到所述源极。

如图3所示，覆盖在所述第二过渡区的所述层间膜211的表面形成有由所述正面金属层213组成的第一金属场板213a，所述第一金属场板213a和所述栅极连接。

所述栅极导电材料层207通过顶部的接触孔212和所述栅极连接。

对所述正面金属层213进行图形化形成源极和栅极的步骤对应于图5中的步骤S110，即“Metal photo&etch”，Metal表示所述正面金属层213，Metal photo&etch表示通过光刻加刻蚀工艺对所述正面金属层213进行图形化。

在一些实施例中，沟槽栅超结器件为MOS晶体管，N型器件则为NMOS，这时还包括：

对所述半导体衬底201进行背面减薄，由所述半导体衬底201的本身的第一导电类型重掺杂或者再加背面第一导电类型离子注入形成漏区。

如图3所示，之后在所述漏区背面形成背面金属层214并由所述背面金属层214组成漏极。

由图5所示可知，本发明第一实施例方法的整个工艺流程中仅需要8次光刻即可实现，有些工艺中，第零层光刻即步骤S101可以省略，则仅需7次光刻即可实现。

本发明第一实施例方法能得到了下面的优势：

除了零层，只用7次光刻或者6次光刻完成了带有bottom oxide即底部介质层205的沟槽栅超结MOSFET，降低了成本。

通过采用bottom oxide，能明显减小器件的Cgd，降低器件的开关损耗。

由于bottom oxide，是在栅极沟槽204形成后，填充好极沟槽204后，进行刻蚀或者CMP之后，再通过湿法刻蚀得到的。因此极沟槽204的深度变化时，主要变化会是bottom ox的厚度，而作为MOSFET的导电沟道和积累区的长度即多晶硅栅207的纵向长度的变化就比较小，这样就改善了器件的Cgd的一致性。

如图7所示，是本发明第二实施例沟槽栅超结器件的制造方法的流程图，本发明第二实施例沟槽栅超结器件的制造方法和本发明第一实施例沟槽栅超结器件的制造方法的区别之外为：

本发明第二实施例沟槽栅超结器件的制造方法中，在步骤S108完成后，形成层间膜211之前，还包括：

步骤S201、进行热氧化工艺在所述超结结构表面和所述超结结构外的所述外延层202表面形成第一热氧化层，所述第一热氧化层能进一步提高器件的可靠性，之后再在所述第一热氧化层表面形成所述层间膜211。所述第一热氧化层的厚度能为 如左右。

图7中，步骤S201为即“Thermal ox”，Thermal表示热氧化工艺，ox表示氧化层，Thermal ox为热氧化层，Thermal ox/>表示采用热氧化工艺形成/>的所述第一热氧化层。

所述第一热氧化层的温度需要设置的比较低，如850℃-950℃，以保证P-N柱的杂质扩散比较少，不要对Rsp有较大的影响。

下面结合具体参数对本发明第一实施例超结器件的制造方法做更为详尽的说明：

本发明第一实施例超结器件的制造方法形成图3所示的本发明第一实施例超结器件，下面以本发明第一实施例超结器件为600V的超结NMOSFET为例进行描述。

步骤一之前的步骤S101中，所述半导体衬底201为N型衬底，材料为硅(Si)；N型衬底的电阻率小于0.01欧姆.厘米，典型值0.003-0.005欧姆.厘米，厚度约为725微米；所述半导体衬底201的外延层202为N型外延层且掺杂磷，外延层202的电阻率1.2欧姆.厘米，对应的杂质浓度为4E15cm^-3，厚度为50微米。

步骤S101包括：淀积的氧化层(ox)，通过光刻刻蚀，在划片槽中形成约/>的Si台阶，作为对准或测量的标记，去除光刻胶。

步骤一中，利用ox作为掩蔽(screen)ox，进行P型环(P ring)的光刻，在过渡区，gate pad，gate finger之下进行硼注入，注入条件B 60Kev-80Kev，5E12cm^-2-5E13cm^-2；将光刻胶除去掉，进行高温退火，退火工艺参数可以采用：温度为1100℃，时间为30-300min，根据需要的终端设计和可靠性的要求设定。这个B注入和退火的设定，可能对芯片的单脉冲雪崩能量(EAS)能力也有影响。之后将si表面的ox全部去除。

步骤二中，在外延层202上淀积氧化膜作为硬质掩膜层301。硬质掩膜层301的形成工艺包括：形成热氧化膜，厚度为之后形成氮化硅膜，氮化硅膜能采用CVD膜即CVD工艺沉积的薄膜，氮化硅膜的厚度为/>之后形成氧化膜，能采用CVD淀积形成，厚度为/>或者更厚，例如当需要作为深沟槽刻蚀的阻挡层时，就需要更厚的膜。

通过光刻和刻蚀，刻蚀掉选定区域的硬质掩膜层301之后，再利用硬质掩膜层301作为掩模或者直接用光刻胶作为掩膜，进行硅刻蚀，形成沟槽302，沟槽302的底部表面和外延层202的底部表面之间有一定的距离。相邻的沟槽302之间的N型外延部分构成N型柱202a。这里沟槽302的顶部宽度可以设定为4.5μm，N型柱202a的顶部宽度能设定为4.5μm，深度能设定为40μm～42μm，沟槽302可以是垂直的，也可以是有一定倾斜角的，沟槽302的底部表面和外延层202的底部表面的距离为8微米～10微米。

之后，在沟槽302中填充P型外延层303，将沟槽302完全填充。这个硬质掩膜层301上也会淀积有P型外延。P型外延的杂质浓度的设计和分布可以按照沟槽的倾斜角进行设定。要选择得与N型外延层202中的杂质成好电荷平衡，获得需要的反向击穿电压,一个实例是沟槽302是垂直的，那么P型外延层303的浓度也可以选择为4E15cm^-3。之后利用化学机械研磨将表面的硅全部除掉，之后将表面硬质掩膜层301完全去除，一般采用湿法刻蚀去除硬质掩膜层301。形成P型柱203和N型柱202a，P型柱203和N型柱202a毗邻，形成交替排列的P-N型柱即超结结构。

步骤31中，淀积第二介质膜之后进行光刻和刻蚀，在N型柱202a中形成栅极沟槽204。这层第二介质膜一般设定为氧化硅膜，厚度3000埃～10000埃，栅极沟槽204一般至于N型柱202a中，一些实施例中也可以部分至于P型柱203中。栅极沟槽204的宽度要小于N型柱202a，例如在两边还至少留有每边0.5μm用于形成N+源区，一个设计为宽度设定为1微米～1.2微米，深度可以设定为2微米～4微米，甚至更厚的深度如6μm。

步骤32中，淀积第一介质层304，可以是部分热氧化膜，例如在栅极沟槽204的侧壁上厚度2000埃～3000埃，之后淀积CVD膜，如SACVD膜或者HDPCVD膜，例如厚度8000埃，将栅极沟槽204完全填充满，并且使得栅极沟槽204经过填充后V型缺口304a的深度d101控制在一定的数量之下，例如在栅极沟槽204中刻蚀掉的量是10000埃时，希望这个V型缺口304a的深度少于3000埃，这样在后续的全面刻蚀中，全面刻蚀一般采用湿法刻蚀，在将栅极沟槽204中的第一介质层304部分刻蚀掉例如刻蚀掉10000埃时，从而只在栅极沟槽204底部留下需要的第一介质层304即底部介质层205，外延层202的Si表面的第一介质层304已经被完全刻蚀掉，-因为：如图6G所示，这个栅极沟槽204底部留下的第一介质层304的厚度T103由器件设计的要求定，例如一种设定是将保留的沟槽深度T102为0.8微米～1微米，底部完全被保留，如果沟槽深度T101为4μm，那么第一介质层304的厚度T103为3微米～3.2微米。当然T102也可以设定到2微米，这样底部介质层205的厚度T103变成约2微米。

步骤33中，通过淀积栅介质层206，栅介质层206一般为栅氧化层，厚度为1000埃～1200埃。

步骤34中，形成栅极导电材料层207对应的第一多晶硅层将栅极沟槽204完全填充，一般第一多晶硅层的厚度为8000埃～12000埃，通常，第一多晶硅层采用N型高掺杂，掺杂杂质采用磷；之后通过全面刻蚀将硅表面的第一多晶硅层完全刻蚀掉，从在所述栅极沟槽204中形成多晶硅栅。

步骤四中，通过离子注入形成P型阱区208，一般P型阱区208的注入能量为60Kev；注入杂质为B；注入杂质剂量按照器件阈值电压的要求进行设定，一般是2E12cm^-2～2E13cm^-2。

P型阱注入光刻之前一般需要将硅表面氧化层保持在一定厚度，例如100埃-200埃，一般栅氧化层经过多晶硅刻蚀后，这个留下来的Si表面栅氧化层厚度比较厚，对于300埃，需要通过干法或者湿法刻蚀，将栅氧化层的部分刻蚀掉；P型阱注入的光刻，可以设定为P型注入只注入在电流流动区，也可以定义为注入在电流流动区和过渡区中。

步骤五中，之后通过光刻刻蚀形成N型源区209，通常N型源区209的离子注入的注入能量设定为40keV～80keV，注入杂质砷，注入剂量为3E15cm^-2-6E15cm^-2。离子注入后可以有一个激活工艺，例如采用温度为950℃以及时间为30min的热过程，也可以采用一个温度为1000℃-1050℃的快速热退火(RTP)。

步骤五之后的后续工艺中，淀积层间膜211形成多晶硅和正面金属层213间的隔离膜，层间膜211一般先淀积一层不掺杂的氧化膜膜，厚度为1000埃-2000埃；之后淀积BPSG的氧化膜，厚度为8000埃-10000，之后进行温度为950℃以及时间为30min退火实现平坦化处理。

之后，再通过光刻和刻蚀形成接触孔212，接触孔212要把N+源区209引出，并在接触孔212底部注入高浓度的P型杂质和P型阱208相连，一般接触孔212中进行P型杂质注入的注入能量为60keV-80keV，注入杂质为B或者BF2或者两者的组合，注入剂量为3E13cm^-2-2E15cm^-2，最后形成接触区210。

之后，通过金属淀积形成正面金属层213。之后进行金属的光刻和刻蚀形成由正面金属层213组成的源极和栅极。引出源极的正面金属层213会通过接触孔212和对应的源区连接。栅极则通过由正面金属层213形成的栅衬垫(pad)和栅总线(bus)，栅手指(finger)底部对应的接触孔212和多晶硅栅相连；也能在靠近划片槽的保护区域上形成一整圈或者多圈的金属环用于电气和物理保护。正面金属层213的金属可以是AlSiCu，也可以是ALCu，厚度4微米-5微米，厚度越厚，产品形成更优，金属刻蚀后可以有一个温度为400℃-450℃的金属合金化(metal alloy)，用以修复SiO2-Si界面的一些悬挂键，提升阈值电压的稳定性。

之后，通过将芯片背面即所述半导体衬底201的背面进行研磨减薄和背面金属层214的淀积之后，形成由背面金属层214组成的漏极。所述半导体衬底201的厚度一般从725微米减少到60微米-200微米；背面金属层214的金属可以是TiNiAg，总厚度约为10000埃。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (17)

1.一种沟槽栅超结器件，其特征在于：超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；

在半导体衬底上形成有由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；

在所述电流流动区形成有所述超结结构，且在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构；

各所述器件单元结构的沟槽栅由形成于栅极沟槽中的底部介质层、栅介质层和栅极导电材料层叠加而成；

所述栅极沟槽全部或者部分位于所述第一导电类型柱中，所述底部介质层形成于所述栅极沟槽的底部，所述栅介质层形成于所述栅极沟槽的侧面，所述栅极导电材料层将形成有所述底部介质层和所述栅介质层的所述栅极沟槽完全填充；

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层侧面覆盖的所述第一导电类型柱的表面用于形成积累区；

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；

在所述过渡区中形成有第二导电类型环；

各所述栅极沟槽由相同的沟槽刻蚀工艺形成，各所述栅极沟槽的顶部表面相平，各所述栅极沟槽的底部表面不相平且各所述栅极沟槽的底部表面的位置偏差由所述沟槽刻蚀工艺确定；

所述底部介质层由完全填充于所述栅极沟槽中的第一介质层经过从顶部到底部的全面刻蚀形成，所述第一介质层的全面刻蚀工艺使各所述底部介质层的顶部表面相平以及使各所述底部介质层的厚度偏差正好补偿各所述栅极沟槽的底部表面的位置偏差；

所述栅极导电材料层的底部表面由所述底部介质层的顶部表面确定使各所述极导电材料层的底部表面相平，从而提升所述导电沟道的长度和所述积累区的长度的一致性。

2.如权利要求1所述的沟槽栅超结器件，其特征在于：所述第一介质层为氧化层。

3.如权利要求2所述的沟槽栅超结器件，其特征在于：所述第一介质层由热氧化层和CVD沉积氧化层叠加而成。

4.如权利要求1所述的沟槽栅超结器件，其特征在于：所述栅极导电材料层为多晶硅栅。

5.如权利要求4所述的沟槽栅超结器件，其特征在于：所述多晶硅栅通过对第一多晶硅层进行全面回刻形成。

6.如权利要求5所述的沟槽栅超结器件，其特征在于：在所述半导体衬底上形成有第一导电类型的外延层，所述超结结构形成于所述外延层中；

层间膜直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层的表面；

所述超结器件还包括由正面金属层图形化形成的源极和栅极，所述栅极包括栅极衬垫、栅极总线和栅极手指；

所述沟道区和所述源区通过顶部对应的接触孔连接到所述源极；所述接触孔穿过所述层间膜；

所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述电流流动区和所述第二过渡区之间；

所述第一过渡区中的所述第二导电类型环通过顶部的接触孔连接到所述源极；

覆盖在所述第二过渡区的所述层间膜的表面形成有由所述正面金属层组成的第一金属场板，所述第一金属场板和所述栅极连接；

所述栅极导电材料层通过顶部的接触孔和所述栅极连接。

7.如权利要求6所述的沟槽栅超结器件，其特征在于：在所述层间膜和底部的所述超结结构或所述外延层的表面之间还间隔有第一热氧化层。

8.如权利要求1所述的沟槽栅超结器件，其特征在于：所述第二导电类型环的离子注入和所述第二导电类型阱区的离子注入互相独立，所述第二导电类型环的结深大于所述第二导电类型阱区的结深；

或者，所述第二导电类型环和所述第二导电类型阱区采用相同的离子注入同时形成。

9.一种沟槽栅超结器件的制造方法，其特征在于：超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、进行第二导电类型环离子注入在所述过渡区中形成第二导电类型环；

步骤二、在半导体衬底上形成由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述电流流动区中具有所述超结结构；

步骤三、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构，所述沟槽栅的形成工艺包括如下分步骤：

步骤31、进行图形化的沟槽刻蚀工艺形成各所述器件单元结构对应的栅极沟槽；所述栅极沟槽全部或者部分位于所述第一导电类型柱中，各所述栅极沟槽的顶部表面相平，各所述栅极沟槽的底部表面不相平且各所述栅极沟槽的底部表面的位置偏差由所述沟槽刻蚀工艺确定；

步骤32、在所述栅极沟槽中形成底部介质层，包括：

形成第一介质层，所述第一介质层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外的表面；

对所述第一介质层进行从顶部到底部的全面刻蚀工艺形成仅位于所述栅极沟槽的底部区域的所述底部介质层，所述第一介质层的全面刻蚀工艺使各所述底部介质层的顶部表面相平以及使各所述底部介质层的厚度偏差正好补偿各所述栅极沟槽的底部表面的位置偏差；

步骤33、在所述栅极沟槽的侧面形成栅介质层；

步骤34、在所述栅极沟槽中填充栅极导电材料层，所述栅极导电材料层的底部表面由所述底部介质层的顶部表面确定使各所述极导电材料层的底部表面相平；

步骤四、进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区，各所述器件单元结构的沟道区由所述第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区；被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层侧面覆盖的所述第一导电类型柱的表面用于形成积累区；各所述极导电材料层的底部表面相平使所述导电沟道的长度和所述积累区的长度的一致性提升；

步骤五、进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区。

10.如权利要求9所述的沟槽栅超结器件的制造方法，其特征在于：所述第一介质层为氧化层。

11.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：所述第一介质层由热氧化层和CVD沉积氧化层叠加而成。

12.如权利要求9所述的沟槽栅超结器件的制造方法，其特征在于：步骤34中，所述栅极导电材料层为多晶硅栅。

13.如权利要求12所述的沟槽栅超结器件的制造方法，其特征在于：步骤34中，形成所述栅极导电材料层的分步骤包括：

形成第一多晶硅层，所述第一多晶硅层将所述栅极沟槽完全填充并延伸到所述栅极沟槽外；

对所述第一多晶硅层进行全面回刻形成所述多晶硅栅。

14.如权利要求13所述的沟槽栅超结器件的制造方法，其特征在于：步骤二中，在所述半导体衬底上形成有第一导电类型的外延层，所述超结结构形成于所述外延层中；

步骤五之后，还包括：

形成层间膜，所述层间膜直接覆盖在所述电流流动区、所述过渡区和所述终端区的所述超结结构表面和所述超结结构外的所述外延层的表面；

形成接触孔，所述接触孔穿过所述层间膜；

形成正面金属层并对所述正面金属层进行图形化形成源极和栅极，所述栅极包括栅极衬垫、栅极总线和栅极手指；

所述沟道区和所述源区通过顶部对应的所述接触孔连接到所述源极；

所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述电流流动区和所述第二过渡区之间；

所述第一过渡区中的所述第二导电类型环通过顶部的所述接触孔连接到所述源极；

覆盖在所述第二过渡区的所述层间膜的表面形成有由所述正面金属层组成的第一金属场板，所述第一金属场板和所述栅极连接；

所述栅极导电材料层通过顶部的接触孔和所述栅极连接。

15.如权利要求14所述的沟槽栅超结器件的制造方法，其特征在于：在形成所述层间膜之前，还包括进行热氧化工艺在所述超结结构表面和所述超结结构外的所述外延层表面形成第一热氧化层，之后再在所述第一热氧化层表面形成所述层间膜。

16.如权利要求9所述的沟槽栅超结器件的制造方法，其特征在于：省略步骤一并在步骤四中同时形成所述第二导电类型环。

17.如权利要求9所述的沟槽栅超结器件的制造方法，其特征在于：所述第一介质层的全面刻蚀工艺采用湿法刻蚀。