CN117673142A - 沟槽栅超结器件及其制造方法 - Google Patents

Abstract

本发明公开了一种沟槽栅超结器件，超结结构的第二导电类型柱由填充于超结沟槽中的第二外延层组成且在顶部形成有由外延填充形成的封口缺陷区，电流流动区的第二导电类型柱中形成有由填充于第二沟槽中的第二介质层和第二导电材料层组成的第二沟槽结构，第二沟槽在纵向和横向上覆盖封口缺陷区从而使封口缺陷区全部被去除，第二导电材料层和源极电连接。本发明还公开了一种沟槽栅超结器件的制造方法。本发明能消除超结结构的封口缺陷区对器件性能的不利影响和提高超结沟槽外延填充的工艺窗口和效率。

Description

沟槽栅超结器件及其制造方法

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结(superjunction)器件。本发明还涉及一种沟槽栅超结器件的制造方法。

背景技术

超结结构就是交替排列的N型柱和P型柱的结构。如果用超结结构来取代垂直双扩散MOS晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor，VDMOS)器件中的N型漂移区，在导通状态下提供导通通路(只有N型柱提供通路，P型柱不提供)，在截止状态下承受反偏电压(PN立柱共同承受)，就形成了超结金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。超结MOSFET能在反向击穿电压与传统的VDMOS器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。

一般的超结器件，都包含电荷流动区，过渡区和终端区域。电荷流动区由交替排列的P型柱和N型柱形成，或者为了在导通时得到更低的电阻值，都需要采用更高浓度的P-N柱结合更小的步进，P-N柱表示交替排列的P型柱和N型柱。但是在沟槽填充的P-N柱中，更小的步进就需要减小沟槽的宽度，过渡区比邻电荷流动区即电流流动区并将电荷流动区围绕，过渡区中包括一个宽度较大的P型区域，至少P型区域之上可以有一定厚度的介质膜，介质膜上可以有多晶硅和多晶硅上面的接触孔和金属，这个多晶硅和金属分别作为多晶硅场板和金属场板与正面金属层组成的栅极衬垫(gate pad)相连，并和电荷流动区的多晶硅栅相连，实现栅极上的电位控制；这个与多晶硅栅通过接触孔相连的金属即栅极的金属和电荷流动区以及部分过渡区(P型环的一个部分相连)上的金属即源极的金属在物理上有一定间隔，例如2微米～10微米；过渡区之外有一个终端区，终端区域有交替排列的P型柱和N型柱，可以有介质膜，介质膜上可以有浮空的多晶硅场板和金属场板，并在终端靠近划片槽的区域可以有N+截止环，其上可以有浮空或者连接到N+的金属场板，终端区域用于承受芯片反向偏置的电压，并给芯片进行了一定的物理保护。

在现有技术上，N型外延是淀积在高浓度的N型半导体衬底上的，例如对于高于600V的超结器件，N型衬底的杂质浓度高于1E19cm^-3,而N型外延的浓度都是在1E15cm^-3～1E16cm^-3，为了降低比导通电阻，芯片的N型外延杂质浓度不断提高，P-N柱的横向尺寸不断缩小即步进减小，同时采用沟槽栅的优势越来越高，因为采用沟槽栅一是可以增加沟道密度，降低比导通电阻，同时消除了平面栅的JFET区域，JFET区域在步进不断减小的情况下，平面栅在多晶栅之下的P型阱之间的N区域越来越小，JFET效应越来越严重，沟槽栅消除了JFET效应后有利于进一步降低比导通电阻。

随着深沟槽即超结结构的沟槽也即超结沟槽的步进的缩小，由于达到同样击穿电压的超结沟槽的深度基本一样，例如击穿电压600V的器件，P型柱沟槽的深度基本要40μm或者更深一些，这样P型柱的深宽比加大，超结沟槽的填充难度加大超结沟槽填充中，至少一个很大的难点是在填充封口的附近即超结沟槽的顶部开口附近，由于开口很小，填充的过程中在接近封口的区域，由于沟槽的形貌，填充工艺过程中的不均匀性，有些区域会在位置较低的区域没有完全填充好的情况下，上部出现了封口，这样就在这个位置上出现了小的空洞，或者填充质量低，主要是填充的P型硅的密度不够，小的空洞，如果在器件应用过程中没有处于0电位，例如在反向偏压时这个区域进入了耗尽区域，那么这些空洞就会产品大量的电子空穴对，导致器件的漏电很大，影响器件的性能也影响器件的可靠性。如果是填充质量不足够好，那么在发生耗尽时也会出现漏电的增高，但更可能是影响器件的寿命。这个空洞一般可以通过SEM，TEM进行观察到，填充质量不够好，但是没有明显空洞的，一般在制样过程中通过较长的腐蚀时间处理，也能看到该位置与填充质量好的区域的对比度的差异。但是为了提高产品的可生产性，特别是考虑P型外延(epi)工艺的填充速率，需要器件能容忍一定的小缺陷。

另外，采用沟槽栅带来一个Cgd大，特别是Cgd的变化比较大的问题，Cgd表示栅漏电容，因此沟槽栅的沟槽刻蚀工艺，控制难度很大，深度的变化会比较大，例如：深度4微米的沟槽，深度的变化可能达到+0.4微米～-0.4微米的范围，Cgd会正比与栅极和N型柱的接触面积，沟槽栅的沟槽即栅极沟槽的这个变化使得器件的Cgd的变化很大，影响器件开关特性的一致性。

如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电流流动区、横向承受反向偏置电压的终端区和处于电流流动区和终端区之间的过渡区，终端区环绕于所述电流流动区的外周，图1中1区表示电流流动区，2区表示过渡区，3区表示终端区。

1区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中的P型柱22和N型柱23都呈条形结构。N型柱23于在超结器件导通时提供导通通路，P型柱22和N型柱23在超结器件反偏时互相耗尽共同承受反向偏压。

2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。

2区中有至少一个P型环25，图1中为一个P型环25，该P型环25一般与1区的P型背栅即P型阱连接在一起；现有技术中，2区中一般有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及P型柱22；2区中也可以不设置所述金属场板。

3区包括由交替排列的P型柱22和N型柱23组成的超结结构，图1中3区的P型柱22和N型柱23分别由1区中的P型柱22和N型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的P型柱22和N型柱23也能首尾相连的环型结构。

3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有P型环25也可以没有，有P型环25时该处的P型环是不与电流流动区的P型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由N+注入区或N+注入区再加形成于其上的介质或介质加上金属构成。

如图2A所示，是现有沟槽栅超结器件的剖面示意图；如图2B所示，是现有沟槽栅超结器件的俯视图的局部放大图；现有沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。图2A中，所述电流流动区为1区，所述过渡区为2区，所述终端区为3区,俯视面结构如图1所示。

在半导体衬底101上形成有外延层102，在外延层102中形成有由N型柱102a和P型柱103交替排列形成的超结结构。N型柱102a对应于图1中的N型柱23，P型柱103对应于图1中的P型柱22。如图2B所示，随着超结结构的步进减小，所述P型柱22的顶部容易形成缺陷114，缺陷114为小空洞或者质量较差材料。

在1区、2区和3区中都形成有所述超结结构，在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。

各所述器件单元结构的沟槽栅由形成于栅极沟槽中栅介质层104和多晶硅栅105叠加而成。

所述栅极沟槽全部或部分位于所述N型柱102a中，所述栅介质层104形成于所述栅极沟槽的侧面，所述多晶硅栅105所述栅极沟槽完全填充。

各所述器件单元结构的沟道区由形成于所述超结结构表面P型阱区106组成，所述多晶硅栅105在纵向上穿过所述沟道区，被位于所述N型柱102a中的所述多晶硅栅105的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述多晶硅栅105侧面覆盖的所述N型柱102a的表面用于形成积累区。

当所述栅极沟槽全部位于所述N型柱102a中，所述多晶硅栅105的两个侧面都会覆盖对应的所述沟道区并形成所述导电沟道。

当所述栅极沟槽部分位于所述N型柱102a中时，所述栅极沟槽的一个侧面会位于所述N型柱102a中，另一个侧面则会位于P型柱103中，这样所述多晶硅栅105仅有一个侧面即位于所述N型柱102a中的侧面会覆盖对应的所述沟道区并形成所述导电沟道。

在所述沟道区的表面形成有由N型重掺杂区组成的源区107。

在所述过渡区中形成有P型环106a。P型环106a对应于图1中的P型环25。

在所述终端区即3区还形成有保护环介质层109；保护环介质层109的材料通常采用氧化层，保护环介质层109的内侧面通常会延伸到所述过渡区中。

在所述过渡区的所述保护环介质层109的顶部还形成有多晶硅场板105a，多晶硅场板105a通常和多晶硅栅105同时形成，即对多晶硅进行图形化刻蚀同时形成。

所述超结器件还包括由正面金属层112图形化形成的源极和栅极，所述栅极包括栅衬垫(gate pad)、栅总线(gate bus)和栅手指(gate finger)。通常，所述正面金属层112包括多层，图2A中仅显示了一层。

所述沟道区和所述源区107通过顶部对应的接触孔112连接到所述源极。所述接触孔112穿过所述层间膜110。

所述P型环106a通过顶部对应的接触孔112连接到所述源极。在所述源区107和所述P型环106a对应的接触孔112的底部形成有P型重掺杂的接触区108，通过所述接触区108实现接触孔112和底部对应的所述沟道区和所述P型环106a的欧姆接触。

所述多晶硅场板105a通过顶部对应的接触孔112连接到所述栅极。图2A对应的剖面中没有显示所述多晶硅栅105顶部的接触孔112，在其他剖面中，所述多晶硅栅105会通过顶部的接触孔112连接对应的所述栅总线或所述栅手指，最后通过所述栅总线或所述栅手指连接到所述栅衬垫。

在所述终端区的最外侧还形成有N+区组成的截止环107a，截止环107a对应于图1中的截止环21。

所述超结器件还包括如下背面结构：

由背面减薄后的所述半导体衬底101组成的漏区，所述半导体衬底101采用N型重掺杂时不需要进行背面注入或增加N+背面离子注入；如果所述半导体衬底101不采用N型重掺杂时，则需要增加N+背面离子注入来使所述漏区的掺杂满足要求。

在漏区的背面形成有由背面金属层113组成的漏极。

图2A中，1区位于线AA的左侧，2区位于线AA和线BB之间，3区位于线BB的右侧。由于图2A中仅显示了所述沟槽栅超结器件部分区域的剖面结构且有一定的省略，如1区和2区之间的虚线AA处有一定的省略。为了便于理解在图2A中增加了和源极、漏极以及栅极相关的电路连线，这些电路连线仅表示各金属层的电连接关系，并不具体限定各金属层具体的连接结构。例如，图2A的剖面中，所述电流流动区的所述源区107顶部的所述正面金属层112和所述过渡区的所述P型环106a顶部的所述正面金属层112虽然没有显示二者直接接触在一起，但是实际二者，通常二者能直接接触在一起的并呈一整体结构，也即，不需要额外在设置接触孔和另外的金属层就能使所述电流流动区的所述源区107顶部的所述正面金属层112和所述过渡区的所述P型环106a顶部的所述正面金属层112接触在一起。

同样，图2A中，所述多晶硅场板105a顶部的所述正面金属层112是作为栅总线的金属，所述栅总线和所述电流流动区的所述栅极沟槽的所述多晶硅栅105无法直接形成接触，二者之间需要通过多晶硅和接触孔112实现电连接，图2A中和栅极相关的电路连线则显示了所述电流流动区的所述多晶硅栅105和所述多晶硅场板105a顶部的所述正面金属层112是电连接在一起的。

发明内容

本发明所要解决的技术问题是提供一种沟槽栅超结器件，能消除超结结构的第二导电类型柱填充超结沟槽时在超结沟槽的顶部开口区域形成的封口缺陷区对器件性能的不利影响，特别有利于提高小步进的超结结构的沟槽外延填充的工艺窗口和效率。为此，本发明还提供一种沟槽栅超结器件的制造方法。

为解决上述技术问题，本发明提供的沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。

在半导体衬底的顶部表面上形成有第一导电类型的第一外延层，在所述第一外延层中形成有由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述第二导电类型柱由填充于超结沟槽中的第二导电类型的第二外延层组成。

所述超结沟槽形成于所述第一外延层中且各所述超结沟槽的底部表面和所述半导体衬底的顶部表面具有间隔。

在所述电流流动区形成有所述超结结构，所述电流流动区的所述第二导电类型柱的顶部具有封口缺陷区，所述封口缺陷区由所述第二外延层填充所述超结沟槽时形成于所述超结沟槽的顶部开口区域。

在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。

各所述器件单元结构包括沟槽栅。

所述沟槽栅包括形成于栅极沟槽中的栅介质层和栅极导电材料层；所述栅极沟槽全部或者部分位于所述第一导电类型柱中。

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道。

在所述电流流动区的各所述第二导电类型柱中形成有第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽中的第二介质层和第二导电材料层；所述第二沟槽位于所述第二导电类型柱中且所述第二沟槽在纵向和横向上覆盖所述封口缺陷区从而使所述封口缺陷区全部被去除。

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区。

在所述过渡区中形成有第二导电类型环。

所述超结器件还包括由正面金属层图形化形成的源极和栅极。

所述栅极包括栅极衬垫、栅极总线和栅极手指。

所述栅极导电材料层电连接到所述栅极。

所述沟道区、所述源区和所述第二导电材料层都通过顶部对应的接触孔连接到所述源极。

所述第二导电类型环通过顶部且位于所述第一过渡区中的接触孔连接到所述源极。

进一步的改进是，保护环介质层覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层的内侧面位于所述过渡区的上，且所述保护环介质层的内侧面将所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述保护环介质层的内侧表面的内侧，所述第二过渡区位于所述保护环介质层的内侧表面的外侧。

进一步的改进是，所述保护环介质层也形成在栅极手指的形成区域和栅极衬垫的形成区域中。

进一步的改进是，所述保护环介质层为氧化层；所述保护环介质层的氧化层为热氧化层或者为热氧化层和CVD沉积氧化层的叠加层。

进一步的改进是，所述第二沟槽结构和所述沟槽栅具有相同的工艺结构且同时形成。

所述栅极沟槽和所述第二沟槽采用相同的光刻加刻蚀工艺同时形成。

所述栅介质层和所述第二介质层的材料相同且同时形成。

所述栅极导电材料层和所述第二导电材料层通过对第一多晶硅层进行全面回刻形成或者进行图形化刻蚀形成。

进一步的改进是，在所述过渡区和所述终端区中也形成有所述超结结构；

在所述第一过渡区中的各所述第二导电类型柱中也形成有所述第二沟槽结构。

进一步的改进是，所述第二过渡区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述第二过渡区中的封口缺陷区减小或消失；

所述终端区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述终端区中的封口缺陷区减小或消失。

进一步的改进是，所述栅极沟槽和所述第二沟槽的深度大于等于4微米；

在横向上，所述第二沟槽位于所述第二导电类型柱的中心左右0.5微米的区域内。

进一步的改进是，所述沟道区底部的所述第一外延层组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区，所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区的下方从而防止所述第一耗尽区进入到所述封口缺陷区中。

为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法中，超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、提供半导体衬底，在所述半导体衬底的顶部表面上形成有第一导电类型的第一外延层，进行第二导电类型环离子注入在所述过渡区中形成第二导电类型环。

步骤二、在所述第一外延层中形成由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述电流流动区中具有所述超结结构；包括如下分步骤：

采用光刻定义加刻蚀工艺在所述第一外延层中形成超结沟槽；各所述超结沟槽的底部表面和所述半导体衬底的顶部表面具有间隔。

进行外延生长工艺在所述超结沟槽中填充第二导电类型的第二外延层；由填充于超结沟槽中的第二导电类型的第二外延层组成所述第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成所述第一导电类型柱。

所述电流流动区中的所述第二导电类型柱的顶部具有封口缺陷区，所述封口缺陷区由所述第二外延层填充所述超结沟槽时形成于所述超结沟槽的顶部开口区域。

步骤三、形成保护环介质层，所述保护环介质层覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层的内侧面位于所述过渡区的上，且所述保护环介质层的内侧面将所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述保护环介质层的内侧表面的内侧，所述第二过渡区位于所述保护环介质层的内侧表面的外侧。

步骤四、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构，所述沟槽栅包括形成于栅极沟槽中的栅介质层和栅极导电材料层；所述栅极沟槽全部或者部分位于所述第一导电类型柱中。

在所述电流流动区的各所述第二导电类型柱中形成第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽中的第二介质层和第二导电材料层；所述第二沟槽位于所述第二导电类型柱中且所述第二沟槽在纵向和横向上覆盖所述封口缺陷区从而使所述封口缺陷区全部被去除。

步骤五、进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区，各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道。

步骤六、进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区。

步骤七、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。

所述栅极包括栅极衬垫、栅极总线和栅极手指。

所述栅极导电材料层电连接到所述栅极。

所述沟道区、所述源区和所述第二导电材料层都通过顶部对应的接触孔连接到所述源极。

所述第二导电类型环通过顶部且位于所述第一过渡区中的接触孔连接到所述源极。

进一步的改进是，所述保护环介质层也形成在栅极手指的形成区域和栅极衬垫的形成区域中。

进一步的改进是，步骤三中，所述保护环介质层为氧化层，所述保护环介质层的氧化层形成之后，采用光刻加刻蚀工艺对所述保护环介质层的氧化层进行图形化形成所述保护环介质层。

进一步的改进是，所述保护环介质层的氧化层为采用热氧化工艺形成的热氧化层组成；或者所述保护环介质层的氧化层为热氧化层和采用CVD沉积工艺形成的CVD沉积氧化层的叠加层。

进一步的改进是，步骤四中，采用相同的工艺同时形成所述沟槽栅和所述第二沟槽结构，包括如下分步骤：

采用光刻定义加刻蚀工艺同时形成所述栅极沟槽和所述第二沟槽。

在所述栅极沟槽的内侧表面形成所述栅介质层以及同时在所述第二沟槽的内侧表面形成所述第二介质层。

形成第一多晶硅层将所述栅极沟槽和所述第二沟槽完全填充并延伸到所述栅极沟槽和所述第二沟槽外部表面。

对所述第一多晶硅层进行全面回刻形成或者进行图形化刻蚀同时形成由填充于所述栅极沟槽中的所述第一多晶硅层组成的所述栅极导电材料层以及由填充于所述第二沟槽中的所述第一多晶硅层组成的所述第二导电材料层。

进一步的改进是，在所述过渡区和所述终端区中也形成有所述超结结构。

步骤四中，也包括：同时在所述第一过渡区中的各所述第二导电类型柱中形成所述第二沟槽结构。

进一步的改进是，步骤二中，所述第二过渡区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述第二过渡区中的封口缺陷区减小或消失。

所述终端区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述终端区中的封口缺陷区减小或消失。

进一步的改进是，所述栅极沟槽和所述第二沟槽的深度大于等于4微米；

在横向上，所述第二沟槽位于所述第二导电类型柱的中心左右0.5微米的区域内。

进一步的改进是，所述沟道区底部的所述第一外延层组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区。

步骤一中，所述第二导电类型环的深度通过退火工艺控制，所述第二导电类型环的退火工艺使所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区的下方从而防止所述第一耗尽区进入到所述封口缺陷区中。

本发明在超结结构的第二导电类型柱的外延填充工艺中会形成封口缺陷区的情形下，在电流流动区的第二导电类型柱中设置第二沟槽结构，第二沟槽结构的形成区域覆盖了封口缺陷区从而使得封口缺陷区全部被去除，而且第二沟槽结构的第二导电类型柱连接到源极，这样就能消除超结结构的封口缺陷区对器件性能的不利影响，例如能消除封口缺陷区所产生的漏电和可靠性问题，从而本发明能在超结结构具有封口缺陷区的条件下使器件的可靠性满足要求以及使漏电特性稳定；另外，由于第二导电类型柱是连接到源极，并不是连接到栅极，故本发明的第二沟槽结构不会对器件的性能带来其他额外不利影响。

本发明在超结结构具有封口缺陷区的条件下，能降低超结结构的外延填充难度并从而提升外延填充效率，特别有利于提高小步进的超结结构的沟槽外延填充的工艺窗口和效率。

本发明还能在第一过渡区中设置第二沟槽结构，以进一步降低器件的漏电和提升器件的可靠性。

本发明通过将部分过渡区如第二过渡区和终端区的超结结构的第二导电类型柱的宽度增加以及深度减少，能使第二过渡区和终端区中超结结构的第二导电类型柱顶部的封口缺陷区减小或消失，从而能进一步降低器件的漏电和提升器件的可靠性。

本发明还能将第二导电类型环的结深加深，使得过渡区中即使存在封口缺陷区时，第二导电类型环和底部沟道区形成的第一耗尽区也不会进入到封口缺陷区中，从而能进一步降低器件的漏电和提升器件的可靠性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有超结器件的俯视图；

图2A是现有沟槽栅超结器件的剖面示意图；

图2B是图2A中电流流动区的放大图；

图3是本发明实施例沟槽栅超结器件的剖面示意图；

图4是本发明实施例沟槽栅超结器件的俯视图的局部放大图；

图5是本发明第一实施例沟槽栅超结器件的制造方法的流程图；

图6A-图6F是本发明第一实施例沟槽栅超结器件的制造方法各步骤中器件在电流流动区的剖面示意图；

图7是本发明第二实施例沟槽栅超结器件的制造方法的流程图。

具体实施方式

如图3所示，是本发明实施例沟槽栅超结器件的剖面示意图；如图4所示，是本发明实施例沟槽栅超结器件的俯视图的局部放大图；本发明实施例沟槽栅超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间。图3中，所述电流流动区为1区，所述过渡区又分为第一过渡区和第二过渡区，第一过渡区为2a区，第二过渡区为2b区；所述终端区也分成了3a区和3b区。图3中，1区位于线CC的左侧，2a区位于线CC和线DD之间，2b区位于线DD和线EE之间，3a区位于线EE和线FF之间，3b区位于线FF和线GG之间。

在半导体衬底201的顶部表面上形成有第一导电类型的第一外延层202，在所述第一外延层202中形成有由第一导电类型柱202a和第二导电类型柱203交替排列形成的超结结构。所述第二导电类型柱203由填充于超结沟槽302中的第二导电类型的第二外延层303组成。第一导电类型柱202a则由所述第二导电类型柱203之间的第一外延层202组成。所述超结沟槽302请参考图6A所示。

所述超结沟槽302形成于所述第一外延层202中且各所述超结沟槽302的底部表面和所述半导体衬底201的顶部表面具有间隔。

所述第二导电类型柱203的顶部具有封口缺陷区215，所述封口缺陷区215由所述第二外延层303填充所述超结沟槽302时形成于所述超结沟槽302的顶部开口区域。由图3所示，在所述封口缺陷区215中具有缺陷215a，缺陷215a为小的空洞或者填充质量低的外延层材料组成。

本发明实施例通过允许存在所述封口缺陷区215，则能大大降低所述第二外延层303的填充难度，能提高外延填充速率。

所述半导体衬底201通常为硅衬底，所述第一外延层202为硅外延层。

在所述电流流动区形成有所述超结结构，且在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构。本发明实施例中，所述超结结构还延伸到所述过渡区和所述终端区中。

各所述器件单元结构包括沟槽栅，所述沟槽栅包括形成于栅极沟槽204中的栅介质层206和栅极导电材料层207。

在所述电流流动区的各所述第二导电类型柱203中形成有第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽204a中的第二介质层206a和第二导电材料层207a；所述第二沟槽204a位于所述第二导电类型柱203中且所述第二沟槽204a在纵向和横向上覆盖所述封口缺陷区215从而使所述封口缺陷区215全部被去除。

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区208组成，所述栅极导电材料层207在纵向上穿过所述沟道区，被位于所述第一导电类型柱202a中的所述栅极导电材料层207的侧面覆盖的所述沟道区表面用于形成导电沟道。所述导电沟道下方被所述栅极导电材料层207侧面覆盖的所述第一导电类型柱202a的表面用于形成积累区。本发明实施例中，所述栅极沟槽204全部位于所述第一导电类型柱202a中，这样在所述栅极沟槽204的两侧都能形成所述导电沟道。在其他实施例中也能为：所述栅极沟槽204部分位于所述第一导电类型柱202a中；这样，仅位于所述第一导电类型柱202a中的所述栅极沟槽204的侧面处会形成导电沟道。

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区209。

在所述过渡区中形成有第二导电类型环。图3中，根据所述第二导电类型环所处的位置不同，分别用不同的标记标出，2a区中的所述第二导电类型环单独用标记208a标出，2b区中的所述第二导电类型环单独用标记208b标出。本发明实施例中，在所述第二导电类型环208a中还叠加有所述第二导电类型阱区208的掺杂杂质；所述第二导电类型环208a中未叠加所述第二导电类型阱区208的掺杂杂质。

本发明实施例中还包括保护环介质层205；所述保护环介质层205覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层205的内侧面位于所述过渡区的上，且所述保护环介质层205的内侧面将所述过渡区分为第一过渡区即2a区和第二过渡区即2b区，所述第一过渡区位于所述保护环介质层205的内侧表面的内侧，所述第二过渡区位于所述保护环介质层205的内侧表面的外侧。

所述保护环介质层205也形成在栅手指的形成区域、栅总线的形成区域和栅衬垫的形成区域中。

所述保护环介质层205为氧化层。在一些实施例中，所述保护环介质层205氧化层为热氧化层。在一些较佳实施例中，也能为：所述保护环介质层205由热氧化层和CVD沉积氧化层叠加而成。

本发明实施例中，所述第二沟槽结构和所述沟槽栅具有相同的工艺结构且同时形成。

所述栅极沟槽204和所述第二沟槽204a采用相同的光刻加刻蚀工艺同时形成。

所述栅介质层206和所述第二介质层206a的材料相同且同时形成。

所述栅极导电材料层207和所述第二导电材料层207a通过对第一多晶硅层进行图形化刻蚀形成。所述栅极导电材料层207为多晶硅栅。

在一些较佳实施例中，所述栅极沟槽204和所述第二沟槽204a的深度大于等于4微米。

在横向上，所述第二沟槽204a位于所述第二导电类型柱203的中心左右0.5微米的区域内，也即在所述第二导电类型柱203的中心位置偏左0.5微米到偏右0.5微米之间。

本发明实施例中，所述保护环介质层205在所述多晶硅栅之前形成，所述多晶硅栅通过对第一多晶硅层进行图形化刻蚀形成。所述多晶硅栅通过对第一多晶硅层进行图形化刻蚀形成时，所述第一多晶硅层的图形化刻蚀还同时形成第一多晶硅场板207b或者所述第一多晶硅层的图形化刻蚀还同时形成所述第一多晶硅场板207b和第二多晶硅场板(未显示)。所述第一多晶硅场板207b位于所述第二过渡区的所述保护环介质层205上，在一些实施例中，所述第一多晶硅场板207b延伸到所述终端区的3a区中。

由于所述保护环介质层205在所述多晶硅栅之前形成，故在其他实施例中也能为：所述保护环介质层205在所述多晶硅栅之前形成，所述多晶硅栅通过对第一多晶硅层进行全面刻蚀形成。这样能节省一块光罩。

所述第二多晶硅场板位于所述终端区的所述保护环介质层205且所述第二多晶硅场板为浮空结构。

所述超结器件还包括由正面金属层213图形化形成的源极和栅极，所述栅极包括栅衬垫、栅总线和栅手指。通常，所述正面金属层213包括多层，图3中仅显示了一层。

所述栅极导电材料层207电连接到所述栅极。

所述沟道区、所述源区209和所述第二导电材料层207a都通过顶部对应的接触孔212连接到所述源极。所述接触孔212穿过所述层间膜211。

所述第二导电类型环通过顶部且位于所述第一过渡区即2a区中的接触孔212连接到所述源极。也即：图3中，所述第二导电类型环是通过位于2a区中的所述第二导电类型环208a顶部的接触孔212连接到所述源极。在所述源区209和所述第二导电类型环208a对应的接触孔212的底部形成有第二导电类型重掺杂的接触区210，通过所述接触区210实现接触孔212和底部对应的所述沟道区和所述第二导电类型环208a的欧姆接触。

在一些实施例中，所述第一过渡区即2a区中，其中所述第二导电类型环208a由P型环注入形成的较深的P型区，和P型阱注入共同形成。有所述第二导电类型环208a的区域上面能有接触孔和金属，这个金属和电荷流动区的源极金属相连。

所述第二过渡区即2b区中，所述第二导电类型环208b由P型环注入的区域单独形成，其上可以有氧化膜，多晶硅，接触孔和金属。这个金属和源极的金属是隔离的，是和栅pad的金属相连的。这个金属可以延伸到终端区的3a区。

在一些实施例中，终端区的3b区中可以有浮空的多晶硅，浮空的金属场板，也可以没有。在终端区的3b区之外有一个在衬底中有N+注入区作为截止环。

图3中，所述第二过渡区即2b区的正面金属层213会和栅极直接接触或通过顶部的金属层连接，在所述第二过渡区即2b区的正面金属层213的底部通过所述接触孔212和所述第一多晶硅场板207b连接。在其他实施例中，也能省略所述第一多晶硅场板207b。图3对应的剖面中没有显示所述栅极导电材料层207顶部的接触孔212，在其他剖面中，所述栅极导电材料层207会通过顶部的接触孔212连接对应的所述栅总线或所述栅手指，最后通过所述栅总线或所述栅手指连接到所述栅衬垫。

本发明实施例中，由于图3中仅显示了所述沟槽栅超结器件部分区域的剖面结构且有一定的省略，为了便于理解在图3中增加了和源极、漏极以及栅极相关的电路连线，这些电路连线仅表示各金属层的电连接关系，并不具体限定各金属层具体的连接结构。例如，图3的剖面中，所述电流流动区的所述源区209顶部的所述正面金属层213和所述过渡区的2a区的所述第二导电类型环208a顶部的所述正面金属层213虽然没有显示二者直接接触在一起，但是实际二者，通常二者能直接接触在一起的并呈一整体结构，也即，不需要额外在设置接触孔212和另外的金属层就能使所述电流流动区的所述源区209顶部的所述正面金属层213和所述过渡区的2a区的所述第二导电类型环208a顶部的所述正面金属层213接触在一起。另外，所述过渡区的2a区的所述第二导电类型环208a和2b区的所述第二导电类型环208b实际上是一个整体结构，由于分割线DD处省略一部分区域，故剖面图中并未直接显示第二导电类型环208a和208b是直接接触在一起的，但是实际上第二导电类型环208a和208b是直接接触在一起的。

同样，图3中，所述第二过渡区即2b区顶部的所述正面金属层213是作为栅总线的金属，所述栅总线和所述电流流动区的所述栅极沟槽204的所述多晶硅栅207无法直接形成接触，二者之间需要通过多晶硅和接触孔212实现电连接，图3中和栅极相关的电路连线则显示了所述电流流动区的所述多晶硅栅207和2b区顶部的所述正面金属层213是电连接在一起的。

如图4所示，在沿所述栅极沟槽204的俯视面的长度方向上，所述栅极沟槽204还延伸到所述第一过渡区中以及所述栅极导电材料层207还延伸到所述第二过渡区中。图4中，线框401所为区域为1区，线框402对应于所述保护环介质层205的内侧面位置，图3是沿线LL处的剖面图；图4中，沿所述栅极沟槽204的长度方向为X方向，宽度方向为Y方向，X方向也为所述第一导电类型柱202a和所述第二导电类型柱203的长度方向，图4将2a区和2b区都按X方向和Y方向分成两个区，分别为2ax区和2ay区以及2bx区和2by区，2ax区位于线CCX到线DDX之间，2bx区位于线DDX到线EEX之间，2ay区位于线CCY到线DDY之间，2by区位于线DDY到线EEY之间。图3中，位于所述第二导电类型环208a顶部的接触孔212在图4中是位于2ax区中。图4中，所述栅极沟槽204会延伸到2ay区中。在2b区即2bx和2by区中会形成所述第一多晶硅场板207b，所述栅极导电材料层207还会延伸到2by区中和所述第一多晶硅场板207b接触。

图4中，电荷流动区中在PN柱的N区域即所述第一导电类型柱202a中有沟槽栅(trench gate)，trench gate的两边和P型柱即所述第二导电类型柱203之间有接触孔212和N型源区209，具有N型源区209的区域边界和P型环208a的区域边界即2a区的内侧边界之间能保持一定的距离，例如5微米以上，以保证NMOSFET的Vth不受P型环208a的影响，提升Vth的一致性，也对EAS有帮助。

图4中，2ax区，2ay区，2bx区，2by区都是所述P型环208a形成的区域，2ax区中至少有部分接触孔，使所述P型环208a与源极金属相连，当然为了得到不同的栅极电阻，也可以没有接触孔或者部分没有接触孔。

所述沟槽栅沿着X方向，在其端头部分，多晶硅是保留的，并且和过渡区的大块多晶硅即和所述第一多晶硅场板207b相连。

如图4所示，在P型柱中，可以在电荷流动区设置接触孔212，通过P+接触区域和接触孔212和源区金属相连，这样可以改善器件的EAS；也可以只在过渡区的2a区中设置接触孔和源极金属相连，这样芯片电荷流动区域中的P型柱实际上处于半浮空(half floating)的状态，会改善Cgd Vs Vds的变化曲线，让该曲线变得缓和，这样提升器件的开关软度，Vs表示源极电压，Vds表源漏电压。

在一些实施例中，也能在整个P型柱中不设置接触孔，就是P型柱完全浮空(floating)，而只在过渡区的2a区中设置多晶硅即所述第一多晶硅场板207b，这样P型柱在2a区的顶部点位会受到栅极电位的影响,该影响是通过gate poly-ox-P型柱顶部Si形成的寄生电容实现，gate poly即为和所述栅极相连的所述第一多晶硅场板207b，ox表示层间膜的氧化层，这样会改善Cgd Vs Vds的变化曲线，让该曲线变得缓和，这样提升器件的开关软度。

本发明实施例中，在所述过渡区和所述终端区中也形成有所述超结结构。

在一些实施例中，也能为：在所述第一过渡区中的各所述第二导电类型柱203中也形成有所述第二沟槽结构。

在一些实施例中，也能为：所述第二过渡区中的所述超结结构的第二导电类型柱203的宽度大于所述电流流动区中的所述第二导电类型柱203的宽度，以使所述第二过渡区中的封口缺陷区215减小或消失。

在一些实施例中，也能为：所述终端区中的所述超结结构的第二导电类型柱203的宽度大于所述电流流动区中的所述第二导电类型柱203的宽度，以使所述终端区中的封口缺陷区215减小或消失。

在一些实施例中，所述沟道区底部的所述第一外延层202组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区，所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区215的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区215的下方从而防止所述第一耗尽区进入到所述封口缺陷区215中。在一些较佳实施例中，所述第二导电类型环的深度结深达到3.5μm或者4μm以上，所述过渡区的P型柱即所述第二导电类型柱203中即使有部分区域缺陷，也能保障器件有较好的漏电特性和能通过可靠性测试。

本发明实施例沟槽栅超结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：本发明实施例沟槽栅超结器件为P型器件，第一导电类型为P型，第二导电类型为N型。

本发明实施例沟槽栅超结器件为MOS晶体管，所述半导体衬底201会被减薄并会形成第一导电类型重掺杂的漏区。在一些实施例中，所述半导体衬底201本身为第一导电类型重掺杂，则所述漏区由减薄后的所述半导体衬底201直接组成；在另一些实施例中为，所述半导体衬底201减薄后再进行第一导电类型重掺杂的背面离子注入，形成所述漏区。

在所述漏区的背面还形成有背面金属层214并由所述背面金属层214组成漏极。

本发明实施例在超结结构的第二导电类型柱203的外延填充工艺中会形成封口缺陷区215的情形下，在电流流动区的第二导电类型柱203中设置第二沟槽结构，第二沟槽结构的形成区域覆盖了封口缺陷区215从而使得封口缺陷区215全部被去除，而且第二沟槽结构的第二导电类型柱203连接到源极，这样就能消除超结结构的封口缺陷区215对器件性能的不利影响，例如能消除封口缺陷区215所产生的漏电和可靠性问题，从而本发明实施例能在超结结构具有封口缺陷区215的条件下使器件的可靠性满足要求以及使漏电特性稳定；另外，由于第二导电类型柱203是连接到源极，并不是连接到栅极，故本发明实施例的第二沟槽结构不会对器件的性能带来其他额外不利影响。

本发明实施例在超结结构具有封口缺陷区215的条件下，能降低超结结构的外延填充难度并从而提升外延填充效率，特别有利于提高小步进的超结结构的沟槽外延填充的工艺窗口和效率。

本发明实施例还能在第一过渡区即2a区中设置第二沟槽结构，以进一步降低器件的漏电和提升器件的可靠性。

本发明实施例通过将部分过渡区如第二过渡区即2b区和终端区的超结结构的第二导电类型柱203的宽度增加以及深度减少，能使第二过渡区和终端区中超结结构的第二导电类型柱203顶部的封口缺陷区减小或消失，从而能进一步降低器件的漏电和提升器件的可靠性。

本发明实施例还能将第二导电类型环的结深加深，使得过渡区中即使存在封口缺陷区时，第二导电类型环和底部沟道区形成的第一耗尽区也不会进入到封口缺陷区中，从而能进一步降低器件的漏电和提升器件的可靠性。

如图5所示，是本发明第一实施例沟槽栅超结器件的制造方法的流程图，图5中按照光刻工艺层次来描述流程；如图6A至图6F所示，是本发明第一实施例沟槽栅超结器件的制造方法各步骤中器件在电流流动区的剖面示意图；本发明第一实施例沟槽栅超结器件的制造方法中，超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间。图3中，所述电流流动区为1区，所述过渡区又分为第一过渡区和第二过渡区，第一过渡区为2a区，第二过渡区为2b区；所述终端区也分成了3a区和3b区。图3中，1区位于线CC的左侧，2a区位于线CC和线DD之间，2b区位于线DD和线EE之间，3a区位于线EE和线FF之间，3b区位于线FF和线GG之间。包括如下步骤：

步骤一、提供半导体衬底201，在所述半导体衬底201的顶部表面上形成有第一导电类型的第一外延层202，进行第二导电类型环离子注入在所述过渡区中形成第二导电类型环。

步骤一对应于图5中的步骤S102，即“P型保护环photo&IMP”。本发明第一实施例沟槽栅超结器件的制造方法形成的沟槽栅超结器件为N型器件，第一导电类型为N型，第二导电类型为P型，故第二导电类型环为P型环。步骤一中，所述第二导电类型环即P型环为环绕在所述电流流动区中的环形结构，故需要通过光刻工艺进行定义，其中photo表示光刻，IMP表示离子注入，也即，步骤一为需要进行P型环的光刻和离子注入工艺。

本发明第一实施例方法中，P型环即所述第二导电类型环的离子注入在所述过渡区，包括所述第一过渡区和第二过渡区，栅pad以及栅finger下注入P型杂质例如B，注入能量采用60keV-120keV，注入剂量采用2E12cm^-2-5E13cm^-2。

本发明第一实施例方法中，后续形成的沟道区底部的所述第一外延层202组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区。所述第二导电类型环的深度通过退火工艺控制，所述第二导电类型环的退火工艺使所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区215的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区215的下方从而防止所述第一耗尽区进入到所述封口缺陷区215中。

由于所述P型环的形成工艺在后续超结结构形成工艺之前，故能采用一个高温且较长时间的退火工艺进行退火激活，使得所述P型环的P型区域推得比较深，退火工艺的参数如：温度为1000℃-1150℃，时间为60分钟-300分钟，具体参数能按照所述P型环208a需要形成的深度进行调节：例如，能设定为温度为1100℃以及时间为180-300分钟的退火，也能设定为更高温度的退火。由于所述P型环的退火工艺是在后续的第二导电类型柱203即P型柱的形成之前完成，就能不影响PN柱的杂质互相扩散，从而不会影响器件的Rsp。

在一些较佳实施例中，所述P型环的形成工艺使所述第二导电类型环的深度结深达到3.5μm或者4μm以上，所述过渡区的P型柱即所述第二导电类型柱203中即使有部分区域缺陷，也能保障器件有较好的漏电特性和能通过可靠性测试。

通常，在步骤一之前，需要进行第一次零层光刻，以在所述半导体衬底201的划片槽中形成对准或测试用的标记，该步骤对应于图5中的步骤S101，即“Zero photo&etch”，其中，Zero表示第零层光刻，etch表示刻蚀，Zero photo&etch表示通过光刻定义加刻蚀工艺形成第零层的标记。

步骤二、在所述第一外延层202中形成由第一导电类型柱202a和第二导电类型柱203交替排列形成的超结结构；所述电流流动区中具有所述超结结构。本发明第一实施例方法中，所述过渡区和所述终端区中都具有所述超结结构。

步骤二对应于图5中的步骤S103，即“P型柱Trench photo&etch”，第二导电类型柱为P型柱，trench表示P型柱的沟槽即超结沟槽，P型柱Trench photo&etch表示采用光刻定义加刻蚀工艺形成P型柱的沟槽。

如图6A所示，首先、在所述第一外延层202的表面形成硬质掩膜层301。

之后，光刻定义出P型柱的超结沟槽302的形成区域并对第一外延层202进行刻蚀形成超结沟槽302。各所述超结沟槽302的底部表面和所述半导体衬底201的顶部表面具有间隔。

之后、填充第二外延层303将超结沟槽302完全填充，第二外延层303还会延伸到超结沟槽302外的硬质掩膜层301的表面上。通常，所述半导体衬底201为硅衬底，第一外延层202为硅外延层，第二外延层303也为硅外延层。这个所述第二外延层303的电阻率或者杂质浓度要选择得与N型的第一外延层202中的杂质形成好电荷平衡，获得需要的反向击穿电压的能力。

由填充于超结沟槽302中的第二导电类型的第二外延层303组成所述第二导电类型柱203，由所述第二导电类型柱203之间的所述第一外延层202组成所述第一导电类型柱202a；所述第二导电类型柱203的顶部具有封口缺陷区215，所述封口缺陷区215由所述第二外延层303填充所述超结沟槽302时形成于所述超结沟槽302的顶部开口区域。

如图6B1所示，在外延生长过程中，所述第二外延层303会从而所述超结沟槽302的底部表面和侧面生长；在顶部开口，所述第二外延层303还会延伸到所述硬质掩膜层301的表面。图6B1显示了所述第二外延层303还未将所述超结沟槽302封口时的结构示意图。

如图6B所示，外延生长完成后，所述第二外延层303将所述超结沟槽302的顶部封口，但是在所述超结沟槽302的顶部开口区域容易产生缺陷215a，缺陷215a包括：填充的所述第二外延层303的外延材料的密度不够形成的小空洞，或者填充的外延材料的质量不够形成的缺陷。最后，使得所述第二导电类型柱203的顶部具有封口缺陷区215，所述封口缺陷区215由所述第二外延层303填充所述超结沟槽302时形成于所述超结沟槽302的顶部开口区域。

如图6C所示，进行化学机械研磨将所述第一外延层202顶部表面之上的所述第二外延层303研磨掉，所述硬质掩膜层301也研磨掉；使所述第二外延层303仅位于超结沟槽302中并组成所述第二导电类型柱203。化学机械研磨后，由所述第一导电类型柱202a和所述第二导电类型柱203交替排列形成所述超结结构。

本发明第一实施例方法中，在所述电流流动区、所述过渡区和所述终端区中的所述超结结构的步进相同，所述第二导电类型柱203宽度相同，这在所述过渡区和所述终端区的所述第二导电类型柱203中也具有所述封口缺陷区215。在其他一些实施例中也能为：

所述第二过渡区中的所述超结结构的第二导电类型柱203的宽度大于所述电流流动区中的所述第二导电类型柱203的宽度，以使所述第二过渡区中的封口缺陷区215减小或消失。

所述终端区中的所述超结结构的第二导电类型柱203的宽度大于所述电流流动区中的所述第二导电类型柱203的宽度，以使所述终端区中的封口缺陷区215减小或消失。

步骤三、如图3所示，形成保护环介质层205，所述保护环介质层205覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层205的内侧面位于所述过渡区的上，且所述保护环介质层205的内侧面将所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述保护环介质层205的内侧表面的内侧，所述第二过渡区位于所述保护环介质层205的内侧表面的外侧。

本发明第一实施例方法中，所述保护环介质层205也形成在栅极手指的形成区域和栅极衬垫的形成区域中。

所述保护环介质层205为氧化层，所述保护环介质层205的氧化层形成之后，采用光刻加刻蚀工艺对所述保护环介质层205的氧化层进行图形化形成所述保护环介质层205。在一些实施例中，所述保护环介质层205的氧化层为采用热氧化工艺形成的热氧化层组成。在另一些较佳实施例中，所述保护环介质层205的氧化层为热氧化层和采用CVD沉积工艺形成的CVD沉积氧化层的叠加层。所述保护环介质层205中采用热氧化层时，能使所述保护环介质层205的质量更好，从而能提高器件的可靠性。

步骤三对应于图5中的步骤S104，即“Fox formation and photo&etch”，Fox表示场氧化层即所述保护环介质层205的氧化层，formation表示所述保护环介质层205的生长，Fox formation and photo&etch表示进行所述保护环介质层205的生长、光刻定义和刻蚀并形成所述保护环介质层205。

本发明第一实施例方法中，所述过渡区的2a区中所述保护环介质层205被刻蚀掉的区域，一般后续的P型阱注入中，将被注入P型杂质，并在这个区域形成一些接触孔212，将来和源极金属相连，在EAS发生时，易于把附近的终端区和电荷流动区的载流子带走，提升芯片的EAS能力。而在所述过渡区的2b区和终端区上就把所述保护环介质层205保留下来作为所述保护环介质层205，位于所述过渡区的2b区的所述保护环介质层205的上面可能有多晶硅，接触孔和金属形成的金属场板。图3中，则在2b区的所述保护环介质层205的顶部形成有接触孔和金属场板。

步骤四、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构。所述沟槽栅包括形成于栅极沟槽204中的栅介质层206和栅极导电材料层207；所述栅极沟槽204全部或者部分位于所述第一导电类型柱202a中。

在所述电流流动区的各所述第二导电类型柱203中形成第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽204a中的第二介质层206a和第二导电材料层207a；所述第二沟槽204a位于所述第二导电类型柱203中且所述第二沟槽204a在纵向和横向上覆盖所述封口缺陷区215从而使所述封口缺陷区215全部被去除。

本发明第一实施例方法中，采用相同的工艺同时形成所述沟槽栅和所述第二沟槽结构，包括如下分步骤：

步骤41、如图6D所示，进行图形化的沟槽刻蚀工艺形成各所述器件单元结构对应的栅极沟槽204和所述第二沟槽204a。

所述栅极沟槽204全部或者部分位于所述第一导电类型柱202a中，各所述栅极沟槽204的顶部表面相平，各所述栅极沟槽204的底部表面不相平且各所述栅极沟槽204的底部表面的位置偏差由所述沟槽刻蚀工艺确定。

在一些较佳实施例方法中，所述栅极沟槽204和所述第二沟槽204a的深度大于等于4微米。

在横向上，所述第二沟槽204a位于所述第二导电类型柱203的中心左右0.5微米的区域内。

步骤41对应于图5中的步骤S105，即“沟槽栅photo&etch”，沟槽栅photo&etch表示采用光刻定义加刻蚀工艺形成所述沟槽栅的所述栅极沟槽204。

步骤42、如图6E所示，在所述栅极沟槽204的内侧表面形成栅介质层206以及同时在所述第二沟槽204a的内侧表面形成所述第二介质层206a。

在一些实施例方法中，所述栅介质层206采用栅氧化层。

步骤43、如图6E所示，在所述栅极沟槽204中填充栅极导电材料层207以及同时在所述第二沟槽204a中填充第二导电材料层207a。

本发明第一实施例方法中，所述栅极导电材料层207为多晶硅栅。

形成所述栅极导电材料层207的分步骤包括：

形成第一多晶硅层将所述栅极沟槽204和所述第二沟槽204a完全填充并延伸到所述栅极沟槽204和所述第二沟槽204a外部表面。

对所述第一多晶硅层进行图形化刻蚀形成所述多晶硅栅即所述栅极导电材料层207和所述第二导电材料层207a。所述第一多晶硅层的图形化刻蚀还同时形成第一多晶硅场板207b或者所述第一多晶硅层的图形化刻蚀还同时形成所述第一多晶硅场板207b和第二多晶硅场板；所述第一多晶硅场板207b位于所述第二过渡区的所述保护环介质层205上，所述第二多晶硅场板位于所述终端区的所述保护环介质层205且所述第二多晶硅场板为浮空结构。图4中省略了所述第一多晶硅场板207b，在沿所述栅极沟槽204的俯视面的长度方向上，所述栅极沟槽204还延伸到所述第一过渡区中以及所述栅极导电材料层207还延伸到所述第二过渡区中并和所述第一多晶硅场板207b接触。

在其他实施例中也能为：对所述第一多晶硅层进行全面刻蚀形成所述多晶硅栅和所述第二导电材料层207a。此时能节约一块光罩，但是无法形成所述第一多晶硅场板207b和所述第二多晶硅场板。

步骤42和步骤43对应于图5中的步骤S106，即“Gox&poly etch”，Gox表示栅氧化层即所述栅介质层206，poly gate表示所述多晶硅栅。Gox&poly etch表示生长所述栅介质层206和所述第一多晶硅层，进行全面刻蚀形成所述多晶硅栅。

步骤五、如图6E所示，进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区208，各所述器件单元结构的沟道区由所述第二导电类型阱区208组成，所述栅极导电材料层207在纵向上穿过所述沟道区；被位于所述第一导电类型柱202a中的所述栅极导电材料层207的侧面覆盖的所述沟道区表面用于形成导电沟道，所述导电沟道下方被所述栅极导电材料层207侧面覆盖的所述第一导电类型柱202a的表面用于形成积累区。

步骤五对应于图5中的步骤S107，即“Pwell IMP”，由于第二导电类型为P型，故所述第二导电类型阱区208为P型阱，Pwell表示P型阱，IMP表示离子注入，Pwell IMP表示通过离子注入形成所述P型阱。本发明第一实施例方法中，由于是在所述多晶硅栅回刻之后进行，故所述第二导电类型阱区208能够不采用光刻工艺而采用全面离子注入实现，即不需要进行光刻定义，如图3所示，由于在2b区和终端区中形成有保护环介质层205，故所述第二导电类型阱区208仅会形成在1区和2a区中，所以，2a区的所述第二导电类型环208a中还会叠加所述第二导电类型阱区208的离子注入杂质。

所述第二导电类型阱区208为P型阱时，所述第二导电类型阱区208的离子注入的参数能为：注入能量为60Kev，注入杂质为B。所述第二导电类型阱区208的离子注入之后一般有一个退火工艺，温度在1100℃左右，时间为30-60分钟，或者更低温度的退火。

步骤六、如图6F所示，进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区209。

步骤六对应于图5中的步骤S108，即“Nplus photo&IMP”，由于第一导电类型为N型，故所述源区209为N+掺杂区，Nplus表示N+掺杂区，Nplus photo&IMP表示通过光刻加离子注入形成所述源区209。

通常在所述终端区最外侧的终端截止环，所述终端截止环也通过步骤五的第一导电类型重掺杂离子注入和所述源区209同时形成。

本发明第一实施例方法中，步骤六之后，还包括：

形成层间膜211，接触孔212。

所述接触孔212的形成工艺对应于图5中的步骤S109，即“Cont photo&etch”，Cont为所述接触孔212即contact的简称，Cont photo&etch表示通过光刻定义加对所述层间膜211进行刻蚀形成所述接触孔212。

形成正面金属层213，对所述正面金属层213进行图形化形成源极和栅极，所述栅极包括栅衬垫、栅总线和栅手指；

所述沟道区和所述源区209通过顶部对应的所述接触孔212连接到所述源极；

所述第二导电类型环通过顶部且位于所述第一过渡区中的接触孔212连接到所述源极。

在形成有所述第一多晶硅场板207b时，所述第一多晶硅场板207b通过顶部对应的接触孔212连接到所述栅极。

对所述正面金属层213进行图形化形成源极和栅极的步骤对应于图5中的步骤S110，即“Metal photo&etch”，Metal表示所述正面金属层213，Metal photo&etch表示通过光刻加刻蚀工艺对所述正面金属层213进行图形化。

在一些实施例中，沟槽栅超结器件为MOS晶体管，N型器件则为NMOS，这时还包括：

对所述半导体衬底201进行背面减薄，由所述半导体衬底201的本身的第一导电类型重掺杂或者再加背面第一导电类型离子注入形成漏区。

之后在所述漏区背面形成背面金属层214并由所述背面金属层214组成漏极。

由图5所示可知，本发明第一实施例方法的整个工艺流程中仅需要8次光刻即可实现，有些工艺中，第零层光刻即步骤S101可以省略，则仅需7次光刻即可实现。

本发明第一实施例方法能得到了下面的优势：

除了零层，只用7次光刻完成了带有第二沟槽结构的沟槽栅超结MOSFET，成本比较合理。

通过采用Fox即所述保护环介质层205，其工艺在P型阱208高温退火之前，可以进一步提升器件的可靠性。

通过在电荷流动区和至少部分过渡区的P型柱的中心，至少中心左右0.5微米的区域内，设置有和沟槽栅工艺结构相同且同时形成的第二沟槽结构，第二沟槽结构的多晶硅通过接触孔和源极的金属相连。这个第二沟槽结构的深度要大于P型柱顶部的小洞或者不完美的填充区域，这样使得这个缺陷对芯片的性能和可靠性没有影响。

如图7所示，是本发明第二实施例沟槽栅超结器件的制造方法的流程图，本发明第二实施例沟槽栅超结器件的制造方法和本发明第一实施例沟槽栅超结器件的制造方法的区别之外为：

本发明第二实施例沟槽栅超结器件的制造方法中，步骤三也即图7中的步骤S104放置到步骤S106完成之后以及步骤S107进行之前，也即在所述沟槽栅和所述第二沟槽结构形成之后以及所述P型阱208注入之前形成所述保护环介质层205。

通常，由于所述保护环介质层205的厚度较厚，在所述保护环介质层205a的内侧面处会形成较大台阶，本发明第二实施例方法中，Fox的形成，在沟槽栅完成之后进行，这样减小了沟槽栅形成过程的工艺难度。因为当Fox的形成工艺位于沟槽栅的形成工艺之前时，在沟槽栅刻蚀完成后，要进行Gox淀积，之后poly淀积，这个poly淀积在整个硅片上，包括Fox的台阶上，这样poly刻蚀的难度增加了。而将Fox放置在沟槽栅形成之后，就没有了这个台阶，降低了工艺难度。同时，Fox photo放置在pwell之前，其保留区域给Pwell IMP做了保护(mask)，从而Pwell注入同样可以是全面注入，不需要增加mask。

下面结合具体参数对本发明第一实施例超结器件的制造方法做更为详尽的说明：

本发明第一实施例超结器件的制造方法形成图3所示的本发明第一实施例超结器件，下面以本发明第一实施例超结器件为600V的超结NMOSFET为例进行描述。

步骤一之前的步骤S101中，所述半导体衬底201为N型衬底，材料为硅(Si)；N型衬底的电阻率小于0.01欧姆.厘米，典型值0.003-0.005欧姆.厘米，厚度约为725微米；所述半导体衬底201的第一外延层202为N型外延层且掺杂磷，第一外延层202的电阻率1.2欧姆.厘米，对应的杂质浓度为4E15cm^-3，厚度为50微米。

步骤S101包括：淀积的氧化层(ox)，通过光刻刻蚀，在划片槽中形成约/>的Si台阶，作为对准或测量的标记，去除光刻胶。

步骤一中，利用ox作为掩蔽(screen)ox，进行P型环(P ring)的光刻，在过渡区，gate pad，gate finger之下进行硼注入，注入条件B 60Kev-80Kev，5E12cm^-2-5E13cm^-2；将光刻胶除去掉，进行高温退火，退火工艺参数可以采用：温度为1100℃，时间为30-300min，根据需要的终端设计和可靠性的要求设定。这个B注入和退火的设定，可能对芯片的单脉冲雪崩能量(EAS)能力也有影响。之后将si表面的ox全部去除。

步骤二中，在第一外延层202上淀积氧化膜作为硬质掩膜层301。硬质掩膜层301的形成工艺包括：形成热氧化膜，厚度为之后形成氮化硅膜，氮化硅膜能采用CVD膜即CVD工艺沉积的薄膜，氮化硅膜的厚度为/>之后形成氧化膜，能采用CVD淀积形成，厚度为/>或者更厚，例如当需要作为深沟槽刻蚀的阻挡层时，就需要更厚的膜。

通过光刻和刻蚀，刻蚀掉选定区域的硬质掩膜层301之后，再利用硬质掩膜层301作为掩模或者直接用光刻胶作为掩膜，进行硅刻蚀，形成超结沟槽302，超结沟槽302的底部表面和第一外延层202的底部表面之间有一定的距离。相邻的超结沟槽302之间的N型外延部分构成N型柱202a。这里超结沟槽302的顶部宽度可以设定为4.5μm，N型柱202a的顶部宽度能设定为4.5μm，深度能设定为40μm～42μm，超结沟槽302可以是垂直的，也可以是有一定倾斜角的，超结沟槽302的底部表面和第一外延层202的底部表面的距离为8微米～10微米。

之后，在超结沟槽302中填充P型外延层303，将超结沟槽302完全填充。这个硬质掩膜层301上也会淀积有P型外延。P型外延的杂质浓度的设计和分布可以按照沟槽的倾斜角进行设定。要选择得与N型第一外延层202中的杂质成好电荷平衡，获得需要的反向击穿电压,一个实例是超结沟槽302是垂直的，那么P型外延层303的浓度也可以选择为4E15cm^-3。之后利用化学机械研磨将表面的硅全部除掉，之后将表面硬质掩膜层301完全去除，一般采用湿法刻蚀去除硬质掩膜层301。形成P型柱203和N型柱202a，P型柱203和N型柱202a毗邻，形成交替排列的P-N型柱即超结结构。在所述P型柱203的顶部淀积过程中即图6B1到图6B这段外延生长工艺过程中，容许有些局部的空洞或者局域的质量不足够好的，但是位置要控制在一定范围，例如控制在距离Si即所述P型柱203的硅材料的顶部表面之下的2μm之内的区域。

在一些较佳实施例方法中，在P型柱中没有设置第二沟槽结构的区域，例如终端区和第二过渡区中，能把所述超结沟槽的宽度加大，例如宽度加大到5μm，这样比电荷流动区即电流流动区的P型柱沟槽宽度4.5μm更宽，并通过刻蚀工艺，使得在该区域的超结沟槽的深度比电荷流动区的浅，例如电荷流动区的超结沟槽深度为42μm，宽度4.5μm，终端区和第二过渡区即2b区深度为40μm，宽度5.0μm，这样终端区和第二过渡区的P型柱沟槽的深宽比就比电荷流动区的要小，使得完美填充易于实现。

步骤三即步骤S104中，利用热氧化膜，或者淀积CVD膜形成Fox，之后通过光刻+刻蚀，将电流流动区的Fox除去掉，而在终端，至少部分过渡区，gate bus，gate finger，gatepad等区域留下Fox，这样可以提升器件的可靠性和稳定性。这个Fox的厚度一般可以全部是热氧化膜，也可以是热氧化膜(例如/>)和CVD氧化膜的组合。

步骤41中，淀积第二介质膜之后进行光刻和刻蚀，在N型柱202a中形成栅极沟槽204。这层第二介质膜一般设定为氧化硅膜，厚度3000埃～10000埃，栅极沟槽204一般至于N型柱202a中，一些实施例中也可以部分至于P型柱203中。栅极沟槽204的宽度要小于N型柱202a，例如在两边还至少留有每边0.5μm用于形成N+源区，一个设计为宽度设定为1微米～1.2微米，深度可以设定为2微米～4微米，甚至更厚的深度如6μm。

在本发明第一实施例方法中，在电荷流动区和至少部分过渡区即所述第一过渡区也即2a区中，也设置有沟槽即所述第二沟槽，所述第二沟槽宽度也能设定为1微米～1.2微米，深度可以设定为4-6μm。

步骤42中，通过淀积形成栅介质层206和第二介质层206a，栅介质层206一般为栅氧化层，厚度为1000埃～1200埃。

步骤43中，形成栅极导电材料层207对应的第一多晶硅层将栅极沟槽204和第二沟槽204a完全填充，一般第一多晶硅层的厚度为8000埃～12000埃，通常，第一多晶硅层采用N型高掺杂，掺杂杂质采用磷；之后通过光刻和刻蚀将电荷流动区和第一过渡区的第一多晶硅层完全刻蚀掉，把第二过渡区上的第一多晶硅层保留下作为所述第一多晶硅场板207b；还能在终端区域形成浮空的第二多晶硅场板。

步骤五中，通过离子注入形成P型阱区208，一般P型阱区208的注入能量为60Kev；注入杂质为B；注入杂质剂量按照器件阈值电压的要求进行设定，一般是2E12cm^-2～2E13cm^-2。之后一般有一个退火工艺，温度在1100℃左右，时间为30-60分钟，或者更低温度的退火。

步骤六中，之后通过光刻刻蚀形成N型源区209，通常N型源区209的离子注入的注入能量设定为40keV～80keV，注入杂质砷，注入剂量为3E15cm^-2-6E15cm^-2。离子注入后可以有一个激活工艺，例如采用温度为950℃以及时间为30min的热过程，也可以采用一个温度为1000℃-1050℃的快速热退火(RTP)。

步骤六之后的后续工艺中，淀积层间膜211形成多晶硅和正面金属层213间的隔离膜，层间膜211一般先淀积一层不掺杂的氧化膜膜，厚度为1000埃-2000埃；之后淀积BPSG的氧化膜，厚度为8000埃-10000，之后进行温度为950℃以及时间为30min退火实现平坦化处理。

之后，再通过光刻和刻蚀形成接触孔212，接触孔212要把N+源区209引出，并在接触孔212底部注入高浓度的P型杂质和P型阱208相连，一般接触孔212中进行P型杂质注入的注入能量为60keV-80keV，注入杂质为B或者BF2或者两者的组合，注入剂量为3E13cm^-2-2E15cm^-2，最后形成接触区210。

之后，通过金属淀积形成正面金属层213。之后进行金属的光刻和刻蚀形成由正面金属层213组成的源极和栅极。引出源极的正面金属层213会通过接触孔212和对应的源区连接。栅极则通过由正面金属层213形成的栅衬垫(pad)和栅总线(bus)，栅手指(finger)底部对应的接触孔212和多晶硅栅相连；也能在靠近划片槽的保护区域上形成一整圈或者多圈的金属环用于电气和物理保护。正面金属层213的金属可以是AlSiCu，也可以是ALCu，厚度4微米-5微米，厚度越厚，产品形成更优，金属刻蚀后可以有一个温度为400℃-450℃的金属合金化(metal alloy)，用以修复SiO2-Si界面的一些悬挂键，提升阈值电压的稳定性。

之后，通过将芯片背面即所述半导体衬底201的背面进行研磨减薄和背面金属层214的淀积之后，形成由背面金属层214组成的漏极。所述半导体衬底201的厚度一般从725微米减少到60微米-200微米；背面金属层214的金属可以是TiNiAg，总厚度约为10000埃。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种沟槽栅超结器件，其特征在于：超结器件的中间区域为电流流动区，终端区环绕于所述电流流动区的外周，过渡区位于所述电流流动区和所述终端区之间；

在半导体衬底的顶部表面上形成有第一导电类型的第一外延层，在所述第一外延层中形成有由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述第二导电类型柱由填充于超结沟槽中的第二导电类型的第二外延层组成；

所述超结沟槽形成于所述第一外延层中且各所述超结沟槽的底部表面和所述半导体衬底的顶部表面具有间隔；

在所述电流流动区形成有所述超结结构，所述电流流动区的所述第二导电类型柱的顶部具有封口缺陷区，所述封口缺陷区由所述第二外延层填充所述超结沟槽时形成于所述超结沟槽的顶部开口区域；

在所述电流流动区的所述超结结构的顶部形成有多个呈并联结构的超结器件的器件单元结构；

各所述器件单元结构包括沟槽栅；

所述沟槽栅包括形成于栅极沟槽中的栅介质层和栅极导电材料层；所述栅极沟槽全部或者部分位于所述第一导电类型柱中；

各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道；

在所述电流流动区的各所述第二导电类型柱中形成有第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽中的第二介质层和第二导电材料层；所述第二沟槽位于所述第二导电类型柱中且所述第二沟槽在纵向和横向上覆盖所述封口缺陷区从而使所述封口缺陷区全部被去除；

在所述沟道区的表面形成有由第一导电类型重掺杂区组成的源区；

在所述过渡区中形成有第二导电类型环；

所述超结器件还包括由正面金属层图形化形成的源极和栅极；

所述栅极包括栅极衬垫、栅极总线和栅极手指；

所述栅极导电材料层电连接到所述栅极；

所述沟道区、所述源区和所述第二导电材料层都通过顶部对应的接触孔连接到所述源极；

所述第二导电类型环通过顶部且位于所述第一过渡区中的接触孔连接到所述源极。

2.如权利要求1所述的沟槽栅超结器件，其特征在于：保护环介质层覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层的内侧面位于所述过渡区的上，且所述保护环介质层的内侧面将所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述保护环介质层的内侧表面的内侧，所述第二过渡区位于所述保护环介质层的内侧表面的外侧。

3.如权利要求2所述的沟槽栅超结器件，其特征在于：所述保护环介质层也形成在栅极手指的形成区域和栅极衬垫的形成区域中。

4.如权利要求2所述的沟槽栅超结器件，其特征在于：所述保护环介质层为氧化层；所述保护环介质层的氧化层为热氧化层或者为热氧化层和CVD沉积氧化层的叠加层。

5.如权利要求1所述的沟槽栅超结器件，其特征在于：所述第二沟槽结构和所述沟槽栅具有相同的工艺结构且同时形成；

所述栅极沟槽和所述第二沟槽采用相同的光刻加刻蚀工艺同时形成；

所述栅介质层和所述第二介质层的材料相同且同时形成；

所述栅极导电材料层和所述第二导电材料层通过对第一多晶硅层进行全面回刻形成或者进行图形化刻蚀形成。

6.如权利要求2所述的沟槽栅超结器件，其特征在于：在所述过渡区和所述终端区中也形成有所述超结结构；

在所述第一过渡区中的各所述第二导电类型柱中也形成有所述第二沟槽结构。

7.如权利要求6所述的沟槽栅超结器件，其特征在于：所述第二过渡区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述第二过渡区中的封口缺陷区减小或消失；

所述终端区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述终端区中的封口缺陷区减小或消失。

8.如权利要求5所述的沟槽栅超结器件，其特征在于：所述栅极沟槽和所述第二沟槽的深度大于等于4微米；

在横向上，所述第二沟槽位于所述第二导电类型柱的中心左右0.5微米的区域内。

9.如权利要求6所述的沟槽栅超结器件，其特征在于：所述沟道区底部的所述第一外延层组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区，所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区的下方从而防止所述第一耗尽区进入到所述封口缺陷区中。

10.一种沟槽栅超结器件的制造方法，其特征在于：超结器件分为电流流动区、过渡区和终端区，中间区域为所述电流流动区，所述终端区环绕于所述电流流动区的外周，所述过渡区位于所述电流流动区和所述终端区之间；包括如下步骤：

步骤一、提供半导体衬底，在所述半导体衬底的顶部表面上形成有第一导电类型的第一外延层，进行第二导电类型环离子注入在所述过渡区中形成第二导电类型环；

步骤二、在所述第一外延层中形成由第一导电类型柱和第二导电类型柱交替排列形成的超结结构；所述电流流动区中具有所述超结结构；包括如下分步骤：

采用光刻定义加刻蚀工艺在所述第一外延层中形成超结沟槽；各所述超结沟槽的底部表面和所述半导体衬底的顶部表面具有间隔；

进行外延生长工艺在所述超结沟槽中填充第二导电类型的第二外延层；由填充于超结沟槽中的第二导电类型的第二外延层组成所述第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成所述第一导电类型柱；

所述电流流动区中的所述第二导电类型柱的顶部具有封口缺陷区，所述封口缺陷区由所述第二外延层填充所述超结沟槽时形成于所述超结沟槽的顶部开口区域；

步骤三、形成保护环介质层，所述保护环介质层覆盖至少部分所述终端区并延伸到所述过渡区中，所述保护环介质层的内侧面位于所述过渡区的上，且所述保护环介质层的内侧面将所述过渡区分为第一过渡区和第二过渡区，所述第一过渡区位于所述保护环介质层的内侧表面的内侧，所述第二过渡区位于所述保护环介质层的内侧表面的外侧；

步骤四、形成所述超结器件的各器件单元结构的沟槽栅，各所述器件单元结构形成于所述电流流动区的所述超结结构的顶部并呈并联结构，所述沟槽栅包括形成于栅极沟槽中的栅介质层和栅极导电材料层；所述栅极沟槽全部或者部分位于所述第一导电类型柱中；

在所述电流流动区的各所述第二导电类型柱中形成第二沟槽结构，所述第二沟槽结构包括形成于第二沟槽中的第二介质层和第二导电材料层；所述第二沟槽位于所述第二导电类型柱中且所述第二沟槽在纵向和横向上覆盖所述封口缺陷区从而使所述封口缺陷区全部被去除；

步骤五、进行第二导电类型阱注入在所述超结结构表面形成第二导电类型阱区，各所述器件单元结构的沟道区由形成于所述超结结构表面第二导电类型阱区组成，所述栅极导电材料层在纵向上穿过所述沟道区，被位于所述第一导电类型柱中的所述栅极导电材料层的侧面覆盖的所述沟道区表面用于形成导电沟道；

步骤六、进行第一导电类型重掺杂离子注入在所述沟道区的表面形成源区；

步骤七、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极；

所述栅极包括栅极衬垫、栅极总线和栅极手指；

所述栅极导电材料层电连接到所述栅极；

所述沟道区、所述源区和所述第二导电材料层都通过顶部对应的接触孔连接到所述源极；

所述第二导电类型环通过顶部且位于所述第一过渡区中的接触孔连接到所述源极。

11.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：所述保护环介质层也形成在栅极手指的形成区域和栅极衬垫的形成区域中。

12.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：步骤三中，所述保护环介质层为氧化层，所述保护环介质层的氧化层形成之后，采用光刻加刻蚀工艺对所述保护环介质层的氧化层进行图形化形成所述保护环介质层。

13.如权利要求12所述的沟槽栅超结器件的制造方法，其特征在于：所述保护环介质层的氧化层为采用热氧化工艺形成的热氧化层组成；或者所述保护环介质层的氧化层为热氧化层和采用CVD沉积工艺形成的CVD沉积氧化层的叠加层。

14.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：步骤四中，采用相同的工艺同时形成所述沟槽栅和所述第二沟槽结构，包括如下分步骤：

采用光刻定义加刻蚀工艺同时形成所述栅极沟槽和所述第二沟槽；

在所述栅极沟槽的内侧表面形成所述栅介质层以及同时在所述第二沟槽的内侧表面形成所述第二介质层；

形成第一多晶硅层将所述栅极沟槽和所述第二沟槽完全填充并延伸到所述栅极沟槽和所述第二沟槽外部表面；

对所述第一多晶硅层进行全面回刻形成或者进行图形化刻蚀同时形成由填充于所述栅极沟槽中的所述第一多晶硅层组成的所述栅极导电材料层以及由填充于所述第二沟槽中的所述第一多晶硅层组成的所述第二导电材料层。

15.如权利要求10所述的沟槽栅超结器件的制造方法，其特征在于：在所述过渡区和所述终端区中也形成有所述超结结构；

步骤四中，也包括：同时在所述第一过渡区中的各所述第二导电类型柱中形成所述第二沟槽结构。

16.如权利要求15所述的沟槽栅超结器件的制造方法，其特征在于：步骤二中，所述第二过渡区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述第二过渡区中的封口缺陷区减小或消失；

所述终端区中的所述超结结构的第二导电类型柱的宽度大于所述电流流动区中的所述第二导电类型柱的宽度，以使所述终端区中的封口缺陷区减小或消失。

17.如权利要求14所述的沟槽栅超结器件的制造方法，其特征在于：所述栅极沟槽和所述第二沟槽的深度大于等于4微米；

在横向上，所述第二沟槽位于所述第二导电类型柱的中心左右0.5微米的区域内。

18.如权利要求15所述的沟槽栅超结器件的制造方法，其特征在于：所述沟道区底部的所述第一外延层组成漂移区，在所述超结器件反偏时，在所述过渡区中，所述漂移区会对所述第二导电类型环产生纵向耗尽并形成第一耗尽区；

步骤一中，所述第二导电类型环的深度通过退火工艺控制，所述第二导电类型环的退火工艺使所述第二导电类型环的深度大于等于所述第一耗尽区的深度和所述封口缺陷区的深度和，使所述超结器件反偏时使所述第一耗尽区完全位于所述封口缺陷区的下方从而防止所述第一耗尽区进入到所述封口缺陷区中。