KR20110052226A - Ｒｃｔ 소자 및 그 ｒｃｔ 소자를 포함하는 디스플레이 장치 - Google Patents

Ｒｃｔ 소자 및 그 ｒｃｔ 소자를 포함하는 디스플레이 장치 Download PDF

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정용상
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삼성전자주식회사
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Abstract

본 발명의 사상은 리세스 채널 트랜지스터(RCT)에서의 GILD 누설전류 문제를 해결할 수 있는 RCT 소자 및 그 제조방법 그리고 그 RCT 소자를 포함한 디스플레이 장치를 제공한다. 그 RCT 소자는 기판; 상기 기판 상으로 형성되되, 폴리 실리콘 갭-필에 의해 내부가 모두 채워지지 않는 정도의 폭을 갖는 제1 트렌치; 상기 제1 트렌치 내벽에 형성된 게이트 절연막; 상기 게이트 절연막 상으로 상기 폴리 실리콘 갭-필에 의해 상기 트렌치의 하부 부분을 매립하여 형성된 제1 리세스 게이트(recess gate); 및 상기 제1 리세스 게이트 양 측면의 상기 기판 상으로 형성된 소스 및 드레인을 포함한다.

Description

ＲＣＴ 소자 및 그 ＲＣＴ 소자를 포함하는 디스플레이 장치{RCT(Recessed Channel Transistor) device, and display apparatus comprising the same RCT device}
본 발명의 사상은 반도체 소자에 관한 것으로, 특히 리세스 게이트 구조를 갖는 리세스 채널 트랜지스터(RCT) 소자 및 그 제조방법 그리고 그 RCT 소자를 포함한 디스플레이 장치에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 피치 또한 급격히 감소하고 있다. 특히, 트랜지스터의 사이즈가 감소함에 따라 채널 길이 또한 감소 되어 쇼 채널 효과(short channel effect)가 발생한다. 이에 따라, 트랜지스터의 사이즈는 감소시키면서 채널 길이를 증가시키기 위한 방법으로 리세스 채널(recess channel) 구조를 갖는 트랜지스터, 즉 리세스 채널 트랜지스터(recess channel transistor: RCT)가 도입되었다.
이러한 RCT에서는 게이트 전극을 형성하는 폴리 실리콘, 즉 GPOLY와 소스/드레인 사이에 게이트 절연막이 배치되어 있으므로 고전계가 드레인에 인가되면 GIDL(Gate Induced Drain Leakage) 누설전류가 발생하는 문제점이 있다. 이러한 GIDL 누설전류 문제를 개선하기 위해서는 게이트 절연막을 두껍게 하거나 소스/드레인 농도를 낮게 구성하여야 한다. 그러나 그와 같이 형성하는 경우에는 공정이 복잡해지거나 또는 소자의 전류구동능력이 감소되는 문제점을 발생한다.
특히, 이러한 GIDL 누설문제는 고전압이 주로 인가되고 또한 리세스 게이트의 폭이 비교적 넓은 RCT를 채용하는 DDI(Display Driver IC)에서 좀더 심각하다.
본 발명의 사상이 해결하고자 하는 과제는 RCT에서의 GILD 누설전류 문제를 해결할 수 있는 리세스 채널 트랜지스터(RCT) 소자 및 그 제조방법 그리고 그 RCT 소자를 포함한 디스플레이 장치를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 사상은 기판; 상기 기판 상으로 형성되되, 폴리 실리콘 갭-필 공정에 의해 내부가 모두 채워지지 않는 정도의 폭을 갖는 제1 트렌치; 상기 트렌치 내벽에 형성된 절연막 및 상기 절연막 상으로 형성된 폴리 실리콘막(poly-silicon layer)를 구비하고, 상기 폴리 실리콘막이 상기 트렌치의 하부 부분을 매립하는 구조를 갖는 리세스 게이트(recess gate); 및 상기 리세스 게이트 양 측면의 상기 기판 상으로 형성된 소스 및 드레인을 포함하는 리세스 채널 트랜지스터(Recessed Channel Transistor: RCT) 소자를 제공한다.
본 발명의 실시예에 있어서, 상기 리세스 채널 트랜지스터 소자는 상기 폴리 실리콘 갭-필 공정에 의해 내부가 모두 채워지는 정도의 폭을 갖는 제2 트렌치 더 포함할 수 있으며, 상기 폴리 실리콘막은 상기 소스 및 드레인 영역과 수형방향으로 겹쳐지지 않을 정도의 높이로 형성될 수 있다. 구체적으로, 상기 소스 및 드레인은 고농도 도핑이 되어 있는 상부의 고농도 도핑 영역 및 저농도 도핑이 되어 있는 하부의 저농도 도핑 영역을 포함하고, 상기 폴리 실리콘 막은 상기 고동도 도핑 영역과 수평방향으로 겹쳐지지 않을 정도의 높이로 형성될 수 있다. 이때, 상기 절 연막은 상기 트렌치 내에서 동일 두께를 갖는다.
본 발명의 사상은 또한, 상기 과제를 해결하기 위하여, 복수의 게이트 라인들과 복수의 데이터 라인들을 구비한 액정 디스플레이 패널; 상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 상기 데이터 라인들을 구동하기 위한 소스 드라이버; 및 디지털 비디오 데이터를 저장하여 상기 소스 드라이버로 공급하는 메모리;를 포함하고, 상기 게이트 또는 소스 드라이버에 포함된 트랜지스터는 제1 항의 리세스 채널 트랜지스터 소자로 형성된 것을 특징으로 하는 디스플레이 장치를 제공한다.
본 발명의 실시예에 있어서, 상기 리세스 채널 트랜지스터 소자는 상기 메모리에도 형성될 수 있다.
더 나아가, 본 발명의 사상은 상기 과제를 해결하기 위하여, 기판 상에 폴리 실리콘 갭-필에 의해 내부가 모두 채워지지 않는 정도의 폭을 갖는 트렌치를 형성하는 단계; 상기 트렌치 내벽 및 상기 기판 상면으로 절연막을 형성하는 단계; 상기 절연막 상으로 폴리 실리콘 갭-필을 통해 상기 트렌치를 매립하는 폴리 실리콘 막을 형성하는 단계; 상기 트렌치의 매립되지 않는 부분을 채우기 위해 상기 폴리 실리콘막 상으로 포토 레지스트(Photo Resist: PR)를 형성하는 단계; 상기 트렌치 하부 부분에 상기 폴리 실리콘막을 유지시키면서, 에치-백(etch-back)을 통해 상기 포토 레지스트 및 폴리 실리콘막을 제거하여 리세스 게이트를 형성하는 단계; 및 상기 트렌치 양 측면의 상기 기판 상으로 소스 및 드레인을 형성하는 단계;를 포함하는 리세스 채널 트랜지스터 소자 제조방법을 제공한다.
본 발명의 실시예에 있어서, 상기 포토 레지스트 및 폴리 실리콘막 제거 단계에서, 상기 포토 레지스트가 남은 경우에는 PR 스트립(strip)을 통해 남은 PR을 제거하는 단계를 더 포함할 수 있다. 그에 따라, 상기 남은 PR 제거에 의해 상기 트렌치 내의 폴리 실리콘막의 상면 중심부는 홈이 형성될 수 있다.
본 발명의 실시예에 있어서, 상기 PR을 형성하는 단계는, 상기 PR의 코팅 레서피(recipe)를 조절하면서 상기 PR을 도포하는 단계; 및 상기 PR을 리플로우(reflow)하는 단계;를 포함할 수 있다. 또한, 상기 PR을 형성하는 단계에서, 상기 PR의 코팅 레서피(recipe)를 조절하면서 상기 PR을 스핀 코팅하며, 상기 PR의 코팅 레서피(recipe) 조절은 상기 PR의 스핀 코팅 속도의 조절 및 상기 PR의 점도의 조절을 포함할 수 있다.
본 발명의 사상에 의한 RCT 소자, 그 RCT 소자를 포함하는 디스플레이 장치 및 그 RCT 소자를 제조하는 방법은 PR 리플로우 공정의 도입을 통해 게이트 절연막의 두께를 균일하게 유지하게 하면서도, 폴리 실리콘막을 소스/드레인 영역 하부로 배치되도록 함으로써, GIDL 누설 전류를 효과적으로 방지할 수 있다.
또한, 종래 게이트 절연막을 상하부에서 다른 두께로 형성할 필요가 없으며, 폭이 넓은 리세스 게이트의 경우에, PR 리플로우 공정을 통해 포토-마스크 공정을 한 단계 생략할 수 있으므로, 공정 복잡도를 현저히 감소시킬 수 있다.
이하에서 첨부된 도면을 참조하여 본 발명의 사상에 대한 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명의 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 사상에 대한 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자에 대한 단면도이다.
도 1을 참조하면, 본 실시예의 RCT 소자는 기판(100) 상으로 형성된 소자 분리막(120), 소자 분리막(120) 사이에 형성된 리세스 게이트(150a), 리세스 게이트(150b)를 감싸는 게이트 절연막(140) 및 리세스 게이트 양 측면으로 게이트 절연막을 사이에 두고 소스/드레인(160)을 포함한다.
리세스 게이트(150a)는 기판(100)에 트렌치(T1)를 형성한 후, 폴리 실리콘 갭-필(gap-fill)을 통하여 트렌치(T1)를 매립하여 형성된다. 본 실시예에서 트렌치(T1)는 폴리 실리콘 갭-필에 의해 트렌치(T1)가 완전하게 채워지지 않는 정도의 폭을 가질 수 있다. 그에 따라, 폴리 실리콘 갭-필 후에 트렌치(T1)는 중앙부 소정 부분이 완전히 매립되지 않고 공간으로써 남게 된다.
구체적으로 설명하면, 폴리 실리콘 갭-필을 통하여 트렌치(T1)가 매립되는 경우, 폴리 실리콘은 콘포말(conformal)하게 트렌치(T1) 내벽에 형성될 수 있다. 따라서 폴리 실리콘 갭-필에 의해 트렌치(T1)가 완전하게 채워지지 않는 정도의 폭은 트렌치(T1)의 폭(w)과 형성되는 폴리 실리콘의 두께(t)의 의해 결정된다. 예를 들어, 트렌치(T1)의 폭(w)이 폴리 실리콘의 두께(t)의 두 배보다 큰 경우에는 폴리 실리콘 갭-필에 의해 트렌치(T1)가 완전하게 채워지지 않을 수 있다(도 4c 참조).
이와 같이 트렌치의 소정 부분이 매립되지 않는 상태에서, 에치-백(etch-back)을 수행하여 폴리 실리콘을 트렌치 내에 어느 정도 수준까지 잔존시키면서 제거할 수는 없다. 즉, 에치-백을 수행하면 폴리 실리콘 두께가 얇은 중앙 부분이 식각되어 노출될 위험성이 있기 때문에, 트렌치가 완전히 채워지지 않은 경우에는 에치-백을 수행할 수 없다.
본 실시예에서는 기판 폴리-실리콘 갭-필 공정 후에 포토 레지스트(PR)를 도포하고 PR 리플로우(reflow)를 수행한다. PR 리플로우 공정을 통해 트렌치의 채워지지 않은 부분을 PR로서 채운다. 이러한 PR 리플로우 공정 후에 에치-백 공정을 수행하여 트렌치의 상부 소정의 폴리 실리콘을 제거한다. 한편, 에치-백 공정 후에 트렌치 내에 PR이 남아 있는 경우에는 PR 스트립(strip)을 통해 제거할 수 있다.
여기서, PR 리플로우 공정을 예시하였지만, PR 스핀 코팅 시에 코팅 레서피(recipe) 조절, 예컨대, 스핀 코팅 속도의 조절이나 PR 점도 조절을 통해, PR 리플로우와 같은 효과를 구현할 수 있다. 또한, PR 리플로우 공정과 PR 코팅 레서피 조절을 함께 사용하여 트렌치의 채워지지 않은 부분을 PR로 채울 수도 있다.
에치-백 공정 후에 트렌치 내부로 남게 되는 폴리 실리콘, 즉 리세스 게이 트(150a)는 상면에 홈(H2)가 형성되며, 그 상면이 주변의 소스/드레인(160)과 수평 방향에서 겹치는 않은 정도의 높이로 유지된다. 즉, 리세스 게이트(150a)의 상면이 주변의 소스/드레인(160)의 하부 면보다 더 낮게 형성된다. 한편, 소스/드레인(160)이 고농도 도핑 영역(162)과 저농도 도핑 영역(164)으로 나뉘는 경우는 리세스 게이트(150a)의 상면은 고농도 도핑 영역(162)과 겹치지 않은 정도의 높이, 즉, 고농도 도핑 영역의 하부 면보다 낮게 유지될 수 있다. 이와 같이 리세스 게이트(150a)의 상면이 소스/드레인(160)의 고농도 도핑 영역과 수평 방향으로 겹치지 않음으로써, 종래 얇은 게이트 절연막으로 인해 발생하던 GIDL 누설 전류 문제를 해결할 수 있다. 반면, 리세스 게이트(150a)의 상면은 저농도 도핑 영역(164)와 겹쳐서 형성될 수 있다.
그에 따라, 종래에 GIDL 누설 전류를 방지하기 위하여 리세스 게이트와 소스/드레인 부분이 겹치는 부분의 게이트 절연막을 두껍게 형성할 필요가 없고, 트렌치 내부 전면에 있어서 게이트 절연막을 두께를 균일하게 유지시킬 수 있다.
전술한 트렌치 형성 후에 트렌치 내부로 폴리-실리콘 갭-필, PR 리플로우, 및 에치-백 공정 등에 대해서는 도 4a ~ 4h의 RCT 소자 제조 과정의 도면들에 대한 설명 부분에서 좀더 상세히 기술한다.
한편, 본 실시예에서, 리세스 게이트(150a) 및 게이트 절연막(140) 상으로는 층간 절연막(ILD, 180)이 형성될 수 있다. 한편, 도시하지는 않았지만, 리세스 게이트(150a) 상면으로 바로 층간 절연막(180)을 형성하지 않고, 먼저 리세스 게이트(150a) 상면에 캡핑 절연막(미도시)을 형성한 후에 그 상부로 층간 절연막을 형 성할 수도 있다. 또한, 소스/드레인(160) 영역으로는 층간 절연막(180) 및 게이트 절연막(140)을 관통하여 소스/드레인(160)에 전기적으로 연결되는 콘택이 형성될 수 있음은 물론이다.
RCT 소자에서는 게이트 전극을 형성하는 폴리 실리콘, 즉 GPOLY와 소스/드레인 사이에 게이트 절연막이 배치되어 있으므로 고전계가 드레인에 인가되면 GIDL(Gate Induced Drain Leakage) 누설전류가 발생할 수 있다. 이러한 GIDL 누설전류를 방지하기 위해서는 게이트 절연막을 두껍게 하거나 소스/드레인 농도를 낮게 구성하여야 한다. 그러나 그와 같이 형성하는 경우에는 공정이 복잡해지거나 또는 소자의 전류구동능력이 감소 될 수 있다. 이러한 GIDL 문제는 고전압이 주로 인가되고 또한 리세스 게이트의 폭이 비교적 넓은 RCT를 채용하는 DDI(Display Driver IC)에서 좀더 심각할 수 있다. 본 실시예에서는 리세스 게이트(150a)의 상면이 소스/드레인(160)의 고농도 도핑 영역과 수평 방향으로 겹치지 않게 형성됨으로써, RCT 소자의 GIDL 누설 전류 문제를 해결할 수 있다.
도 2는 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자에 대한 단면도이다.
도 2를 참조하면, 본 실시예에의 RCT 소자는 도 1에서 RCT 소자와 유사하나, 또 다른 리세스 게이트(150b)가 포함되어 있고, 그 폭이 도 1의 리세스 게이트(150a) 보다는 좁다는 점에서 도 1의 RCT 소자와 차이가 있다.
좀더 구체적으로 설명하면, 기판(100) 상으로 RCT 소자는 다수 개 형성될 수 있고, 그에 따라 리세스 게이트도 다수 개 형성될 수 있다. 리세스 게이트는 크게 두 가지로 구분될 수 있는데, 첫 번째 타입은 앞서 도 1에서 설명한 바와 같이 폴리 실리콘 갭-필을 통해 완전히 채울 수 없는 넓은 폭을 갖는 트렌치에 형성된 넓은(wide) 리세스 게이트(150a)이고, 두 번째 타입은 그 폭이 좁아서 폴리 실리콘 갭-필을 완전히 채울 수 있는 좁은 폭을 갖는 트렌치에 형성된 좁은(narrow) 리세스 게이트(150b)이다.
일반적으로, 트렌치의 폭이 0.6 ㎛ 이상인 경우에는 갭-필 공정을 통해 트렌치를 완전히 채우기가 매우 힘들며, 만약 모두 채우려면 포토 마스크 공정 등이 더 필요할 수 있다. 한편, 리세스 게이트 구분을 위하여 트렌치의 폭을 0.6 ㎛로 예시하였으나, 리세스 게이트의 구분이 그러한 수치에 한정되는 것이 아니고, 공정상 갭-필 공정을 통해 트렌치가 완전히 채워질 수 있느냐 아니면 채워지지 않느냐로 리세스 게이트를 구분하는 것이 좀더 바람직하다고 할 수 있다.
구체적으로 설명하면, 폴리 실리콘 갭-필을 통하여 트렌치가 매립되는 경우, 폴리 실리콘은 콘포말(conformal)하게 트렌치 내벽에 형성될 수 있다. 따라서 폴리 실리콘 갭-필에 의해 트렌치가 완전하게 채워지지 않는 정도의 폭은 트렌치의 폭(w)과 형성되는 폴리 실리콘의 두께(t)의 의해 결정된다. 예를 들어, 트렌치의 폭(w)이 폴리 실리콘의 두께(t)의 두 배보다 큰 경우에는 폴리 실리콘 갭-필에 의해 트렌치가 완전하게 채워지지 않을 수 있다(도 4c 참조).
만약, 좁은 리세스 게이트(150b)만이 형성되는 경우에는 폴리 실리콘이 갭-필 공정을 통해 좁은 트렌치(T2)가 모두 채워질 수 있으므로 PR 리플로우 공정이 필요없이 바로 에치-백을 통해 좁은 트렌치(T2) 내의 폴리 실리콘을 제거함으로써, 좁은 리세스 게이트(150b)를 형성할 수 있다. 그러나, 본 실시예와 같이 넓은 리세스 게이트(150a)도 함께 형성되는 경우에는 앞서와 같이 PR 리플로우 공정을 통해 넓은 트렌치(T1)의 채워지지 않는 부분을 PR로 채우고 나서 에치-백을 통해 트렌치(T1) 내의 폴리 실리콘을 제거하게 된다. 이때, 좁은 트렌치(T2) 내의 폴리-실리콘도 제거됨은 물론이다.
좁은 리세스 게이트(150b)의 상면도 소스/드레인(160)과 수평 방향으로 겹치지 않을 정도의 높이로 유지된다. 또한, 소스/드레인(160)이 고농도 도핑 영역(162)과 저농도 도핑 영역(164)으로 나누어지는 경우에는 좁은 리세스 게이트(150b)의 상면이 고농도 도핑 영역(164)과 수평 방향으로 겹치지 않을 정도의 높이로 형성될 수 있다.
일반적으로 넓은 리세스 게이트(150a)는 DDI(Display Driver IC)에서 소스 또는 게이트 드라이버에 포함된 드라이버 트랜지스터, 또는 로직 회로 내의 트랜지스터를 구성한다. 드라이버 트랜지스터에는 상당히 높은 고전압이 인가될 수 있는데, 예컨대, 8 ~ 20 V의 전압이 인가되어 심각한 GIDL 누설 전류 문제가 발생할 수 있다. 본 실시예에서는 리세스 게이트(150a)가 고농도의 소스/드레인 영역과 수평 방향으로 겹치지 않도록 형성됨으로써, GIDL 누설 전류 문제를 효과적으로 방지할 수 있다.
한편, 좁은 리세스 게이트(150b)는 일반적으로 메모리 셀 영역에 형성된 트랜지스터에 적용될 수 있는데, 본 실시예에서는 그러한 메모리 셀 영역에서의 트랜지스터의 경우도 리세스 게이트가 고농도의 소스/드레인 영역과 수평 방향으로 겹 치지 않도록 형성됨으로써, 역시 메모리 셀 영역에서의 GIDL 누설 전류 문제를 해결할 수 있다.
넓은 리세스 게이트 및 좁은 리세스 게이트에 적용 부분에 대해서 드라이버 트랜지스터나 셀 영역 트랜지스터를 예시하였지만, 필요에 따라 넓은 리세스 게이트나 좁은 리세스 게이트는 다양한 영역의 트랜지스터에 적용될 수 있음은 물론이다. 그에 따라, 넓은 리세스 게이트나 좁은 리세스 게이트가 함께 형성되는 반도체 소자의 경우에, 본 실시예서와 같은 PR 리플로우 공정 및 에치-백 공정을 통해 리세스 게이트를 소스/드레인 영역과 수평 방향으로 겹쳐지지 않도록 형성되게 함으로써 GIDL 누설 전류 문제를 해결할 수 있음은 물론이다.
도 3은 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자를 포함하는 디스플레이 장치에 대한 블럭 구조도이다.
도 3을 참조하면, 본 실시예의 디스플레이 장치는 소스 드라이브(200), 게이트 드라이브(300), 메모리(400), 컨트롤러(500), 패널(600) 및 파워 서플라이(700)를 포함할 수 있다.
소스 드라이버(200)는 컨트롤러(500)로부터 제어 신호를 입력받아 수평 동기 신호(HSYNC)에 응답하여 라인 단위로 데이터를 패널(600)에 출력하고, 게이트 드라이버(300)는 컨트롤러(500)로부터 제어 신호를 입력받아 소스 드라이버(200)로부터 출력된 데이터를 패널(600)에 순차적으로 출력하기 위하여 게이트 라인들을 제어한다.
디스플레이 패널(600)은 복수의 게이트 라인들과 복수의 데이터 라인들을 구 비하여, 소스 드라이버(200)로부터 입력된 데이터를 디스플레이하며, 메모리(400)는 데이터, 즉 디지털 비디오 데이터를 저장하여 상기 소스 드라이버(200)로 공급한다. 또한, 파워 서플라이(700)는 소스 드라이버(200), 게이트 드라이버(300), 메모리(400), 컨트롤러(500), 및 디스플레이 패널(600)에 전원을 공급한다.
한편, 컨트롤러(500)는 수직 동기 신호(VSYNC) 및 수평 동기 신호, 데이터 인에이블 신호(DE), 클럭 신호(CLK)를 입력받아 소스 드라이버(200) 및 게이트 드라이버(300)에 제어 신호들을 전송한다. 한편, 메모리(400)가 소스 드라이버(200)로 연결되지 않고 컨트롤러(500)로 연결된 경우에는 컨트롤러(500)에서 데이터를 소스 드라이버(200)에 전송할 수도 있다.
본 실시예에서, 소스 드라이버(200) 및 게이트 드라이버(300)는 다수의 드라이버 트랜지스터를 포함하는데, 이러한 드라이버 트랜지스터는 넓은 리세스 게이트로 구성될 수 있다. 이러한 넓은 리세스 게이트 갖는 드라이버 트랜지스터는 도 1 또는 도 2에서 설명한 바와 같이 PR 리플로우 및 에치-백 공정을 통해 리세스 게이트가 고농도의 소스/드레인과 수평 방향에서 겹치지 않게 형성됨으로써, GIDL 누설 전류 문제가 발생하지 않도록 할 수 있다.
한편, 메모리(400)에 다수의 트랜지스터가 포함될 수 있고, 이러한 메모리에 포함된 트랜지스터들은 좁은 리세스 게이트로 구성될 수 있다. 그에 따라, 도 2에서 설명한 바와 같이 PR 리플로우 및 에치-백 공정을 통해 리세스 게이트가 고농도의 소스/드레인과 수평 방향에서 겹치지 않게 형성됨으로써, 셀 영역에서의 GIDL 누설 전류 문제도 해결할 수 있다.
더 나아가, 디스플레이 장치의 소스 드라이버나 게이트 드라이버에 한정되지 않고, 다른 로직 소자 부분이나 다른 전자전기장치에서 넓은 리세스 게이트를 포함하는 트랜지스터가 요구되는 경우에 본 실시예의 RCT 소자가 적용될 수 있음은 물론이다.
도 4a ~ 4h는 본 발명의 사상에 대한 일 실시예에 따른 도 2의 RCT 소자의 제조 과정을 보여주는 단면도들이다.
도 4a를 참조하면, 활성 영역을 정의하는 소자 분리막(120)이 형성된 기판(100) 상으로 리세스 게이트를 형성하기 위한 트렌치(T1, T2)가 형성된다. 여기서, 오른쪽의 트렌치(T1)는 넓은 리세스 게이트를 형성하기 위한 트렌치이고, 왼쪽의 트렌치(T2)는 좁은 리세스 게이트를 형성하기 위한 트렌치이다. 전술한 바와 같이 넓은 리세스 게이트 형성을 위한 트렌치는 폴리 실리콘 갭-필 공정을 통해 내부를 완전히 매립하지 못하는 정도의 넓은 폭을 가지며, 좁은 리세스 게이트 형성을 위한 트렌치는 폴리 실리콘 갭-필 공정을 통해 내부를 완전히 매립할 수 있는 정도의 폭을 갖는다.
도 4b를 참조하면, 트렌치(T1, T2)가 형성된 기판(100) 전면으로 게이트 절연막(140)을 형성한다. 그에 따라 트렌치(T1, T2) 내벽으로도 게이트 절연막이 형성된다. 이러한 게이트 절연막(140)은 예컨대, 실리콘 산화막 또는 고유전체 물질 등으로 형성될 수 있다.
도 4c를 참조하면, 게이트 절연막(140) 상으로 폴리 실리콘막(150)을 형성한다. 폴리 실리콘막(150) 형성을 통해 트렌치(T1, T2) 내에 폴리 실리콘이 매립되는 데, 이와 같이 폴리 실리콘을 트렌치(T1, T2) 내로 매립하는 것을 폴리 실리콘 갭-필이라고 칭한다. 도시된 바와 같이 왼쪽은 좁은 트렌치(T2)는 내부가 폴리 실리콘에 의해 완전히 매립되며, 오른쪽의 넓은 트렌치(T1)는 내부가 완전히 매립되지 못하고 중앙 부분(H)이 공간으로 남게 된다. 즉, 오른쪽의 넓은 트렌치(T1)의 폭(w)은 폴리 실리콘막(150)의 두께(t)보다 2배 이상임을 알 수 있다. 이와 같이 중앙 부분(H)이 비어 있는 경우에는 바로 에치-백을 수행하여 트렌치 내의 폴리 실리콘을 제거할 수 없음은 전술한 바와 같다.
도 4d를 참조하면, 폴리 실리콘막(150) 상으로 포토 레지스트(PR, 170)를 도포한다. PR은 일반적으로 PR 코팅 레서피를 조절함으로써, 요구되는 두께를 가지도록 형성된다. 일반적으로, PR 들은 동일한 두께로 전면에 형성되게 되므로, 도시된 바와 같이 도시된 바와 트렌치(T1) 내에 폴리 실리콘으로 매립되지 않은 부분으로 홈(H1)이 형성되게 된다. 한편, PR은 후에 수행되는 에치-백 공정에서 폴리 실리콘과 비슷한 식각 속도로 제거되도록 하기 위해 PR과 폴리 실리콘의 식각 선택비는 1: 0.5 ~ 2 정도가 바람직하다.
도 4e를 참조하면, PR 도포 후에 트렌치 부분에 형성된 홈(H1)을 제거하기 위하여 PR 리플로우 공정을 수행한다. PR 리플로우 공정은 PR(170a)에 적절한 온도, 예컨대 100℃ 정도로 가열하여 PR을 홈으로 흘러들어가게 함으로써, 홈(H1)을 PR로 메우는 과정을 말한다. 도시된 바와 같이 트렌치 부분 상부로 형성되어 있던 홈이 제거되었음을 알 수 있다.
한편, PR 리플로우 공정 전에 PR 코팅 레서피를 적절히 조절하여, 홈(H1)이 형성되지 않도록 할 수도 있다. 예컨대, 스핀 코팅의 속도나 PR의 점도를 적절히 조절하게 되면, 홈(H1) 부분으로 PR이 흘러들어가 홈(H1)이 제거될 수도 있다. 이와 같이 PR 코팅 레서피 조절을 통해 홈(H1)이 제거된 경우에는 PR 리플로우 공정을 수행하지 않을 수도 있지만, 홈(H1)의 제거를 좀더 확실히 하기 위해서, PR 코팅 레서피 조절과 PR 리플로우 공정을 함께 병행하는 것이 바람직하다.
본 실시예에서는 PR 코팅 레서피 조절, PR 리플로우 공정, 또는 PR 코팅 레서피 조절과 PR 리플로우 공정 병행 실시를 통해 트렌치의 홈을 채움으로써, 트렌치의 채워지지 않은 부분을 매립하기 위하여 별도의 PR 마스크 공정을 수행할 필요가 없다.
도 4f를 참조하면, 기판 전면으로 에치-백을 수행한다. 에치-백을 통해 게이트 절연막(140) 상의 폴리 실리콘막(170)과 PR이 대부분 제거되고 트렌치(T1, T2) 내부의 하부 부분으로만 폴리 실리콘 및 PR(170b)이 잔존하게 된다. 트렌치(T1, T2) 내부 하부로 잔존하는 폴리 실리콘이 리세스 게이트(150a, 150b)가 된다. 여기서, 에치-백을 통해 잔존하는 폴리 실리콘, 즉 리세스 게이트(150a, 150b)의 상면은 후에 리세스 게이트(150a, 150b) 양 측면으로 형성되는 소스/드레인 영역과 수평 방향으로 겹쳐지지 않는 높이로 유지된다. 즉 리세스 게이트(150a, 150b)의 상면은 소스/드레인의 하부 면보다 낮게 유지된다. 좀더 정확히는 소스/드레인의 고농도 도핑 영역의 하부 면보다 리세스 게이트의 상면이 낮게 유지될 수 있다. 또한, 에치-백 공정 조건에 따라, 리세스 게이트(150a, 150b)의 상면은 평평하게 형성될 수 있다(미도시).
도 4g를 참조하면, 넓은 리세스 게이트(150a)에 잔존하는 PR(170b)을 PR 스트립(strip)을 통해 제거한다. 그에 따라, 넓은 리세스 게이트(150a)의 중앙 부분으로는 홈(H2)이 형성될 수 있으며, 리세스 게이트(150a)는 기판(100) 표면으로부터 서로 다른 깊이를 가질 수 있다. 한편, 넓은 리세스 게이트(150a)에 PR이 잔존하지 않은 경우에는 PR 스트립 공정을 생략할 수 있음은 물론이다.
도 4h를 참조하면, 리세스 게이트(150a, 150b) 양 측면으로 불순물 도핑을 통해 소스/드레인(160)을 형성한다. 소스/드레인(160)은 도핑 농도 조절을 통해 상부로 고농도 도핑 영역(162)과 하부로 저농도 도핑 영역(164)을 포함하도록 형성할 수 있다. 본 실시예에서, 리세스 게이트(150a, 150b)의 상면은 고농도 도핑 영역과 수평으로 겹치지 않도록 고농도 도핑 영역(162) 하부 면보다 낮게 형성됨은 전술한 바와 같다.
소스/드레인(160) 형성 후에 기판 전면으로 층간 절연막(ILD, 180)이 형성될 수 있다. 한편, 소스/드레인 형성 전이나 층간 절연막 형성 전에 트렌치 내의 리세스 게이트 상으로 캡핑 절연막(미도시) 형성한 후에 층간 절연막(180)을 형성할 수도 있다. 이 후의 공정은 일반적인 RCT 공정의 후속 공정과 동일하므로 그에 대한 설명은 생략한다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자에 대한 단면도이다.
도 2는 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자에 대한 단면도이다.
도 3은 본 발명의 사상에 대한 일 실시예에 따른 RCT 소자를 포함하는 디스플레이 장치에 대한 블럭 구조도이다.
도 4a ~ 4h는 본 발명의 사상에 대한 일 실시예에 따른 도 2의 RCT 소자의 제조 과정을 보여주는 단면도들이다.
<도면의 주요부분에 대한 설명>
100: 기판 120: 소자 분리막
140: 게이트 절연막 150: 폴리 실리콘막
150a, 150b: 리세스 게이트
160: 소스/드레인 162: 고농도 도핑영역
164: 저농도 도핑영역 170, 170a: 포토 레지스트(PR)
180: 층간 절연막 T1, T2: 트렌치
200: 소스 드라이버 300: 게이트 드라이버
400: 메모리 500: 컨트롤러
600: 디스플레이 패널 700: 파워 서플라이

Claims (10)

  1. 기판;
    상기 기판 상으로 형성되며, 제1 폭을 갖는 제1 트렌치;
    상기 제1 트렌치 내벽에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성되며, 상면의 중심부에 홈을 가지는 제1 리세스 게이트(recess gate); 및
    상기 제1 리세스 게이트 양 측면의 상기 기판 상으로 형성된 소스 및 드레인을 포함하는 리세스 채널 트랜지스터(Recessed Channel Transistor: RCT) 소자.
  2. 제1 항에 있어서,
    상기 제1 폭은 폴리 실리콘 갭-필에 의해 내부가 모두 채워지지 않는 정도의 폭이며,
    상기 폴리 실리콘 갭-필에 의해 내부가 모두 채워지는 정도의 제2 폭을 갖는 제2 트렌치를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  3. 제1 항에 있어서,
    상기 제1 리세스 게이트는 상기 제1 트렌치 내벽으로부터 제1 두께를 가지며,
    상기 제1 폭은 상기 제 1 두께의 두 배보다 큰 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  4. 제1 항에 있어서,
    상기 제1 리세스 게이트의 상면은 상기 소스 및 드레인 영역과 수형방향으로 겹쳐지지 않는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  5. 제1 항에 있어서,
    상기 소스 및 드레인은 고농도 도핑이 되어 있는 상부의 고농도 도핑 영역 및 저농도 도핑이 되어 있는 하부의 저농도 도핑 영역을 포함하고,
    상기 제1 리세스 게이트의 상면은 상기 고농도 도핑 영역과 수평방향으로 겹쳐지지 않는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  6. 제5 항에 있어서,
    상기 제1 리세스 게이트의 상면은 상기 저농도 도핑 영역과 수평방향으로 겹치는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  7. 제1 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 트렌치 내에서 동일한 두께를 가지는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  8. 제1 항에 있어서,
    상기 제1 리세스 게이트 상에 형성된 층간 절연막(ILD: Interlayer Dielectric)을 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터 소자.
  9. 복수의 게이트 라인들과 복수의 데이터 라인들을 구비한 액정 디스플레이 패널;
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버;
    상기 데이터 라인들을 구동하기 위한 소스 드라이버; 및
    디지털 비디오 데이터를 저장하여 상기 소스 드라이버로 공급하는 메모리;를 포함하고,
    상기 게이트 드라이버 또는 소스 드라이버에 포함된 트랜지스터는 제1 항의 리세스 채널 트랜지스터 소자로 형성된 것을 특징으로 하는 디스플레이 장치.
  10. 제9 항에 있어서,
    상기 제1 리세스 게이트는 상기 소스 및 드레인 영역과 수형방향으로 겹쳐지지 않을 정도의 높이로 형성된 것을 특징으로 하는 디스플레이 장치.
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