KR20090069533A - 반도체 소자 및 그의 제조 방법 - Google Patents
반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20090069533A KR20090069533A KR1020070137231A KR20070137231A KR20090069533A KR 20090069533 A KR20090069533 A KR 20090069533A KR 1020070137231 A KR1020070137231 A KR 1020070137231A KR 20070137231 A KR20070137231 A KR 20070137231A KR 20090069533 A KR20090069533 A KR 20090069533A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- layer
- gate
- forming
- dummy
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title abstract description 25
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 55
- 125000006850 spacer group Chemical group 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 고집적도화된 반도체 소자에 있어서 폴리 게이트 상부에 컨택 플러그를 형성할 때 미스-얼라인이 발생하더라도 컨택 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
본 발명은, 소자 분리막에 의하여 정의되는 액티브 영역 상에 형성된 LDD 영역과 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역과, 상기 채널 영역 상부에 형성되는 게이트 산화막(미도시) 및 폴리 게이트와, 상기 게이트 산화막 및 폴리 게이트를 감싸도록 단일 절연막으로 형성된 사이드 월 패턴과, 상기 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층과, 상기 실리사이드층을 포함한 기판 전면에 형성된 리니어 나이트라이드층과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층과, 상기 폴리 게이트 상부의 실리사이드층을 노출시키도록 상기 PMD층 및 리니어 나이트라이드층이 선택적으로 제거되어 형성된 컨택홀을 매립하는 플러그를 포함하여 구성되는 것을 특징으로 한다.
폴리 게이트, 더미 게이트, 누설 전류
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적도화된 반도체 소자에 있어서 폴리 게이트 상부에 컨택 플러그를 형성할 때 미스-얼라인이 발생하더라도 컨택 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
정보화 사회의 발전에 따라 반도체 소자는 다양한 분야에서 이용되고 있으며, 그 목적 및 필요에 따라 다양한 형태로 구현되고 있다.
특히 씨모스 이미지 센서의 경우에는 도1에 도시된 바와 같이, 4개의 트랜지스터를 구비한 4T형 씨모스 이미지 센서의 단위화소로 구성되기도 한다.
상기 4T형 씨모스 이미지 센서의 단위화소는, 기판 상에 형성된 소자 분리막에 의하여 정의되는 액티브 영역 상에 형성된 포토 다이오드 영역(100)과, 상기 포토 다이오드 영역을 제외한 나머지 액티브 영역과 중첩되도록 형성되는 트랜스퍼 트랜지스터, 리셋 트랜지스터, 드라이브 트랜지스터, 셀렉트 트랜지스터가 형성된다.
상기 트랜지스터들은 각각 제 1 게이트(110), 제 2 게이트(120), 제 3 게이트(130), 및 제 4 게이트(140)에 의하여 형성된다.
도2는 종래의 반도체 소자의 단면을 도시한 단면도이다.
도2와 같이, 종래의 반도체 소자는, 소자 분리막(210)에 의하여 정의되는 액티브 영역을 가지는 기판(200) 상에 형성된 LDD 영역(224)과, 소스 영역(220a) 및 드레인 영역(220b)와, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역(미도시)과, 상기 채널 영역 상부에 형성되는 게이트 산화막(232) 및 게이트 패턴(234)과, 상기 게이트 산화막 및 게이트 패턴을 둘러싸도록 형성된 폴리 옥사이드(244) 및 사이드 스페이서(side spacer)(242)와, 상기 게이트 패턴과 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층(252)과, 상기 실리사이드층과 사이드 스페이서 및 폴리 옥사이드 상부에 형성된 리니어 나이트라이드층(250)과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층(270)과, 상기 게이트 패턴 상부의 실리사이드층을 노출시키도록 상기 리니어 나이트라이드층 및 PMD층이 선택적으로 제거된 컨택홀 영역(260)과, 상기 컨택홀 영역을 매립하여 형성된 플러그(262)를 포함하여 구성된다.
그러나, 이와 같은 종래의 반도체 소자의 경우에는 사이드 스페이서로부터 가해지는 스트레스(stress)가 게이트 패턴에 영향을 미치는 것을 방지하기 위하여, 사이드 스페이서와 게이트 패턴 사이에 폴리 옥사이드를 형성하는 것이 필수적이었다.
그러나, 이와 같이 폴리 옥사이드가 형성된 경우, 액티브 영역에서 컨택(contact) 공정을 진행할 때, 도2와 같이, 미스-얼라인(miss-align)이 발생할 경우 폴리 게이트(poly gate)와 사이드 월(side wall) 사이에 있는 폴리 옥사이드(poly oxide)가 오버 에치되어 로스(loss)가 발생하여, 플러그가 오버에치된 폴리 옥사이드를 대신하여 매립함(A)으로써, 게이트 패턴과 소스 및 드레인 영역 사이에 누설 전류가 발생할 수 있다는 문제점이 있다.
따라서, 장비의 얼라인-수준 이상으로 고집적도화된 반도체 소자를 구현하기 위해서는, 상기 컨택 공정은 액티브 영역에서 허용되지 않는(forbidden) 공정이 되어 설계에 제약이 따르는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여,
소자 분리막에 의하여 정의되는 액티브 영역 상에 형성된 LDD 영역과 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역과, 상기 채널 영역 상부에 형성되는 게이트 산화막(미도시) 및 폴리 게이트와, 상기 게이트 산화막 및 폴리 게이트를 감싸도록 단일 절연막으로 형성된 사이드 월 패턴과, 상기 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층과, 상기 실리사이드층을 포함한 기판 전면에 형성된 리니어 나이트라이드층과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층과, 상기 폴리 게이트 상부의 실리사이드층을 노출시키도록 상기 PMD층 및 리니어 나이트라이드층이 선택적으로 제거되어 형성된 컨택홀을 매립하는 플러그를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계와, 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하는 단계와, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 더미 게이트를 제거하는 단계와, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계와, 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은, 미스-얼라인이 발생하더라도 폴리 옥사이드의 로스를 방지할 수 있도록 하여, 게이트와 소스 및 드레인 영역 사이의 누설 전류 발생을 방지함과 아울러 폴리 게이트 상부에서의 컨택 공정이 가능하도록 하는 효과를 제공한다.
다음에서 본 발명의 실시예에 따른 반도체 소자에 대하여 보다 상세히 설명하기로 한다.
첨부된 도3은 본 발명의 실시예에 따른 반도체 소자의 단면을 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 소자는,
소자 분리막(15)에 의하여 정의되는 액티브 영역 상에 형성된 LDD 영역(24)과 소스 영역(20a) 및 드레인 영역(20b)과, 상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역(26)과, 상기 채널 영역 상부에 형성되는 게이트 산화막(미도시) 및 폴리 게이트(38)와, 상기 게이트 산화막 및 폴리 게이트를 감싸도록 단일 절연막으로 형성된 사이드 월 패턴(42)과, 상기 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층(64)과, 상기 실리사이드층을 포함한 기판 전면에 형성된 리니어 나이트라이드층(60)과, 상기 리니어 나이트라이드층 상부에 형성된 PMD층(70)과, 상기 폴리 게이트 상부의 실리사이드층을 노출시키도록 상기 PMD층 및 리니어 나이트라이드층이 선택적으로 제거되어 형성된 컨택홀을 매립하는 플러그(84)를 포함하여 구성되는 것을 특징으로 한다.
상기 분리막은 기판 상에 형성된 트렌치를 절연막으로 매립하여 형성될 수 있을 것이다.
상기 PMD층은 예를 들면 PSG(Phospho-Silicate Glass) 등의 유전 물질이 증착되어 형성될 수 있다.
상기 사이드 월 패턴은 별도의 폴리 옥사이드가 없이 단일층으로 형성된 것을 특징으로 한다.
또한, 상기 플러그는 예를 들면 텅스텐과 같은 금속으로 형성하는 것이 바람직할 것이다.
다음으로 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계와, 상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하는 단계와, 상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 더미 게이트를 제거하는 단계와, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 폴리 게이트를 형성하는 단계와, 상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계와, 상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
첨부된 도4a 내지 도4g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도4a와 같이, 기판(10) 상에 STI(Swallow Trench Isolation)방법을 통해 소자 분리막(15)을 형성하여 액티브 영역(Active Region)을 정의하고, 상기 액티브 영역에 더미 게이트(dummy gate)(34a)와 더미 게이트 옥사이드(dummy gate oxide)(32a)를 형성한다.
상기 더미 게이트(34a) 및 더미 게이트 옥사이드(32a)는 액티브 영역 상에 옥사이드를 성장시킨 후 상기 옥사이드 상에 폴리 실리콘을 증착하고, 상기 폴리 실리콘 및 옥사이드를 패터닝하여 형성하는 것이 가능할 것이다.
이어서, 상기 기판 상에 저농도의 이온 주입 공정을 통하여 LDD(Lightly Doped Drain)영역(24)을 형성하고, 상기 더미 게이트 및 더미 게이트 옥사이드를 둘러싸도록 사이드 월 패턴(Side Wall Pattern)(42)을 형성한다.
이 때, 상기 사이드 월 패턴(42)은 단일 절연막으로 형성한다.
이어서, 이온 주입 공정을 통하여 기판 상에 소스 영역(20a) 및 드레인 영역(20b)을 형성한다.
다음으로, 도4b와 같이, 상기 기판 상에 더미 PMD(Pre Metal Dielectric)층(50)을 형성한다. 상기 더미 PMD층은 상기 사이드 월 패턴과 동일한 높이를 가지도록 형성하는 것이 바람직하다.
이어서, 식각 공정을 통해서 상기 더미 게이트 및 더미 게이트 옥사이드를 선택적으로 제거한다.
다음으로, 도4c와 같이, 더미 게이트 및 더미 게이트 옥사이드를 제거하고 노출된 영역에 채널(36)을 형성한다.
상기 채널(36)은 플라즈마 산화 공정을 통하여 형성하는 것이 가능할 것이다.
다음으로, 도4d와 같이, 상기 더미 게이트 및 더미 게이트 옥사이드를 제거한 영역에 폴리 게이트(38)를 형성한다.
상기 폴리 게이트(38)는 폴리 실리콘을 이용하여 다마신 공정으로 형성할 수 있을 것이다.
또한, 도시하지는 않았지만, 상기 폴리 게이트를 하부에는 게이트 절연막을 형성할 수 있다.
다음으로, 도4e와 같이, 더미 PMD층을 선택적으로 제거하고, 상기 폴리 게이트 상부와, 소스 영역 및 드레인 영역 상부에 실리사이드층(64)을 형성한다.
상기 실리사이드층은 폴리 게이트의 확산을 방지함과 아울러 컨택 저항을 감소시키는 역할을 한다.
이어서, 상기 실리사이드층 및 사이드 월 패턴을 모두 덮도록 리니어 나이트라이드(linear nitride)층(60)을 형성한다.
다음으로, 도4f와 같이, 상기 리니어 나이트라이드층을 포함한 기판 전면에 PMD층(70)을 형성하고, 상기 PMD층 상부에 컨택 패턴(contact pattern)(80)을 형성한다.
상기 컨택 패턴은 포토레지스트를 도포한 후, 선택적으로 노광하여 노광된 부분을 제거함으로써 컨택홀 영역(82)을 정의하도록 형성한다.
다음으로, 도4g와 같이, 상기 폴리 게이트(38) 상부의 실리사이드층이 노출되도록 컨택 패턴의 컨택홀 영역을 통해 PMD층과 리니어 나이트라이드층을 선택적으로 제거하여 컨택홀을 형성하고, 상기 컨택홀을 금속 등으로 매립하여 플러그(84)를 형성한다.
상기 플러그 역시 다마신 공정 등을 통해서 형성하는 것이 가능할 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 도4g와 같이, 상기 컨택홀을 형성할 때 폴리 게이트와 약간의 미스-얼라인이 발생하더라도,
사이드 월 패턴이 단일 절연막으로 형성되어 있어서 사이드 월 패턴이 오버 에치되지 않기 때문에, 플러그와 소스 영역 및 드레인 영역 사이에 누설 전류가 발생하는 것을 방지할 수 있는 효과를 가진다.
이와 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 더미 게이트를 형성한 후 단일 절연막 구조의 사이드 월 패턴을 형성하고, 상기 더미 게이트를 제거한 후 폴리 게이트를 형성하기 때문에,
종래의 반도체 소자의 제조 방법에 있어서, 사이드 월 패턴에 의한 스트레스를 완화시키기 위하여 형성된 폴리 옥사이드를 생략할 수 있어서,
컨택홀 형성시 폴리 옥사이드가 오버 에치(over etch)되어 소스 영역과의 브릿지(bridge)가 발생하는 문제를 방지할 수 있는 효과를 제공한다.
또한, 종래에 게이트 패턴을 형성한 후 사이드 스페이서를 형성할 때 스트레스가 가해졌지만, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 이미 사이드 월 패턴이 형성된 후에 폴리 게이트가 형성되기 때문에, 폴리 게이트에 스트레스가 가해지지 않는다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도1은 종래의 씨모스 이미지 센서 가운데 4T형 단위화소를 나타낸 평면도.
도2는 종래의 반도체 소자의 단면도.
도3은 본 발명의 실시예에 따른 반도체 소자의 단면도.
도4는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도.
Claims (6)
- 소자 분리막에 의하여 정의되는 액티브 영역 상에 형성된 LDD 영역과, 소스 영역 및 드레인 영역;상기 소스 영역 및 드레인 영역 사이에 형성되는 채널 영역;상기 채널 영역 상부에 형성되는 게이트 산화막 및 폴리 게이트;상기 게이트 산화막 및 폴리 게이트를 감싸도록 단일 절연막으로 형성된 사이드 월 패턴;상기 사이드 월 패턴을 포함한 기판 전면에 형성된 리니어 나이트라이드층;상기 리니어 나이트라이드층 상부에 형성된 PMD층;상기 폴리 게이트 상부를 노출시키도록 상기 PMD층 및 리니어 나이트라이드층이 선택적으로 제거되어 형성된 컨택홀을 매립하는 플러그를 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 폴리 게이트 상부와, 소스 영역 및 드레인 영역 상부에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 소자 분리막이 구비된 기판 상에 더미 게이트를 형성하는 단계;상기 더미 게이트를 감싸도록 단일 절연막 구조의 사이드 월 패턴을 형성하 는 단계;상기 기판에 소스 영역 및 드레인 영역을 형성하는 단계;상기 소스 영역 및 드레인 영역을 포함한 기판 상부에 더미 PMD층을 형성하는 단계;상기 더미 게이트를 제거하고, 상기 더미 게이트가 제거된 영역에 채널을 형성한 후 게이트 산화막 및 폴리 게이트를 형성하는 단계;상기 더미 PMD층을 선택적으로 제거하는 단계;상기 폴리 게이트 및 사이드 월 패턴을 덮도록 절연막을 형성하는 단계와, 상기 절연막을 선택적으로 제거하여 폴리 게이트 상부가 노출되도록 컨택홀을 형성하는 단계;상기 컨택홀을 매립하는 플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 더미 PMD층을 제거하는 단계 이후에, 폴리 게이트 상부와 소스 영역 및 드레인 영역 상부에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 절연막을 형성하는 단계는, 상기 폴리 게이트 및 사이드 월 패턴을 덮 도록 형성된 리니어 나이트라이드층과 PMD층을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 컨택홀을 형성하는 단계는, 상기 PMD층 상부에 컨택홀 영역을 정의하도록 포토레지스트로 형성된 컨택 패턴을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070137231A KR100948298B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070137231A KR100948298B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090069533A true KR20090069533A (ko) | 2009-07-01 |
| KR100948298B1 KR100948298B1 (ko) | 2010-03-17 |
Family
ID=41321166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070137231A KR100948298B1 (ko) | 2007-12-26 | 2007-12-26 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100948298B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102280238B1 (ko) | 2015-01-30 | 2021-07-20 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
| US10573552B2 (en) | 2018-03-15 | 2020-02-25 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033963A (en) | 1999-08-30 | 2000-03-07 | Taiwan Semiconductor Manufacturing Company | Method of forming a metal gate for CMOS devices using a replacement gate process |
| JP3651802B2 (ja) | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100956575B1 (ko) * | 2004-06-24 | 2010-05-07 | 인터내셔널 비지네스 머신즈 코포레이션 | 개선된 스트레인드 실리콘 ｃｍｏｓ 장치 및 그 제조 방법 |
| KR100753155B1 (ko) * | 2006-05-09 | 2007-08-30 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
-
2007
- 2007-12-26 KR KR1020070137231A patent/KR100948298B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100948298B1 (ko) | 2010-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102057340B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100668862B1 (ko) | 리세스 채널 트랜지스터 및 그 형성방법 | |
| KR100731096B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| KR100948298B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100632046B1 (ko) | 반도체 소자의 게이트 라인 및 그 제조 방법 | |
| KR100481864B1 (ko) | 반도체 소자의 형성방법 | |
| KR20100089364A (ko) | 트랜지스터를 갖는 반도체소자의 제조방법 | |
| KR970018362A (ko) | 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법 | |
| KR20080089016A (ko) | 반도체 소자의 제조 방법 | |
| KR20070070542A (ko) | 고전압 소자 및 그 제조방법 | |
| KR20060062358A (ko) | 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 | |
| KR20080029266A (ko) | 반도체 소자의 제조방법 | |
| KR20000019488A (ko) | 정전기 보호용 트랜지스터의 제조 방법 | |
| KR20040002211A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100905165B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100569570B1 (ko) | 반도체소자의 모스전계효과 트렌지스터 제조방법 | |
| KR100792404B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101271309B1 (ko) | 반도체 소자의 제조방법 | |
| KR100266028B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100304284B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100905183B1 (ko) | 반도체 소자의 형성 방법 | |
| KR100871769B1 (ko) | 이미지 센서의 제조 방법 | |
| KR101128893B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101051813B1 (ko) | 시모스 소자 및 그 제조방법 | |
| KR20010005296A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |