KR20070070542A - 고전압 소자 및 그 제조방법 - Google Patents
고전압 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20070070542A KR20070070542A KR1020050133189A KR20050133189A KR20070070542A KR 20070070542 A KR20070070542 A KR 20070070542A KR 1020050133189 A KR1020050133189 A KR 1020050133189A KR 20050133189 A KR20050133189 A KR 20050133189A KR 20070070542 A KR20070070542 A KR 20070070542A
- Authority
- KR
- South Korea
- Prior art keywords
- pcm
- region
- semiconductor substrate
- pad
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000002955 isolation Methods 0.000 claims abstract description 43
- 239000010410 layer Substances 0.000 claims abstract description 41
- 238000012360 testing method Methods 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 239000002184 metal Substances 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 238000004886 process control Methods 0.000 claims abstract description 4
- 230000001681 protective effect Effects 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 3
- 239000007788 liquid Substances 0.000 claims 2
- 238000002161 passivation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 66
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 12
- 238000005259 measurement Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 고전압 소자의 1차 금속배선 공정시 안전하게 PCM(process control module)을 측정하여 빠른 공정 피드백(feed back)을 가능하게 하고, 다량의 반도체 기판 손실을 예방할 수 있는 고전압 소자 및 그 제조 방법에 관한 것으로써, 저전압 영역과 고전압 영역 및 중간전압 영역 그리고 소자 분리 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 소자 분리 영역에 형성된 소자 분리막과, 상기 반도체 기판의 소자 분리 영역을 제외한 각 영역에 게이트 절연막과 폴리 실리콘층을 순차적으로 개재하여 형성된 각각의 게이트 전극과, 상기 반도체 기판에 불순물 이온 주입공정을 수행하여 형성된 소오스 및 드레인 영역과, 상기 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막에 하부의 소오스 및 드레인 영역과 게이트 전극이 소정부분 노출되도록 형성된 콘텍홀과, 상기 콘텍홀에 형성된 금속배선과, PCM을 측정하는 PCM 테스트 패드 및 PCM 패드와, 상기 PCM 테스트 패드 및 PCM 패드를 보호하기 위한 보호막을 포함하여 구성된 것을 특징으로 한다.
고전압 소자, 금속배선, PCM,
Description
도 1a 내지 도 1e는 종래 기술에 따른 고전압 소자의 제조 방법을 나타낸 공정단면도
도 2는 본 발명에 따른 고전압 소자를 나타낸 단면도
도 3a 내지 도 3e는 본 발명에 따른 고전압 소자의 제조방법을 나타낸 공정 단면도
＊도면의 주요 부분에 대한 부호의 설명
301 : 반도체 기판 302 : 소자 격리막
303 : 게이트 절연막 304 : 게이트 전극
305 : 소오스 영역 306 : 절연막 측벽
307 : 드레인 영역 308 : 층간 절연막
309 : 콘텍홀 310 : 금속배선
311 : 보호막 312 : PCM 테스트 패드
본 발명은 고전압 소자 및 그 제조 방법에 관한 것으로, 특히 고전압 소자의 제조과정에서 1차 금속배선 공정시 안전하게 PCM(process control module)을 측정하여 빠른 공정 피드백(feed back)이 가능하게 하며 다량의 반도체 기판 손실을 예방할 수 있는 고전압 소자 및 그 제조 방법에 대한 것이다.
일반적으로 고전압 소자는 모터구동 등의 고전압 또는 고전류 출력을 필요로 하는 경우나 외부 시스템에서 고전압 입력이 존재하는 경우에 주로 사용한다.
그리고, 내부회로는 고전압이 필요없는 경우가 대부분이기 때문에 통상의 경우에 고전압 구동부분과 저전압 구동부분이 단일칩(one-chip) 상에 동시에 존재한다.
이하, 첨부된 도면을 참조하여 종래의 고전압 소자의 제조 방법을 자세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 고전압 소자의 제조 방법을 나타낸 공정단면도이다.
도 1a에 도시된 바와 같이, 저농도 에피층이 형성된 반도체 기판(101)을 액티브 영역과 소자 분리 영역을 정의하고, STI(shallow trench isolation) 공정을 이용하여 상기 소자 분리 영역에 소자 격리막(102)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(102)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(tetra ethyl ortho silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화 막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막을 제거한다.
그리고, 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(203)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
도 1b에 도시된 바와 같이, 상기 소자 격리막(102)이 형성된 반도체 기판(101)의 전면에 게이트 절연막(103)과 도전층(예를 들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막(103)을 제거하여 게이트 전극(104)을 형성한다.
다음으로, 감광막을 증착한 후 노광 및 현상공정하여 패터닝 한 후, 이를 마스크로 이용하여 상기 반도체 기판(101)에 저농도 p0형 불순물 이온을 주입하여 상기 반도체 기판(101)의 표면 내에 소오스 영역(p0형 확산 영역)(105)을 형성한다.
그리고, 상기 반도체 기판(101)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(104)의 양측면에 절연막 측벽(106)을 형성한다.
이어, 상기 반도체 기판(101)의 전면에 제 2 감광막을 증착하고 노광 및 현상 공정으로 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막을 마스크로 이용하여 영역에 고농도 n+형 불순물 이온을 주입하여 드레인 영역(플로팅 확산 영역)(107)을 형성한다.
도 1c에 도시된 바와 같이, 상기 게이트 전극(104)을 포함한 반도체 기판(101)의 전면에 층간 절연막(108)을 형성한다.
도 1d에 도시된 바와 같이, 상기 게이트 전극(104) 및 각 소오스 영역(105)과 드레인 영역(107)의 표면이 소정부분 노출되도록 듀얼 다마신(dual damascene) 공정에 의해 상기 층간 절연막(108)을 선택적으로 제거하여 콘택홀(109)을 형성한다.
다음으로, 고전압 소자의 제조과정 중 1차 금속공정으로써, 상기 콘택홀(109)을 포함한 반도체 기판(101)의 전면에 금속박막(110a)을 증착한다.
이어, 상기 금속박막(110a)을 선택적으로 제거하여 금속배선(110)을 형성한다.
종래에는 상기 금속배선(110)을 형성한 제 1 차 공정에서 고전압 소자의 빠른 피드백을 위한 PCM(process control module) 측정시 상기 PCM 테스트 패드(pad)(100)와 각각의 PCM 패드(pad)(100a, 100b)가 단락 또는 접속되는 현상이 일 어난다.
여기서, 상기 PCM 측정은 고전압 소자의 제조 공정 과정에서 고전압소자의 불량율을 검사하기 위한 방법으로써, 상기 반도체 기판(101)이 컷팅 되는 영역에 구비된 PCM 테스트 패드(100)와 PCM 패드로 지정된 배선을 이용하여 각각 저항률, 전압, 브레이크 다운(break down)전압 등을 검사한다.
하지만, 고전압 소자를 제조하는 2차 공정 및 3차 공정에 들어가기 앞서서 수행되는 PCM 측정시 상기 PCM 테스트 패드(110) 및 PCM 패드(110a, 110b) 간에 단락 및 접속현상으로 인해서 PCM 측정이 제대로 이루어지지 못한다.
따라서, 고전압 소자가 제조과정에서 빠르게 피드백이 되지 못하기 때문에 시간적인 소모 외에도 다량의 반도체 기판 손실을 초래하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 1차 금속배선 형성 후 PCM 테스트 단자에 포토 레지스트를 이용한 보호막을 형성함으로써, 안전하고 정확하게 PCM 측정이 가능하도록 한 고전압 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 고전압 소자는, 저전압 영역과 고전압 영역 및 중간전압 영역, 그리고 소자 분리 영역으로 정의된 반도체 기판과, 상기 반도체 기판의 소자 분리 영역에 형성된 소자 격리막과, 상기 반도체 기판의 소자 분리 영역을 제외한 각 영역에 게이트 절연막과 폴리 실리콘층을 순차 적으로 개재하여 형성된 각각의 게이트 전극과, 상기 게이트 전극의 양측면에 형성되는 절연막 측벽과, 상기 반도체 기판에 불순물 이온 주입공정을 수행하여 형성된 소오스 및 드레인 영역과, 상기 반도체 기판의 전면에 형성된 층간 절연막과, 상기 층간 절연막에 하부의 소오스 및 드레인 영역과 게이트 전극이 소정부분 노출되도록 형성된 콘텍홀과, 상기 콘텍홀에 형성된 금속배선과, PCM을 측정하기 위한 PCM 테스트 패드 및 PCM 패드와, 상기 PCM 테스트 패드 및 PCM 패드를 보호하기 위한 보호막을 포함하여 구성된 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 고전압 소자는, 저전압 영역과 고전압 영역 및 중간전압 영역, 그리고 소자 분리 영역으로 정의된 반도체 기판에 소자 격리막을 형성하는 단계와, 상기 반도체 기판의 소자 격리막을 제외한 각 영역에 게이트 절연막과 폴리 실리콘층을 순차적으로 개재하여 각각의 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측면에 형성되는 절연막 측벽을 형성하는 단계와, 상기 반도체 기판에 불순물 이온 주입공정을 수행하여 형성된 소오스 및 드레인 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 층간 절연막에 하부의 소오스 및 드레인 영역과 게이트 전극이 소정부분 노출되도록 콘텍홀을 형성하는 단계와, 상기 콘텍홀에 금속배선을 형성하는 단계와, PCM 테스트 패드 및 PCM 패드를 보호하기 위한 보호막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 고전압 소자 및 그 제조방법을 자세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 고전압 소자를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 저전압 영역과 고전압 영역 및 중간전압 영역, 그리고 소자 분리 영역으로 정의된 반도체 기판(301)에 형성된 소자 격리막(302)과, 상기 반도체 기판(301)의 소자 격리막(302)을 제외한 각 영역에 게이트 절연막(303)과 폴리 실리콘층을 순차적으로 개재하여 형성된 각각의 게이트 전극(304)과, 상기 반도체 기판(301)에 불순물 이온 주입공정을 수행하여 형성된 소오스 영역(305) 및 드레인 영역(307)과, 상기 반도체 기판(301)의 전면에 형성된 층간 절연막(308)과, 상기 층간 절연막(308) 하부의 소오스 영역(305) 및 드레인 영역(307)과 게이트 전극(304)이 소정부분 노출되도록 형성된 콘텍홀(309)과, 상기 콘텍홀(309)에 형성된 금속배선(310)과, PCM 측정시 PCM을 측정하기 위한 PCM 테스트 패드(312) 및 각각의 PCM 패드(312a, 312b)와, 상기 PCM 테스트 패드(312) 및 PCM 패드(312a, 312b)를 보호하기을 보호하기 위한 보호막(311)을 포함하여 구성되어 있다.
도 3a 내지 도 3e는 본 발명에 따른 고전압 소자의 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시된 바와 같이, 에피택셜(epitaxial) 공정으로 저농도 에피층이 형성된 반도체 기판(301)을 소자 형성 영역과 소자 분리 영역으로 정의하고, STI(shallow trench isolation) 공정을 이용하여 상기 소자 분리 영역에 소자 격리막(302)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(302)을 형성하는 방 법을 설명하면 다음과 같다.
먼저, 반도체 기판(301) 위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막을 제거한다.
그리고, 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치의 내부에 절연 물질을 매립하여 상기 트렌치의 내부에 소자 격리막(203)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
도 3b에 도시된 바와 같이, 상기 소자 격리막(302)이 형성된 반도체 기판(301)의 전면에 게이트 절연막(303)과 도전층(예를 들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막(303)을 제거하여 게이트 전극(304)을 형성한다.
다음으로, 상기 반도체 기판(301)의 전면에 감광막을 증착한 후, 노광 및 현 상공정하여 패터닝 한 후, 이를 마스크로 이용하여 상기 반도체 기판(301)에 저농도 p0형 불순물 이온을 주입하여 상기 반도체 기판(301)의 표면 내에 소오스 영역(p0형 확산 영역)(105)을 형성한다.
또한, 반도체 기판(301)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(304)의 양측면에 절연막 측벽(306)을 형성한다.
이어, 상기 반도체 기판(301)의 전면에 제 2 감광막을 증착하고 노광 및 현상 공정으로 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막을 마스크로 이용하여 노출된 영역에 고농도 n+형 불순물 이온을 주입하여 드레인 영역(플로팅 확산 영역)(307)을 형성한다.
도 3c에 도시된 바와 같이, 상기 게이트 전극(304)을 포함한 반도체 기판(301)의 전면에 층간 절연막(308)을 형성한다.
도 3d에 도시된 바와 같이, 상기 게이트 전극(304)및 각 소오스 영역(305)과 드레인 영역(307)의 표면이 소정부분 노출되도록 듀얼 다마신(dual damascene) 공정에 의해 상기 층간 절연막(308)을 선택적으로 제거하여 콘택홀(309)을 형성한다.
여기서, 도면에는 도시되지 않았지만, 상기 듀얼 다마신 공정에 의해 형성되는 콘택홀(309)은 포토 및 식각공정을 이용하여 비아홀과 트랜치를 각각 형성한다.
즉, 비아홀을 형성한 후 그 인접영역을 선택적으로 제거하여 트랜치를 형성하거나 트랜치를 형성한 후 트랜치 폭보다 좁게 비아홀을 형성하는 기술이다.
다음으로, 고전압 소자의 제조 과정에 있어서 1차 금속배선 공정으로써, 상기 콘택홀(309)을 포함한 반도체 기판(301)의 전면에 금속박막(310a)을 증착한다.
이어, 상기 금속박막(310a)을 선택적으로 제거하여 금속배선(310)을 형성한다.
도 3e에 도시된 바와 같이, 상기 각 금속배선(310)을 포함한 층간 절연막(308)의 전면에 포토 레지스트를 도포한 후, 선택적으로 제거하여 보호막(311)을 형성한다.
즉, 상기 보호막(311)은 PCM 측정시 사용되는 PCM 테스트 패드(312) 및 PCM 패드(312a, 312b)간의 단락 및 접속을 방지하기 위해 상기 PCM 테스트 패드(312)에 형성된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 고전압 소자 및 그 제조방법은 다음과 같은 효과가 있다.
고전압 소자 제조 과정에서 1차 금속배선 형성 후 PCM 측정 단자가 접속되는 PCM 테스트 패드에 포토 레지스트를 이용한 보호막을 형성함으로써, PCM 테스트 패드 및 PCM 패드 간의 단락 및 접속을 방지할 수 있다.
따라서, 안전하고 정확하게 PCM 측정이 가능해짐으로써, 고전압 소자의 제조과정에서 빠른 피드백이 가능하기 때문에 시간적 손실을 줄이고 다량의 반도체 기판 손실을 예방할 수 있다.
Claims (4)
- 저전압 영역과 고전압 영역 및 중간전압 영역, 그리고 소자 분리 영역으로 정의된 반도체 기판과;상기 반도체 기판의 소자 분리 영역에 형성된 소자 분리막과;상기 반도체 기판의 소자 분리 영역을 제외한 각 영역에 게이트 절연막과 폴리 실리콘층을 순차적으로 개재하여 형성된 각각의 게이트 전극과;상기 게이트 전극의 양측면에 형성되는 절연막 측벽과;상기 반도체 기판에 불순물 이온 주입공정을 수행하여 형성된 소오스 및 드레인 영역과;상기 반도체 기판의 전면에 형성된 층간 절연막과;상기 층간 절연막에 하부의 소오스 및 드레인 영역과 게이트 전극이 소정부분 노출되도록 형성된 콘텍홀과;상기 콘텍홀에 형성된 금속배선과;PCM(process control module)을 측정하기 위한 PCM 테스트 패드 및 PCM 패드와; 그리고,상기 PCM 테스트 패드 및 PCM 패드를 보호하기 위한 보호막을 포함하여 구성된 것을 특징으로 하는 고전압 소자.
- 제 1 항에 있어서,상기 PCM 테스트 및 PCM 패드를 보호하기 위한 보호막은, 포토 레지스트액을 도포한 후 패터닝 하여 이루어진 것을 특징으로 하는 고전압소자.
- 저전압 영역과 고전압 영역 및 중간전압 영역, 그리고 비활성 영역으로 정의된 반도체 기판에 소자 분리막을 형성하는 단계와;상기 반도체 기판의 소자 분리막을 제외한 각 영역에 게이트 절연막과 폴리 실리콘층을 순차적으로 개재하여 각각의 게이트 전극을 형성하는 단계와;상기 게이트 전극의 양측면에 형성되는 절연막 측벽을 형성하는 단계와;상기 반도체 기판에 불순물 이온 주입공정을 수행하여 형성된 소오스 및 드레인 영역을 형성하는 단계와;상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막에 하부의 소오스 및 드레인 영역과 게이트 전극이 소정부분 노출되도록 콘텍홀을 형성하는 단계와;상기 콘텍홀의 내부에 금속배선을 형성하는 단계와;PCM을 측정하기 위한 PCM 테스트 패드 및 PCM 패드를 보호하기 위한 보호막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
- 제 3 항에 있어서,상기 PCM 테스트 패트 및 PCM 패드를 보호하기 위한 보호막은, 포토 레지스트액을 도포한 후 패터닝 하여 형성하는 단계를 포함하여 형성함을 특징으로 하는 고전압 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133189A KR100741882B1 (ko) | 2005-12-29 | 2005-12-29 | 고전압 소자 및 그 제조방법 |
| US11/616,281 US20070176798A1 (en) | 2005-12-29 | 2006-12-26 | Semiconductor device including a high voltage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050133189A KR100741882B1 (ko) | 2005-12-29 | 2005-12-29 | 고전압 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070070542A true KR20070070542A (ko) | 2007-07-04 |
| KR100741882B1 KR100741882B1 (ko) | 2007-07-23 |
Family
ID=38321526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050133189A KR100741882B1 (ko) | 2005-12-29 | 2005-12-29 | 고전압 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070176798A1 (ko) |
| KR (1) | KR100741882B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100932136B1 (ko) * | 2007-12-28 | 2009-12-16 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8154117B2 (en) * | 2008-12-31 | 2012-04-10 | Texas Instruments Incorporated | High power integrated circuit device having bump pads |
| US8951907B2 (en) * | 2010-12-14 | 2015-02-10 | GlobalFoundries, Inc. | Semiconductor devices having through-contacts and related fabrication methods |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940009357B1 (ko) * | 1991-04-09 | 1994-10-07 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| JP2001291720A (ja) * | 2000-04-05 | 2001-10-19 | Hitachi Ltd | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| SE519382C2 (sv) * | 2000-11-03 | 2003-02-25 | Ericsson Telefon Ab L M | Integrering av självinriktade MOS-högspänningskomponenter samt halvledarstruktur innefattande sådana |
| US6503765B1 (en) * | 2001-07-31 | 2003-01-07 | Xilinx, Inc. | Testing vias and contacts in integrated circuit fabrication |
| WO2003030214A2 (en) * | 2001-09-28 | 2003-04-10 | Koninklijke Philips Electronics N.V. | Method of manufacturing an integrated circuit, integrated circuit obtained in accordance with said method, wafer provided with an integrated circuit obtained in accordance with the method, and system comprising an integrated circuit obtained by means of the method |
| KR20050002251A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR20050009644A (ko) * | 2003-07-18 | 2005-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100591169B1 (ko) * | 2003-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 저전압 및 고전압 소자가 하나의 칩 상에 구현된 반도체소자 및 그 제조 방법 |
| KR100626378B1 (ko) * | 2004-06-25 | 2006-09-20 | 삼성전자주식회사 | 반도체 장치의 배선 구조체 및 그 형성 방법 |
| JP4971593B2 (ja) * | 2005-01-11 | 2012-07-11 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
2005
- 2005-12-29 KR KR1020050133189A patent/KR100741882B1/ko not_active IP Right Cessation
-
2006
- 2006-12-26 US US11/616,281 patent/US20070176798A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100932136B1 (ko) * | 2007-12-28 | 2009-12-16 | 주식회사 동부하이텍 | 고전압 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070176798A1 (en) | 2007-08-02 |
| KR100741882B1 (ko) | 2007-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8629019B2 (en) | Method of forming self aligned contacts for a power MOSFET | |
| JP3640974B2 (ja) | 半導体集積回路の製造方法 | |
| KR100741882B1 (ko) | 고전압 소자 및 그 제조방법 | |
| KR100263673B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR100462365B1 (ko) | 매몰 트랜지스터를 갖는 고전압 반도체 소자 및 그 제조방법 | |
| KR101077056B1 (ko) | 바이폴라 정션 트랜지스터의 제조방법 | |
| KR100672683B1 (ko) | 바이폴라트랜지스터의 제조방법 | |
| KR20090081246A (ko) | 반도체 소자의 형성 방법 | |
| KR20090069533A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20000043191A (ko) | 반도체소자의 검사장치 제조방법 | |
| KR101077057B1 (ko) | 바이폴라 접합 트랜지스터의 제조방법 | |
| KR100268806B1 (ko) | 반도체소자및그제조방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100305018B1 (ko) | 반도체소자의 소자분리방법 | |
| KR20020010793A (ko) | 반도체소자의 제조방법 | |
| KR20000039307A (ko) | 반도체장치의 콘택 형성방법 | |
| KR100604760B1 (ko) | 반도체소자의 제조방법 | |
| KR970006268B1 (ko) | 반도체 모스펫(mosfet) 제조방법 | |
| KR100583099B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100257148B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR20020002706A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR20000004543A (ko) | 반도체소자의 제조방법 | |
| KR20010061116A (ko) | 반도체소자의 콘택 형성방법 | |
| KR20000045359A (ko) | 반도체소자의 금속배선 형성방법 | |
| KR20020014241A (ko) | 반도체소자의 금속배선 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20110620 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |