KR20040002211A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 T형 게이트 전극을 이용하여 펀치-쓰루 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자는 트렌치를 구비한 반도체 기판과, 상기 트렌치 및 반도체 기판의 표면에 형성된 게이트 산화막과, 상기 트렌치를 매립하며, 상기 반도체 기판의 표면보다 돌출되도록 형성된 T형 게이트 전극 및 상기 게이트 전극의 양측의 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 T형 게이트 전극을 이용하여 펀치-쓰루 현상을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 게이트 전극의 폭은 감소하게 되는데 이 경우 쇼트 채널로 인하여 펀치-쓰루 현상이 발생하게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 1a 내지 도 1d를 참조하면, 반도체 기판(10) 상부에 게이트산화막(20) 및 폴리실리콘층(20)으로 이루어진 게이트 전극(40)을 형성하고 게이트 전극(40) 양측의 반도체 기판(10)에 저농도의 불순물을 이온 주입하여 LDD 영역(50)을 형성한 후 게이트 전극(60)의 측벽에 측벽 스페이서(60)를 형성한다. 다음에는 게이트 전극(40) 양측의 반도체 기판(10)에 고농도의 불순물을 이온 주입하여 소스.드레인 영역(70)을 형성한다.
이러한 종래의 반도체 소자 방법에 의해 제조된 반도체 소자는 그 면적을 감소시키기 위하여 게이트 전극의 폭을 줄이는데, 이 경우 채널의 길이가 작아지게 되어 펀치-쓰루 현상이 발생하여 소자의 특성이 열화되는 문제점이 있었다.
본 발명은 이러한 문제를 해결하기 위해 T형 게이트를 도입하여 소스/드레인 영역을 수평적으로 격리시킴으로써, 펀치-쓰루 현상을 방지할 수 있으며, 게이트 폭에 비하여 채널 길이를 증가시킬 수 있어 소자가 차지하는 면적을 감소시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
본 발명에 따른 반도체 소자는 트렌치를 구비한 반도체 기판과, 상기 트렌치 및 반도체 기판의 표면에 형성된 게이트 산화막과, 상기 트렌치를 매립하며, 상기 반도체 기판의 표면보다 돌출되도록 형성된 T형 게이트 전극 및 상기 게이트 전극의 양측의 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판의 상부에 산화막 및질화막의 적층 구조를 형성하는 단계와, 게이트 전극으로 예정된 부분의 산화막 및 질화막의 적층 구조를 식각하여 상기 반도체 기판을 노출시키는 산화막 패턴 및 질화막 패턴의 적층 구조를 형성하는 단계와, 상기 산화막 패턴 및 질화막 패턴의 적층 구조의 측벽에 측벽 스페이서를 형성하는 단계와, 상기 적층 구조 패턴 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 측벽 스페이서를 제거하는 단계와, 상기 트렌치 측벽을 포함하는 노출된 반도체 기판 상부에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판의 전면에 상기 트렌치를 매립하는 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 평탄화하여 상기 질화막 패턴을 노출시키는 단계와, 상기 질화막 패턴을 제거하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계 및 상기 게이트 전극 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다. 도 2를 참조하면, 트렌치를 구비한 반도체 기판(100)의 표면에 게이트 산화막(600)이 형성되어 있으며, 게이트 전극(700)은 트렌치를 매립하도록 형성되며, 반도체 기판(100)의 표면보다 돌출되도록 형성된 T형 게이트 전극이다. 게이트 전극(700)의 양측의 반도체 기판에는 소스/드레인 영역(900)이 형성되어 있다. 소스/드레인 영역(900)은 LDD구조인 것이 바람직하다. 또한 게이트 전극(700)의 측벽에는 게이트 스페이서(800)가 형성되어 있다.
이하에서는 본 발명에 따른 반도체 소자의 제조 방법에 대하여 상세하게 설명한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 3a 내지 도 3i를 참조하면, 반도체 기판(100)의 상부에 산화막(200) 및 질화막(300)으로 이루어진 적층 구조(225)를 형성하고(도 3a 참조), 게이트 전극으로 예정된 부분의 산화막(200) 및 질화막(300)의 적층 구조를 식각하여 반도체 기판(100)을 노출시키는 산화막 패턴(250) 및 질화막 패턴(350)으로 이루어진 적층 구조(325)를 형성한다(도 3b 참조).
다음에는, 적층 구조(325)의 측벽에 측벽 스페이서(400)를 형성한 후(도 3c 참조) 적층 구조(325) 및 측벽 스페이서(400)를 마스크로 하여 반도체 기판(100)을 식각하여 트렌치(500)를 형성한다(도 3d 참조). 그 다음에 측벽 스페이서(400)를 제거하고 트렌치(400) 측벽을 포함하는 노출된 반도체 기판(100) 상부에 게이트 산화막(600)을 형성한다(도 3e 및 도 3f 참조).
다음에는, 구조물의 전면에 트렌치(500)를 매립하는 폴리실리콘층(미도시)을 형성하고 상기 폴리실리콘층을 평탄화하여 질화막 패턴(350)을 노출시킨다(도 3g 참조). 그 다음에, 질화막 패턴(350)을 제거하여 T형 게이트 전극(700)을 형성한다.
다음에는, 게이트 전극(700) 양측의 반도체 기판에 저농도의 불순물을 이온주입하여 LDD 영역(900)을 형성한 후 게이트 전극(700)의 측벽에 게이트 스페이서(800)를 형성한다(도 3h 참조). 그 다음에 게이트 전극(700) 양측의 반도체 기판에 고농도의 불순물을 이온 주입하여 소스/드레인 영역(950)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 T형 게이트를 도입하여 소스/드레인 영역을 수평적으로 격리시킴으로써, 펀치-쓰루 현상을 방지할 수 있으며, 게이트 폭에 비하여 채널 길이를 증가시킬 수 있어 소자가 차지하는 면적을 감소시키는 효과가 있다.
Claims (5)
- 반도체 기판의 상부에 산화막 및 질화막의 적층 구조를 형성하는 단계;게이트 전극으로 예정된 부분의 산화막 및 질화막의 적층 구조를 식각하여 상기 반도체 기판을 노출시키는 산화막 패턴 및 질화막 패턴의 적층 구조를 형성하는 단계;상기 산화막 패턴 및 질화막 패턴의 적층 구조의 측벽에 측벽 스페이서를 형성하는 단계;상기 적층 구조 패턴 및 측벽 스페이서를 마스크로 하여 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 측벽 스페이서를 제거하는 단계;상기 트렌치 측벽을 포함하는 노출된 반도체 기판 상부에 게이트 산화막을 형성하는 단계;상기 반도체 기판의 전면에 상기 트렌치를 매립하는 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층을 평탄화하여 상기 질화막 패턴을 노출시키는 단계;상기 질화막 패턴을 제거하여 게이트 전극을 형성하는 단계; 및상기 게이트 전극 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성한 후 상기 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계 및 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 트렌치를 구비한 반도체 기판;상기 트렌치 및 반도체 기판의 표면에 형성된 게이트 산화막;상기 트렌치를 매립하며, 상기 반도체 기판의 표면보다 돌출되도록 형성된 T형 게이트 전극; 및상기 게이트 전극의 양측의 반도체 기판에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 게이트 전극의 측벽에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 전극의 양측의 반도체 기판에 형성된 LDD 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
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|---|---|---|---|---|
| KR100596807B1 (ko) * | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성방법 |
| KR100691598B1 (ko) * | 2006-03-14 | 2007-03-12 | 닛산 지도우샤 가부시키가이샤 | 반도체 장치의 제조 방법 |
| KR101037977B1 (ko) * | 2011-02-09 | 2011-05-30 | 정구만 | 시약보관함용 도어 구조 |
| KR101140288B1 (ko) * | 2010-01-26 | 2012-04-27 | 서울대학교산학협력단 | 희생층을 이용한 나노 스케일의 티형 게이트 제조방법 |
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