KR20000073979A - 반도체소자 및 그 제조방법 - Google Patents

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이덕형
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윤종용
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Abstract

본 발명은 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 살리사이드층이 형성될 소오스/드레인영역의 표면을 게이트 산화막의 저면 보다 높은 레벨로 위치시켜 소오스/드레인영역의 접합을 측방향을 많이 퍼지지 않게 하면서도 살리사이드층의 형성 후에 접합깊이의 마진을 충분히 확보하게 하여 얕은 접합 트랜지스터의 접합 누설전류의 증가를 억제할 수 있다.
또한, 접합깊이의 충분한 마진을 확보할 수 있으므로 살리사이드층의 두께를 감소하지 않고도 메탈콘택 식각 때에 살리사이드층의 두께 감소에 대한 과식각 마진 확보의 측면에서 유리하다.
그리고, 산화막을 마스크층을 이용하여 반도체기판에 식각홈을 형성하고 그 식각홈내에 게이트 전극을 형성하므로 작은 사이즈의 게이트 전극을 형성할 때 훨씬 유리한 사진식각공정으로 패드(pad)공정을 진행할 수 있다.

Description

반도체소자 및 그 제조방법{Semiconductor device and method for facturing the same}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 살리사이드층의 메탈콘택 저항을 감소시키면서도 소오스/드레인영역의 접합 누설전류의 증가를 억제하도록 한 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화와 소형화의 추세에 따라 반도체소자를 구성하는 트랜지스터의 사이즈 또한 축소되어 왔다. 이에 따라, 트랜지스터의 숏채널효과 현상이 심화되므로 고집적, 소형화 반도체소자를 구현하는데 숏채널효과 현상의 개선이 필수적이다.
최근에는 숏채널효과 현상을 개선하기 위해 트랜지스터의 소오스/드레인영역을 얕은접합(shallow junction)의 형태로 형성하는 방법이 널리 사용되어 왔다. 그러나, 이 방법은 소오스/드레인영역의 표면에 메탈콘택의 저항 감소를 위한 살리사이드층을 형성하고 나면, 소오스/드레인영역의 접합 깊이가 감소하는데 이는 접합 누설전류의 증가를 가져오는 문제점을 갖고 있다.
현재, 이러한 접합 누설전류의 증가를 억제하기 위해 여러 가지 방법들이 시도되고 있고, 메탈콘택 저항의 감소를 위해 소오스/드레인영역의 표면에 형성된 살리사이드층의 두께를 감소시키는 방법이 주목받고 있다.
종래의 반도체소자는 도 1에 도시된 바와 같이, p형 반도체기판(10)의 액티브영역을 한정하기 위해 반도체기판(10)의 필드영역에 아이솔레이션층(11)이 공지된 STI(shallow trench isolation) 공정에 의해 형성되고, 상기 액티브영역의 반도체기판(10)의 표면 중앙부 상에 게이트 산화막(13)과 게이트 전극(15)의 적층구조 및 측벽 스페이서(17)가 형성되고, 게이트 전극(15)을 사이에 두고 액티브영역의 반도체기판(10)에 LDD 구조의 n형 소오스/드레인영역(19)이 이격하여 형성되고, 소오스/드레인영역(19)의 노출된 표면과 게이트 전극(15)의 노출된 표면에 살리사이드층(20)이 형성된다.
여기서, 살리사이드층(20)은 게이트 전극(15)과 소오스/드레인영역(19)의 메탈콘택 저항을 감소시키기 위해 Ti, Co와 같은 실리콘화합물로 이루어진다.
이와 같이 구성된 종래의 모스 트랜지스터의 경우, 통상적으로 n+형 소오스/드레인영역(19)이 반도체기판(10)의 표면 아래에 위치하고 게이트 산화막(13)의 저면이 반도체기판(10)의 표면상에 위치한다. 그러므로, 고농도 소오스/드레인영역의 접합이 게이트 산화막(13)의 저면보다 상당히 낮게 위치한다.
또한, 살리사이드층(20)의 두께가 얇으므로 살리사이드층(20)의 접합으로부터 소오스/드레인영역(19)의 접합까지의 접합깊이(D1)가 기존에 비하여 어느 정도 증가하여 접합 누설전류의 증가를 억제할 수 있다.
그러나, 종래의 모스 트랜지스터에서는 살리사이드층(20)에 메탈콘택공정을 실시할 때, 소오스/드레인영역(19)에서의 살리사이드층(20)이 과식각되므로 살리사이드층(20)의 두께가 얇아지고, 심한 경우, 살리사이드층(20) 아래의 소오스/드레인영역(35)의 표면이 노출되어 메탈콘택 저항이 급격히 커지는데 이는 메탈콘택 형성을 위한 식각공정의 마진을 확보하기 어렵게 한다.
따라서, 본 발명의 목적은 살리사이드층의 메탈콘택 저항을 낮추면서도 소오스/드레인영역의 접합누설전류의 증가를 억제하도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체소자를 나타낸 수직 단면도.
도 2는 본 발명에 의한 반도체소자를 나타낸 수직 단면도.
도 3 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 수직 단면도.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
제 1 도전형 반도체기판:
상기 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 형성된 아이솔레이션층;
상기 액티브영역의 반도체기판의 표면 일부에 형성된 식각홈의 저면 중앙부 상에 형성된 게이트 산화막;
상기 게이트 산화막 상에 형성된 게이트 전극;
상기 식각홈의 저면 양측부 상에 위치한, 상기 게이트 전극의 측벽에 형성된 게이트 스페이서;
상기 게이트 전극을 사이에 두고 이격하며 상기 액티브영역의 반도체기판에 형성된 LDD 구조의 제 2 도전형 소오스/드레인영역; 그리고
상기 소오스/드레인영역과 게이트 전극의 표면에 각각 형성된 살리사이드층을 포함하는 것을 특징으로 한다.
바람직하게는 상기 소오스/드레인영역이 상기 게이트 스페이서 아래의 반도체기판에 형성된 제 2 도전형 저농도 소오스/드레인영역과, 상기 게이트 스페이서와 아이솔레이션층 사이의 반도체기판에 형성된 제 2 도전형 고농도 소오스/드레인영역을 갖는다.
상기 저농도 소오스/드레인영역과 상기 게이트 스페이서 사이에 상기 게이트 전극의 에지에서의 전장 집중을 억제하기 위한 게이트 다결정실리콘층 산화막이 개재하여 위치한다. 상기 게이트 스페이서가 산화막으로 이루어진다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
제 1 도전형 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 아이솔레이션층을 형성하는 단계;
상기 액티브영역의 반도체기판에 소정 패턴의 식각 마스크층을 형성하고 이를 이용하여 식각홈을 선택적으로 형성하는 단계;
상기 식각홈의 저면 중앙부에 게이트 산화막을 선택적으로 형성하는 단계;
상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극과 상기 식각 마스크층을 마스크로 이용하여 상기 식각홈의 저면 양측부 아래의 반도체기판에 제 2 도전형 불순물을 선택적으로 저농도 이온주입하는 단계;
상기 식각홈의 저면 양측부 상에 위치한, 상기 게이트 전극의 측벽에 절연막 재질의 게이트 스페이서를 형성하는 단계;
상기 게이트 스페이서와 상기 아이솔레이션층 사이의 반도체기판에 제 2 도전형 불순물을 선택적으로 고농도 이온주입하는 단계;
상기 고농도, 저농도 이온주입된 불순물을 확산하여 LDD 구조의 제 2 도전형 소오스/드레인영역을 형성하는 단계; 그리고
상기 게이트 전극과 상기 소오스/드레인영역의 표면에 살리사이드층을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는 상기 소오스/드레인영역을 형성하는 단계는 상기 식각홈의 저면 양측부 아래의 반도체기판에 저농도 소오스/드레인영역을 형성함과 아울러 상기 게이트 스페이서와 아이솔레이션층 사이의 반도체기판에 고농도 소오스/드레인영역을 형성한다.
또한, 상기 게이트 산화막을 형성하는 단계는 상기 식각홈의 저면 양측부에 절연막의 스페이서를 형성하는 단계; 그리고 상기 스페이서 사이의 식각홈 저면 중앙부에 게이트 산화막을 형성하는 단계를 포함한다.
상기 게이트 전극을 형성하는 단계는 상기 식각홈의 저면 양측부에 절연막의 스페이서를 형성하는 단계; 상기 스페이서 사이의 식각홈 저면 중앙부에 게이트 산화막을 형성하는 단계; 상기 스페이서 사이의 게이트 산화막 상에 게이트 전극을 형성하는 단계; 상기 스페이서를 식각하여 상기 식각홈의 저면 양측부를 노출시키는 단계; 그리고 상기 식각홈의 저면 양측부 및 상기 식각홈의 측면에 게이트 다결정실리콘층 산화막을 형성하는 단계를 포함한다.
상기 스페이서를 습식 식각하는 것이 바람직하다.
또한, 상기 고농도 이온주입단계는 상기 식각 마스크층을 식각하는 단계; 그리고 상기 게이트 스페이서와 상기 아이솔레이션층 사이의 반도체기판에 제 2 도전형 불순물을 선택적으로 고농도 이온주입하는 단계를 포함한다.
따라서, 본 발명에 의하면, 살리사이드층이 형성된 소오스/드레인영역의 표면이 게이트 산화막의 저면보다 높으므로 살리사이드층을 형성한 후에도 소오스/드레인영역의 접합깊이 마진을 충분히 확보하고, 얕은 접합의 누설전류 증가를 억제할 수 있다.
이하, 본 발명에 의한 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.
도 2는 본 발명에 의한 반도체소자의 구조를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체소자는 p형 반도체기판(10)의 액티브영역을 한정하기 위해 반도체기판(10)의 필드영역에 STI 공정에 의해 아이솔레이션층(11)이 형성되고, 상기 액티브영역의 반도체기판(10)의 표면 중앙부에 식각홈이 형성되고 그 식각홈의 저면 중앙부에 게이트 산화막(27)과 게이트 전극(29)의 적층구조가 반도체기판(10)의 표면 보다 높게 형성되고, 게이트 산화막(27)을 제외한 식각홈 내의 노출된 반도체기판(10)의 표면에 산화막(31)이 게이트 전극(29)의 에지부에서의 전장(electric field) 집중을 방지하기 위해 형성되고, 산화막(31) 상에 게이트 전극(27)의 스페이서(33)가 형성되고, 식각홈을 사이에 두고 이격하며 액티브영역의 반도체기판(10)에 n+형 소오스/드레인영역(35a)이 형성되고, 게이트 산화막(27)을 사이에 두고 이격하며 산화막(31) 아래의 반도체기판(10)에 n형 소오스/드레인영역(35b)이 형성되되 n+형 소오스/드레인영역(35a)에 일체로 연결된다. 게이트 전극(29)과 소오스/드레인영역(35a)의 표면에 각각 살리사이드층(40)이 형성된다.
여기서, 스페이서(33)는 산화막과 같은 절연막으로 이루어진다. 제 1 도전형으로서 p형이 사용되고, 제 2 도전형으로서 n형이 사용될 수 있다.
이와 같이 구성되는 본 발명의 반도체소자에서는 소오스/드레인영역(35)의 표면이 게이트 산화막(27)의 저면보다 높으므로 소오스/드레인(35)의 접합을 측방향으로 퍼지지 않게 하면서도 소오스/드레인영역(35)의 살리사이드층(40)의 접합으로부터 소오스/드레인영역(35)의 접합까지의 접합깊이(D2)가 도 1의 접합깊이(D1)보다 깊게 형성된다.
따라서, 본 발명에서는 소오스/드레인영역에 살리사이드층을 형성한 후에도 충분한 접합깊이의 마진을 확보할 수 있으므로 살리사이드층의 두께를 줄이지 않아도 접합 누설전류의 증가를 억제할 수 있고 아울러 메탈공정에서의 살리사이드층 과식각에 대한 마진을 충분히 확보할 수 있다.
이와 같이 구성되는 본 발명에 의한 반도체소자의 제조방법을 도 3 내지 도 12를 참조하여 상세히 설명하기로 한다.
도 3 내지 도 9는 본 발명에 의한 반도체소자의 제조방법을 나타낸 단면 공정도이다.
도 3에 도시된 바와 같이, 먼저, 제 1 도전형 반도체기판(10), 예를 들어 p형 실리콘기판의 액티브영역을 한정하기 위해 반도체기판(10)의 필드영역에 공지된 STI 공정에 의해 아이솔레이션층(11)을 형성한다.
그런 다음, 반도체기판(10)의 전면에 식각홈(24)의 형성을 위한 절연막, 예를 들어 산화막(21)과 그 위의 질화막(23)을 순차적으로 적층한다. 여기서, 산화막(21)은 질화막(23)과 실리콘기판과의 스트레스를 완화하고 또한 식각홈(23)의 형성을 위한 실리콘기판의 식각 때에 손상받는 것을 방지하는 역할을 한다.
이후, 식각홈(24)이 형성될 영역의 질화막(23) 상에 개구부가 위치하도록 감광막(도시 안됨)의 패턴을 반도체기판(10) 상에 형성하고 이를 마스크층으로 이용하여 개구부 내의 질화막(23)과 산화막(21)을 그 아래의 반도체기판(10)의 표면이 노출될 때까지 식각한다.
이어서, 상기 감광막의 패턴을 제거하고 질화막(23)을 식각마스크층으로 이용하여 노출된 영역의 반도체기판(10)을 원하는 깊이까지 식각하여 식각홈(24)을 형성한다. 물론, 식각홈(24)의 깊이를 아이솔레이션층(11)을 위한 식각홈의 깊이보다 얕게 형성하는 것이 바람직하다.
도 4에 도시된 바와 같이, 이후, 상기 결과 구조물 상에 식각홈(24)을 완전히 채울 수 있는 두께로 절연막, 예를 들어 산화막을 적층하고 이를 식각홈(24)의 저면 중앙부가 노출될 때까지 에치백하여 식각홈(24)의 저면 양측부 상에 산화막 재질의 스페이서(25)를 형성한다.
그런 다음, 스페이서(25)와 질화막(23)을 마스크층으로 이용하여 식각홈(24)의 노출된 저면 중앙부 상에만 게이트 산화막(27)을 성장시킨다.
도 5에 도시된 바와 같이, 상기 결과 구조물 상에 게이트 전극용 다결정실리콘층을 식각홈(24)을 완전히 채울수 있는 두께로 적층하고 나서 이를 화학기계연마공정 또는 에치백공정에 의해 식각홈(24) 내에만 남기고 질화막(23) 상에 전혀 남기지 않도록 함으로써 다결정실리콘층의 게이트 전극(29)을 형성한다. 여기서, 스페이서(25)의 상측부가 일부 노출시키는 것이 바람직하다.
도 6에 도시된 바와 같이, 이어서, 게이트 전극(29)과 질화막(23)을 마스크층으로 이용하여 스페이서(25)를 습식 식각하여 식각홈(24)의 측면 및 저면 양측부를 노출시킨다.
그 다음에, 식각홈(24) 내의 노출된 반도체기판(10) 상에 게이트 다결정실리콘 산화막(31)을 형성한다. 산화막(31)은 게이트 전극의 에지부에서 전장 집중을 방지하는 역할을 수행한다.
이후, 제 2 도전형인 n형의 저농도 소오스/드레인영역을 형성하기 위해 게이트 다결정실리콘층 산화막(31) 아래의 반도체기판(10)에 n형 불순물을 선택적으로 저농도 이온주입한다.
도 7에 도시된 바와 같이, 상기 결과 구조물 상에 층간절연막인 산화막을 스페이서(25)가 제거된 홈부에 완전히 채워질 수 있는 두께로 적층한 후 이를 스페이서(25)가 제거된 홈부에만 남고 다결정실리콘층(29)의 표면 상에 전혀 남지 않을 때까지 에치백한다. 따라서, 산화막(31) 상에 산화막 재질의 게이트 스페이서(33)를 형성한다.
도 8에 도시된 바와 같이, 이후, 다결정실리콘층(29)과 게이트 스페이서(33)를 마스크층으로 이용하여 질화막(23)과 산화막(21)을 그 아래의 반도체기판(10)이 노출될 때까지 식각한다.
이어서, n형의 고농도 소오스/드레인영역을 형성하기 위해 게이트 스페이서(33)와 아이솔레이션층(11) 사이의 반도체기판(10)에 n형 불순물을 선택적으로 고농도 이온주입한다.
도 9에 도시된 바와 같이, 이후, 고농도, 저농도 이온주입된 불순물을 확산하여 LDD구조를 갖는 소오스/드레인영역(35)을 형성한다. 즉, 게이트 다결정실리콘층 산화막(31) 아래의 반도체기판(10)에 n형 소오스/드레인영역(35a)을 형성하고 아울러 게이트 스페이서(33)와 아이솔레이션층(11) 사이의 반도체기판(10)에 n+형 소오스/드레인영역(35b)을 형성한다.
그런 다음, 게이트 전극용 다결정실리콘층(29)과 n+형 소오스/드레인영역(35b)의 표면 상에 살리사이드층(40)을 형성하여 도 2에 도시된 바와 같은 반도체소자를 완성한다. 여기서, 접합깊이(D2)는 도 1의 접합깊이(D1)보다 깊다
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자 및 그 제조방법은 살리사이드층이 형성될 소오스/드레인영역의 표면을 게이트 산화막의 저면 보다 높은 레벨로 위치시켜 소오스/드레인영역의 접합을 측방향을 많이 퍼지지 않게 하면서도 살리사이드층의 형성 후에 접합깊이의 마진을 충분히 확보하게 하여 얕은 접합 트랜지스터의 접합 누설전류의 증가를 억제할 수 있다.
또한, 접합깊이의 충분한 마진을 확보할 수 있으므로 살리사이드층의 두께를 감소하지 않고도 메탈콘택 식각 때에 살리사이드층의 두께 감소에 대한 과식각 마진 확보의 측면에서 유리하다.
그리고, 산화막을 마스크층을 이용하여 반도체기판에 식각홈을 형성하고 그 식각홈내에 게이트 전극을 형성하므로 작은 사이즈의 게이트 전극을 형성할 때 휠씬 유리한 사진식각공정으로 패드(pad)공정을 진행할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (12)

  1. 제 1 도전형 반도체기판:
    상기 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 형성된 아이솔레이션층;
    상기 액티브영역의 반도체기판의 표면 일부에 형성된 식각홈의 저면 중앙부 상에 형성된 게이트 산화막;
    상기 게이트 산화막 상에 형성된 게이트 전극;
    상기 식각홈의 저면 양측부 상에 위치한, 상기 게이트 전극의 측벽에 형성된 게이트 스페이서;
    상기 게이트 전극을 사이에 두고 이격하며 상기 액티브영역의 반도체기판에 형성된 LDD 구조의 제 2 도전형 소오스/드레인영역; 그리고
    상기 소오스/드레인영역과 게이트 전극의 표면에 각각 형성된 살리사이드층을 포함하는 반도체소자.
  2. 제 1 항에 있어서, 상기 소오스/드레인영역이 상기 게이트 스페이서 아래의 반도체기판에 형성된 제 2 도전형 저농도 소오스/드레인영역과, 상기 게이트 스페이서와 아이솔레이션층 사이의 반도체기판에 형성된 제 2 도전형 고농도 소오스/드레인영역을 갖는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 저농도 소오스/드레인영역과 상기 게이트 스페이서 사이에 게이트 다결정실리콘층 산화막이 개재하여 위치하는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서, 상기 게이트 스페이서가 산화막으로 이루어진 것을 특징으로 하는 반도체소자.
  5. 제 1 도전형 반도체기판의 액티브영역을 아이솔레이션하기 위해 상기 반도체기판의 필드영역에 아이솔레이션층을 형성하는 단계;
    상기 액티브영역의 반도체기판에 소정 패턴의 식각 마스크층을 형성하고 이를 이용하여 식각홈을 선택적으로 형성하는 단계;
    상기 식각홈의 저면 중앙부에 게이트 산화막을 선택적으로 형성하는 단계;
    상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 상기 식각 마스크층을 마스크로 이용하여 상기 식각홈의 저면 양측부 아래의 반도체기판에 제 2 도전형 불순물을 선택적으로 저농도 이온주입하는 단계;
    상기 식각홈의 저면 양측부 상에 위치한, 상기 게이트 전극의 측벽에 절연막 재질의 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서와 상기 아이솔레이션층 사이의 반도체기판에 제 2 도전형 불순물을 선택적으로 고농도 이온주입하는 단계;
    상기 고농도, 저농도 이온주입된 불순물을 확산하여 LDD 구조의 제 2 도전형 소오스/드레인영역을 형성하는 단계; 그리고
    상기 게이트 전극과 상기 소오스/드레인영역의 표면에 살리사이드층을 각각 형성하는 단계를 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스/드레인영역을 형성하는 단계는 상기 식각홈의 저면 양측부 아래의 반도체기판에 저농도 소오스/드레인영역을 형성함과 아울러 상기 게이트 스페이서와 아이솔레이션층 사이의 반도체기판에 고농도 소오스/드레인영역을 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 5 항에 있어서, 상기 게이트 산화막을 형성하는 단계는
    상기 식각홈의 저면 양측부에 절연막의 스페이서를 형성하는 단계; 그리고
    상기 스페이서 사이의 식각홈 저면 중앙부에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 5 항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 식각홈의 저면 양측부에 절연막의 스페이서를 형성하는 단계;
    상기 스페이서 사이의 식각홈 저면 중앙부에 게이트 산화막을 형성하는 단계; 그리고
    상기 스페이서 사이의 게이트 산화막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서, 상기 스페이서를 식각하여 상기 식각홈의 저면 양측부를 노출시키는 단계; 그리고
    상기 식각홈의 저면 양측부 및 상기 식각홈의 측면에 게이트 다결정실리콘층 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서, 상기 스페이서를 습식 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 5 항에 있어서, 상기 고농도 이온주입단계는
    상기 식각 마스크층을 식각하는 단계; 그리고
    상기 게이트 스페이서와 상기 아이솔레이션층 사이의 반도체기판에 제 2 도전형 불순물을 선택적으로 고농도 이온주입하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 5 항에 있어서, 상기 게이트 스페이서를 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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