KR20080001926A - 반도체 소자의 리세스 게이트 제조 방법 - Google Patents

반도체 소자의 리세스 게이트 제조 방법 Download PDF

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윤희용
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Abstract

본 발명은 리세스와 게이트 간의 오버랩 마진을 확보하면서, 마스크로 정의하기 어려운 미세 선폭을 구현하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트가 형성될 예정 영역을 정의하는 절연막 패턴을 형성하는 단계; 상기 셀영역의 절연막 패턴 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각베리어로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 상기 셀영역의 스페이서를 제거하는 단계; 상기 셀영역의 리세스 상부 및 상기 주변회로영역의 게이트가 형성될 예정 영역 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계; 및 상기 절연막 패턴을 제거하는 단계를 포함하며, 이에 따라 본 발명은 리세스 게이트의 피치를 마스크로 정의할 수 있는 최저한계값보다 더욱 작게 정의하도록 형성하므로서, 셀의 크기를 줄이는 효과를 얻을 수 있으며, 리세스 게이트 패턴을 구현하기 위한 별도의 마스크 필요 없이, 게이트 패턴을 이용하므로서, 레티클 제작 비용의 절감 효과를 얻을 수 있다.
리세스 게이트, 미세 선폭, 오버랩마진(Overlap margin), 게이트 오정렬

Description

반도체 소자의 리세스 게이트 제조 방법{METHOD FOR FABRICATING RECESS GATE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자분리막
13 : 절연막 14 : 게이트 마스크
15 : 스페이서용 물질막 16 : 셀오픈 마스크
17 : 리세스 18 : 게이트 절연막
19 : 게이트 폴리실리콘막 20 : 게이트 텅스텐실리사이드막
21: 게이트 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 리세스 게이트 제조 방법을 나타낸 것이다.
현재, 리세스 게이트(Recess Gate) 구조를 적용하는 셀 트랜지스터(Cell Transistor)를 제조함에 있어서, 소자가 집적화될수록 게이트와 리세스 마스크 간의 오버랩 마진(Overlap Margin)을 충분히 확보할 수 없다.
특히, 게이트와 리세스 마스크 간의 오정렬(Misalign)은 트랜지스터 특성의 저하를 유발시키며, 이를 억제하기 위해 리세스 게이트를 정의하는 마스크 선폭을 줄여 오버랩 마진을 확보해야하는데 마스크 선폭을 정의하는 능력의 한계로 인해 여의치 못한 상황이다.
이러한 이유에서 현재는 오정렬에 관련된 방향의 오버랩 스펙을 타이트하게 설정해놓고 관리하면서 진행하는데 이는 제조상 어려운 과정을 수행한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스와 게이트 간의 오버랩 마진을 확보하면서, 마스크로 정의하기 어려운 미세 선폭을 구현하는데 적합한 반도체 소자의 리세스 게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 리세스 게이트 제조 방법은 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트가 형성될 예정 영역을 정의하는 절연막 패턴을 형성하는 단계, 상기 셀영역의 절연막 패턴 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 식각베리어로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계, 상기 셀영역의 스페이서를 제거하는 단계, 상기 셀영역의 리세스 상부 및 상기 주변회로영역의 게이트가 형성될 예정 영역 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계, 및 상기 절연막 패턴을 제거하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 반도체 소자의 리세스 게이트 제조 방법을 도시한 단면도이다.
도 1a에 도시된 바와 같이, 셀영역(Cell area)과 주변회로영역(Peri area)이 정의된 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자분리막(12)을 형성하여 활성 영역을 정의한다. 계속해서 반도체 기판(11)의 전면에 절연막(13)을 형성한다. 이 때, 반도체 기판(11)은 트랜지스터 구 성을 위한 웰 관련 이온 공정이 진행된 상태이며, 절연막(13)은 질화막(Nitride)을 사용한다.
계속해서, 절연막(13)의 소정 영역 상에 게이트 마스크(Gate mask, 14)를 형성한다. 게이트 마스크(14)는 게이트가 형성될 예정 영역을 노출시키기 위한 마스크이다.
도 1b에 도시된 바와 같이, 게이트 마스크를 사용하여 절연막(13)을 식각하여 게이트가 형성될 예정 영역을 노출시키는 절연막 패턴(13A)을 형성한다. 그리고 나서 게이트 마스크를 제거한다.
이어서, 절연막 패턴(13A)을 따라 스페이서용 물질막(15)을 증착한다. 스페이서용 물질막(15)은 산화막(Oxide)을 사용한다.
도 1c에 도시된 바와 같이, 주변회로영역 상부에 셀오픈 마스크(Cell open mask, 16)를 형성하여 셀영역만 오픈시킨다. 셀오픈 마스크(16)는 포토레지스트(Photoresist)로 형성한다. 계속해서, 셀영역의 스페이서용 물질막(15)을 전면 식각(Blanket etch)하여 절연막 패턴(13A)의 양측벽에 산화막 스페이서(15A)를 형성한다. 이 때, 산화막 스페이서(15A)는 반전 스페이서(Reverse spacer)이다.
한편, 게이트 마스크에 의해 게이트가 형성될 예정 영역의 선폭(CD1)에 비해 산화막 스페이서에 의해 정의된 선폭(CD2)이 작은데, 산화막 스페이서(15A)가 리세스 식각시 선폭을 줄여주면서 식각 베리어의 기능을 하므로 마스크로 구현하기 힘든 미세 패턴을 구현할 수 있다.
도 1d에 도시된 바와 같이, 산화막 스페이서(15A)를 식각 베리어(Etch barrier)로 반도체 기판(11)을 전면 식각(Blanket etch)하여 리세스(17)를 형성한다. 이 때, 산화막 스페이서(15A)를 리세스(17) 식각시 베리어로 사용하기 때문에 리세스를 구현하기 위해 별도의 마스크가 필요하지 않다. 또한, 마스크로 정의할 수 있는 선폭보다 더욱 작은 선폭을 가지는 리세스(17)를 구현할 수 있으므로, 셀의 크기를 줄일 수 있다.
리세스(17) 형성 후, 셀오픈 마스크를 스트립(Strip)한 후, 산화막 스페이서(15A)를 제거한다. 그리고 나서, 채널 이온 주입(Channel Implant) 및 게이트 산화 공정(Gate Oxidation)을 실시하여 셀영역의 리세스(17) 및 주변회로영역의 게이트가 형성될 예정 영역의 반도체 기판(11) 상에 게이트 절연막(18)을 형성한다.
도 1e에 도시된 바와 같이, 셀영역의 리세스(17) 상부와 주변회로영역의 게이트가 형성될 예정 영역의 반도체 기판(11) 상부에 게이트 폴리실리콘막(18)과 게이트 텅스텐실리사이드막(19)을 증착한다. 그리고 나서, 절연막 패턴(13A)이 드러나는 타겟으로 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 실시하여 게이트 텅스텐실리사이드막(19)을 평탄화한다. 이로써, 셀영역에는 리세스 게이트(Recess gate, RG), 주변회로영역에는 플래너 게이트(Planer gate, G)가 형성된다.
도 1f에 도시된 바와 같이, 인산(H3PO4) 용액을 사용하는 습식 딥(Wet Dip) 공정으로 절연막 패턴(13A)을 제거하여 셀영역의 리세스 게이트(RG)와 주변회로영역의 플래너 게이트(G)를 드러낸다.
계속해서, 셀 할로 이온 주입 공정(Cell Halo Implant)을 진행한 후, 게이트 스페이서(Gate spacer) 공정을 진행하여 리세스 게이트(RG) 및 플래너 게이트(G)의 양측벽에 게이트 스페이서(21)를 형성한다.
이후, 소스/드레인 이온 주입 공정(Source/Drain Implant)을 실시하여 자기정렬(Self Align) 리세스 게이트 구조를 가지는 셀 트랜지스터를 구현한다.
상술한 바와 같이, 본 발명은 자기정렬 형태로 셀영역에는 리세스 게이트를 형성하고 주변회로영역에는 플래너 게이트를 형성하여, 오정렬에 의한 작업성 저하 및 셀 트랜지스터에 대한 특성 열화를 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 게이트의 피치를 마스크로 정의할 수 있는 최저한계값보다 더욱 작게 정의하도록 형성하므로서, 셀의 크기를 줄이는 효과를 얻을 수 있다.
또한, 리세스 게이트 패턴을 구현하기 위한 별도의 마스크 필요 없이, 게이 트 패턴을 이용하므로서, 레티클 제작 비용의 절감 효과를 얻을 수 있다.

Claims (8)

  1. 셀영역과 주변회로영역이 정의된 반도체 기판 상에 게이트가 형성될 예정 영역을 정의하는 절연막 패턴을 형성하는 단계;
    상기 셀영역의 절연막 패턴 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 식각베리어로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계;
    상기 셀영역의 스페이서를 제거하는 단계;
    상기 셀영역의 리세스 상부 및 상기 주변회로영역의 게이트가 형성될 예정 영역 상에 게이트 절연막 및 게이트 전도막을 차례로 형성하는 단계; 및
    상기 절연막 패턴을 제거하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  2. 제1항에 있어서,
    상기 셀영역의 절연막 패턴 측벽에 스페이서를 형성하는 단계는,
    상기 반도체 기판 상의 상기 절연막 패턴을 따라 스페이서용 산화막을 형성하는 단계; 및
    상기 주변회로영역은 마스크로 덮으면서, 상기 셀영역의 스페이서용 산화막을 식각하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  3. 제2항에 있어서,
    상기 스페이서용 산화막을 식각하는 단계는,
    전면 식각을 실시하는 반도체 소자의 리세스 게이트 제조 방법.
  4. 제1항에 있어서,
    상기 스페이서를 식각베리어로 상기 반도체 기판을 식각하여 리세스를 형성하는 단계는,
    전면 식각을 실시하는 반도체 소자의 리세스 게이트 제조 방법.
  5. 제1항에 있어서,
    상기 절연막 패턴을 제거하는 단계는,
    상기 게이트 절연막 및 상기 게이트 전도막의 양측벽에 게이트 스페이서를 형성하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  6. 제1항에 있어서,
    상기 게이트가 형성될 예정 영역을 정의하는 절연막 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 게이트 마스크를 형성하는 단계;
    상기 게이트 마스크를 식각 베리어로 상기 절연막을 선택적으로 식각하여 상기 게이트가 형성될 예정 영역을 형성하는 단계
    를 포함하는 반도체 소자의 리세스 게이트 제조 방법.
  7. 제6항 중 어느 한 항에 있어서,
    상기 절연막 패턴은,
    질화막으로 형성하는 반도체 소자의 리세스 게이트 제조 방법.
  8. 제1항에 있어서,
    상기 셀영역은 리세스 게이트, 상기 주변회로영역은 플래너 게이트를 형성하는 반도체 소자의 리세스 게이트 제조 방법.
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