KR101140288B1 - 희생층을 이용한 나노 스케일의 티형 게이트 제조방법 - Google Patents

희생층을 이용한 나노 스케일의 티형 게이트 제조방법 Download PDF

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Abstract

본 발명은 전계효과형 고전자 이동도 트랜지스터를 제조하는 것에 관한 것으로 더욱 자세하게는 소스와 드레인 사이의 전류를 조절하기 위한 T형 게이트를 형성하는 것에 관한 것이다.
본 발명은 소스 및 드레인이 형성된 기판 상부에 희생층을 형성하는 단계; 상기 희생층 상부에 감광층을 형성하는 단계; 상기 감광층에 전자빔을 조사하여 게이트가 형성될 영역을 패터닝하고 상기 희생층을 노출시키는 단계; 상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계; 상기 기판 전면에 전극물질을 증착하는 단계; 및 상기 감광층을 제거하는 단계를 포함함에 기술적 특징이 있다.

Description

희생층을 이용한 나노 스케일의 티형 게이트 제조방법{The Fabricating method for nano scale T-type gate using double sacrifice layers}
본 발명은 고전자 이동도 트랜지스터를 제조하는 것에 관한 것으로 더욱 자세하게는 초고주파용 트랜지스터에 있어서 소스와 드레인 사이의 전류를 조절하기 위한 나노 스케일의 T형 게이트 및 제조방법에 관한 것이다.
통신 기술이 발달함에 따라 통신 주파수가 2GHz 이상의 고주파 영역에 응용되는 통신 소자에는 종래의 실리콘을 사용하는 소자에 비해 높은 전자 이동도를 가져야 하며, 따라서 높은 전자 이동도를 가지는 갈륨비소(GaAs) 또는 인듐인(InP) 등과 같은 화합물 반도체가 널리 사용되고 있다. 이러한 화합물 기반에서 전계 효과 트랜지스터를 제작할 경우에는 밀리미터파 대역과 같은 초고주파 영역에서의 소자 특성은 게이트의 특성, 즉 게이트 길이 및 게이트 저항에 크게 의존하게 된다.
즉 초고주파용 소자의 경우에는 게이트 길이가 짧을수록 전도도(transconductanace)가 증가하고 게이트-소스 커패시턴스가 감소하게 된다. 따라서 게이트 길이가 짧을수록 최대 발진 주파수 (fmax), 전류 이득 차단 주파수 (fT) 등 초고주파 특성이 개선된다. 그러나 게이트 길이가 짧아 지면, 게이트의 단면적도 작아지며 게이트 도선의 저항이 증가되며, 이러한 게이트 저항의 증가는 특히 고주파 영역에서의 소자 이득, 전류 이득의 감소를 초래한다.
이러한 게이트 길이와 게이트 저항의 트레이드-오프(trade-off) 문제를 해결하기 위하여 쇼트키층(schottkylayer)과 접촉하는 게이트 전극의 길이는 짧게하고 게이트 전체 단면적은 증가시키는 T-게이트가 적용되고 있다.
이러한 T-게이트 구조를 이용하여 초고주파용 소자를 제작함에 있어서 게이트의 길이가 수십 나노미터 수준 이하인 경우에는 T-게이트를 기판위에 안정적으로 형성하는 것이 매우 중요하다. 즉 소자의 게이트 길이가 줄어들면 금속 제거 공정에서 가해지는 물리적 충격에 의해서 게이트가 쓰러지는 현상이 발생하여 소자의 성능 저하가 일어나게 된다. 도 1 내지 도 5는 종래의 T-게이트의 형성방법 및 이때 발생되는 문제를 도시하였다.
종래의 T-게이트의 형성방법은 기판(101)위에 전자빔에 대한 감도가 서로 다른 레지스트를 복수로 적층하는 다중 레지스트 구조를 형성한다. 예를 들어 도 1에서과 같이 PMMA, PMMA-MAA등을 조합하여 3층이 적층된 다중 레지스트 구조(102)를 형성한다. 다음으로, 전자빔(electron beam)을 이용한 리소그래피(lithography) 공정으로 T형 패턴을 형성한 후 현상 및 세척 단계를 거쳐 도 2에 나타낸 것과 같은 T형 레지스트 구조를 형성한다. 다음으로, 게이트 금속, 예를들면 티타늄, 백금, 금을 하부로부터 순차적으로 형성한 것 (이하 티타늄/백금/금)과 같은 게이트 금속(103)을 증착하여 도 3에 나타낸 것과 같은 게이트를 형성한 후, 이를 레지스트 용해제(104)를 이용하여 레지스트 및 레지스트 위에 도포되어 있던 금속층까지 모두 제거하는 방법 (이하 리프트-오프(liftoff)방법)을 이용하여 T-게이트를 형성하다.(도 4)
그러나 이러한 종래의 리프트-오프 방법에 의할 시, 도 4에 나타낸 것과 같이 레지스트 용해제 안에서 레지스트가 용해되면서 잔여 금속들이 자유롭게 움직일 수 있게 되고, 이러한 이동중에 미세 게이트에 물리적 충격을 가할 수 있게 되어 게이트가 쓰러지는 현상이 발생할 수 있다(도 5). 도 6은 종래의 금속 제거 공정으로 제작한 35 nm T-게이트의 단면 사진을 보여주고 있다. 금속 증착 및 제거 이후 35 nm T-게이트가 기판위에 서 있지 못하고 옆으로 쓰러진 것을 알 수 있다.
한편 게이트 길이를 줄이는데 성공하여도, 소자의 에피 구조에 따른 기생 저항을 줄이지 못하면, 대부분의 소자들이 전류 이득 차단 주파수가 우수한 소자는 최대 발진 주파수 성능이 떨어지고, 최대 발진 주파수 성능이 우수한 소자는 전류 이득 차단 주파수 성능이 떨어지는 문제가 발생하게 된다. 그러나 높은 주파수에서 동작하는 회로를 제작하기 위해서는 전류이득 차단주파수와 최대 발진 주파수가 모두 우수하여야 한다.
따라서 우수한 전류이득 차단주파수와 최대 발진 주파수를 얻기 위해서는 기생 저항을 감소시키기 위하여 소자의 에피 구조를 최적화 할 필요가 있다.
본 발명은 서로 다른 유전 상수를 갖는 2개 층의 희생층을 이용하여 낮은 게이트-소스 간의 커패시턴스(Cgs)를 형성하고 2층의 희생층을 선택적 식각을 이용함과 동시에 경사지게 형성함으로써, 후공정으로 형성되는 T형 게이트의 크기를 감소시키면서, 기생저항을 감소시켜 전류이득 특성이 우수하고 기울어짐이 없는 안정된 T형 게이트를 형성할 수 있는 희생층을 이용한 나노 스케일의 티형 게이트 및 제조방법을 제공하는데 목적이 있다.
본 발명의 상기 목적은 소스 및 드레인이 형성된 기판 상부에 희생층을 형성하는 단계; 상기 희생층 상부에 감광층을 형성하는 단계; 상기 감광층에 전자빔을 조사하여 게이트가 형성될 영역을 패터닝하고 상기 희생층을 노출시키는 단계; 상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계; 상기 기판 전면에 전극물질을 증착하는 단계; 및 상기 감광층을 제거하는 단계를 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 소스 및 드레인이 형성된 기판 상부에 희생층을 형성하는 단계는, 상기 기판 상부에 제1희생층을 형성하는 단계; 및 상기 제1희생층 상부에 제2희생층을 형성하는 단계를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 제1희생층과 제2희생층은 유전율이 상이한 것을 사용하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 제1희생층은 SiNx, 제2희생층은 SiO2인 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 희생층 상부에 감광층을 형성하는 단계는, 상기 희생층 상부에 제1감광층을 형성하는 단계; 상기 제1감광층 상부에 제2감광층을 형성하는 단계; 상기 제2감광층 상부에 제3감광층을 형성하는 단계; 및 상기 제1,2 및 3 광감층을 베이킹하는 단계를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 감광층에 전자빔을 조사하여 게이트가 형성될 영역을 패터닝 하는 단계는, 상기 제3감광층에 상기 전자빔을 조사하여 게이트 헤드가 형성될 영역을 패터닝하는 단계; 상기 제3감광층을 마스크로 하여 제2감광층을 등방성 식각하여 리세스 구조로 형성하고 제1감광층을 노출하는 단계; 및 상기 제1감광층에 전자빔을 조사하여 제1게이트 풋 패턴을 형성하는 단계를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 제1감광층의 제3감광층은 전자빔에 대한 감응도가 동일하며, 상기 제2감광층은 상기 제1감광층보다 전자빔에 대한 감응도가 낮은 것을 사용하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계는, 상기 제2희생층을 식각하여 벽면에 경사가 형성된 제2게이트 풋 패턴을 형성하는 단계; 및 상기 제2희생층을 마스크로 이용하여 상기 제1희생층을 식각하여 벽면에 경사가 형성된 제3게이트 풋 패턴을 형성하는 단계에 의해 달성된다.
본 발명의 상기 목적은 상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계는, 상기 제2희생층을 식각하여 벽면에 경사가 형성된 제2게이트 풋 패턴을 형성하는 단계; 및 상기 제2희생층을 마스크로 이용하여 상기 제1희생층을 식각하여 벽면에 경사가 형성된 제3게이트 풋 패턴을 형성하는 단계를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 제2희생층은 CF4, H2, Ar, 및 CHF3 중 어느 하나 이상의 가스를 이용하여 건식식각하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 목적은 상기 제1희생층은 SF6 및 Ar 중 어느 하나 이상의 가스를 이용하여 건식식각하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법에 의해 달성된다.
본 발명의 상기 다른 목적은 소스, 드레인 및 티 게이트로 이루어진 트랜지스터에 있어서, 상기 티 게이트 하부의 측면은 소스와 게이트가 형성된 기판 전면에 형성된 희생층에 의하여 지지되는 희생층을 이용한 나노 스케일의 티형 게이트에 의해 달성된다.
본 발명의 상기 다른 목적은 상기 희생층은 유전율이 다른 제1희생층 및 제2희생층을 포함하는 희생층을 이용한 나노 스케일의 티형 게이트에 의해 달성된다.
본 발명의 상기 다른 목적은 상기 제1희생층은 SiNx, 제2희생층은 SiO2인 희생층을 이용한 나노 스케일의 티형 게이트에 의해 달성된다.
본 발명의 상기 다른 목적은 상기 게이트와 접하고 있는 상기 제1희생층과 제2희생층의 패턴의 벽면은 경사가 형성된 희생층을 이용한 나노 스케일의 티형 게이트에 의해 달성된다.
본 발명은 후공정으로 형성되는 T형 게이트의 크기를 감소시키면서, 전류이득 특성이 우수하면서 기울어짐이 없는 안정된 T형 게이트를 형성할 수 있는 현저하고도 유용한 효과가 있다.
도 1 내지 도 5는 종래의 기술에 따른 T 게이트 제조 공정도,
도 6은 종래의 기술에 따른 T 게이트의 SEM 이미지,
도 7 내지 도 18은 본 발명에 따른 희생층을 이용한 T 게이트 제조 공정도.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 7 내지 도 18은 본 발명에 따른 희생층을 이용한 나노 스케일의 티형 게이트의 제조공정을 도시한 것이다.
소스 및 드레인이 형성된 기판(200)에 희생층과 감광층을 형성한다(도 7).
본 발명에 따른 희생층은 복수로 형성할 수 있으며, 먼저 패시베이션 역할을 하는 제1희생층(300)으로 SiNx층을 형성하고 SiNx층 상부에 제2희생층(290)인 SiO2층을 형성한다. 제2희생층(290)인 SiO2층은 제1희생층(300)인 SiNx보다 유전상수가 작아 게이트와 소스 사이의 커패시턴스를 낮출 수 있는 장점이 있다.
다음으로 제2희생층(290)의 상부에 복수의 감광층을 형성한다.
본 발명에 따른 감광층은 전자빔을 이용한 패턴형성을 위하여 제1감광층(230)은 ZEP, 제2감광층(220)은 PMGI, 및 제3감광층(210)은 ZEP를 사용할 수 있다. 이때, 제1감광층(230)과 제3감광층(210)은 전자빔에 감응도가 크고 제2감광층(220) 전자빔에 감응도가 작은 것을 사용하는 것이 바람직하다. 복수의 감광층 은 코팅공정과 베이킹 공정을 이용하여 형성한다.
다음으로 게이트 헤드 패턴이 형성된 마스크를 제3감광층(210)의 상부에 위치시키고 전자빔을 조사한다(도 8). 그리고 현상을 통하여 제3감광층(210)에 게이트의 헤드 패턴(260)을 형성한다(도 9).
한편, 게이트의 헤드 패턴(260)이 형성되면, 제2감광층(220)을 등방성 식각하여 제1감광층(230)을 노출시키는 동시에 리세스 구조(270)로 형성하여 후공정에서 증착된 금속층을 제거할 수 있도록 한다(도 10).
다음으로 제1감광층(230)에 전자빔을 조사한 후(도 11), 제1게이트 길이 영역이 설정된 제1게이트 풋 패턴(280)을 형성한다(도 12).
도 13은 본 발명에 따른 제1게이트 풋 패턴의 SEM 이미지이다.
계속해서 제1게이트 풋 패턴(280)이 형성된 제1감광층(230)을 마스크로 사용하여 제2희생층(290)을 식각하여 경사면이 형성된 제2게이트 풋 패턴(310)을 형성한다(도 14).
이때, 제2희생층(290)인 SiO2의 식각시 제1희생층(300) SiNx이 식각되는 것을 방지하기 위하여 CF4,H2 및 Ar 중 어느 하나 이상의 가스를 이용한 식각한다.
CF4와 H2를 이용한 플라즈마 식각시, F라디칼(radical)에 의해 SiNx와 SiO2의 식각이 이루어진다. 이때, SiO2와 SiNx 그리고 감광층위에 플로우르카본(fluorocarbon)이 형성되는 동시에 식각이 이루어지며 SiNx에 비해 SiO2는 자체 O 원소를 가짐으로 인해 플루오르카본(fluorocarbon)이 덜 형성된다.
따라서 제2희생층(290)인 SiO2가 주로 식각되고, SiO2의 식각에 의하여 노출된 제1희생층(300)인 SiNx의 표면에 두껍게 형성된 플루오르카본(fluorocarbon)으로 인하여 상대적으로 식각율이 저하되어 제2희생층(290)인 SiO2의 선택적 식각이 가능하다.
다음으로 경사면을 갖는 제2게이트 풋 패턴(310)이 형성된 제2희생층(290)을 마스크로 사용하여 제1희생층(300)을 식각하여 제3게이트 길이 영역이 설정된 제3 게이트 풋 패턴(320)을 형성한다(도 15).
이때, SF6 및 Ar 중 어느 하나 이상을 이루어진 가스 분위기에서 제2희생층(290)인 SiO2의 식각을 방지하면서 제1희생층(300) SiNx을 식각하는데 있어서, SiO2와 SiNx의 결합 에너지(bonding energy)를 이용한다.
SiO2와 SiNx의 결합 에너지(bonding energy)가 각각 8.3eV와 4.6eV로, SiNx의 결합 에너지가 SiO2보다 상대적으로 낮다. 따라서, SiO2를 식각하기 위하여 식각장비에 인가한 바이어스보다 상대적으로 낮은 바이어스를 식각장비에 인가하면, 제2희생층(290)인 SiO2의 식각을 막으면서 제1희생층(300)인 SiNx을 식각할 수 있다.
도 16은 본 발명에 따른 복수의 희생층을을 식각하여 형성된 패턴의 SEM 이미지이다.
이미지에서 보여지는 바와 같이 제1감광층에에 형성된 제1게이트 풋 패턴의 길이가 65nm인 반면, 제2희생층 및 제1희생층을 식각하여 형성된 경사면에 의하여 최종 기판에 형성된 게이트의 길이는 20nm에 불과함을 볼 수 있다.
즉, 반응성 이온 식각(RIE:reactive ion etching)에서 압력조건의 조절을 통해 경사면이 형성될 수 있도록 식각함으로써, 처음 감광층에 형성된 제1게이트 풋 패턴(280)보다 작은 제2게이트 풋 패턴(310)을 제2희생층(290)에 형성할 수 있다.
그리고 제2희생층(290)을 마스크로 이용하여 제1희생층(300)을 식각함으로써, 최종적으로 제2게이트 풋 패턴(310)보다 더 작은 제3게이트 풋 패턴(320)을 형성한 것이다.
다음으로 기판 전면에 게이트 전극으로 사용할 전극물질로 금속을 증착하고(도 17), 제1감광층(210), 제2감광층(220) 및 제3감광층(230)을 제거하면 제2,1희생층(290,300)에 의하여 지지되고 있는 티 게이트(330)가 완성된다(도 18).
즉, 제2희생층(290)인 SiO2 와 제1희생층(300)인 SiNx를 식각하는 과정에서 서로 다른 조건의 가스 분위기 및 압력을 이용할 경우, 경사면이 형성된 패턴 형성이 가능하다. 이로 인하여 게이트의 길이영역이 점차 감소하는 제2 및 제3게이트 풋 패턴(310,320)을 형성할 수 있다.
따라서, 후공정에서 증착되는 금속에 의하여 형성된 게이트는 기판과 접하는 영역에서의 게이트 길이는 종래의 T-게이트 공정으로 구현되는 것보다 더욱 미세한 길이를 갖는 T-게이트를 형성할 수 있다.
또한, 길이가 줄어든 만큼 기판상에 불안정하게 형성된 T-게이트를 지지하기 위하여 제1 및 제2희생층이 형성되어, 후공정에서 게이트가 쓰러지는 것을 방지할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
200 : 기판 210 : 제1감광층
220 : 제2감광층 230 : 제3감광층
260 : 게이트 헤드 패턴 280 : 제1게이트 풋 패턴
290 : 제1희생층 300 : 제2희생층
310 : 제2게이트 풋 패턴 320 : 제3게이트 풋 패턴
330 : 티 게이트

Claims (14)

  1. 소스 및 드레인이 형성된 기판 상부에 희생층을 형성하는 단계;
    상기 희생층 상부에 감광층을 형성하는 단계;
    상기 감광층에 전자빔을 조사하여 게이트가 형성될 영역을 패터닝하고 상기 희생층을 노출시키는 단계;
    상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계;
    상기 기판 전면에 전극물질을 증착하는 단계; 및
    상기 감광층을 제거하는 단계
    를 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  2. 제1항에 있어서, 상기 소스 및 드레인이 형성된 기판 상부에 희생층을 형성하는 단계는,
    상기 기판 상부에 제1희생층을 형성하는 단계; 및
    상기 제1희생층 상부에 제2희생층을 형성하는 단계
    를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  3. 제2항에 있어서,
    상기 제1희생층과 제2희생층은 유전율이 상이한 것을 사용하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  4. 제2항에 있어서,
    상기 제1희생층은 SiNx, 제2희생층은 SiO2인 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  5. 제1항에 있어서, 상기 희생층 상부에 감광층을 형성하는 단계는,
    상기 희생층 상부에 제1감광층을 형성하는 단계;
    상기 제1감광층 상부에 제2감광층을 형성하는 단계;
    상기 제2감광층 상부에 제3감광층을 형성하는 단계; 및
    상기 제1,2 및 3 광감층을 베이킹하는 단계
    를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  6. 제5항에 있어서, 상기 감광층에 전자빔을 조사하여 게이트가 형성될 영역을 패터닝 하는 단계는,
    상기 제3감광층에 상기 전자빔을 조사하여 게이트 헤드가 형성될 영역을 패터닝하는 단계;
    상기 게이트 헤드가 형성된 제3감광층을 마스크로 하여 제2감광층을 등방성 식각하여 제1감광층을 노출시키는 단계; 및
    상기 제1감광층에 전자빔을 조사하여 제1게이트 풋 패턴을 형성하는 단계
    를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  7. 제5항에 있어서,
    상기 제1감광층과 제3감광층은 전자빔에 대한 감응도가 동일하며, 상기 제2감광층은 상기 제1감광층보다 전자빔에 대한 감응도가 낮은 것을 사용하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  8. 제2항에 있어서, 상기 희생층을 식각하여 경사가 형성된 벽면을 갖는 패턴을 형성하는 단계는,
    상기 제2희생층을 식각하여 벽면에 경사가 형성된 제2게이트 풋 패턴을 형성하는 단계; 및
    상기 제2게이트 풋 패턴이 형성된 제2희생층을 마스크로 이용하여 상기 제1희생층을 식각하여 벽면에 경사가 형성된 제3게이트 풋 패턴을 형성하는 단계
    를 더 포함하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  9. 제8항에 있어서,
    상기 제2희생층은 CF4, H2, Ar, 및 CHF3 중 어느 하나 이상의 가스를 이용하여 건식 식각하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
  10. 제8항에 있어서,
    상기 제1희생층은 SF6 및 Ar 중 어느 하나 이상의 가스를 이용하여 건식 식각하는 희생층을 이용한 나노 스케일의 티형 게이트 제조방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990021395A (ko) * 1997-08-30 1999-03-25 김영환 초고주파 집적회로소자의 전계효과트랜지스터 제조방법
KR20040002211A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20090093390A (ko) * 2008-02-29 2009-09-02 전자부품연구원 반도체 소자의 게이트 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990021395A (ko) * 1997-08-30 1999-03-25 김영환 초고주파 집적회로소자의 전계효과트랜지스터 제조방법
KR20040002211A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR20090093390A (ko) * 2008-02-29 2009-09-02 전자부품연구원 반도체 소자의 게이트 형성 방법

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