CN103125018B - 制造半导体装置和电子设备的方法 - Google Patents

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Abstract

本发明提供了用于制造半导体装置的方法，其中，在形成其厚度可达确保高压晶体管的栅击穿电压的程度的栅氧化膜时，可抑制厚栅氧化膜在元件区与槽隔离区之间的边界处变薄，此外，还能防止在小尺寸低压晶体管的有源区中的槽隔离沟的侧壁部发生由衬底材料的氧化引起的晶体缺陷。在半导体衬底（101）的表面上，形成槽隔离区（100c、100f、和100g）来所述表面分为将形成半导体元件的元件区。然后形成氮化硅膜（抗氧化膜）（109）来覆盖该槽隔离区并且从该槽隔离区伸出，且藉此与该槽隔离区相邻的元件区部分地交迭。该抗氧化膜作为掩模，在元件区上，形成比多个半导体元件中具有预定尺寸的半导体元件中所要求的热氧化膜更厚的热氧化膜（110）。

Description

制造半导体装置和电子设备的方法
技术领域
本发明涉及制造半导体装置和电子设备的方法，尤其涉及使用槽隔离结构作为隔离形成在半导体衬底上的元件区的结构的半导体装置的方法，本发明还涉及配备有用这个方法制造的半导体装置的电子设备。
背景技术
半导体装置的元件间隔离技术粗略地分为硅局部氧化方法（下文，称为LOCOS方法）和槽元件隔离方法。
图6是示出常规半导体装置的图。图6(a)和6(b)是示出由LOCOS方法形成的元件隔离区所隔离的晶体管的平面图和截面图（图6(a)的X-X线截面图）。
在这个半导体装置10中，相邻的元件区10a和10b由形成元件隔离区10c的场效氧化膜12所隔离。
对于每一个元件区10a和10b，形成栅电极17，在栅电极17中形成插入其中的栅绝缘膜16。在栅电极17的两侧上，形成源区15a和漏区15b。
图7是以步骤（图7(a)-7(c)）为顺序示出使用LOCOS方法制造常规半导体装置的方法的图。
首先，在硅衬底上形成热氧化膜12a，并形成在将要成为硅衬底11的元件隔离区10c的部分处具有开口的氮膜13。
接着，通过热氧化处理、使用氮膜13作为掩模，在位于元件区10a和10b之间的元件隔离区10c中形成场热氧化膜12（图7(b)）。
接着，在移除上述氮膜13后，在元件区10a和10b中形成栅绝缘膜16和栅电极17。进一步，在栅电极17两侧上形成源区15a和漏区15b。
图6(c)是示出在常规半导体装置中、其中元件区由通过槽隔离方法形成的元件隔离区所隔离的结构的截面图，且示出对应于图6(a)的X-X线截面的部分。
在这个半导体装置20中，相邻的元件区20a和20b由被用作元件隔离区20c的槽隔离部所隔离。
此处，槽隔离部具有其中隔离件24被嵌入在有热氧化膜22插入在其中的硅衬底21上的沟槽内的结构。进一步，在每一个元件区20a和20b中，栅电极27被形成为有栅绝缘膜26插在其中，且源区25a和漏区25b被形成于栅电极27的两侧上。
图8是以步骤（图8(a)-8(d)）为顺序示出使用槽隔离方法制造常规半导体装置的方法的图。
首先，在硅衬底21上形成热氧化膜28，并形成在将要成为硅衬底21的元件隔离区的部分处具有开口的氮膜29（图8(a)）。
接着，以氮膜29作为蚀刻掩膜，蚀刻热氧化膜28和硅衬底21来形成沟槽21a（图8(b)）。接着，在沟槽21a的内表面上形成热氧化膜22之后，在沟槽21a中嵌入电介质24来形成元件隔离区20c（图8(c)）。在将电介质24嵌入沟槽21a的过程中，在蚀刻形成于整个表面上的电介质24时，氮膜29被用作蚀刻终止层。在形成槽隔离区20c之后，移除氮膜29。
接着，在移除氮氧化膜28后，在元件区20a和20b中形成栅绝缘膜26和栅电极27。进一步，在栅电极27两侧上形成源区25a和漏区25b（图8(d)）。
上述的LOCOS方法是用于选择性地热氧化硅衬底的表面区来形成元件隔离区，且元件隔离区的形成工艺仅是选择性热氧化。然而，如图9(a)中所示，其所具有的缺点在于：在元件隔离区的侧部上形成了鸟喙B，且不可准确地控制元件区（将是源区和漏区）的宽度。在图9(a)中，附图标记12表示形成在硅衬底11上的场效氧化膜，且附图标记13表示被用于形成场效氧化膜12的掩模的氮膜。
另一方面，槽隔离方法是通过选择性地在硅衬底的表面区上形成沟槽并用诸如氧化物之类的绝缘材料填充沟槽内部来形成元件隔离区。与上述LOCOS方法相比，在槽隔离方法中，可能以高准确度形成小型元件隔离区且沟槽隔离方法适于形成用于隔离精细元件区的元件隔离区。
顺便提及，近年来存在安装在半导体装置中的元件数量急剧增加的趋势，且向着高性能和高功能的半导体变化。为了实现这样的半导体，需要精细处理技术，且对于0.25um或更小的处理规则，主要使用槽隔离技术。
然而，作为槽隔离技术需要解决的问题，存在这样的情况，其中，由于用于形成栅隔离膜的热氧化步骤，该热氧化步骤在Si槽（形成在硅衬底上的沟槽）中嵌入电介质的工艺完成后被执行，在沟槽侧壁上的硅被氧化，Si槽内的体积增加且压缩应力被施加至构成有源区（元件区）的硅，藉此在沟槽附近发生硅的晶体缺陷。
为这个理由，在槽绝缘区和元件区（有源区）之间的边界部引起诸如结漏之类的事件。
由于在沟槽侧壁处的硅的热氧化引起的这样的晶体缺陷发生在其中大尺寸高压晶体管和小尺寸低压晶体管被形成在同一个硅衬底上的半导体装置中的低压晶体管的元件区内。
这样的晶体缺陷尤其主要出现在具有高密度图案的半导体装置（诸如SRAM）中。当在形成氧化膜时热氧化的量较大时，例如当生长用于5v-40v高压操作的栅氧化膜时，发生LSI操作的严重缺陷，诸如漏电流的增加。
作为避免这样问题的方法，如图10(a)中所示，已知有在氧化膜22被形成在形成于硅衬底21上的槽的侧表面上之后形成氮膜23且然后将电介质24嵌入沟槽的方法（例如，见专利文献1）。
在这个结构中，在形成沟槽后通过热氧化对于沟槽侧壁的氧化被氮膜23防止，且抑制了沟槽中体积的增加。
进一步，除了上述晶体缺陷的问题外，还存在氧化膜在槽隔离沟与元件区（有源区）之间的边界处变薄的问题。这个问题是由于如下原因而发生的：在绝缘膜被嵌入在沟槽中（图8(c)）且氧化膜28被移除之后，在通过硅衬底表面的热氧化形成栅氧化膜时向沟槽的上侧角部施加应力，且由于这个应力的效应，相比在槽隔离沟与元件区（有源区）之间的边界处,除元件区的边缘部以外的区或除元件隔离区的边缘部以外的区域而言，通过热氧化形成的氧化膜的膜厚度变得较薄。例如，用于高压晶体管中的栅绝缘膜具有14nm或更大的膜厚度。然而，在槽隔离沟和元件区（有源区）之间的边界处膜厚度变薄不仅导致击穿电压的减少、还引起双阈值问题。
图9(b)是示出这样的双阈值问题的图。
换言之，在具有正常阈值性质的晶体管中，随着栅电压Vg的增加，漏电流Id如图中L1（实线）所示地那样从预定栅电压值开始平缓地增加。作为对比，在具有双阈值性质的晶体管中，随着栅电压Vg的增加，漏电流Id在低于正常的栅电压值处开始增加，且在漏电流处于饱和状态达一段时刻之后，响应于栅电压的增加，漏电流开始再次增加，如图中L2（虚线）所示那样。在具有双阈值性质的晶体管中，对于驱动电流等的线性控制是不可能的。
引用列表
专利文献
专利文献1：日本特许公开No.2001-160589
发明概述
技术问题
如上所述，在专利文献1中，在形成沟槽后通过热氧化对于沟槽侧壁的氧化被氮膜23防止，且抑制了沟槽中体积的增加。然而，在专利文献1公开的槽隔离区的这种形成方法中，如图10(b)中所示，存在的情况是：由于在槽隔离区24和元件区（有源区）25之间的边界A处形成氮膜23的缘故，形成于有源区25内的栅氧化膜26的膜厚度在边界A附近变得较薄。栅绝缘膜变薄的这个问题，可能是比在常规槽处理中发生的栅绝缘膜变薄的问题更显著的问题。
鉴于上述问题来构想了本发明。本发明的目的在于，提供一种制造半导体装置的方法和装配有用这样的制造半导体装置的方法获得的半导体装置的电子设备，该制造半导体装置的方法能在形成其厚度可达确保高压晶体管的栅击穿电压的程度的栅氧化膜时，抑制厚栅氧化膜在元件区与槽隔离区之间的边界处变薄，此外，该方法还能防止在小尺寸低压晶体管的有源区中的槽隔离沟的侧壁部发生由衬底材料的氧化引起的晶体缺陷。
问题的解决方案
根据本发明的一种制造半导体装置的方法，在该半导体装置中，形成在半导体衬底上的多个半导体元件由槽隔离区所隔离，该方法包括：在半导体衬底的表面上形成槽隔离沟，从而将之上将形成半导体元件的元件区进行隔离；在该槽隔离沟中嵌入电介质材料从而形成槽隔离区；在半导体衬底的表面上选择性地形成抗氧化膜来覆盖槽隔离区；和
在多个半导体元件中非最大尺寸的预定尺寸半导体元件的元件区内、使用该抗氧化膜作为掩模，形成比该预定尺寸的半导体元件所要求的热氧化膜的厚度更厚的厚热氧化膜，藉此实现上述目的。
优选地，在根据本发明的制造半导体装置的方法中，该半导体装置包括在高压操作的高压半导体元件和在低压操作的低压半导体元件作为多个半导体元件，该低压半导体元件是预定尺寸的半导体元件，且厚热氧化膜具有满足在高压半导体元件中所要求的击穿电压的膜厚度。
进一步优选地，在根据本发明的制造半导体装置的方法中，抗氧化膜被形成为自槽隔离区伸出，以预定的交迭量来交迭与槽隔离区相邻的元件区。
进一步优选地，在根据本发明的制造半导体装置的方法中，比将形成与元件区内的半导体元件所要求的热氧化膜的膜厚度更厚的氧化层被形成在其中抗氧化膜和元件区交迭的交迭区中的抗氧化膜之下。
进一步优选地，在根据本发明的制造半导体装置的方法中，在元件区上形成热氧化膜包括：在形成抗氧化膜后，在其中将形成高压半导体元件的高压元件区和其中将形成低压半导体元件的低压元件区中形成满足在高压半导体元件中所要求的击穿电压的厚热氧化膜；且移除在低压元件区中形成的厚热氧化膜，从而形成满足在低压半导体元件中所要求的击穿电压的薄热氧化膜。
进一步优选地，在根据本发明的制造半导体装置的方法中，形成槽隔离区包括：通过在作为半导体衬底的硅衬底上形成的槽隔离沟的内表面上的热氧化形成槽内热氧化膜，且形成槽隔离区是通过在已形成槽内热氧化物后在槽隔离沟中嵌入电介质材料来形成槽隔离区。
进一步优选地，在根据本发明的制造半导体装置的方法中，形成槽隔离区包括在槽隔离沟的内表面上通过热氧化形成牺牲热氧化膜，从而吸收槽隔离沟的内表面上的蚀刻损伤，且形成槽隔离沟是在移除牺牲热氧化膜之后在槽隔离沟的内表面上形成槽内热氧化膜、且然后通过在槽隔离沟内嵌入电介质材料形成槽隔离区。
进一步优选地，在根据本发明的制造半导体装置的方法中，形成槽隔离区包括：在作为半导体衬底的硅衬底上形成第一热氧化膜；在该第一热氧化膜上形成第一氮化硅膜；图案化该第一氮化硅膜从而在与元件区对应的部分处形成开口；以及用该图案化的第一氮化硅膜作为掩模选择性蚀刻该第一热氧化膜和该硅衬底来形成槽隔离沟。
进一步优选地，在根据本发明的制造半导体装置的方法中，比预定尺寸的半导体元件中所要求的热氧化膜的厚度更厚的厚热氧化膜具有10nm或更大的膜厚度。
进一步优选地，在根据本发明的制造半导体装置的方法中，抗氧化膜的厚度是0.02um或更大。
进一步优选地，在根据本发明的制造半导体装置的方法中，交迭量是0.2um或更大。
进一步优选地，在根据本发明的制造半导体装置的方法中，该高压半导体元件是构成该半导体装置的输入/输出部的高压MOS晶体管且在大于等于5V且小于等于40V范围的栅电压下操作，且该低压半导体元件是在大于等于1.2V且小于等于3.3V范围的栅电压下操作的低压MOS晶体管。
提供了安装有根据本发明的半导体装置的电子设备，其中该半导体装置由根据本发明的制造半导体装置的方法所制造的，藉此实现上述目的。
以下将描述本发明的功能。
在本发明中，在其中当在形成槽隔离区之后形成热氧化膜时，在该槽隔离区被覆盖有抗氧化膜的状态中执行热氧化。因此，可能防止槽隔离区中的沟槽的侧表面上的硅被氧化。为此理由，可能防止由沟槽侧表面上硅的氧化使得沟槽体积增加引起的压缩应力被施加至元件区，藉此来防止在槽隔离区的附近的元件区中发生硅晶体缺陷。
进一步，在本发明中，在形成热氧化膜前，厚度比这个热氧化膜的厚度大的氧化膜已经形成在覆盖元件隔离区的抗氧化膜的一部分之下，该抗氧化膜的这部分交迭元件区的侧部。因此，即使通过有源区的上侧角部处的应力抑制了热氧化膜的生长，也可能防止热氧化膜在槽隔离区和元件区之间的边界部处变薄。
发明的有益效果
如上所述，根据本发明，在形成其厚度可达确保高压晶体管的栅击穿电压的程度的栅氧化膜时，可能抑制厚栅氧化膜在元件区和槽隔离区之间的边界处变薄，且可能防止在小尺寸的低压晶体管的有源区内发生由在槽隔离沟的侧壁部处的衬底材料的氧化引起的晶体缺陷。
附图说明
图1是用于说明根据本发明的实施例1的制造半导体装置的方法的截面图。以步骤顺序示出形成蚀刻掩膜（图1(a)）、形成沟槽（图1(b)）、和嵌入电介质（图1(c)）。
图2是用于说明根据本发明的实施例1的制造半导体装置的方法的截面图。以步骤顺序示出形成高压晶体管的P-阱（图2(a)）和形成N-阱区（图2(b)）。
图3是用于说明根据本发明的实施例1的制造半导体装置的方法的截面图。以步骤顺序示出形成低压晶体管的P-阱（图3(a)）和形成N-阱区（图3(b)）。
图4是用于说明根据本发明的实施例1的制造半导体装置的方法的截面图。以用氮膜覆盖槽隔离区（图4(a)）和在元件区中形成厚栅氧化膜（图4(b)）的步骤的顺序图示。
图5是用于说明根据本发明的实施例1的制造半导体装置的方法的截面图。以步骤顺序示出移除低压晶体管区中的厚栅氧化膜（图5(a)）、在低压晶体管区中形成薄栅氧化膜（图5(b)）、和形成高压和低压晶体管（图5(c)）。
图6是示出常规半导体装置的图。图6(a)和6(b)是示出其中由LOCOS方法隔离元件区的半导体装置的平面图和截面图。图6(c)是示出其中由槽隔离方法隔离元件区的半导体装置作为常规半导体装置的截面图。
图7是以步骤顺序（图7(a)-7(c)）示出使用LOCOS方法制造常规半导体装置的方法的图。
图8是以步骤顺序（图8(a)-8(d)）示出使用槽隔离方法制造常规半导体装置的方法的图。
图9是示出其中图6所示的常规元件隔离结构中的问题的图。图9(a)是示出在图6(a)和6(b)中的LOCOS隔离中的鸟喙问题的图。图9(b)是示出在图6(c)中所示的槽隔离中的双阈值问题的图。
图10是示出专利文献1中公开的半导体装置内的槽元件隔离结构的图。图10(a)示出槽元件隔离结构的截面结构。图10(b)是示出在槽元件隔离结构中要解决的问题的截面图。
实施例的描述
在下文中，将参考附图详细描述本发明的实施例。
（实施例1）
图1-5是用于说明根据本发明的实施例1的制造半导体装置的方法的图。图5(c)示出用实施例1的制造半导体装置的这种方法获得的半导体装置的截面结构。图5(c)中示出的截面结构中的相邻MOS晶体管的平面图布局类似于图6(a)中所示的相邻晶体管的平面图布局。
实施例1的这个半导体装置100在CMOS配置中具有晶体管结构。在被用作半导体衬底的硅衬底101上，形成P-阱区108a和108c以及N-阱区108b和108d。在每一个阱区中，在它们各自的元件区100a、100b、100d、和100e中形成多个MOS晶体管（半导体元件）。
此处，为方便解释，示出其中高压晶体管形成区111a和低压晶体管形成区111b由槽隔离区100g所隔离的结构；在高压晶体管形成区111a中，P-阱区108a和N-阱区108b由槽隔离区100c所隔离；且在低压晶体管形成区111n中，P-阱区108c和N-阱区108d由槽隔离区100f所隔离。
此处，每一个槽隔离区100g、100c、和100f具有氧化膜（下文中，也称为被嵌入的氧化膜）107被嵌入在形成于硅衬底101表面上的槽隔离沟中的结构，其中侧壁热氧化膜106插在氧化膜107和槽隔离沟之间。
进一步，高压晶体管是在高压下操作的MOS晶体管，且低压晶体管是在低压下操作的MOS晶体管。例如，构成被用于驱动LCD显示器装置等中的LCD面板的驱动器电路的高压晶体管在大于5V等于且小于等于40V范围内的栅电压下操作。进一步，构成提供控制信号至这样的驱动器电路的逻辑电路的低压晶体管在大于等于1.2V且小于等于3.3V范围内的栅电压下操作。
进一步，在包含在高压晶体管形成区111a内的每一个元件区100a和100b中，形成栅电极117，且有厚栅绝缘膜116插在元件区和栅电极117之间。此外，在栅电极117的两侧上形成侧壁118。此处，元件区100a被形成于P-阱区108a中，且元件区100b被形成于N-阱区108b中。在元件区100a中，N-型源扩散区112a和N-型漏扩散区112b形成在栅电极的两侧上的部分处，且在元件区100b中，P-型源扩散区115a和P-型漏扩散区115b形成在栅电极的两侧上的部分处。此处，上述厚栅绝缘膜116、栅电极117、N-型源扩散区112a、和N-型漏扩散区112b构成高压N-型MOS晶体管。进一步，上述厚栅绝缘膜116、栅电极117、P-型源扩散区115a、和P-型漏扩散区115b构成高压P-型MOS晶体管。
进一步，在包含在低压晶体管形成区111b内的每一个元件区100d和100e中，形成栅电极117a，且有薄栅绝缘膜116a插入在元件区和栅电极117a之间。此外，在栅电极117a的两侧上形成侧壁118a。元件区100d被形成于P-阱区108c中，且元件区100e被形成于N-阱区108d中。在元件区100d中，N-型源扩散区112c和N-型漏扩散区112d形成在栅电极的两侧上的部分处，且在元件区100e中，P-型源扩散区115c和P-型漏扩散区115d形成在栅电极的两侧上的部分处。此处，上述薄栅绝缘膜116a、栅电极117a、N-型源扩散区112c、和N-型漏扩散区112d构成低压N-型MOS晶体管。进一步，上述薄栅绝缘膜116a、栅电极117a、P-型源扩散区115c、和P-型漏扩散区115d构成低压P-型MOS晶体管。
进一步，就每一个晶体管的栅长度而言，低压晶体管的栅长度短于高压晶体管的栅长度。此外，就于元件区的尺寸而言，低压晶体管的元件区100d和100e相比高压晶体管的元件区100a和100b较小。
此外，层间绝缘膜119被形成与上述元件区和槽隔离区上的整个表面上。此外，经由接触电极113连接至元件区100a和100b中的N-型源扩散区112a和P-型源扩散区115a的金属引线114、和经由接触电极113a连接至元件区100d和100e中的N-型源扩散区112c和P-型源扩散区115c的金属引线114a被形成在层间绝缘膜119上。
接着，将对制造具有其中由槽隔离来隔离元件区的结构的半导体装置的这种方法加以说明。
下文将以如下顺序的步骤来特定地说明制造具有高压P-型和N-型MOS晶体管（其是用于在大于等于5V的电压下操作的P-型和N-型MOS晶体管）和低压P-型和N-型MOS晶体管（其是用于在大于等于1.2V的电压下操作的P-型和N-型MOS晶体管）的CMOS-LSI的方法。
(1)首先，热氧化硅衬底101的表面来形成具有20-100nm厚度的热氧化膜103。如果用作蚀刻掩模的氮化硅膜被直接形成在硅衬底101上，将在硅衬底101上造成扭曲。因此，形成热氧化膜103来防止发生这样的扭曲。进一步，形成具有比在形成槽隔离区后通过热氧化形成的热氧化膜（例如，高压MOS晶体管的栅氧化膜）的厚度更大的厚度的热氧化膜103。
接着，通过例如CVD法在上述热氧化膜103上沉积被用作上述蚀刻掩模的具有100nm-200nm厚度的第一氮化硅膜104，且然后用具有预定图案的光致抗蚀剂层（未示出）作为掩模来蚀刻该第一氮化硅膜104从而在将成为槽隔离区的区内形成开口部分104a。此后移除被用于图案化的光致抗蚀剂层。藉此，获得图1(a)中所示的截面结构。
(2)接着，以图案化的第一氮化硅膜104作为掩模来蚀刻热氧化膜103和硅衬底104来形成具有约0.2um-3.0um深度的沟槽105。藉此，获得图1(b)中所示的截面结构。
(3)接着，热氧化沟槽105的内壁来形成具有5nm-50nm厚度的侧壁热氧化膜106，且然后通过CVD法来沉积内嵌的氧化膜107，从而沟槽105完全由内嵌的氧化膜107所填充。然后，以第一氮化硅膜104作为终止部，通过CMP（化学机械抛光）法，来抛光内嵌的氧化膜107来平面化该表面，从而形成槽隔离区100c、100f、和100g。接着，通过例如热磷酸来选择性地移除被用作通过CMP法处理的终止部的第一氮化硅膜104。藉此，获得图1(c)中所示的截面结构。
此处，尽管在硅衬底101上形成沟槽105之后，侧壁热氧化膜106被形成于沟槽105的内壁表面中，期望的是在移除沟槽105的内表面上的任何蚀刻损伤后在沟槽的内表面上形成侧壁热氧化膜106。换言之，期望的是在沟槽内表面上通过热氧化形成牺牲热氧化膜之后在沟槽的内表面上形成上述侧壁热氧化膜106，从而吸收由蚀刻和移除该牺牲热氧化膜形成的在沟槽105的内表面上的蚀刻损伤。
(4)接着，通过用剩余热氧化膜103作为通过氧化膜来重复预定的图案化和离子注入来形成P-阱区108a和108c以及N-阱区108b和108d，且对于此后形成的N-型MOS晶体管和P-型MOS晶体管的阈值（Vth）做出调整来确定每一个晶体管的沟道曲线（profile）。
特定地，在其中将要形成高压N-型MOS晶体管的P-阱区108a的区域处具有抗蚀开口的抗蚀膜R1，被形成为具有图1(c)所示的截面结构的硅衬底101上的离子注入掩模。以抗蚀膜R1作为掩模来执行离子注入从而形成P-阱区108a。藉此，获得图2(a)中所示的截面结构。
(5)接着，在移除上述抗蚀膜R1后，在将要形成高压P-型MOS晶体管的N-阱区108b的区处具有抗蚀开口的抗蚀膜R2，被形成为硅衬底101上的离子注入掩模。用抗蚀膜R2作为掩模，执行离子注入来形成N-阱区108b。藉此，获得图2(b)中所示的截面结构。
(6)进一步，在移除上述抗蚀膜R2后，在将要形成低压N-型MOS晶体管的P-阱区108c的区处具有抗蚀开口的抗蚀膜R3，被形成为硅衬底101上的离子注入掩模。以抗蚀膜R3作为掩模来执行离子注入从而形成P-阱区108c。藉此，获得图3(a)中所示的截面结构。
(7)接着，在移除上述抗蚀膜R3后，在将要形成低压P-型MOS晶体管的N-阱区108d的区处具有抗蚀开口的抗蚀膜R4，被形成为硅衬底101上的离子注入掩模。以抗蚀膜R4作为掩模来执行离子注入从而形成N-阱区108d。藉此，获得图3(b)中所示的截面结构。
(8)接着，在移除上述抗蚀膜R4后，通过CVD法来沉积第二氮化硅膜109达20nm-100nm的厚度，通过使用具有预定图案的掩模来选择性蚀刻该第二氮化硅膜109，并在对应于元件区100a、100b、100d、和100e的部分处形成开口109。此时，执行第二氮化硅膜109的图案化，从而第二氮化硅膜109覆盖槽隔离区100c、100f、和100g并从槽隔离区100c、100f、和100g伸出从而以预定交迭量（0.2um的宽度）与相邻于槽隔离区的元件区100a、100b、100d、和100e的外围部分相交迭。藉此，获得图4(a)中所示的截面结构。
此处，第二氮化硅膜109不仅用作热氧化工艺的掩模，还是在通过稀释的氢氟酸处理来蚀刻暴露在第二氮化硅膜109的开口109a中的热氧化膜103时的蚀刻掩模。因此，第二氮化硅膜109的膜厚度被设置为用作蚀刻掩模。换言之，如果第二氮化硅膜109被制造得太薄，该第二氮化硅膜在热氧化膜103的蚀刻工艺中被消去且热氧化膜103的元件区附近的部分也变薄。另一方面，如果第二氮化硅膜109的膜厚度被制造得比必需的要厚，通过CVD法的沉积将花费时间。因此，在考虑到相对于稀释的氢氟酸处理在氮化硅膜和热氧化膜103之间的蚀刻率的差异的情况下，第二氮化硅膜109的膜厚度被设置在如上所述的合适范围内。
进一步，就覆盖槽隔离区的第二氮化硅膜109和相邻于槽隔离区的元件区之间的交迭量而言，如果太大，本质上减少了元件区，藉此在形成预定尺寸的半导体元件时引起半导体元件的集成度的减少。进一步，如果上述交迭量太小，其厚度比被用作栅绝缘膜的热氧化膜的厚度大、被形成在第二氮化硅膜109与元件区的侧部交迭的部分之下的氧化膜，将成为具有窄图案宽度的氧化膜。在这个情况下，所存在的风险是难以防止形成在元件区内的栅氧化膜的膜厚度在元件区个槽隔离区的边界附近变薄。因此，在考虑到元件区的有效用处和防止膜在栅氧化膜的元件区的周边部处变薄的情况下，上述交迭量被如前所述地设置为合适的。
(9)接着，通过稀释的氢氟酸处理来蚀刻并移除暴露在第二氮化硅膜109的开口109a中的热氧化膜103。此时，热氧化膜103保留作为第二氮化硅膜109交迭于元件区100a、100b、100d、和100e的部分处的氮化硅膜109之下的热氧化层103a。然后，具有15nm-60nm厚度的热氧化膜110，其薄于上述热氧化膜103（即，热氧化层103a）通过热氧化被形成在第二氮化硅膜109的开口109a中作为高压P-型和N-型MOS晶体管的栅氧化膜。藉此，获得图4(b)中所示的截面结构。
在这个热氧化时，槽隔离区100c、100f、和100g被覆盖有第二氮化硅膜109。因此，即使衬底表面被暴露于高温的酸环境（这是晶体缺陷的原因），在沟槽内的硅侧壁表面处不会发生氧化膜的生长。进一步，在形成热氧化膜110之前，具有厚度大于热氧化膜110的氧化层103a已经被形成在第二氮化硅膜109与元件区的侧部交迭的部分之下。因此，即使通过在元件区（有源区）的上侧角部中的应力在边界处抑制了热氧化膜110的生长，也避免了热氧化膜在槽隔离区和元件区（有源区）之间的边界处变薄。
(10)接着，选择性地形成抗蚀膜R5来覆盖将形成高压N-型和P-型MOS晶体管的元件区108a和108b，且然后用该抗蚀膜R5作为蚀刻掩模，来移除将形成低压N-型和P-型MOS晶体管的元件区108c和108d的热氧化膜110。藉此，获得图5(a)中所示的截面结构。
(11)接着，在移除上述抗蚀膜R5后，通过在作为低压N-型和P-型MOS晶体管的栅氧化膜的元件区108c和108d上的热氧化来形成比上述热氧化膜110薄的热氧化膜110a（膜厚2nm-8nm，一般6nm）。此时，在元件区108a和108b处的热氧化膜110一开始是厚热氧化膜。因此，没有发生其厚度的主要变化。藉此，获得图5(b)中所示的截面结构。
(12)然后通过热磷酸等来选择性地移除第二氮化硅膜109，且通过已知技术来完成CMOS-LSI。
即，在P-阱区108a中的元件区100a上、且在N-阱区108b的元件区100b上，形成具有侧壁118的栅电极117，且在元件区和栅电极117之间插入有栅绝缘膜116，其中P-阱区108a是高压N-型MOS晶体管的形成区，N-阱区108b是高压P-型MOS晶体管的形成区。此外，在P-阱区108a的元件区100a中，在栅电极的两侧上形成N-型源扩散区112a和N-型漏扩散区112b。进一步，在N-阱区108b的元件区100b中，在栅电极的两侧上形成P-型源扩散区115a和P-型漏扩散区115b。
进一步，在P-阱区108c中的元件区100d上、且在N-阱区108d的元件区100e上，形成具有侧壁118a的栅电极117a，且在元件区和栅电极117a之间插入有栅绝缘膜116a，其中P-阱区108c是低压N-型MOS晶体管的形成区，N-阱区108d是低压P-型MOS晶体管的形成区。此外，在P-阱区108c的元件区100d中，在栅电极的两侧上形成N-型源扩散区112c和N-型漏扩散区112d。进一步，在N-阱区108d的元件区100e中，在栅电极的两侧上形成P-型源扩散区115c和P-型漏扩散区115d。此处，通过图案化热氧化膜110和110a从而分别匹配栅电极117和117a的图案，获得栅绝缘膜116和116a。
进一步，在整个表面上形成层间绝缘膜119之后，形成金属引线114和114a，且金属引线114通过穿透层间绝缘膜119的接触电极113连接至高压N-型或P-型MOS晶体管的相对应的N-型或P-型扩散区112a或115a。进一步，金属引线114a通过穿通层间绝缘膜119的接触电极113a连接至相应的低压N-型或P-型MOS晶体管的N-型或P-型扩散区112c或115c。藉此，获得图5(c)中所示的截面结构。
此处图示了其中金属引线114和114a的每一个连接至源扩散区112a、112c、115a、或115c的示例。然而，金属引线114和114a的每一个可连接至漏扩散区112b、112d、115c、或115d。
进一步，通过执行在CMOS-LSI的制造工艺中此后所需要的工艺完成CMOS-LSI作为半导体装置。
以此方式，根据本实施例的制造半导体装置的方法，在硅衬底101的表面区上形成槽隔离区100c、100f、和100g后，在形成具有用作高压晶体管的栅绝缘膜的膜厚的热氧化膜110时，在其中槽隔离区100c、100f、和100g被覆盖有第二氮化硅膜109的状态中执行热氧化。因此，可能防止在槽隔离区100c、100f、和100g内的沟槽的侧表面上的硅被氧化。为此理由，可能防止由沟槽侧表面上硅的氧化使得沟槽体积增加引起的压缩应力被施加至元件区，藉此来防止在槽隔离区的附近的小尺寸元件区（即，低压晶体管的元件区）中发生硅的晶体缺陷。
进一步，在本实施例的制造半导体装置的方法中，在形成用于高压晶体管的栅绝缘膜的热氧化膜110形成前，其厚度比热氧化膜110的厚度大的热氧化层103a已经被形成，在第二氮化硅膜109与元件区的侧部交迭的部分之下。因此，即使通过在元件区（有源区）的上侧角部处的应力抑制了热氧化膜110的生长，也可能防止热氧化膜在槽隔离区100c、100f、和100g与元件区（有源区）100a、100b、100d、和100e之间的边界部处变薄。
在本实施例的上述半导体装置中，硅衬底被用作半导体衬底。然而，半导体衬底可以是能被热氧化的任何半导体衬底。因此，可使用能实现本发明目的各半导体衬底。
进一步，在实施例1的制造半导体装置的上述方法中，形成在衬底表面上的沟槽的截面形状具有作为沟槽的侧表面的平坦表面，且该截面形状倾斜以使沟槽的宽度向着衬底的前表面侧变宽。然而，本发明是为了解决在衬底表面热氧化时，在沟槽侧表面上的硅被氧化的问题。因此，本发明的槽隔离区涵盖了上述氧化可能成为问题的各种形状的那些槽隔离区。例如，沟槽的截面形状可以是其中槽的侧壁相对于衬底表面垂直的那些。进一步，槽的侧壁不限于具有平坦的表面，且因此可具有弯曲的表面。
进一步，在实施例1的制造半导体装置的上述方法中，氮化硅膜被用作用于覆盖槽隔离区及其周边的抗氧化膜。然而，抗氧化膜是用于防止在沟槽侧壁上的硅被氧化的膜。例如，它可以是相对于露天的氧具有低渗透性的任何膜。因此，抗氧化膜并不限于氮化硅膜，且抗氧化膜的厚度可以是足以提供抗氧化效果的任何厚度。然而，例如，使用氮化硅膜时，优选的是氮化硅膜具有如上所述20nm或更大的膜厚度。
进一步，尽管没有在上述实施例1中特定地解释，作为实施例1的上述半导体装置的CMOS-LSI，被用于在，例如，LCD电视机的显示面板的输入-输出部中。进一步，它们可被用在其他电子设备（诸如是视频摄像机、扫描仪、传真机、或复印机）的信号的输入-输出部中，且进一步被用在驱动与控制家用电子产品等的驱动部中。在这个情况下，构成逻辑电路的低压晶体管被用在控制构成输入-输出电路等的高压晶体管的操作的控制电路中。
进一步，其中具有约15nm-60nm厚度的氧化膜110被形成为上述高压MOS晶体管的栅氧化膜的情况是已知的。然而，例如，在约5.0V下操作的高压晶体管中，一般要求的是栅绝缘膜的膜厚度是约14nm。如果形成了达此程度的厚度的热氧化膜，在构成在约1.8V下操作的低压晶体管的小尺寸元件区中发生晶体缺陷。因此，例如，在LSI中，在构成诸如寄存器电路之类的存储器电路的具有最小尺寸的晶体管中形成具有14nm或更小的膜厚度的热氧化膜时，由于槽隔离沟的侧表面上的硅的氧化引起的应力，存在发生晶体缺陷的风险。进一步，在形成具有10nm或更大的厚度的热氧化膜时，在晶体管的元件区中有发生晶体缺陷的可能性。
如上所示，本发明通过使用其优选实施例来例示。然而，本发明不应当只基于以上所述的实施例来解释。应当理解，本发明的范围应当只基于权利要求来解释。还应当理解，基于本发明的描述和根据本发明的优选实施例的详细描述的公知常识，本领域技术人员可实现该技术的等效范围。此外，应当理解，本发明中所引用的任何专利、任何专利申请、以及任何参考文献应当通过引用以与这些内容在本文中具体描述相同的方式结合于本说明书中。
工业实用性
本发明可被应用于制造半导体装置和电子设备的方法的领域内。根据本发明，在形成其厚度达到确保高压晶体管的栅击穿电压的程度的栅氧化膜时，可能防止厚栅氧化膜在元件区和槽隔离区之间的边界处变薄，且在形成该厚栅氧化膜时，可能防止在小尺寸低压晶体管的有源区内发生由在槽隔离沟的侧壁部处的衬底材料的氧化引起的晶体缺陷。
附图标记列表
100半导体装置
100a,100b元件区
100c,100f,100g槽隔离区
101硅衬底
103热氧化膜
103a热氧化层
104第一氮化硅膜
105沟槽
106侧壁热氧化膜
107嵌入的氧化膜
108a,108cP-阱区
108b,108dN-阱区
109第二氮化硅膜
110厚热氧化膜
110a薄热氧化膜
111a高压晶体管的形成区
111b低压晶体管的形成区
112a,112cN-型源扩散区
112b,112dN-型漏扩散区
115a,115cP-型源扩散区
115b,115dP-型漏扩散区
113,113a接触电极
114,114a金属引线
116,116a栅绝缘膜
117,117a栅电极
118,118a侧壁
R1-R5抗蚀膜

Claims (9)

1.一种制造半导体装置的方法，其中形成在半导体衬底上的多个半导体元件由槽隔离区所隔离，所述方法包括：
在所述半导体衬底的表面上形成槽隔离沟，从而隔离在其上将形成所述半导体元件的元件区；
在所述槽隔离沟中嵌入电介质材料从而形成所述槽隔离区；
在所述半导体衬底的所述表面上选择性地形成抗氧化膜来覆盖所述槽隔离区；和
在多个半导体元件中非最大尺寸的预定尺寸半导体元件的元件区内、使用所述抗氧化膜作为掩模，形成比所述预定尺寸的半导体元件所要求的热氧化膜的厚度更厚的厚热氧化膜，其中：
所述半导体装置包括在高压下操作的高压半导体元件和在低压下操作的低压半导体元件作为所述多个半导体元件，
所述低压半导体元件是具有预定尺寸的半导体元件，且
所述厚热氧化膜具有满足在所述高压半导体元件内所要求的击穿电压的膜厚度，其中
形成所述抗氧化膜来从所述槽隔离区伸出，以预定交迭量与和所述槽隔离区相邻的元件区相交迭，其中
在其中所述抗氧化膜和所述元件区交迭的交迭区中的所述抗氧化膜之下，形成比将在所述元件区中形成的半导体元件所要求的热氧化膜的膜厚度更厚的氧化层
其中，在所述元件区上形成所述热氧化膜包括：
在形成所述抗氧化膜后，在其中将形成高压半导体元件的高压元件区和其中将形成低压半导体元件的低压元件区中形成满足在所述高压半导体元件中所要求的击穿电压的厚热氧化膜；
移除在所述低压元件区中形成的所述厚热氧化膜并形成满足在所述低压半导体元件中所要求的击穿电压的薄热氧化膜。
2.如权利要求1所述的制造半导体装置的方法，其特征在于，
形成所述槽隔离区包括，通过热氧化，在形成在作为所述半导体衬底的硅衬底上的槽隔离沟的内表面上形成槽内热氧化膜，且其中
在形成所述槽内热氧化膜后，通过在所述槽隔离沟内嵌入电介质材料来形成槽隔离区。
3.如权利要求2所述的制造半导体装置的方法，其特征在于，
形成所述槽隔离区包括通过热氧化在所述槽隔离沟的所述内表面上形成牺牲氧化膜，从而吸收在所述槽隔离沟的所述内表面上的蚀刻损伤，且其中
在移除所述牺牲热氧化膜后在所述槽隔离沟的所述内表面上形成所述槽内热氧化膜，且然后通过在所述槽隔离沟内嵌入电介质材料来形成槽隔离区。
4.如权利要求1所述的制造半导体装置的方法，其特征在于，形成所述槽隔离区包括：
在作为半导体衬底的硅衬底上形成第一热氧化膜；
在所述第一热氧化膜上形成第一氮化硅膜；
图案化所述第一氮化硅膜从而在与所述元件区对应的部分处形成开口；和
用所述图案化的第一氮化硅膜作为掩模来选择性蚀刻所述第一热氧化膜和所述硅衬底以形成所述槽隔离沟。
5.如权利要求1所述的制造半导体装置的方法，其特征在于，比预定尺寸的半导体元件中所要求的热氧化膜的厚度更厚的所述厚热氧化膜具有10nm或更大的膜厚度。
6.如权利要求1所述的制造半导体装置的方法，其特征在于，所述抗氧化膜的厚度是0.02μm或更大。
7.如权利要求1所述的制造半导体装置的方法，其特征在于，所述交迭量是0.2μm或更大。
8.如权利要求1所述的制造半导体装置的方法，其特征在于，
所述高压半导体元件是构成所述半导体装置的输入/输出部且在大于等于5V且小于等于40V范围内的栅电压下操作的高压MOS晶体管，且
所述低压半导体元件是在大于等于1.2V且小于等于3.3V范围内的栅电压下操作的低压MOS晶体管。
9.安装有半导体装置的电子设备，其中所述半导体装置是通过如权利要求1-8中任一个所述的制造半导体装置的方法所制造的。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI797941B (zh) * 2022-01-03 2023-04-01 力晶積成電子製造股份有限公司 半導體裝置的製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222942A (ja) * 2001-01-25 2002-08-09 Nec Corp 半導体装置およびその製造方法
US6566207B2 (en) * 2001-07-30 2003-05-20 Samsung Electronics Co., Ltd. Semiconductor device fabricating method
JP2010027688A (ja) * 2008-07-15 2010-02-04 Toshiba Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340456A (ja) * 1998-05-22 1999-12-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000349164A (ja) * 1999-06-08 2000-12-15 Nec Corp 素子分離絶縁膜を有する半導体装置の製造方法
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
KR100348269B1 (ko) * 2000-03-22 2002-08-09 엘지전자 주식회사 루데니움 산화물을 이용한 쇼트키 콘택 방법
WO2005091391A1 (en) * 2004-03-18 2005-09-29 Showa Denko K.K. Group iii nitride semiconductor light-emitting device and method of producing the same
KR100648283B1 (ko) * 2005-03-16 2006-11-23 삼성전자주식회사 비휘발성 메모리 장치를 형성하는 방법 및 그에 의해형성된 비휘발성 메모리 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222942A (ja) * 2001-01-25 2002-08-09 Nec Corp 半導体装置およびその製造方法
US6566207B2 (en) * 2001-07-30 2003-05-20 Samsung Electronics Co., Ltd. Semiconductor device fabricating method
JP2010027688A (ja) * 2008-07-15 2010-02-04 Toshiba Corp 半導体装置の製造方法

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