KR20070064861A - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 CMOS 반도체 소자 제조시 그 제조공정을 단순화하면서 이웃하는 셀 간의 누설전류를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명은 서로 연통되도록 제1 및 제2 트렌치가 형성된 기판과, 이웃하는 소자 사이를 분리시키기 위하여 상기 제1 트렌치가 매립되도록 형성된 소자 분리막과, 상기 제2 트렌치가 매립되도록 형성된 채널 스탑층을 포함하는 반도체 소자를 제공한다.

채널 스탑 이온주입, CMOS, 반도체 소자, 소자 분리막, STI.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 STI 공정을 적용하는 CMOS 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도.

도 2는 본 발명의 실시예에 따른 CMOS 반도체 소자를 도시한 단면도.

도 3a 내지 도 3c는 도 2에 도시된 본 발명의 실시예에 따른 CMOS 반도체 소자 제조방법을 도시한 공정 단면도.

<도면의 주요부분에 대한 부호의 설명>

10, 20 : 기판

21, 23 : 감광막 패턴

12, 26 : 소자 분리막

11a, 11b, 25 : 채널 스탑층

22 : 제1 트렌치

24 : 제2 트렌치

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 CMOS 반도체 소자의 소자 분리막 및 채널 스탑층과 그 형성방법에 관한 것이다.

종래의 반도체 소자 제조공정에 있어서, 액티브(active) 간 분리를 위해 로코스(LOCOS, LOCal Oxidaton of Silicon)공정을 이용할 경우에는 필드 산화막 전체가 게이트 산화막으로 작용되는 기생 트랜지스터가 형성되어 셀 투 셀 리키지(cell to cell leakage), 즉 이웃하는 셀 간의 누선전류를 발생시킴으로 인해 소자 불량(Fail)이 발생하는 문제가 있었다. 또한, 로코스 공정시 형성되는 버즈 빅(Bird's beak)이라는 게이트 산화막 박막화(Thinning) 현상은 기생 트랜지스터가 턴-온(Turn-On)되는데 좋은 조건을 충족시켜 주게 되는 문제가 있었다.

이러한 문제점을 방지하기 위하여 필드 산화막 저부의 기판 내에 소오스/드레인과 반대 타입(Type)의 불순물 이온을 고농도로 주입시켜 기생 트랜지스터가 턴-온되지 못하도록 하는 필드 스탑 이온주입공정(Field Stop Implantation)을 사용하여 왔다.

그러나, 반도체 소자의 고집적화를 위해 로코스 공정을 더이상 적용할 수 없게 되었고, 이의 대안으로 소자 분리를 위해 소자의 고집적화를 이룰 수 있는 STI(Shallow Trehch Isolation)공정을 이용하게 되었다. 이론적으로, STI 공정을 사용하게 되면 필드 스탑 이온주입공정이 필요 없어야 하나, 실제로는 필드 스탑 이온주입공정을 사용하고 있다. 이는, STI 소자분리막 저부의 불순물 이온의 농도 감소로 인해 이웃하는 셀 간의 누설전류가 증가할 수 있기 때문이다.

도 1은 STI 공정을 적용하는 CMOS 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 여기서, 'NMOS'는 NMOS 트랜지스터가 형성될 제1 영역이고, 'PMOS'는 PMOS 트랜지스터가 형성될 제2 영역이다.

도 1을 참조하면, CMOS 반도체 소자의 소자 분리를 위해 STI 공정을 통해 형성된 소자 분리막(12)이 제1 및 제2(NMOS, PMOS) 영역의 기판(10) 내에 각각 형성되어 있다. 또한, STI 구조로 형성된 소자 분리막(12) 저부에는 각각의 소오스/드레인과 반대 타입의 불순물 이온으로 도핑된 채널 스탑층(11a, 11b)이 각각 제1 및 제2 영역(NMOS, PMOS) 별로 형성되어 있다.

그러나, 이와 같이 종래 기술에 따라 CMOS 반도체 소자의 채널 스탑층을 형성하기 위해서는, 제1 및 제2 영역(NMOS, PMOS) 별로 서로 다른 마스크 공정 및 이온주입공정을 각각 진행해야 한다. 예컨대, 먼저 제1 영역(NMOS)에 채널 스탑층(11a)을 형성하기 위해서 제1 영역(NMOS)에 형성된 트렌치(미도시)의 일부를 오픈시키는 구조의 감광막 패턴을 형성한 후, 이를 이용하여 제1 이온주입공정을 실시한다. 이후에는, 제2 영역(PMOS)에 채널 스탑층(11b)을 형성하기 위해서 제2 영역(PMOS)에 형성된 트렌치(미도시)의 일부를 오픈시키는 구조의 감광막 패턴을 형성한 후, 이를 이용하여 제2 이온주입공정을 실시하여야 한다.

따라서, CMOS 반도체 소자 제조시 채널 스탑층을 형성하기 위해서는 그 제조공정이 복잡해지는 문제점이 있다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, CMOS 반도체 소자 제조시 그 제조공정을 단순화하면서 이웃하는 셀 간의 누설전류를 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 서로 연통되도록 제1 및 제2 트렌치가 형성된 기판과, 이웃하는 소자 사이를 분리시키기 위하여 상기 제1 트렌치가 매립되도록 형성된 소자 분리막과, 상기 제2 트렌치가 매립되도록 형성된 채널 스탑층을 포함하는 반도체 소자를 제공한다.

또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 서로 다른 채널을 갖는 트랜지스터가 형성될 영역으로 정의되고, 이웃하는 상기 트랜지스터 사이에 서로 연통되도록 제1 및 제2 트렌치가 형성된 기판과, 상기 이웃하는 트랜지스터 사이를 분리시키기 위해 상기 제1 트렌치가 매립되도록 형성된 소자 분리막과, 상기 제2 트렌치가 매립되도록 형성된 채널 스탑층을 포함하는 반도체 소자를 제공한다.

본 발명에 있어서, 상기 제2 트렌치는 상기 제1 트렌치의 하부에 형성된다.

본 발명에 있어서, 상기 소자 분리막과 상기 채널 스탑층은 서로 동일 물질 로 이루어진다.

본 발명에 있어서, 상기 소자 분리막과 상기 채널 스탑층은 동시에 형성된다.

또한, 상기한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 기판 내에 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 저부로 노출된 상기 기판을 식각하여 상기 기판 내에 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치가 매립되도록 절연막을 증착하여 상기 제1 트렌치 내에 고립되는 소자 분리막을 형성하면서 상기 제2 트렌치 내에 고립되는 채널 스탑층을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

또한, 상기한 목적을 달성하기 위한 또다른 측면에 따른 본 발명은, 서로 다른 채널을 갖는 트랜지스터가 형성될 영역으로 정의된 기판을 제공하는 단계와, 상기 기판 내에 상기 영역 별로 각각 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 저부로 노출된 상기 기판을 식각하여 상기 기판 내에 상기 영역 별로 각각 제2 트렌치를 형성하는 단계와, 상기 제1 및 제2 트렌치가 매립되도록 절연막을 증착하여 상기 제1 트렌치 내에 고립되는 소자 분리막을 형성하면서 상기 제2 트렌치 내에 고립되는 채널 스탑층을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 2는 본 발명의 실시예에 따른 CMOS 반도체 소자를 도시한 단면도이다.

도 2를 참조하면, 본 발명의 실시예에 따른 CMOS 반도체 소자는 NMOS 트랜지스터가 형성될 제1 영역(NMOS) 및 PMOS 트랜지스터가 형성될 제2 영역(PMOS)으로 정의되고, 서로 연통되도록 제1 및 제2 트렌치(미도시)가 형성된 기판(20)과, 제1 트렌치가 매립되도록 형성된 소자 분리막(26)과, 제2 트렌치가 매립되도록 형성된 채널 스탑층(25)을 포함하여 이루어진다.

이때, 제2 트렌치는 제1 트렌치 하부에 형성되므로, 채널 스탑층(25)이 소자 분리막(26) 하부에 형성된다. 특히, 채널 스탑층(25)은 기존에서와 같이 별도의 채널 스탑 이온주입공정을 거치지 않고 소자 분리막(26) 형성시 소자 분리막(26) 물질과 동일 물질을 증착함으로써 형성된다.

따라서, 기존에서와 같이 채널 스탑층을 형성하기 위해 제1 및 제2 영역 별로 진행되는 별도의 마스크 공정 및 채널 스탑 이온주입공정을 생략할 수 있다. 이를 통해, CMOS 반도체 소자의 제조공정을 단순화하면서 채널 스탑층(25)을 형성하 여 이웃하는 셀 간의 누설전류를 억제할 수 있다.

도 3a 내지 도 3c는 도 2에 도시된 본 발명의 실시예에 따른 CMOS 반도체 소자 제조방법을 도시한 공정 단면도이다.

먼저, 도 3a에 도시된 바와 같이, NMOS 트랜지스터가 형성될 제1 영역(NMOS) 및 PMOS 트랜지스터가 형성될 제2 영역(PMOS)으로 정의된 기판(20)을 제공한다.

이어서, 기판(20) 상에 감광막을 도포한 후, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(21)을 형성한다. 여기서, 감광막 패턴은 이웃하는 소자 사이를 분리시키기 위한 소자 분리 영역을 정의하기 위한 것으로 제1 및 제2 영역(NMOS, PMOS)의 기판(20) 일부를 각각 오픈시키는 구조로 형성한다.

이어서, 감광막 패턴(21)을 식각 마스크(Mask)로 이용한 식각공정을 실시하여 기판(20)을 일정 깊이 식각한다. 이로써, 제1 및 제2 영역(NMOS, PMOS)의 기판(20) 내에 각각 제1 트렌치(22)가 동시에 형성된다.

이어서, 도 3b에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 감광막 패턴(21, 도 3a 참조)을 제거한다.

이어서, 제1 트렌치(22, 도 3a 참조)가 형성된 기판(20) 상부에 감광막을 도포한 후, 포토 마스크를 이용한 노광 및 현상공정을 실시하여 감광막 패턴(23)을 형성한다. 여기서, 감광막 패턴(23)은 이웃하는 셀 간의 누설전류를 억제하기 위한 채널 스탑 영역을 정의하기 위한 것으로 제1 트렌치(22)의 일부를 각각 오픈시키는 구조로 형성한다.

이어서, 감광막 패턴(23)을 식각 마스크로 이용한 식각공정을 실시하여 제1 트렌치(22) 저부의 기판(20)을 일정 깊이 식각한다. 이로써, 제1 및 제2 영역(NMOS, PMOS)의 기판(20) 내에 각각 제2 트렌치(24)가 형성된다.

이어서, 도 3c에 도시된 바와 같이, 스트립 공정을 실시하여 감광막 패턴(23, 도 3b 참조)을 제거한다.

이어서, 제1 및 제2 트렌치(22; 도 3a 참조, 24; 도 3b 참조)가 매립되도록 기판(20) 상에 절연막(미도시), 예컨대 HDP 산화막을 증착한다. 그런 다음, CMP(Chemical Mechanical Polishing)공정을 실시하여 이를 평탄화한다. 이로써, 제1 트렌치(22) 내에는 이웃하는 소자 사이를 분리시키기 위한 소자 분리막(26)이 형성되는 동시에 제2 트렌치(24) 내에는 이웃하는 셀 간의 누설전류를 억제하기 위한 채널 스탑층(25)이 형성된다.

기존에는, 서로 다른 채널을 갖는 트랜지스터가 형성될 영역 별로 서로 반대 타입의 채널 스탑층을 형성하기 위해서 각각 별도의 마스크 공정 및 이온주입공정을 실시하므로, CMOS 반도체 소자 제조공정이 복잡해지는 문제점이 있었다.

이에 따라 본 발명에서는 서로 다른 채널을 갖는 트랜지스터가 형성될 영역에 채널 스탑층을 형성하기 위해서 각 영역에 제1 및 제2 트렌치를 형성한 후, 제1 및 제2 트렌치를 매립시키는 절연막을 증착함으로써, 소자 분리막 및 채널 스탑층을 동시에 형성한다. 따라서, 별도의 마스크 공정 및 이온주입공정을 생략하여 제조공정을 단순화할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 채널 스탑층을 기존에서와 같이 별도의 채널 스탑 이온주입공정을 거치지 않고 소자 분리막 형성시 소자 분리막 물질과 동일 물질을 증착하여 형성함으로써, 기존에서와 같이 채널 스탑층을 형성하기 위해 서로 다른 채널을 갖는 트랜지스터가 형성될 영역 별로 진행되는 별도의 마스크 공정 및 채널 스탑 이온주입공정을 생략할 수 있다.

이를 통해, CMOS 반도체 소자의 제조공정을 단순화하면서 이웃하는 셀 간의 누설전류를 억제할 수 있다.

Claims (9)

1. 서로 연통되도록 제1 및 제2 트렌치가 형성된 기판;

   이웃하는 소자 사이를 분리시키기 위하여 상기 제1 트렌치가 매립되도록 형성된 소자 분리막; 및

   상기 제2 트렌치가 매립되도록 상기 소자 분리막과 채널 스탑층

   을 포함하는 반도체 소자.
2. 서로 다른 채널을 갖는 트랜지스터가 형성될 영역으로 정의되고, 이웃하는 상기 트랜지스터 사이에 서로 연통되도록 제1 및 제2 트렌치가 형성된 기판;

   상기 이웃하는 트랜지스터 사이를 분리시키기 위해 상기 제1 트렌치가 매립되도록 형성된 소자 분리막; 및

   상기 제2 트렌치가 매립되도록 상기 소자 분리막과 동일 물질로 형성된 채널 스탑층

   을 포함하는 반도체 소자.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제2 트렌치는 상기 제1 트렌치의 하부에 형성된 반도체 소자.
4. 제 3 항에 있어서,

   상기 소자 분리막과 상기 채널 스탑층은 서로 동일 물질로 이루어진 반도체 소자.
5. 제 4 항에 있어서,

   상기 소자 분리막과 상기 채널 스탑층은 동시에 형성된 반도체 소자.
6. 기판 내에 제1 트렌치를 형성하는 단계;

   상기 제1 트렌치 저부로 노출된 상기 기판을 식각하여 상기 기판 내에 제2 트렌치를 형성하는 단계; 및

   상기 제1 및 제2 트렌치가 매립되도록 절연막을 증착하여 상기 제1 트렌치 내에 고립되는 소자 분리막을 형성하면서 상기 제2 트렌치 내에 고립되는 채널 스탑층을 형성하는 단계

   를 포함하는 반도체 소자 제조방법.
7. 제 6 항에 있어서,

   상기 절연막은 HDP 산화막으로 형성하는 반도체 소자 제조방법.
8. 서로 다른 채널을 갖는 트랜지스터가 형성될 영역으로 정의된 기판을 제공하는 단계;

   상기 기판 내에 상기 영역 별로 각각 제1 트렌치를 형성하는 단계;

   상기 제1 트렌치 저부로 노출된 상기 기판을 식각하여 상기 기판 내에 상기 영역 별로 각각 제2 트렌치를 형성하는 단계; 및

   상기 제1 및 제2 트렌치가 매립되도록 절연막을 증착하여 상기 제1 트렌치 내에 고립되는 소자 분리막을 형성하면서 상기 제2 트렌치 내에 고립되는 채널 스탑층을 형성하는 단계

   를 포함하는 반도체 소자 제조방법.
9. 제 8 항에 있어서,

   상기 절연막은 HDP 산화막으로 형성하는 반도체 소자 제조방법.

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