KR20110075950A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20110075950A
KR20110075950A KR1020090132525A KR20090132525A KR20110075950A KR 20110075950 A KR20110075950 A KR 20110075950A KR 1020090132525 A KR1020090132525 A KR 1020090132525A KR 20090132525 A KR20090132525 A KR 20090132525A KR 20110075950 A KR20110075950 A KR 20110075950A
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주식회사 동부하이텍
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Abstract

실시예에 따른 반도체 소자는 반도체 기판에 형성된 트렌치; 상기 트렌치의 바닥면에 배치된 소자분리 산화막; 상기 반도체 기판의 상면 및 상기 트렌치의 양측벽을 따라 형성된 캐패시터 산화막; 및 상기 트렌치의 내부를 채우며, 상기 캐패시터 산화막 및 상기 반도체 기판 상에 배치된 상부전극을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 제1트렌치 및 제2트렌치를 형성하는 단계; 상기 제1트렌치에 절연물질을 채워 소자분리막을 형성하고, 상기 제2트렌치의 바닥면에 절연물질을 남겨 소자분리 산화막을 형성하는 단계; 상기 제2트렌치의 측벽 및 반도체 기판 상에 캐패시터 산화막을 형성하는 단계; 및 상기 제2트렌치가 매립되도록 상기 캐패시터 산화막 상에 상부전극을 형성하는 단계를 포함한다.
소자분리 산화막, DRAM

Description

반도체 소자 및 이의 제조 방법{A semiconductor device and method for manufacturing the same}
실시예는 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자 및 이의 제조 방법을 제공한다.
LDI(LCD driver IC)는 액정표시장치(LCD) 패널의 구동에 필수적인 드라이버 IC(Integrated circuit)로서, 구동신호 및 데이터를 제공하고 인터페이스를 하는 집적회로를 말한다.
LDI의 구성요소 중 데이터를 저장하는 GRAM(Graphic Random Access Memory) 메모리는 차후 상용화될 WVGA급(wide video graphics array) 고해상도를 구현하기 위해서는 고집적화가 필요하다.
기존의 6개의 트랜지스터로 구성된 6T SRAM을 사용할 경우 칩 사이즈(chip size) 커져 경쟁력이 떨어지기 때문에 칩을 소형화, 고집적화하는 방법이 필요하다.
특히 고성능의 DDI(display driver IC) 구조를 위하여 하이 덴시티(high-density)의 메모리 용량이 필요해짐에 따라 SRAM 구조의 메모리로는 칩 사이즈의 쉬링크(shrink)에 있어 한계에 도달하고 있다.
이를 위하여, 기존의 LDI 디바이스에 형성되는 LV(Low Voltage), MV(Medium Voltage), HV(High Voltage)의 세 가지 게이트 산화막을 형성하는 공정에 추가하여, 고밀도를 갖는 메모리 소자를 구성하는 공정이 필요하다.
이에 LDI 소자 내에 1개의 트랜지스터(Tr)에 1개의 캐패시터로 구성되는 LDRAM(Logic DRAM)을 형성함으로써, 고밀도를 갖는 메모리 소자를 구현할 수 있다.
이러한 소자를 구현하기 위하여, LDRAM 소자의 캐패시터 역할을 하는 산화막을 STI 하부에 형성시켜야 하는데, 기존의 LV,MV,HV 소자와 같은 액티브 영역 위에서의 산화막 성장과는 달리 STI 영역의 트랜치 하부에 산화막을 형성해야 하므로 공정이 복잡하고, 프로세스(Process)를 최적화(optimize) 하는데 어려움이 많은 문제점이 있다.
실시예는 이웃하는 캐패시터의 정션 리키지를 방지하여 소자의 특성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판에 형성된 트렌치; 상기 트렌치의 바닥면에 배치된 소자분리 산화막; 상기 반도체 기판의 상면 및 상기 트렌치의 양측벽을 따라 형성된 캐패시터 산화막; 및 상기 트렌치의 내부를 채우며, 상기 캐패시터 산화막 및 상기 반도체 기판 상에 배치된 상부전극을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은 반도체 기판에 제1트렌치 및 제2트렌치를 형성하는 단계; 상기 제1트렌치에 절연물질을 채워 소자분리막을 형성하고, 상기 제2트렌치의 바닥면에 절연물질을 남겨 소자분리 산화막을 형성하는 단계; 상기 제2트렌치의 측벽 및 반도체 기판 상에 캐패시터 산화막을 형성하는 단계; 및 상기 제2트렌치가 매립되도록 상기 캐패시터 산화막 상에 상부전극을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자 및 이의 제조 방법은 소자분리막 형성을 위한 제1트렌치 형성시, 캐패시터 형성을 위한 제2트렌치를 더 넓고 크게 형성하여, 제2트렌치의 바닥면에 소자분리 산화막을 형성한다.
따라서, 제2트렌치의 양쪽에 형성되는 제1캐패시터와 제2캐패시터를 소자분 리 산화막으로 형성하되, 수평, 수직방향으로 균일하게 형성할 수 있다.
또한, 제2트렌치를 형성한 후, 소자분리 산화막의 두께 및 너비를 원하는 크기로 조절할 수 있어, 제1캐패시터와 제2캐패시터를 효과적으로 분리시킬 수 있어, 제1캐패시터와 제2캐패시터의 정션 리키지를 방지할 수 있다.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 8에 도시된 바와 같이, 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자는 반도체 기판(100), 트랜지스터(1T), 제1캐패시터(C1), 제2캐패시터(C2), 폴리실리콘 패턴(275) 및 소자분리 산화막(120)을 포함한다.
상기 도전형 웰 영역(105)은 n형 불순물이 주입되어 형성될 수 있다.
상기 반도체 기판(100)의 도전형 웰 영역(105)은 하부전극이 될 수 있다.
이에, 상기 도전형 웰 영역(105), 제1캐패시터 산화막(200), 상부전극(300)의 구조물이 제1캐패시터(C1)가 될 수 있다.
이때, 상기 제1캐패시터 산화막(200)과 상기 도전형 웰 영역(105)의 사이에는 폴리실리콘 패턴(275)이 배치된다.
상기 제1캐패시터 산화막(200)은 상기 도전형 웰 영역(105)과 상부전극(300)의 사이에 배치되고, 상기 반도체 기판(100)의 프로파일을 따라 형성되며, 제2트렌치(205)의 측벽에도 형성될 수 있다.
상기 상부전극(300)은 폴리실리콘으로 형성될 수 있다.
또한, 상기 도전형 웰 영역(105), 제2캐패시터 산화막(250), 상부전극(300)의 구조물이 제2캐패시터(C2)가 될 수 있다.
상기 트랜지스터(1T)는 게이트 절연막(210), 게이트(220), 스페이서(230), 제1불순물 영역(130) 및 제2불순물 영역(140)을 포함한다.
상기 트랜지스터(1T)는 상기 제1캐패시터(C1)의 일측에 형성되어, 상기 제1캐패시터(C1)와 전기적으로 연결될 수 있다.
상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 p형 이온이 주입되어 형성될 수 있다.
그러나, 상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 상기 기판 및 웰 영역의 타입에 따라 n형 이온이 주입되어 형성될 수도 있다.
상기 트랜지스터(1T)의 일측에는 소자분리막(110)이 배치되는데, 상기 소자 분리막(110)의 제1트렌치(201)는 상기 제2트렌치(205)보다 작게 형성될 수 있다.
즉, 상기 제1트렌치(201)의 폭과 너비는 상기 제2트렌치(205)이 폭과 너비보다 작게 형성될 수 있다.
본 실시예에서는 상기 제2트렌치(205)이 바닥면에 소자분리 산화막(120)을 채우고, 상기 제2트렌치(205)의 측벽에 폴리실리콘 패턴(275)을 형성함으로써, 상기 제1트렌치(201)와 크기를 동일하거나 유사하게 형성할 수 있다.
상기 상부전극(300)은 상기 제1캐패시터(C1)와 제2캐패시터(C2) 사이에 배치된 제2트렌치(205) 내부에 매립되어 형성되며, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극으로 사용된다.
이때, 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 상기 제2트렌치(205)를 기준으로 대칭적으로 형성될 수 있다.
도면에는 도시되지 않았지만, 상기 제2캐패시터(C2)의 일 측에도 트랜지스터(미도시)가 형성되어, 상기 제2캐패시터(C2)와 전기적으로 연결될 수 있다.
또한, 상기 상부전극(300)에는 공통컨택(미도시)이 형성될 수 있으며, 상기 공통컨택에 바이어스(bias)를 인가하고, 상기 반도체 기판(100)의 후면에 백바이어스(back bias)를 인가하면, 상기 제1캐패시터 산화막(200)과 접하는 상기 도전형 웰 영역(105)에 역전층(inversion layer)이 형성되어 캐패시터로 사용될 수 있다.
또한, 상기 제2불순물 영역(140)에 저장된 캐리어(carrier)들이 상기 역전층으로 이동되어, 상기 제1캐패시터(C1)에 저장될 수도 있다.
상기 상부전극(300)이 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극 으로 사용되나, 상기 소자분리 산화막(120)에 의해 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 서로 전기적으로 분리될 수 있다.
상기 소자분리 산화막(120)은 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이에 형성된 제2트렌치(205)의 하부에 형성되어, 이웃하는 상기 제1캐패시터(C1)와 제2캐패시터(C2)를 분리시킨다.
상기 소자분리 산화막(120)은 수평, 수직방향으로 균일하게 형성되어, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 정션 리키지(junction leakage)를 방지할 수 있다.
즉, 상기 제2트렌치(205)가 하부로 갈수록 좁아지기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이는 분리(isolation) 영역이 좁기 때문에, 수평, 수직방향으로 균일하게 형성된 상기 소자분리 산화막(120)으로 인해 정션 리키지를 방지할 수 있다.
도 1 내지 도 8은 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 공정 방법을 도시한 측단면도이다.
우선, 도 1에 도시된 바와 같이, 반도체 기판(100)에 절연물질이 매립된 제1트렌치(201) 및 제2트렌치(205)를 형성한 후, 절연물질을 매립하여 소자분리막(110)을 형성한다.
상기 제1트렌치(201) 및 제2트렌치(205)는 상기 반도체 기판(100) 상에 제1산화막 패턴(10) 및 제1질화막 패턴(20)을 형성한 후, 상기 제1산화막 패턴(10) 및 제1질화막 패턴(20)을 마스크로 상기 반도체 기판(100)에 제1식각공정 및 제2식각공정을 진행하여 형성될 수 있다.
이때, 상기 제1트렌치(201)의 제1너비(W1)와 제1높이(H1)는 상기 제2트렌치(205)의 제2너비(W2)와 제2높이(H2)보다 작게 형성될 수 있다.
즉, 상기 제1식각공정 및 제2식각공정으로 너비와 높이가 다른 상기 제1트렌치(201) 및 제2트렌치(205)를 형성한다.
이때, 상기 제1트렌치(201)는 고전압(High Voltage; HV) 영역 또는 중전압(Medium Voltage; MV) 영역에 형성될 수도 있다.
상기 반도체 기판(100)은 n형 불순물로 도핑된 도전형 웰 영역(105)을 포함할 수 있다.
그러나, 이에 한정되지 않고, 상기 도전형 웰 영역(105)은 p형 불순물로 도핑이 될 수도 있다.
이어서, 도 2에 도시된 바와 같이, 상기 반도체 기판(100) 상에 제1포토레지스트 패턴(1)을 형성한 후, 상기 제2트렌치(205) 내부의 절연물질 일부 제거하여, 상기 제2트렌치(205)의 바닥면에 소자분리 산화막(120)을 형성한다.
상기 제2트렌치(205)는 캐패시터를 형성하기 위한 영역이기 때문에, 상기 제2트렌치(205) 내부에 형성된 절연물질을 일부 제거한다.
상기 소자분리 산화막(120)은 상기 제2트렌치(205)에 제3식각공정을 진행하여 형성할 수 있다.
상기 제3식각공정시 상기 소자분리 산화막(120)의 양을 조절하여, 상기 제2 트렌치(205)이 높이를 조절할 수 있다.
이에, 상기 반도체 기판(100)에는 상기 제1트렌치(201)에 절연물질이 채워진 소자분리막(110)과 상기 제2트렌치(205)에 절연물질이 남겨진 소자분리 산화막(120)이 형성된다.
그리고, 상기 제1포토레지스트 패턴(1)을 제거한다.
그리고, 도 3에 도시된 바와 같이, 상기 제2트렌치(205)의 바닥면에 상기 소자분리 산화막(120)이 형성된 상기 반도체 기판(100)의 전면에 폴리실리콘막(270)을 형성한다.
상기 폴리실리콘막(270)은 상기 제2트렌치(205) 내부의 프로파일을 따라 형성되며, 상기 소자분리 산화막(120) 상에 형성된다.
이때, 상기 폴리실리콘막(270)이 두께를 조절하여 상기 제2트렌치(207)의 크기를 조절할 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 폴리실리콘막(270)이 형성된 상기 반도체 기판(100)의 전면에 제4식각공정을 진행하여, 상기 제2트렌치(205)의 바닥면에 형성된 상기 소자분리 산화막(120)을 노출시킨다.
상기 제4식각공정은 이방성 식각공정으로, 상기 제2트렌치(205)의 측벽에 폴리실리콘 패턴(275)이 형성된다.
상기 폴리실리콘 패턴(275)이 형성되어, 상기 소자분리 산화막(120) 상부에는 제3트렌치(207)가 형성된다.
즉, 상기 제2트렌치(205)에 형성된 상기 소자분리 산화막(120)과 폴리실리콘 패턴(275)의 크기를 조절함으로써, 상기 제3트렌치(207)를 원하는 크기로 조절할 수 있다.
이때, 상기 제1트렌치(201)와 상기 제3트렌치(207)의 크기는 동일하거나 유사하게 형성될 수 있다.
이어서, 도 5에 도시된 바와 같이, 상기 반도체 기판(100)에 열처리(thermal) 공정을 진행하여, 상기 반도체 기판(100)의 표면에 제1캐패시터 산화막(200) 및 제2캐패시터 산화막(250)을 형성한다.
상기 제1캐패시터 산화막(200) 및 제2캐패시터 산화막(250)은 상기 반도체 기판(100)의 프로파일을 따라 형성되어, 상기 제2트렌치(205)이 측벽에도 형성될 수 있다.
즉, 상기 제1캐패시터 산화막(200)과 제2캐패시터 산화막(250)은 상기 제2트렌치(205)에 형성된 상기 폴리실리콘 패턴(275) 상에 형성될 수 있다.
이때, 상기 폴리실리콘 패턴(275)은 상기 도전형 웰 영역(105)과 제1캐패시터 산화막(200), 제2캐패시터 산화막(250)의 사이에 형성될 수 있다.
그리고, 도 6에 도시된 바와 같이, 상기 반도체 기판(100) 상에 게이트(220) 및 상부전극(300)을 형성한다.
상기 게이트(220) 및 상부전극(300)은 상기 반도체 기판(100)의 전면에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있다.
상기 게이트(220) 및 상부전극(300) 패터닝시, 상기 제1캐패시터 산화막(200)의 일부도 패터닝되어, 상기 게이트(220)의 하부에는 게이트 절연막(210)이 형성된다.
상기 상부전극(300)은 상기 폴리실리콘막 형성시 상기 제2트렌치(205)에 모두 채워지도록 형성된다.
이에, 상기 상부전극(300)을 중심으로 상기 제2트렌치(205)의 양측벽으로 제1캐피시터 산화막(200) 및 제2캐패시터 산화막(250)이 대칭적으로 배치될 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 반도체 기판(100)에 제1불순물 영역(130), 제2불순물 영역(140), 스페이서(230), 실리사이드층(350), 컨택(450)을 포함하는 층간절연층(400) 및 금속배선(500)을 형성한다.
상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 p형 이온이 주입되어 형성될 수 있다.
그러나, 상기 제1불순물 영역(130) 및 제2불순물 영역(140)은 기판 및 웰 영역의 타입에 따라 n형 이온이 주입되어 형성될 수도 있다.
상기 스페이서(230)는 상기 반도체 기판(100)의 전면에 산화막을 형성한 후, 이방성 식각공정을 진행하여, 상기 게이트(220)의 측벽 및 상부전극(300)의 측벽에 형성될 수 있다.
트랜지스터(1T)는 게이트 절연막(210), 게이트(220), 스페이서(230), 제1불순물 영역(130) 및 제2불순물 영역(140)을 포함한다.
상기 실리사이드층(350)은 상기 제1불순물 영역(130), 게이트(200) 및 상부전극(300) 상에 샐리사이드 공정을 진행하여 형성될 수 있다.
상기 컨택(450)은 상기 반도체 기판(100) 상에 층간절연층(400)을 형성하고, 비아홀을 형성한 후, 금속물질을 매립하여 형성될 수 있으며, 상기 제1불순물 영역(130)과 전기적으로 연결될 수 있다.
상기 금속배선(500)은 상기 컨택(450)과 전기적으로 연결되도록 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 상기 상부전극(300)에는 공통컨택(미도시)이 형성되어, 상기 상부전극(300)에 바이어스(bias)를 인가할 수 있다.
상기 상부전극(300), 제1캐패시터 산화막(200) 및 하부전극인 도전형 웰(105)에 의해 제1캐패시터(C1)가 형성된다.
또한, 상기 상부전극(300), 제2캐패시터 산화막(250) 및 하부전극인 도전형 웰(105)에 의해 제2캐패시터(C2)가 형성된다.
상기 상부전극(300)은 상기 제1캐패시터(C1)와 제2캐패시터(C2) 사이에 배치된 제2트렌치(205) 내부에 매립되기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 공통전극으로 사용된다.
이때, 상기 제1캐패시터(C1)와 제2캐패시터(C2)는 상기 제2트렌치(205)를 기준으로 대칭적으로 형성될 수 있다.
도면에는 도시되지 않았지만, 상기 제2캐패시터(C2)의 일 측에도 트랜지스터(미도시)가 형성되어, 상기 제2캐패시터(C2)와 전기적으로 연결될 수 있다.
즉, 상기 트랜지스터(1T)와 상기 제1캐패시터(C1)가 한 쌍(pair)으로 동작하여 메모리 소자로 이용될 수 있다.
상기 소자분리 산화막(120)은 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사 이에 형성된 제2트렌치(205)의 하부에 형성되어, 이웃하는 상기 제1캐패시터(C1)와 제2캐패시터(C2)를 분리시킨다.
상기 소자분리 산화막(120)은 수평, 수직방향으로 균일하게 형성되어, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 정션 리키지(junction leakage)를 방지할 수 있다.
즉, 상기 제2트렌치(205)가 하부로 갈수록 좁아지기 때문에, 상기 제1캐패시터(C1)와 제2캐패시터(C2)의 사이는 분리(isolation) 영역이 좁기 때문에, 수평, 수직방향으로 균일하게 형성된 상기 소자분리 산화막(120)으로 인해 정션 리키지를 방지할 수 있다.
이상에서 설명한 바와 같이, 실시예에 따른 반도체 소자의 제조 방법은 소자분리막 형성을 위한 제1트렌치 형성시, 캐패시터 형성을 위한 제2트렌치를 더 넓고 크게 형성하여, 제2트렌치의 바닥면에 소자분리 산화막을 형성한다.
따라서, 제2트렌치의 양쪽에 형성되는 제1캐패시터와 제2캐패시터를 소자분리 산화막으로 형성하되, 수평, 수직방향으로 균일하게 형성할 수 있다.
또한, 제2트렌치를 형성한 후, 소자분리 산화막의 두께 및 너비를 원하는 크기로 조절할 수 있어, 제1캐패시터와 제2캐패시터를 효과적으로 분리시킬 수 있어, 제1캐패시터와 제2캐패시터의 정션 리키지를 방지할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지 의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 7은 실시예에 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 공정 방법을 도시한 측단면도이다.

Claims (13)

  1. 반도체 기판에 형성된 트렌치;
    상기 트렌치의 바닥면에 배치된 소자분리 산화막;
    상기 반도체 기판의 상면 및 상기 트렌치의 양측벽을 따라 형성된 캐패시터 산화막; 및
    상기 트렌치의 내부를 채우며, 상기 캐패시터 산화막 및 상기 반도체 기판 상에 배치된 상부전극을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 트렌치 양측벽의 상기 소자분리 산화막 상에 배치된 폴리실리콘 패턴을 포함하며,
    상기 폴리실리콘 패턴은 상기 트렌치의 측벽과 상기 캐패시터 산화막 사이에 배치된 것을 포함하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 반도체 기판 상에 배치된 게이트;
    상기 게이트 일측의 반도체 기판에 형성된 제1불순물 영역; 및
    상기 게이트 타측의 반도체 기판에 형성된 제2불순물 영역을 포함하는 반도체 소자.
  4. 제 3항에 있어서,
    상기 반도체 기판은 도전형 웰 영역을 포함하며,
    상기 도전형 웰 영역은 n형 불순물로 형성되며,
    상기 제1 및 제2불순물 영역은 p형 불순물로 형성된 것을 포함하는 반도체 소자.
  5. 제 3항에 있어서,
    상기 제2불순물 영역은 상기 게이트와 상부전극 사이의 반도체 기판에 배치된 것을 포함하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 상부전극을 중심으로 상기 반도체 기판의 양측이 서로 대칭적으로 형성된 것을 포함하는 반도체 소자.
  7. 반도체 기판에 제1트렌치 및 제2트렌치를 형성하는 단계;
    상기 제1트렌치에 절연물질을 채워 소자분리막을 형성하고, 상기 제2트렌치의 바닥면에 절연물질을 남겨 소자분리 산화막을 형성하는 단계;
    상기 제2트렌치의 측벽 및 반도체 기판 상에 캐패시터 산화막을 형성하는 단계; 및
    상기 제2트렌치가 매립되도록 상기 캐패시터 산화막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 제2트렌치의 너비 및 깊이는 상기 제1트렌치보다 크게 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 캐패시터 산화막을 형성하기 전,
    상기 소자분리 산화막 상의 상기 트렌치 양쪽 측벽에 폴리실리콘 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 폴리실리콘 패턴은 상기 트렌치의 측벽과 상기 캐패시터 산화막 사이에 배치된 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 9항에 있어서,
    상기 폴리실리콘 패턴은 상기 소자분리 산화막이 형성된 상기 반도체 기판의 전면에 폴리실리콘막을 형성한 후,
    상기 반도체 기판에 이방성 식각공정을 진행하여, 상기 트렌치의 양측벽에 폴리실리콘 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  12. 제 7항에 있어서,
    상기 반도체 기판 상에 게이트를 형성하는 단계를 포함하며,
    상기 상부전극과 게이트는 동시에 형성되는 것을 포함하는 반도체 소자의 제조 방법.
  13. 제 7항에 있어서,
    상기 상부전극을 중심으로 상기 반도체 기판의 양측이 서로 대칭적으로 형성된 것을 포함하는 반도체 소자의 제조 방법.
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