KR20110079282A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

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Abstract

반도체 소자 및 이의 제조방법이 개시된다. 반도체 소자의 제조방법은 반도체 기판에 제 1 서브 트렌치를 형성하는 단계; 상기 제 1 트랜치 내측에 제 1 패시베이션막을 형성하는 단계; 상기 제 1 트랜치의 바닥면에 제 2 서브 트렌치를 형성하는 단계; 상기 제 2 서브 트렌치의 내측에 제 2 패시베이션막을 형성하는 단계; 상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측면에 절연막을 형성하는 단계; 및 상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측에 도전물질을 채워서 전극을 형성하는 단계를 포함한다.
LDI, LDRAM, bosch, 트렌치

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
LDI(LCD driver IC)는 액정표시장치(LCD) 패널의 구동에 필수적인 드라이버 IC(Integrated circuit)로서, 구동신호 및 데이터를 제공하고 인터페이스를 하는 집적회로를 말한다.
LDI의 구성요소 중 데이터를 저장하는 GRAM(Graphic Random Access Memory) 메모리는 차후 상용화될 WVGA급(wide video graphics array) 고해상도를 구현하기 위해서는 고집적화가 필요하다.
기존의 6개의 트랜지스터로 구성된 6T SRAM을 사용할 경우 칩 사이즈(chip size) 커져 경쟁력이 떨어지기 때문에 칩을 소형화, 고집적화하는 방법이 필요하다.
특히 고성능의 DDI(display driver IC) 구조를 위하여 하이 덴시티(high-density)의 메모리 용량이 필요해짐에 따라 SRAM 구조의 메모리로는 칩 사이즈의 쉬링크(shrink)에 있어 한계에 도달하고 있다.
이를 위하여, 기존의 LDI 디바이스에 형성되는 LV(Low Voltage), MV(Medium Voltage), HV(High Voltage)의 세 가지 게이트 산화막을 형성하는 공정에 추가하여, 고밀도를 갖는 메모리 소자를 구성하는 공정이 필요하다.
이에 LDI 소자 내에 1개의 트랜지스터(Tr)에 1개의 캐패시터로 구성되는 LDRAM(Logic DRAM)을 형성함으로써, 고밀도를 갖는 메모리 소자를 구현할 수 있다.
이러한 소자를 구현하기 위하여, LDRAM 소자의 캐패시터 역할을 하는 산화막을 STI 하부에 형성시켜야 하는데, 기존의 LV,MV,HV 소자와 같은 액티브 영역 위에서의 산화막 성장과는 달리 STI 영역의 트랜치 하부에 산화막을 형성해야 하므로 공정이 복잡하고, 프로세스(Process)를 최적화(optimize) 하는데 어려움이 많은 문제점이 있다.
실시예는 향상된 커패시턴스를 가지는 커패시터를 포함하는 반도체 소자 및 이의 제조방법을 제공하고자 한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제 1 서브 트렌치를 형성하는 단계; 상기 제 1 트랜치 내측에 제 1 패시베이션막을 형성하는 단계; 상기 제 1 트랜치의 바닥면에 제 2 서브 트렌치를 형성하는 단계; 상기 제 2 서브 트렌치의 내측에 제 2 패시베이션막을 형성하는 단계; 상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측면에 절연막을 형성하는 단계; 및 상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측에 도전물질을 채워서 전극을 형성하는 단계를 포함한다
실시예에 따른 반도체 소자는 다수 개의 미세홈들이 내측면에 형성되는 트렌치가 형성된 반도체 기판; 상기 트렌치의 바닥면에 배치되는 소자분리막; 상기 트렌치 내측에, 상기 소자분리막 상에 배치되는 커패시터 전극; 및 상기 트렌치의 내측면 및 상기 커패시터 전극 사이에 개재되는 유전막을 포함한다.
실시예에 따른 반도체 소자의 제조방법은 다수 개의 서브 트렌치들을 순차적인 깊이로 형성하여, 하나의 트렌치를 형성한다.
이에 따라서, 실시예에 따른 반도체 소자의 제조방법은 깊은 트렌치를 형성 할 수 있다.
또한, 이와 같은 과정에서, 트렌치의 내측면에 미세한 홈들이 형성된다. 이때, 트렌치 내측에 커패시터 전극이 배치되고, 커패시터 전극은 미세한 홈들에 의해서 넓은 표면적을 가진다.
따라서, 실시예에 따른 반도체 소자의 제조방법은 향상된 커패시턴스를 가지는 커패시터를 포함하는 반도체 소자를 제공할 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 또한, 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 즉, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 9는 실시예에 따른 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 제조방법을 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 하드 마스크(10)가 형성된다. 상기 하드 마스크(10)는 트렌치(110)가 형성될 영역을 노출시킨다. 상기 하드 마스크(10)로 사용되는 물질의 예로서는 산화물, 실리콘 나이트라이드, 티타늄 나이트 라이드 또는 티타늄 등을 들 수 있다.
도 2를 참조하면, 상기 하드 마스크(10)를 식각 마스크로 사용하여, 상기 반도체 기판(100)에 제 1 서브 트렌치(111)가 형성된다.
상기 제 1 서브 트렌치(111)가 형성되기 위해서, 식각 기체로는 아래의 화학식1의 플루오인 설파이드(fluorine sulfide)가 사용될 수 있다. 이때, 바이어스 파워는 약 1000W 내지 약 2000W일 수 있고, 소스 파워는 약 500W 내지 약 3000W일 수 있다. 또한, 상기 제 1 서브 트렌치(111)를 형성하는 공정에서의 챔버 압력은 약 50mT 내지 약 200mT일 수 있다.
화학식1
SFX
여기서, x는 4 내지 6이다.
상기 제 1 서브 트렌치(111)의 깊이는 바이어스 파워, 소스 파워 및 식각 기체의 종류 등에 의해서 다양하게 변형될 수 있다.
도 3을 참조하면, 상기 제 1 서브 트렌치(111) 내부에 제 1 패시베이션막(111a)이 형성된다. 상기 제 1 패시베이션막(111a)은 상기 제 1 서브 트렌치(111)의 측면 및 바닥면에 형성된다. 상기 제 1 패시베이션막(111a)은 상기 제 1 서브 트렌치(111) 내부에 산소 또는 아래의 화학식2의 기체가 분사되어 형성될 수 있다.
화학식2
CYHWFZ
여기서, y는 1 내지 2이고, w는 0 내지 2이고, z는 2 내지 8이다.
도 4를 참조하면, 상기 제 1 서브 트렌치(111)의 바닥면에 제 2 서브 트렌치(112)가 형성된다. 상기 제 2 서브 트렌치(112)가 형성되기 위해서, 식각 기체로는 위의 화학식1의 플루오인 설파이드(fluorine sulfide)가 사용될 수 있다. 바이어스 파워는 약 1000W 내지 약 2000W일 수 있고, 소스 파워는 약 500W 내지 약 3000W일 수 있다. 또한, 상기 제 2 서브 트렌치(112)를 형성하는 공정에서의 챔버 압력은 약 50mT 내지 약 200mT일 수 있다.
상기 제 2 서브 트렌치(112)의 깊이는 바이어스 파워, 소스 파워 및 식각 기체의 종류 등에 의해서 다양하게 변형될 수 있다. 이때, 상기 제 1 서브 트렌치(111)의 측면에 남아있는 제 1 패시베이션막(111b)에 의해서, 상기 제 2 서브 트렌치(112)는 측방으로 확장되지 않고, 하방으로 확장된다.
도 5를 참조하면, 상기 제 2 서브 트렌치(112) 내부에 제 2 패시베이션막(112a)이 형성된다. 상기 제 2 패시베이션막(112a)은 상기 제 2 서브 트렌치(112)의 측면 및 바닥면에 형성된다. 상기 제 2 패시베이션막(112a)은 상기 제 2 서브 트렌치(112) 내부에 산소 또는 위의 화학식2의 기체가 분사되어 형성될 수 있다.
도 6을 참조하면, 마찬가지 방법으로, 상기 제 2 서브 트렌치(112)의 바닥면에 제 3 서브 트렌치가 형성될 수 있다. 같은 방식으로, 상기 반도체 기판(100)은 식각되어, 전체적으로 하나의 트렌치(110)가 형성된다.
즉, 상기 트렌치(110)는 다수 개의 서브 트렌치들(111, 112...)로 이루어지고, 상기 패시베이션 막들(111a, 112b...)에 의해서 상기 트렌치(110)의 내측면에는 다수 개의 미세 홈들(110a)이 형성된다. 즉, 상기 트렌치(110)의 내측면에는 다수 개의 주름들이 형성된다.
이때, 상기 서브 트렌치들(111, 112...)의 깊이 등이 조절되어, 상기 미세 홈들(110a)의 형상은 조절될 수 있다. 또한, 상기 서브 트렌치들(111, 112..)의 수가 조절되어, 상기 트렌치(110)의 깊이가 조절될 수 있다.
도 7을 참조하면, 상기 패시베이션막들(111a, 112a...)은 제거되고, 상기 트렌치(110)의 내부에 산화물이 채워지고, 소자 분리막(120)이 형성된다. 또한, 상기 트렌치(110)의 내측면 및 상기 반도체 기판(100)의 상면에 산화막(130)이 형성된다.
도 8을 참조하면, 상기 산화막(130) 상에 폴리 실리콘이 증착되고, 상기 산화막(130) 및 상기 폴리 실리콘층이 패터닝되어, 상기 반도체 기판(100)에 게이트 전극(210), 게이트 절연막(131), 커패시터 전극(220) 및 유전막(132)이 형성된다.
도 9를 참조하면, 상기 반도체 기판(100)에 소오스 영역(140), 드레인 영역(150), 스페이서(160), 실리사이드층(170), 콘택 플러그(310)를 포함하는 층간절연층(300) 및 금속배선(400)이 형성된다.
상기 소오스 영역(140) 및 드레인 영역(150)은 p형 불순물 또는 n형 불순물이 주입되어 형성될 수 있다.
상기 스페이서(160)는 상기 반도체 기판(100)의 전면에 산화막을 형성한 후, 이방성 식각공정을 진행하여, 상기 게이트 전극(210)의 측면 및 상기 커패시터 전극(220)의 측면에 형성될 수 있다.
상기 게이트 전극(210), 상기 소오스(140) 및 상기 드레인(150)에 의해서, 트랜지스터가 구성된다.
상기 실리사이드층(170)은 상기 소오스(140), 드레인(150), 게이트 전극(210) 및 커패시터 전극(220) 상에 샐리사이드 공정을 진행하여 형성될 수 있다.
상기 콘택 플러그(310)는 상기 반도체 기판(100) 상에 층간절연층(300)을 형성하고, 비아홀을 형성한 후, 금속물질을 상기 비아홀에 매립하여 형성될 수 있다.
상기 금속배선(400)은 상기 콘택 플러그(310)와 전기적으로 연결되도록 형성될 수 있다.
또한, 도면에는 도시되지 않았지만, 상기 커패시터 전극(220)에는 바이어스(bias) 전압이 인가될 수 있다. 또한, 상기 커패시터 전극(220), 유전막(132) 및 하부 전극인 상기 반도체 기판(100)에 형성된 도전형 웰에 의해서 커패시터를 구성한다.
상기 트랜지스터는 상기 커패시터에 연결된다. 더 자세하게, 상기 트랜지스터의 드레인(150)은 상기 커패시터의 도전형 웰에 연결된다.
앞서 설명한 바와 같이, 상기 트렌치(110)의 내측면에는 다수 개의 미세 홈들(110a)이 형성되기 때문에, 상기 유전막(132) 및 상기 커패시터 전극(220)은 상기 미세 홈들(110a)에 대응되는 형상을 가진다.
또한, 상기 도전형 웰은 상기 미세 홈들(110a)을 포함한다.
따라서, 실시예에 따른 반도체 소자의 제조방법은 향상된 커패시턴스를 가지느 커패시터를 포함하는 반도체 소자를 제공할 수 있다.
특히, 실시예에 따른 반도체 소자의 제조방법은 각각의 서브 트렌치(111, 112...)의 깊이를 조절하여, 상기 커패시터의 커패시턴스를 용이하게 조절할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 9는 실시예에 따른 따른 LDI(LCD Drive IC)의 DRAM에 적용되는 반도체 소자의 제조방법을 도시한 단면도들이다.

Claims (8)

  1. 반도체 기판에 제 1 서브 트렌치를 형성하는 단계;
    상기 제 1 트랜치 내측에 제 1 패시베이션막을 형성하는 단계;
    상기 제 1 트랜치의 바닥면에 제 2 서브 트렌치를 형성하는 단계;
    상기 제 2 서브 트렌치의 내측에 제 2 패시베이션막을 형성하는 단계;
    상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측면에 절연막을 형성하는 단계; 및
    상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치의 내측에 도전물질을 채워서 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 서브 트렌치의 바닥면에 제 3 서브 트렌치를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 서브 트렌치 및 상기 제 2 서브 트렌치를 형성하는 단계에서, 아래의 화학식 1의 기체가 사용되고,
    상기 제 1 패시베이션막 및 상기 제 2 패시베이션막을 형성하는 단계에서, 아래의 화학식 2의 기체가 사용되는 반도체 소자의 제조방법.
    화학식 1
    SFx
    여기서, x는 4 내지 6이고,
    화학식 2
    CyHwFz
    여기서, y는 1 내지 2이고,
    w는 0 내지 2이고,
    z는 2 내지 8이다.
  4. 제 1 항에 있어서, 상기 제 1 서브 트렌치를 형성하는 단계는
    상기 반도체 기판 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 식각 마스크로 사용하여, 상기 반도체 기판을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제 1 서브 트렌치를 형성하는 단계는 상기 제 1 패시베이션막을 형성하는 단계보다 더 높은 파워로 진행되는 반도체 소자의 제조방법.
  6. 다수 개의 미세홈들이 내측면에 형성되는 트렌치가 형성된 반도체 기판;
    상기 트렌치의 바닥면에 배치되는 소자분리막;
    상기 트렌치 내측에, 상기 소자분리막 상에 배치되는 커패시터 전극; 및
    상기 트렌치의 내측면 및 상기 커패시터 전극 사이에 개재되는 유전막을 포 함하는 반도체 소자.
  7. 제 6 항에 있어서, 상기 트렌치에 인접하여 형성되는 도전형 웰; 및
    상기 도전형 웰에 접속되는 트랜지스터를 포함하는 반도체 소자.
  8. 제 6 항에 있어서, 상기 트렌치의 깊이는 3000Å 내지 4000Å인 반도체 소자.
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