KR20110079279A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20110079279A
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Abstract

실시예는 반도체 소자 및 그 제조방법에 관한 것이다.
실시예에 따른 반도체소자는 기판에 형성된 커패시터와 트랜지스터를 포함하는 반도체소자에 있어서, 상기 커패시터는, 상기 기판의 제1 트렌치에 밑에 형성된 하부전극; 상기 제1 트렌치 측벽의 기판에 형성된 커패시터 절연층; 및 상기 제1 트렌치를 메우는 상부전극;을 포함하며, 상기 매립절연막 상측의 제1 트렌치 기판의 에지가 라운딩 된 것을 특징으로 한다.
반도체, DDI(display driver IC)

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
실시예는 액정표시장치(Liquid Crystal Display:LCD) 패널의 구동에 필요한 LDI(LCD driver IC)에서 사용되는 반도체 소자 및 그 제조방법에 관한 것이다.
LDI(LCD driver IC)는 액정표시장치(LCD) 패널의 구동에 필수적인 드라이버 IC(Integrated circuit)로서, 구동신호 및 데이터를 제공하고 인터페이스를 하는 집적회를 말한다.
LDI의 구성요소 중 데이터를 저장하는 GRAM(Graphic Random Access Memory) 메모리는 차후 상용화될 WVGA급(wide video graphics array) 고해상도를 구현하기 위해서는 고집적화가 필요하다.
기존의 6개의 트랜지스터로 구성된 6T SRAM을 사용할 경우 칩 사이즈(chip size) 커져 경쟁력이 떨어지기 때문에 칩을 소형화, 고집적화하는 방법이 필요하다.
특히 고성능의 DDI(display driver IC) 구조를 위하여 하이 덴시티(high-density)의 메모리 용량이 필요해짐에 따라 SRAM 구조의 메모리로는 칩 사이즈의 쉬링크(shrink)에 있어 한계에 도달하고 있다.
이를 위하여, 기존의 LDI 디바이스에 형성되는 LV(Low Voltage), MV(Medium Voltage), HV(High Voltage)의 세 가지 게이트 산화막을 형성하는 공정에 추가하여, 고밀도를 갖는 메모리 소자를 구성하는 공정이 필요하다.
이에 LDI 소자 내에 1개의 트랜지스터(Tr)에 1개의 캐패시터로 구성되는 LDRAM(Logic DRAM)을 형성함으로써, 고밀도를 갖는 메모리 소자를 구현할 수 있다.
그러나 일반적인 DRAM과 달리 DRAM 만을 위한 소자가 아니라 LDI와 동시에 형성할 수 있어야 하므로 일반적인 DRAM에서 사용하는 딥 비아(deep VIA)를 이용하여 캐패시터를 만드는 것이 매우 곤란한다.
종래기술에 의하면 1개의 트랜지스터(Tr)에 1개의 캐패시터로 구성되는 1T RAM을 형성하기 위해 Si 트렌치(trench)를 형성하고, 산화막, 폴리실리콘 순으로 형성시키는 방법을 이용한다.
그런데, DDI(display driver IC)소자는 그 응용도를 높이기 위하여 LV(low voltage)부터 HV(high voltage)까지 동작할 수 있는 멀티칩(multi chip)형성이 필요하다. 이러한 경우 3개 이상의 게이트 산화막(gate oxide)을 형성하며 커패시터(capacitor)를 만들어야 하기 때문에 STI 높이(height), 균일성(uniformity) 등의 문제점이 발생하며, 특히 LV(low voltage)의 영역에서는 초저 누설전류(ultra low leakage) 트랜지스터(transistor)가 요구된다.
그런데, 종래기술에 의하면 커패시터의 코너에서 누설전류가 발생하는 문제가 있다.
또한, 종래기술에 의하면 멀티칩에서 LV(low voltage), MV(middle voltage), HV(high voltage) 영역의 트랜지스터(transistor)를 형성함과 아울러 1T RAM의 경우 산화막을 유지하는 경우, 1T RAM 이외의 영역의 필드 산화막(field oxide)에서는 로스(loss)가 발생하는 문제가 있었다.
실시예는 누설전류를 방지함과 아울러 멀티칩에서의 트랜지스터(transistor)를 형성함과 아울러 1T RAM의 경우 소정의 산화막을 유지하면서도 1T RAM 이외의 영역의 필드 산화막(field oxide)에서는 로스(loss)가 발생하는 않는 반도체소자 및 반도체소자의 제조방법을 제공하고자 한다.
실시예에 따른 반도체소자는 기판에 형성된 커패시터와 트랜지스터를 포함하는 반도체소자에 있어서, 상기 커패시터는, 상기 기판의 제1 트렌치에 밑에 형성된 하부전극; 상기 제1 트렌치 측벽의 기판에 형성된 커패시터 절연층; 및 상기 제1 트렌치를 메우는 상부전극;을 포함하며, 상기 매립절연막 상측의 제1 트렌치 기판의 에지가 라운딩 된 것을 특징으로 한다.
또한, 실시예에 따른 반도체소자의 제조방법은, 기판에 제1 트렌치와 제2 트렌치를 형성하는 단계; 상기 제1 트렌치와 제2 트렌치에 절연막을 갭필하는 단계; 상기 절연막을 평탄화하여 상기 제1 트렌치에 분리절연막을, 상기 제2 트렌치에 소자분리막을 형성하는 단계; 상기 분리절연막의 일부를 제거하여 제1 트렌치 내에 매립절연막을 형성하는 단계; 상기 매립절연막에 의해 노출되는 상기 기판 에지의 코너를 라운딩하는 단계; 상기 매립절연막 상측의 상기 제1 트렌치 측벽의 기판에 커패시터 절연층을 형성하는 단계; 및 상기 제1 트렌치를 메우는 상부전극을 형성하는 단계;를 포함할 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면 커패시터의 코너라운딩을 통해 누설전류를 최소화할 수 있다.
또한, 실시예에 의하면 트랜지스터의 게이트 산화막(transistor gate oxide)을 패드 산화막(PAD oxide)으로 사용함으로써 멀티칩에서의 트랜지스터(transistor)를 형성함과 아울러 1T RAM의 경우 소정의 , 예를 들어 0.1 ㎛ 이상의 산화막을 유지하면서도 1T RAM 이외의 영역의 필드 산화막(field oxide)에서는 로스(loss)가 발생하는 않는 반도체소자의 제조방법을 제공한다.
이하, 실시예에 따른 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
실시예에 따른 반도체소자는 기판(110)에 형성된 커패시터와 트랜지스터를 포함하는 반도체소자에 있어서, 상기 커패시터(C)는, 상기 기판(110)의 제1 트렌치에 하부에 형성된 매립절연막(120)과, 상기 매립절연막(120) 상측의 상기 제1 트렌치(T1) 측벽의 기판에 형성된 커패시터 절연층(130) 및 상기 제1 트렌치(T1)를 메우는 상부전극(140)을 포함하며, 상기 매립절연막(120) 상측의 제1 트렌치 기판의 에지가 라운딩 될 수 있다.
실시예에서 상기 반도체 기판(110)은 n형 또는 p형 불순물이 도핑된 도전형 웰(미도시)을 포함하고, 상기 도전형 웰에 상기 제1 트렌치(T1)가 형성될 수 있다.
실시예는 LDI(LCD driver IC)용 반도체 소자일 수 있다.
실시예에 따른 LDI용 반도체 소자는 멀티칩(multi chip)과 LDRAM(logic DRAM)을 포함할 수 있다.
예를 들어, 실시예는 LV(low voltage) 트랜지스터(TL), MV(middle voltage) 트랜지스터(TM), HV(high voltage) 트랜지스터(TH)를 포함할 수 있다.
또한, 실시예의 LDI 소자는 1개의 트랜지스터(TR1)과 1개의 캐패시터를 포함하는 LDRAM(logic DRAM)으로 구현될 수 있다.
상기 캐패시터는 STI 영역의 트렌치를 이용하여 형성될 수 있다.
LDI용 반도체 소자의 상기 트랜지스터(TR1)는 반도체 기판(110)에 형성된 게이트, 스페이서, 소스/드레인을 포함할 수 있다.
상기 반도체 기판(110)은 액티브 영역 및 필드 영역을 포함할 수 있다.
상기 반도체 기판(110)의 액티브 영역에는 제1 도전형 불순물이 도핑된 제1 도전형 웰이 형성될 수 있다. 예를 들어, 상기 제1 도전형 불순물은 n형 또는 p형 불순물일 수 있다.
상기 제1 도전형 웰은 트랜지스터 영역 및 캐패시터 영역으로 레이아웃 될 수 있다.
상기 제1 도전형 웰의 트랜지스터 영역에 트랜지스터(TR1)가 형성될 수 있 다.
상기 트랜지스터(TR1)와 전기적으로 연결되는 캐패시터는 상기 제1 도전형 웰의 캐패시터 영역에 형성될 수 있다.
상기 트랜지스터(TR1)의 소스/드레인 영역은 상기 캐패시터(C)의 하부전극과 전기적으로 연결될 수 있다.
상기 캐패시터(C)는 캐패시터 하부전극, 캐패시터 절연층(130) 및 캐패시터 상부전극(140)을 포함할 수 있다.
예를 들어, 상기 캐패시터(C)는 소자분리용 제1 트렌치(T1) 내부의 절연막을 제거하고, 상기 제1 트렌치(T1)의 내부에 캐패시터 절연층(130) 및 캐패시터 상부전극(140)을 순차적으로 형성할 수 있다.
예를 들어, 상기 캐패시터 하부전극은 상기 제1 도전형 불순물이 도핑된 제1 도전형 웰일 수 있다. 상기 캐패시터 절연층(130)은 상기 제1 트렌치(T1)가 형성된 반도체 기판(110)의 표면 프로파일을 따라 형성된 산화막일 수 있으나 이에 한정되는 것은 아니다. 상기 캐패시터 상부전극(140)은 상기 제1 트렌치(T1)를 포함하는 상기 반도체 기판(110) 상에 형성된 폴리실리콘막으로 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 캐패시터(C)는 제1 트렌치(T1)의 바닥면에 형성된 소정의 절연 패턴(미도시)에 의하여 이웃하는 제2 캐패시터 영역의 제2 캐패시터(미도시)와 분리될 수 있다. 상기 제2 캐패시터는 제2 트랜지스터(미도시)와 전기적으로 연결될 수 있다.
즉, 상기 트랜지스터(TR1)의 전하는 상기 캐패시터로 저장될 수 있고, 상기 제2 트랜지스터의 전하는 상기 제2 캐패시터로 저장될 수 있다.
상기 캐패시터와 상기 제2 캐패시터는 상기 제1 트렌치(T1) 내부의 절연패턴을 기준으로 대칭적으로 형성될 수 있다.
상기 캐패시터 상부전극(140)에는 공통 컨택이 형성될 수 있으며, 상기 공통 컨택에 바이어스(bias)를 인가하면 상기 캐패시터에 역전층(inversion layer)이 형성되고 캐패시터로 사용될 수 있다.
이하, 도 2 내지 도 10을 참조하여 실시예에 따른 반도체소자의 제조방법을 설명한다. 이하에서는 캐패시터(C)를 포함하는 LDRAM(logic DRAM)에 대한 제조방법을 위주로 설명한다.
우선, 도 2와 같이 기판(110)에 제1 트렌치(T1)와 제2 트렌치(T2)(도 1 참조)를 형성하고, 상기 제1 트렌치(T1)와 제2 트렌치(T2)에 절연막을 갭필한 후 상기 절연막을 평탄화하여 상기 제1 트렌치(T1)에 제1 분리절연막(120a)을, 상기 제2 트렌치(T2)에 소자분리막(220)(도 1 참조)을 형성할 수 있다.
예를 들어, 반도체 기판(110)에 STI 공정에 의한 소자분리막(220)을 형성하여 액티브 영역 및 필드영역을 정의할 수 있다.
상기 반도체 기판(110)은 단결정 또는 다결정의 실리콘 기판이며, p형 또는 n형 불순물이 도핑된 기판일 수 있다.
상기 액티브 영역은 LDI(LCD driver IC) 소자의 LDRAM(Logic DRAM) 형성을 위한 한 개의 트랜지스터(TR1) 및 한 개의 캐패시터(C)가 형성될 영역일 수 있다.
상기 소자분리막(220) 및 제1 분리절연막(120a)의 형성공정은 상기 반도체 기판(110) 상에 패드 산화막(112) 및 패드 질화막(115)을 형성한다. 상기 패드 산화막(112) 및 패드 질화막(115)은 포토레지스트 패턴(미도시)에 의하여 선택적으로 식각되고 소자분리막 및 제1 분리절연막(120a) 예정영역에 해당하는 상기 반도체 기판(110)의 표면을 선택적으로 노출시킬 수 있다.
이후, 상기 패드 산화막(112) 및 패드 질화막(115)을 식각마스크로 사용하고 상기 반도체 기판에 대한 식각, 예를 들어 반응성 이온식각(reactive ion etching) 공정을 진행하여 상기 반도체 기판(110)에 소정 깊이를 가지는 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성한다.
상기 제2 트렌치(T2)가 형성될 때 액티브 영역에서 LDI((LCD driver IC)소자의 LDRAM(Logic DRAM)을 형성을 위한 제1 트렌치(T1)가 동시에 형성될 수 있다.
예를 들어, 실시예에서 상기 캐패시터 트렌치를 제1 트렌치(T1)라고 지칭하고, 상기 소자분리용 트렌치를 제2 트렌치(T2)라고 지칭할 수 있다.
이후, 갭필공정, 예를 들어 HDP 공정에 의한 상기 제1 트렌치(T1) 및 제2 트렌치(T2) 내부에 절연막, 예를 들어 산화막을 갭필하고, 평탄화공정, 예를 들어 CMP 공정에 의하여 평탄화시킬 수 있다.
이에 따라 상기 제2 트렌치(T2)에는 소자분리막(220)이 형성되고, 상기 제1 트렌치(T1)에는 상기 소자분리막(220)과 동일한 형태로 산화막이 갭필되어 제1 분리절연막(120a)이 형성될 수 있다.
상기 평탄화공정, 예를 들어 CMP 공정시 연마 종료점은 상기 패드 질화막(115)일 수 있다. 추가적으로 상기 소자분리막(220)에 대한 열처리 공정을 더 진 행할 수 있다.
상기와 같이 반도체 기판(110)에 상기 소자분리막(220)이 형성되고 필드 영역 및 액티브 영역이 정의될 수 있다.
또한, LDI 소자의 캐패시터가 형성될 제1 트렌치(T1)에 제1 분리절연막(120a)이 형성될 수 있다.
이후, 상기 반도체 기판(110)의 웰 영역 형성을 위하여 상기 액티브 영역에 해당하는 반도체 기판으로 n형 또는 p형 불순물을 이온주입하여 제1 도전형 웰을 형성할 수 있다.
다음으로, 도 3과 같이 상기 제1 분리절연막(120a)의 일부를 제거하기 위하여 상기 제1 분리절연막 보다 폭이 큰 제1 마스크 패턴(310)을 형성한다. 예를 들어, 상기 제1 마스크 패턴(310)은 포토레지스트 패턴일 수 있으며, 상기 반도체 기판(110) 상부에 스핀공정등에 의하여 포토레지스트막을 코팅하고, 선택적 노광 및 현상 공정을 통해 상기 제1 트렌치(T1) 상부 영역 보다 넓은 영역을 노출시키키도록 형성될 수 있다.
이후, 도 4와 같이 상기 제1 마스크 패턴(310)을 식각마스크로 하여 상기 패드 질화막(115)과 상기 제1 분리절연막(120a)을 제1 식각에 의해 상기 기판(110)의 상부 표면까지 일부 제거하여 제2 분리절연막(120b)을 형성할 수 있다. 이때, 패드 질화막(115) 제거에 의해 노출되는 패드 산화막(112)은 이후 진행될 식각공정시 기판 손상을 방지하기 위해 잔존할 수 있으나 이에 한정되는 것은 아니고 제거될 수도 있다. 상기 제1 식각은 건식식각, 예를 들어 반응성 이온식각(reactive ion etching)일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 5와 같이 상기 제1 마스크 패턴(310)을 제거하고, 상기 패드 질화막(115)을 마스크로 하여 상기 제2 분리절연막을 기판의 상부 표면 아래 영역까지 제2 식각하여 매립절연막(120)을 형성할 수 있다. 예를 들어, 상기 제2 식각은 습식식각일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 6과 같이 상기 제2 식각에 의해 노출되는 기판 에지의 코너에 열산화막(125)을 형성한다. 예를 들어, 제1 트렌치에의해 노출되는 기판(110)의 코너에 열산화에 의한 열산화막을 형성할 수 있다.
다음으로, 도 7과 같이 상기 패드 질화막(115)을 마스크로 상기 열산화막(125)을 제3 식각하여 기판 에지의 코너를 라운딩할 수 있다. 상기 제3 식각은 습식식각일 수 있으나 이에 한정되는 것은 아니다.
실시예는 상기 패드 질화막(115)을 마스크로 커패시터 이온주입층(미도시)을 형성할 수 있다. 예를 들어, 틸트 이온주입에 의해 제1 트렌치의 측벽 기판에 커패시터 이온주입층을 형성할 수 있다.
다음으로, 도 8과 같이 상기 패드 질화막(115)을 제거할 수 있다. 예를 들어, 상기 패드 질화막(115)을 인산 등을 포함하는 습식식각으로 제거할 수 있으나 이에 한정되는 것은 아니다. 이때, 패드 산화막(112)을 제거하는 공정이 진행될 수 있다.
다음으로, 도 9와 같이 상기 매립절연막(120) 상측의 상기 제1 트렌치(T1) 측벽의 기판에 커패시터 절연층(130)을 형성할 수 있다. 예를 들어, 열산화공정에 의해 커패시터 절연층(130)을 형성할 수 있다. 이때, 커패시터 절연층(130)은 제1 트렌치(T1) 측벽 외에 코너라운딩된 기판의 상부 일부에도 형성될 수 있다.
다음으로, 도 10과 같이 상기 제1 트렌치(T1)를 메우는 상부전극(140)을 형성할 수 있다. 예를 들어, 폴리실리콘으로 제1 트렌치(T1)를 메우고 패터닝하여 상부전극(140)을 형성할 수 있다.
예를 들어, 상기 제1 트렌치(T1)를 갭필하고, 상기 반도체 기판(110) 상에 일정높이를 가지도록 폴리실리콘막을 형성하고, 상기 폴리실리콘막에 대한 선택적 패터닝 공정을 통해 상기 트랜지스터 영역에 게이트를 형성하고, 상기 캐패시터 영역 상에 캐패시터 상부전극(140)을 형성할 수 있다.
이때, 상기 트랜지스터 게이트와 상기 캐패시터 상부전극(140)은 동시에 패터닝될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 트랜지스터 게이트의 측벽에 스페이서를 형성하고, 상기 게이트의 하부영역에 소스/드레인 영역을 형성할 수 있다.
즉, 실시예는 상기 기판(110), 상기 커패시터 절연층(130) 및 상기 상부전극(140)으로 구성되는 커패시터(C)와 전기적으로 연결되는 트랜지스터(TR1)를 형성할 수 있다.
예를 들어, 상기 제1 트렌치(T1)와 상기 제2 트렌치(T2) 사이에 해당하는 상기 반도체기판에 상기 트랜지스터(TR1)가 형성될 수 있다.
이때, 실시예는 트랜지스터(TR1)가 형성될 영역의 패드 산화막(112)을 잔존시킴으로써 상기 트랜지스터(TR1)의 게이트 산화막으로 이용할 수 있다.
이후, 상기 트랜지스터(TR1) 및 캐패시터(C)를 포함하는 반도체 기판(110) 상에 콘택 플러그(160)를 포함하는 층간절연층(150), 예를 들어 PMD층을 형성한다. 상기 콘택 플러그(160)는 비트라인용 배선(170)과 상기 트랜지스터(TR1)를 전기적으로 연결할 수 있다.
실시예에 따른 반도체소자에서 고용량 멀티(multi) DDI 칩(chip)은 LV, MV, HV의 다양한 구동 범위를 갖는 디바이스(device)로 칩사이즈 쉬링크(chip size shrink) 및 고용량화를 위하여 1T RAM을 적용할 수 있다.
실시예는 DDI 제품에 1T RAM을 적용함에 있어서 효과적인 게이트 산화막(gate oxide) 구현, STI 산화막 로스(oxide loss) 최소화, 코너 누설전류(corner leakage current)개선을 하고자 한다.
한편, 실시예에서 게이트 산화막(Gate oxide)은 트랜지스터(transistor)의 구동 전압에 따라 다른 두께를 갖는다.
이에 실시예는 트랜지스터(TR1)의 게이트 산화막 구현에 있어서 다음과 같이 특징을 포함한다. 소자분리막(220) 공정인 STI CMP 이후 1T RAM 공정을 삽입하여 약 35Å의 패드산화막(PAD oxide)를 1T RAM의 트랜지스터(TR1)의 게이트 산화막(gate oxide)으로 이용하고, HV 게이트 산화막(gate oxide)은 약 500~700℃에서 약 800Å로 MTO(middle temperature oxide) 증착(deposition)하고, LV 와 MV의 게이트 산화막은 각각 약 25Å, 약 125Å으로 독립적으로 산화(oxidation)시켜 형성함으로써 멀티 게이트 산화막(multi gate oxide)을 효과적으로 구현할 수 있다.
또한, 실시예는 소자분리막(220)의 로스(loss)를 최소화 하기 위하여 1T RAM 커패시터(capacitor) 구현을 STI CMP 이후에 배치시켜 1T RAM 이외의 영역에서의 STI 로스를 최소화할 수 있다.
또한, 실시예는 1T RAM 커패시터(capacitor)의 리키지(leakage)를 개선하기 위하여 PAD 질화막(nitride)을 하드마스크(hard mask)로 이용하여 코너 라운딩(corner rounding)을 할 수 있다.
상기 제반 공정에 의해 형성된 1T RAM과 멀티(multi) DDI 칩(chip)은 도 1 과 같이 구현될 수 있다.
실시예에 따른 반도체소자 및 그 제조방법에 의하면 커패시터의 코너라운딩을 통해 누설전류를 최소화할 수 있다.
또한, 실시예에 의하면 트랜지스터의 게이트 산화막(transistor gate oxide)을 패드 산화막(PAD oxide)으로 사용함으로써 멀티칩에서의 트랜지스터(transistor)를 형성함과 아울러 1T RAM의 경우 소정의 , 예를 들어 0.1 ㎛ 이상의 산화막을 유지하면서도 1T RAM 이외의 영역의 필드 산화막(field oxide)에서는 로스(loss)가 발생하는 않는 반도체소자의 제조방법을 제공한다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 반도체소자의 단면도.
도 2 내지 도 10은 실시예에 따른 반도체소자의 공정 단면도.

Claims (9)

  1. 기판에 형성된 커패시터와 트랜지스터를 포함하는 반도체소자에 있어서,
    상기 커패시터는,
    상기 기판의 제1 트렌치에 밑에 형성된 하부전극;
    상기 제1 트렌치 측벽의 기판에 형성된 커패시터 절연층; 및
    상기 제1 트렌치를 메우는 상부전극;을 포함하며,
    상기 매립절연막 상측의 제1 트렌치 기판의 에지가 라운딩 된 반도체소자.
  2. 제1 항에 있어서,
    상기 반도체기판은 n형 또는 p형 불순물이 도핑된 도전형 웰을 포함하고,
    상기 도전형 웰 내부에 상기 제1 트렌치가 형성되는 반도체소자.
  3. 제1 항에 있어서,
    상기 기판의 제1 트렌치에 하부에 형성된 매립절연막을 더 포함하는 반도체소자.
  4. 기판에 제1 트렌치와 제2 트렌치를 형성하는 단계;
    상기 제1 트렌치와 제2 트렌치에 절연막을 갭필하는 단계;
    상기 절연막을 평탄화하여 상기 제1 트렌치에 분리절연막을, 상기 제2 트렌 치에 소자분리막을 형성하는 단계;
    상기 분리절연막의 일부를 제거하여 제1 트렌치 내에 매립절연막을 형성하는 단계;
    상기 매립절연막에 의해 노출되는 상기 기판 에지의 코너를 라운딩하는 단계;
    상기 매립절연막 상측의 상기 제1 트렌치 측벽의 기판에 커패시터 절연층을 형성하는 단계; 및
    상기 제1 트렌치를 메우는 상부전극을 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  5. 제4 항에 있어서,
    상기 기판에 제1 트렌치와 제2 트렌치를 형성하는 단계 전에, 상기 기판 표면에 패드 질화막을 형성하는 단계를 더 포함하고,
    상기 분리절연막을 일부 제거하는 단계는,
    상기 패드질화막과 상기 분리절연막을 제1 식각에 의해 상기 기판의 상부 표면까지 일부 제거하는 단계;
    상기 패드질화막을 마스크로 하여 상기 제1 식각된 분리절연막을 기판의 상부 표면 아래 영역까지 제2 식각하여 추가 제거하여 매립절연막을 형성하는 단계;를 포함하는 반도체소자의 제조방법.
  6. 제5 항에 있어서,
    상기 기판 에지의 코너를 라운딩하는 단계는,
    상기 제2 식각에 의해 노출되는 기판 에지의 코너에 열산화막을 형성하는 단계;
    상기 패드질화막을 마스크로 상기 열산화막을 제3 식각하여 기판 에지의 코너를 라운딩하는 단계;를 포함하는 반도체소자의 제조방법.
  7. 제4 항에 있어서,
    상기 반도체기판은 n형 또는 p형 불순물이 도핑된 도전형 웰을 포함하고,
    상기 도전형 웰 내부에 상기 제1 트렌치가 형성되는 반도체소자의 제조방법.
  8. 제4 항에 있어서,
    상기 기판에 제1 트렌치와 제2 트렌치를 형성하는 단계 전에, 상기 기판 표면에 패드 산화막, 패드 질화막을 형성하는 단계를 더 포함하고,
    상기 기판, 상기 커패시터 절연층 및 상기 상부전극으로 구성되는 커패시터와 전기적으로 연결되는 트랜지스터를 형성하는 단계를 더 포함하며,
    상기 패드 산화막을 상기 트랜지스터의 게이트 산화막으로 이용하는 반도체소자의 제조방법.
  9. 제8 항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치 사이에 해당하는 상기 반도체기판에 상기 트랜지스터가 형성되는 반도체소자의 제조방법.
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