TW200300593A - Trench MOSFET device with improved on-resistance - Google Patents

Trench MOSFET device with improved on-resistance Download PDF

Info

Publication number
TW200300593A
TW200300593A TW091133747A TW91133747A TW200300593A TW 200300593 A TW200300593 A TW 200300593A TW 091133747 A TW091133747 A TW 091133747A TW 91133747 A TW91133747 A TW 91133747A TW 200300593 A TW200300593 A TW 200300593A
Authority
TW
Taiwan
Prior art keywords
trench
region
substrate
conductive
epitaxial layer
Prior art date
Application number
TW091133747A
Other languages
English (en)
Inventor
Fwu-Iuan Hshieh
Koon Chong So
John E Amato
Yan Man Tsui
Original Assignee
Gen Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Gen Semiconductor Inc filed Critical Gen Semiconductor Inc
Publication of TW200300593A publication Critical patent/TW200300593A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7812—Vertical DMOS transistors, i.e. VDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

200300593 A7 B7 五、發明説明（1) 發明背景 本發明是關於溝槽式金屬氧化半導體場效電晶體裝置 ，且更特別是具有改良之接通電阻之溝槽式金屬氧化半導 體場效電晶體裝置。 溝槽式MOSFET (金屬氧化半導體場效電晶體）是一 種垂直地形成通道且在源極及汲極間延伸的溝槽形成的閘 極的電晶體。沿著薄絕緣層如氧化層排列且以導體如聚合 矽（即聚晶矽）塡充的溝槽允許少量經制抑的電流且藉此 提供較低的特殊接通電阻値。溝槽式MOSFET電晶體的範 例係在，例如，美國專利案號5,072,266，5,541，425，及 5,866,93 1發表，此發表在此被倂入參考。 如特殊範例，圖1示例在美國專利案號5,072,266發表 的六邊形溝槽式MOSFET結構21的一半。該結構包括長預 定深度depi有點經摻雜η磊晶層25的Π +基底23。磊晶層 25內，提供了 ρ基體區域27 ( ρ，ρ+)。在所示的設計中 ，Ρ基體區域27實質上是平面（除了中央區域外）且典型 地給予距離dmi„於磊晶層的頂表面下。覆蓋大部分ρ基體 區域27的另一層28 ( n+ )作用如裝置的源極。一系列六邊 形溝槽29係設在向頂端打開且具有預定深度dtr的磊晶層 中。溝槽29典型地係沿著氧化物排列且以導電聚合矽塡充 ，形成MOSFET裝置的閘極。溝槽29定義也是水平橫截面 六邊形的單元區域31。單元區域31內，ρ基體區域27提 高磊晶層的頂表面且在水平橫截面形成曝光圖樣33在單元 區域3 1的頂表面。在所示的特殊設計中，ρ基體區域27的 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝. 線 經濟部智慧財產局員工消費合作社印製 -5- 經濟部智慈財產局員工消費合作社印製 200300593 A7 B7 五、發明説明（2) P+中央部分延伸至深度dmax於大於電晶體單元的溝槽深度 dtr的磊晶層的表面下以致於崩饋電壓遠離溝槽表面且變成 大量半導體材料。 典型的MOSFET裝置包括數種在單晶片（即，一段半 導體晶圓）內並行製造的個別MOSFET單元。因此，圖1 所示的晶片包含數種六邊形單元3 1 (示例了這些單元其中 之五部分）。除了六邊形組構外的單元組構係共同地使用 ，亦包括四方形組構。在像圖1所示的設計中，基底區域 23對於所有個別MOSFET單元3 1作用如共同汲極接點。 雖未示例，MOSFET單元3 1的所有源極典型地係經由配置 於n +源極區域2 8的頂端的金屬源極接點短路在一起。絕緣 區域，如硼磷矽玻璃（未顯示）典型地係置於溝槽29的聚 合矽及金屬源極接點之間以避免閘極區域與源極區域短路 。因此，爲使閘極接觸，溝槽29內的聚合矽典型係延伸到 MOSFET單元31後面的端子區域，其中金屬閘極接點係設 在聚合矽上。因爲聚合矽閘極區域係經由溝槽彼此互接， 此建構對於裝置的所有閘極區域提供單閘極接點。此方式 的結果，即使晶片包含矩陣式個別的電晶體單元3 1，這些 單元3 1行爲如單一大型電晶體。 對於溝槽式MOSFET裝置具有恆低接通電阻的需求永 遠持續。一方式是降低接通電阻以降低磊晶層的厚度。結 果，位於基體區域及基底間的磊晶層區域（見圖1的數字 2 5 )厚度被減少。因爲此區域是相當高電阻率的區域，裝 置的接通電阻被減少。然而，如技藝中已知，崩饋的風險 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X29*7公釐） (請先閲讀背面之注意事項再填寫本頁)
-6- 經濟部智慧財產局員工消費合作社印製 200300593 A7 _ B7 五、發明説明（3) 隨磊晶層變厚而增加，特別在對崩饋更有問題的端子區域 中0 發明節要 根據發明的實施例，提供一種溝槽式MOSFET裝置。 該裝置包含：（a)第一導電式的基底（最好是η-式導電性 矽基底）；（b)基底上第一導電式的磊晶層，其中磊晶層 有較基底低的多數載子濃度；（c)自磊晶層的上表面延伸 入磊晶區域的溝槽；（d )沿著至少一部分溝槽排列的絕緣 層（最好是氧化層）；（e )與絕緣層相鄰的溝槽內的導電 區域（最好摻雜聚合矽區域）；（f)於基底及溝槽的底部 間在磊晶層內形成的第一導電式摻雜區域，其中摻雜區域 有較基底低且較磊晶層高的多數載子濃度；（g )與溝槽相 鄰且在磊晶層的上面部分內形成的第二導電式的基體區域 (最好是P-式導電性），其中基體區域自磊晶層的上表面 延伸至較溝槽低的深度；以及（h )與溝槽相鄰且在基體區 域的上部分內形成的第一導電式源極區域。 位於基底及溝槽的底部間的摻雜區域的出現（根據它 較佳的成型模式在此有時稱爲”溝槽式底部植入”）作用爲 減少裝置的接通電阻。最好是此區域自溝槽底至基底延伸 超過50%的距離，自溝槽底至基底延伸100%的距離更好。 根據發明的另一實施例，提供一種形成溝槽式 MOSFET裝置的方法。該方法包含：（a)提供第一導電式 的基底；（b)沈潑第一導電式的嘉晶層於基底上，該嘉晶 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） I---------辦衣------1T-------坡： (請先閲讀背面之注意事項再填寫本頁) 200300593 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（4) 層有較基底低的多數載子濃度；（c )形成第二導電式的基 體區域於磊晶層的上部分；（d )自磊晶層的上表面鈾刻延 伸入磊晶區域的溝槽以致於溝槽自磊晶層的上表面延伸至 較基體區域深的深度；（e )形成第一導電式摻雜區域於基 底及溝槽的底部間以致於摻雜區域有較基底低且較磊晶層 高的多數載子濃度；（f)形成沿著至少一部分溝槽排列的 絕緣層；（g )形成導電區域於與絕緣層相鄰的溝槽內；（ h)形成第一導電式源極區域於基體區域的上部分內且與溝 槽相鄰。 摻雜區域最好係由包含植入第一導電式的摻雜物進入 磊晶區域且以提高溫度而擴散第一導電式的摻雜物的方法 形成。最好是，摻雜區域與溝槽係由以下方法形成，該方 法包含：（a )形成溝槽遮罩於磊晶層上；（b )經由溝槽 遮罩蝕刻溝槽；（c )經由溝槽遮罩植入第一導電式的摻雜 物；以及（d )以提升溫度而擴散第一導電式的摻雜物。甚 至最好是，該擴散步驟係沿著溝槽壁隨著犧牲氧化物的成 長同時實施。 溝槽底植入已先前用以定位自有延伸至較溝槽深的深 基體區域的裝置引起的問題（如圖1的深基體區域）。更 特別地，美國專利案號5,9293 48 1係針對具有延伸較溝槽深 的深基體區域的溝槽式MOSFET裝置。不幸地，這些供以 避免溝槽角落電崩饋的深基體區域在溝槽底產生寄生JFET 的問題。爲減少此寄生JFET，摻雜溝槽底植入區域係設在 延伸入周圍漂移區域的溝槽底部。溝槽底植入區域有相同 ^氏張尺度適用中國國家標準（CNS ) A4規格（2】0/ 297公楚1 " -8- I 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 200300593 A7 B7 五、發明説明（5) 的摻雜型式，但是較周圍漂移區域更高度地摻雜。然而， 對照於美國專利案號53929,4 8 1，本發明的溝槽式MOSFET 裝置不設有此深基體區域。取而代之，本發明的裝置的溝 槽延伸較基體區域深的深度。 本發明的一優點是提供一種改良的接通電阻的溝槽式 MOSFET 單元。 本發明的另一優點是提供一種改良的接通電阻的溝槽 式MOSFET單元，而設計及處理複雜度方面無實質的增加 〇 本發明的另一優點是可提供一種溝槽式MOSFET單元 ’其減少基底及溝槽底間磊晶層中的阻抗。以此方式，接 通電阻被減少不必使磊晶層變薄且危及端子區域內崩饋特 徵。 本發明的以上及其它實施例以及優點根據以下申請專 利範圍及詳細說明的檢閱對於那些熟知此技藝之人將立即 變得明顯。 圖形的簡要說明 圖1是先前技藝的溝槽式MOSFET裝置的槪要橫截面 圖。 圖2是根據本發明的實施例的溝槽式M0SFET裝置的 槪要橫截面圖。 圖3顯示由圖2的線A-A’（曲線a )及B-B，（曲線b )定義的橫截面部分上濃度對距離的近似繪點。 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） I---------辦衣------、玎------^ (請先閲讀背面之注意事項再填寫本頁) -9 - 經濟部智慧財產局員工消費合作社印製 200300593 A7 B7 五、發明説明（6) 圖4A到圖4C是根據本發明的實施例示例製作像圖2 的溝槽式MOSFET裝置的方法的槪要橫截面圖。 主要元件對照表 2 1 溝槽式金屬氧化半導體場效電晶體結構 2 3 n +基底 2 5 磊晶層 27 p基體區域 29 溝槽 31 單元區域 3 3 圖樣 28 n +源極區域 2 0 0 η +基底 201 磊晶層 202 Ν -區域 204 ρ -基體區域 210 絕緣體 211 導體 206 Ν區域 2 12 η +源極區域 216 硼磷矽玻璃區域 218 金屬源極接點 203 氧化遮罩層 2 0 5 犧牲氧化區域 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） I . 裝 訂 線 (請先閲讀背面之注意事項再填寫本頁) -10- 200300593 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（7) 發明的較佳實施例的詳細說明 現在以下參考附圖將更完全地說明本發明，其中本發 明的較佳貫施例被顯不。然而，本發明也許是以不同形式 具體化且不應解釋作對在此所提的實施例的限制。 本發明是針對新的溝槽式MOSFET結構，其中於基底 及溝槽底間提供相當高多數載子濃度的區域（根據它較佳 的成型模式在此有時被稱爲，，溝槽式底部植入，，）。此溝槽 式Μ Ο S F E T結構有關的一優點是改良的接通電阻。 圖2示例根據本發明的實施例的溝槽式MOSFET。在 所示的溝槽式MOSFET中，磊晶層2〇1係設在ν +基底200 上。 Ν +基底2 0 0在此特殊範例中是具有厚度範圍，例如， 自1 0至2 5密爾且淨摻雜濃度範圍，例如，自1 χ 1 〇 1 9至 1 X 102C)cm_3的矽基底。 N -區域2 0 2係在嘉晶層2 0 1的下部分發現。在此範例 中，這些區域有厚度範圍，例如，自2至5微米且淨摻雜 濃度範圍，例如，自4 X 1〇15至8 X 10I6cnT3。 P-基體區域2〇4係在磊晶層201的上部分發現。在此 範例中，這些P-基體區域2〇4有厚度範圍，例如，自〗至 2微米且有淨摻雜濃度範圍，例如，自1 X 1 〇17至i x 1 0 18 crrT3。 於磊晶層內形成的溝槽係沿著如氧化物的絕緣體2 1 0 排列，且以如摻雜聚合物的導體2 1 1塡充，提供裝置的閘 (請先閱讀背面之注意事項再填寫本頁) -裝.
、1T 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公犛） -11 - 200300593 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（8) 極電極功能。溝槽典型有丨· 5至2 · 5微米的深度。氧化矽（ 典型是雙氧化矽）被用作絕緣體2 1 0，可能是，例如，5 0 0 至7 〇〇埃厚度。聚合矽被用作導體2 1 1，它可能有，例如， 1至1 5歐姆/sq的電阻率。溝槽間的這些區域根據它們的形 狀經常被稱爲”台地，，或，，溝槽台”。這些區域在平面圖中通常 是方形或六邊形。 根據本發明，N區域206 (在此也稱爲，，溝槽式底部植 入”）係設於溝槽底及N +基底間。N區域206有淨摻雜濃度 範圍，例如，自1 X 1〇18至5 X 1019cm·3。這些區域最好自 溝槽底延伸至如所示的N +基底200整個距離，但如希望也 可部分地縮短距離。典型地，這些區域深度範圍自1至6 微米。 圖2的溝槽式MOSFET裝置也包含，在所示例的實施 例中，自磊晶層表面延伸至0.3至0.5微米的深度且有淨摻 雜濃度範圍，例如，自5 X 1〇19至5 X 102Gcm_3的N +源極 區域2 1 2。 電接點係經由金屬源極接點2 1 8以N +源極區域2 1 2做 的。絕緣區域如BP S G (硼磷矽玻璃）區域2 1 6預防閘電極 有關的聚合矽區域2 1 1經由源極接點2 1 8短路於N +源極區 域2 1 2。個別的金屬閘極接點（未顯示）典型地係連接至位 於溝槽式MO SFET單元區域外側的聚合矽2 1 1的閘極運轉 部分。金屬閘極接點（未顯示）也典型地係設於與N +基底 200相鄰。 圖3示例的曲線a是沿著在溝槽底開始且延伸入基底 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I---------辦衣------1T------0 (請先閱讀背面之注意事項再填寫本頁) -12- 經濟部智慧財產局員工消费合作社印製 200300593 A7 _ B7 五、發明説明（9) 2 00的圖2的線A-A5的部分所發現接近摻雜剖面。曲線a 的左手部分對應於N區域206，同時右手部分對應於N +基 底200。爲比較，圖2內沿著線B-B5的平行部分所發現接 近摻雜剖面係示例於圖3的曲線b。曲線b的左手部分對應 於N-磊晶區域202，同時右手部分對應於N +基底200。 雖未想與理論結合，可相信，根據閘極的聚合矽區域 211及p-基體區域204間的電位差的建立，充電係電容地 感應於相鄰於閘極氧化層210的p-基體區域204內，導致 P-基體區域內通道的成型。當另一電位差係設於源極212 及N +基底200 (對應於汲極）間，電流經由在相鄰於閘極 氧化層210的p-基體區域204中形成的通道自源極212流 至N +基底2 00，且溝槽式MOSFET是在電源接通狀態。進 一步相信圖2的裝置有改良的接通電阻，因爲在溝槽的基 極形成的N區域206對於自源極212流至汲極（N +基底 200 )的電流提供經減少電阻的路徑，同時，電晶體是在電 源接通狀態。 根據本發明的一實施例，與圖4至圖4C結合將說明製 造像圖2所示的溝槽式MOSFET的方法。 現在回到圖4A，N摻雜磊晶層201最初係在N +摻雜基 底200上成長。N +摻雜基底200，例如，可自10至25密 爾且有淨摻雜濃度範圍，例如，自1 X 1〇19至1 x l〇2Gcnr3 。磊晶層201，例如，可有4 x 1015至8 x 1016 cm-3的n-式摻雜濃度且可有厚度範圍自3至1 0微米。. 如適當地使用遮罩，Ρ -式區域2 〇 4接著係由植入及擴 本紙張尺度適用中國國家標準（CNS ) Α4規格（Ικ)Χ 297公釐Ί ~ -13 - (請先閲讀背面之注意事項再填寫本頁)
200300593 經濟部智慧財產局g(工消費合作社印製 A7 ___ B7五、發明説明（id 散在磊晶層201中形成。例如，磊晶層201也許係以提高 溫度由擴散後以硼植入以產生可能是1至2微米厚且有淨 摻雜濃度範圍，例如，自1 X 1〇17至1 X l〇18cnT3的ρ-式 區域204。此步驟之後，磊晶層201的N-部分202保留， 其可能是2至5微米厚。N-部分202有以上對於磊晶層201 所註的η-式摻雜濃度。 氧化遮罩層203接著係由，例如，化學汽相沈積而沈 澱，且在設置經型樣的溝槽遮罩（未顯示）由反應離子蝕 刻而蝕刻。產生的結構係顯示於圖4Α中。 溝槽接著係在經型樣的遮罩氧化層2 0 3經由孔徑而鈾 刻，典型由反應離子蝕刻。此範例中溝槽深度大約是1 . 5至 2.5微米。分散的p-基體區域2〇4係隨著此溝槽成型步驟的 結果而建_LL。 在此點中，η-式摻雜物，最好是磷，係使用溝槽遮罩 當作植入遮罩而植入該結構中。在此範例中，磷係用5 X 1015至1 X 1017cm·3的劑量以80至100 kev植入。產生的 結構係顯示於圖4B中。溝槽底下所發現的點線示例結構內 磷的出現。 雖然經植入的η-式摻雜物（如，磷）可根據較佳實施 例在此點中由簡單地加熱該結構而擴散進入該結構，摻雜 物擴散同時係隨著犧牲氧化層的成型而實行。尤其，犧牲 氧化層在此點中係在溝槽內成長。典型地藉由乾燥氧化以 9 00至1 1 50°C持續20至60分鐘。結果，除了形成犧牲氧 化區域2 05以外，此提升溫度步驟驅動經植入的η-式摻雜 本纸張尺度適用中國國家標) Α鐵格2Ι0Χ 297公釐) (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 線 -14- 200300593 經濟部智慧財產局員工消費合作社印製 A7 _____B7五、發明説明（11) 物進入磊晶層的η-式區域202，形成N區域206。產生的結 構係顯示於圖4C中。 隨後，溝槽式MOSFET被完成以形成像圖2所示的結 構。例如，圖4C所見的犧牲氧化區域205係自溝槽移除， 最好由濕鈾刻。最好是500至7 00埃厚的氧化層接著係在 溝槽底成長，例如，藉由乾燥氧化以900至1 100°C持續20 至60分鐘。此氧化層的部分最後對於完成的裝置形成閘氧 化區域210。 結構的表面接著被覆蓋，且溝槽係以聚合矽層塡滿， 最好使用CVD。聚合矽典型係摻雜η-式以減少它的電阻率 。Ν-式摻雜可，例如，在CVD期間以氯化磷或以砷或磷藉 由植入實行。聚合砍層接著係由，例如，反應離子鈾刻而 蝕刻。溝槽區間內的聚合矽層通常由於蝕刻均勻度關係而 有點過度鈾刻，且因此形成的聚合矽閘極區域2 1 1典型於 磊晶層204的相鄰表面下有0.1至0.2微米的頂表面。 接著提供經型樣的遮罩層且最好延伸至0.3至0.5微米 深度且形成磊晶層表面且有淨摻雜濃度範圍，例如，自5 X 1 019至5 X 1 02Gcm_3的η +源極區域2 12係經由植入及擴散 處理透過遮罩層在磊晶層的上部分形成。植入最好係透過 氧化植入實施以避免在源極區域的成型期間的植入穿隧應 ，植入損壞，以及重金屬污染。 BPSG (硼磷矽玻璃）層接著係，例如，由pEcvD，在 整個表面上形成。在提供具有經型樣的抗光層的結構後， 該結構接著典型係由反應離子鈾刻而蝕刻以移除該結構經 本紙張尺度適用中國國家標準（CNS ) Α4規格Ϊ 210Χ 297公釐） ' ~ -15- (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 線 200300593 A7 B7 五、發明説明（ 選擇部分之上的BPSG及氧化層，形成BPSG區域216。經 型樣的抗光層接著被移除，且沈澱金屬接觸層，形成源極 接點2 1 8。典型地也提供閘極及汲極接點（未顯示）。產生 的結構是像圖2的結構。 雖然在此特定地示例且說明各種實施例，可理解本發 明的修改及變化係由以上指導涵蓋且係在附加申請專利範 圍的範圍內而不違背發明的精神及期待的範圍。如一範例 ’本發明的方法也許被用以形成各種半導體區域的導電率 係與在此說明的那些相反的結構。 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂------線
經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） -16-

Claims (1)

  1. 200300593 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 彳 1 · 一種溝槽式金屬氧化半導體場效電晶體裝置，包含 第一導電式的基底； 該基底上該第一導電式的磊晶層，該嘉晶層有較該基 底低的多數載子濃度； 自該磊晶層的上表面延伸入該磊晶區域的溝槽； 沿著至少一部分該溝槽排列的絕緣層； 與該絕緣層相鄰的該溝槽內的導電區域； 於該基底及該溝槽的底部間在該磊晶層內形成的該第 一導電式摻雜區域，該摻雜區域有較該基底低且較該磊晶 層高的多數載子濃度； 與該溝槽相鄰且在該磊晶層的上面部分內形成的第二 導電式的基體區域，該基體區域自該磊晶層的上表面延伸 至較該溝槽低的深度；以及 與該溝槽相鄰且在該基體區域的上部分內形成的該第 一導電式源極區域。 2. 如申請專利範圍第1項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域自該溝槽底至該基底延伸 超過5 0 %的距離。 3. 如申請專利範圍第2項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域自該溝槽底至該.基底展延 超過1 0 0 %的距離。 4. 如申請專利範圍第1項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該第一導電式是η-式導電且該第二導 (請先閲讀背面之注意事項再填寫本頁) -裝· 、11 絲 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -17- 200300593 A8 B8 C8 D8 六、申請專利範圍 2 電式是P-式導電。 (請先閱讀背面之注意事項再填寫本頁) 5 .如申請專利範圍第4項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域係以磷摻雜。 6.如申請專利範圍第4項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該基底是N +基底，該磊晶層是N-磊晶 層，該慘雜區域是N區域’該基體區域是P區域’以及S亥 源極區域是N +區域。 7 .如申請專利範圍第1項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該溝槽式金屬氧化半導體場效電晶體 裝置是矽裝置。 8. 如申請專利範圍第7項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該第一絕緣層是氧化矽層。 9. 如申請專利範圍第7項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該導電區域是摻雜聚晶矽區域。 1 〇 .如申請專利範圍第1項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域厚度範.圍自1至6微米。 經濟部智慧財產局員工消費合作社印製 1 1 .如申請專利範圍第4項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域有淨n -式載子濃度範圍自 1 X 1018 至 5 X 1019cnT3。 1 2 .如申請專利範圍第1項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該溝槽定義多個四方形或六邊形金屬 氧化半導體場效電晶體單元。 1 3 . —種溝槽式金屬氧化半導體場效電晶體裝置’包含 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -18- 200300593 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 3 η-式導電式的矽基底； 該基底上η-式導電式的矽磊晶層，該磊晶層有較該基 底低的多數載子濃度； 自該磊晶層的上表面延伸入該磊晶區域的溝槽； 沿著至少一部分該溝槽排列的氧化矽絕緣層； 與該氧化矽層相鄰的該溝槽內的摻雜聚晶矽區域； 於該基底及該溝槽的底部間提供式導電的摻雜區域 ，該摻雜區域有較該基底低且較該磊晶層高的多數載子濃 度； · 與該溝槽相鄰且在該磊晶層的上面部分內形成的Ρ-式 導電式的基體區域，該基體區域自該磊晶層的上表面延伸 至較該溝槽低的深度；以及 與該溝槽相鄰且在該基體區域的上部分內形成的η-式 導電式源極區域。 1 4 .如申請專利範圍第1 3項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域自該溝槽底至該基底展延 超過100%的距離。 1 5 .如申請專利範圍第〗3項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域係以磷摻雜。 1 6 .如申請專利範圍第】3項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域厚度範圍自1至6 .微米。 1 7.如申請專利範圍第1 3項的溝槽式金屬氧化半導體場 效電晶體裝置，其中該摻雜區域有淨η-式載子濃度範圍自 1 X 1〇18 至 5 X 1019cm·3。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -19 - 200300593 A8 B8 C8 D8 六、申請專利範圍 4 1 8 . —種形成溝槽式金屬氧化半導體場效電晶體裝置的 方法，包含： (請先閲讀背面之注意事項再填寫本頁) 提供第一導電式的基底； 沈澱該第一導電式的磊晶層於該基底上，該磊晶層有 較基底低的多數載子濃度； 形成第二導電式的基體區域於該磊晶層的上部分； 自該磊晶層的上表面蝕刻延伸入該磊晶區域的溝槽， 該溝槽自該磊晶層的上表面延伸至較該基體區域深的深度 j 形成該第一導電式摻雜區域於該基底及該溝槽的底部 間，該摻雜區域有較該基底低且較該磊晶層高的多數載子 濃度； 形成沿著至少一部分該溝槽排列的絕緣層； 形成導電區域於與該絕緣層相鄰的該溝槽內；. 形成該第一導電式源極區域於該基體區域的上部分內 且與該溝槽相鄰。 經濟部智慧財產局員工消費合作社印製 1 9.如申請專利範圍第1 8項的方法，其中形成該摻雜區 域的步驟包含： (a) 植入該第一導電式的摻雜物進入該晶晶區域；以及 (b) 以提高溫度而擴散該第一導電式的摻雜物。 2 0.如申請專利範圍第19項的方法，其中該摻雜物被擴 散直到摻雜區域自該溝槽底至該基底展延超.過.50%的距離 〇 2 1 .如申請專利範圍第1 9項的方法，其中該摻雑物被擴 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -20- 200300593 A8 B8 C8 D8 六、申請專利範圍 5 散直到摻雜區域自該溝槽底至該基底展延超過1 〇〇%的距離 〇 22.如申請專利範圍第1 9項的方法，其中該第一導電式 疋η -式導電且日亥弟一導電式是p -式導電。 23 .如申請專利範圍第22項的方法，其中該摻雜物是磷 〇 24.如申請專利範圍第18項的方法，其中形成該摻雜區 域及形成該摻雜區域的步驟包含：（a )形成溝槽遮罩於該 磊晶層上；（b )經由該溝槽遮罩而蝕刻該溝槽；（c )經 由該溝槽遮罩而植入該第一導電式的摻雜物；以及（d )以 提升溫度而擴散該第一導電式的摻雜物。 2 5 .如申請專利範圍第2 4項的方法，其中該經提升的溫 度係由沿著該溝槽壁而成長犧牲氧化物的步驟提供。 26. 如申請專利範圍第18項的方法，其中該溝槽式金屬· 氧化半導體場效電晶體裝置是矽裝置。 27. 如申請專利範圍第18項的方法，進一步包含： 形成與該半導體基底相鄰的金屬汲極接點， 形成與該源極區域的上表面相鄰的金屬源極接點，以 及 形成與遠離該源極區域的該導電區域的上表面相鄰的 金屬閘極接點。 本紙張尺度適用中國國家標準（CNS ) A4说格（210 X 297公釐） ------^-- (請先閱讀背面之注意事項再填寫本頁) 訂 锑 經濟部智慧財產局員工消費合作社印製 -21 -
TW091133747A 2001-11-21 2002-11-19 Trench MOSFET device with improved on-resistance TW200300593A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/999,116 US6657254B2 (en) 2001-11-21 2001-11-21 Trench MOSFET device with improved on-resistance

Publications (1)

Publication Number Publication Date
TW200300593A true TW200300593A (en) 2003-06-01

Family

ID=25545922

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091133747A TW200300593A (en) 2001-11-21 2002-11-19 Trench MOSFET device with improved on-resistance

Country Status (8)

Country Link
US (2) US6657254B2 (zh)
EP (1) EP1454360A4 (zh)
JP (1) JP2005510881A (zh)
KR (1) KR100957584B1 (zh)
CN (1) CN100474616C (zh)
AU (1) AU2002348308A1 (zh)
TW (1) TW200300593A (zh)
WO (1) WO2003046997A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404170B (zh) * 2006-05-12 2013-08-01 Vishay Siliconix 功率金屬氧化物半導體場效電晶體

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
US7033876B2 (en) * 2001-07-03 2006-04-25 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same
US20060038223A1 (en) * 2001-07-03 2006-02-23 Siliconix Incorporated Trench MOSFET having drain-drift region comprising stack of implanted regions
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
US6919599B2 (en) * 2002-06-28 2005-07-19 International Rectifier Corporation Short channel trench MOSFET with reduced gate charge
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US7652326B2 (en) 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3954541B2 (ja) * 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
KR100541139B1 (ko) * 2003-10-02 2006-01-11 주식회사 케이이씨 트렌치 모스 및 그 제조 방법
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US7045857B2 (en) * 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
US7262111B1 (en) * 2004-09-07 2007-08-28 National Semiconductor Corporation Method for providing a deep connection to a substrate or buried layer in a semiconductor device
KR100582374B1 (ko) * 2004-09-08 2006-05-22 매그나칩 반도체 유한회사 고전압 트랜지스터 및 그 제조 방법
JP2006156461A (ja) * 2004-11-25 2006-06-15 Shindengen Electric Mfg Co Ltd 半導体装置及びその製造方法
CN102867825B (zh) * 2005-04-06 2016-04-06 飞兆半导体公司 沟栅场效应晶体管结构及其形成方法
KR101254835B1 (ko) * 2005-05-26 2013-04-15 페어차일드 세미컨덕터 코포레이션 트랜치-게이트 전계 효과 트랜지스터 및 그 형성 방법
CN103094348B (zh) 2005-06-10 2016-08-10 飞兆半导体公司 场效应晶体管
JP2007173675A (ja) * 2005-12-26 2007-07-05 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7750398B2 (en) * 2006-09-26 2010-07-06 Force-Mos Technology Corporation Trench MOSFET with trench termination and manufacture thereof
JP4294050B2 (ja) * 2006-12-27 2009-07-08 三洋電機株式会社 半導体装置およびその製造方法
DE102007014038B4 (de) 2007-03-23 2015-02-12 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements
US7615847B2 (en) * 2007-03-23 2009-11-10 Infineon Technologies Austria Ag Method for producing a semiconductor component
DE102007029121B3 (de) 2007-06-25 2008-11-20 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
JP2010541212A (ja) 2007-09-21 2010-12-24 フェアチャイルド・セミコンダクター・コーポレーション 電力デバイスのための超接合構造及び製造方法
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
KR100988776B1 (ko) * 2007-12-27 2010-10-20 주식회사 동부하이텍 리세스드 게이트 트랜지스터의 제조 방법
JP2010219109A (ja) * 2009-03-13 2010-09-30 Sanken Electric Co Ltd トレンチゲート型半導体装置とその製造方法
DE102009021485B4 (de) * 2009-05-15 2017-10-05 Globalfoundries Dresden Module One Llc & Co. Kg Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
CN101997030B (zh) * 2009-08-17 2012-07-04 力士科技股份有限公司 具有浅沟槽结构的沟槽mosfet及其制造方法
CN101673673B (zh) * 2009-09-22 2013-02-27 上海宏力半导体制造有限公司 外延片形成方法及使用该方法形成的外延片
JP5730529B2 (ja) * 2009-10-21 2015-06-10 株式会社半導体エネルギー研究所 半導体装置
KR20110052226A (ko) * 2009-11-12 2011-05-18 삼성전자주식회사 Ｒｃｔ 소자 및 그 ｒｃｔ 소자를 포함하는 디스플레이 장치
CN102244095B (zh) * 2010-05-11 2013-05-22 力士科技股份有限公司 一种功率半导体器件
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
TWI453827B (zh) * 2010-08-20 2014-09-21 Csmc Technologies Fab1 Co Ltd Vertical NPN transistor and its manufacturing method
US20120126341A1 (en) * 2010-11-23 2012-05-24 Microchip Technology Incorporated Using low pressure epi to enable low rdson fet
US8823090B2 (en) 2011-02-17 2014-09-02 International Business Machines Corporation Field-effect transistor and method of creating same
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
US8492903B2 (en) 2011-06-29 2013-07-23 International Business Machines Corporation Through silicon via direct FET signal gating
KR101108697B1 (ko) * 2011-09-29 2012-01-25 주식회사 코아스 결속장치 및 이를 구비한 침대
CN102945843B (zh) * 2012-11-30 2016-12-21 上海华虹宏力半导体制造有限公司 检测结构和电阻测量方法
US9006063B2 (en) * 2013-06-28 2015-04-14 Stmicroelectronics S.R.L. Trench MOSFET
US9136368B2 (en) * 2013-10-03 2015-09-15 Texas Instruments Incorporated Trench gate trench field plate semi-vertical semi-lateral MOSFET
JP5976137B2 (ja) * 2015-01-14 2016-08-23 ソフトバンク株式会社 移動通信システムにおけるドップラースペクトルを用いた移動局速度推定方法
US11018253B2 (en) * 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
CN107342226B (zh) * 2017-07-19 2020-07-31 无锡新洁能股份有限公司 超小单元尺寸纵向超结半导体器件的制造方法
DE102017124872B4 (de) * 2017-10-24 2021-02-18 Infineon Technologies Ag Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
CN113745339B (zh) * 2021-09-07 2022-08-19 无锡新洁能股份有限公司 高可靠性功率半导体器件及其制作方法
CN114597130B (zh) * 2022-04-02 2022-12-27 致瞻科技(上海)有限公司 一种基于分裂栅的碳化硅mosfet器件及其制造方法
CN114613848B (zh) * 2022-05-10 2022-07-19 南京微盟电子有限公司 一种低压沟槽栅功率器件及其制造方法
CN117727776A (zh) * 2023-12-19 2024-03-19 深圳市创飞芯源半导体有限公司 沟槽型mosfet器件及制备方法、电子设备及制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JP2635828B2 (ja) * 1991-01-09 1997-07-30 株式会社東芝 半導体装置
JPH0621468A (ja) * 1992-06-29 1994-01-28 Toshiba Corp 絶縁ゲート型半導体装置
US5410170A (en) 1993-04-14 1995-04-25 Siliconix Incorporated DMOS power transistors with reduced number of contacts using integrated body-source connections
JP3400846B2 (ja) 1994-01-20 2003-04-28 三菱電機株式会社 トレンチ構造を有する半導体装置およびその製造方法
US5424231A (en) * 1994-08-09 1995-06-13 United Microelectronics Corp. Method for manufacturing a VDMOS transistor
US6084268A (en) * 1996-03-05 2000-07-04 Semiconductor Components Industries, Llc Power MOSFET device having low on-resistance and method
EP2043158B1 (en) * 1996-07-19 2013-05-15 SILICONIX Incorporated Trench DMOS transistor with trench bottom implant
JP3915180B2 (ja) * 1997-07-03 2007-05-16 富士電機デバイステクノロジー株式会社 トレンチ型ｍｏｓ半導体装置およびその製造方法
US6262453B1 (en) * 1998-04-24 2001-07-17 Magepower Semiconductor Corp. Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate
JP2000269487A (ja) * 1999-03-15 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
JP2001036071A (ja) * 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI404170B (zh) * 2006-05-12 2013-08-01 Vishay Siliconix 功率金屬氧化物半導體場效電晶體

Also Published As

Publication number Publication date
US20040113203A1 (en) 2004-06-17
CN100474616C (zh) 2009-04-01
CN1695252A (zh) 2005-11-09
US7094640B2 (en) 2006-08-22
US20030094624A1 (en) 2003-05-22
US6657254B2 (en) 2003-12-02
WO2003046997A1 (en) 2003-06-05
JP2005510881A (ja) 2005-04-21
AU2002348308A1 (en) 2003-06-10
EP1454360A4 (en) 2008-12-17
EP1454360A1 (en) 2004-09-08
KR20040053339A (ko) 2004-06-23
KR100957584B1 (ko) 2010-05-13

Similar Documents

Publication Publication Date Title
TW200300593A (en) Trench MOSFET device with improved on-resistance
US7868394B2 (en) Metal-oxide-semiconductor transistor and method of manufacturing the same
US10263070B2 (en) Method of manufacturing LV/MV super junction trench power MOSFETs
TW546845B (en) Trench DMOS transistor having a zener diode for protection from electro-static discharge
JP4388017B2 (ja) 注入されたドレインドリフト領域および厚い底部酸化物を有するトレンチｍｉｓ装置およびそれを製造するためのプロセス
US7015125B2 (en) Trench MOSFET device with polycrystalline silicon source contact structure
US20140077278A1 (en) Semiconductor device and manufacturing method of the same
JP2005510881A5 (zh)
JP4907828B2 (ja) 低い閾値電圧を有するトレンチ二重拡散金属酸化膜半導体の製造方法
US9000518B2 (en) Semiconductor device and related fabrication methods
JP2002531953A (ja) トレンチゲート半導体装置及びそれらの製造
JP2002520851A (ja) 電力用半導体装置の製造方法
TW541696B (en) Semiconductor component and method of manufacturing
EP1504474A2 (en) Trench mosfet with field relief feature
US6515348B2 (en) Semiconductor device with FET MESA structure and vertical contact electrodes
JP2019521529A (ja) パワーデバイス及びその製造方法
CN110797389A (zh) 具有屏蔽区域的mosfet器件及其制造方法
US10453957B2 (en) Semiconductor device
JP4122230B2 (ja) オン抵抗が低減された二重拡散型電界効果トランジスタ
US10553681B2 (en) Forming a superjunction transistor device
JP2005536868A (ja) 寄生抵抗が低いトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法
US7682889B2 (en) Trench field effect transistor and method of making it
US7579649B2 (en) Trench field effect transistor and method of making it
KR100910798B1 (ko) 불순물 주입층이 형성된 트랜치를 가지는 고전압용 트랜치절연 게이트 양극성 트랜지스터 및 그 제조방법
JPH11307545A (ja) 炭化珪素半導体装置の製造方法