CN110797389A - 具有屏蔽区域的mosfet器件及其制造方法 - Google Patents

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Abstract

本公开涉及具有屏蔽区域的MOSFET器件及其制造方法。一种MOSFET器件，包括由半导体材料制成的结构区域，半导体材料具有第一类型的导电性，结构区域具有沿着轴线彼此相对的第一侧和第二侧；具有第二类型的导电性的本本体区域域，第二类型与第一类型相对，本本体区域域在结构本体中从第一侧延伸；具有第一类型的导电性的源极区域，源极区域在本本体区域域中从第一侧开始延伸；栅极区域，在结构区域中从第一侧开始延伸，并且完全横跨本本体区域域；以及具有第二类型的导电性的屏蔽区域，屏蔽区域在结构区域中在栅极区域和第二侧之间延伸。在俯视视图中，屏蔽区域是与栅极区域自对准的注入区域。

Description

具有屏蔽区域的MOSFET器件及其制造方法
技术领域
本公开涉及碳化硅MOSFET器件及其制造方法。特别地，本公开涉及具有低导通状态电阻和高可靠性的MOSFET器件。
背景技术
本领域已知的是用于电力电子应用的由碳化硅(SiC)制成的MOSFET(金属氧化物半导体场效应晶体管)。特别地，碳化硅MOSFET展示优于传统类型的功率MOSFET的优点，这归功于其减少能量损失的特性和小尺寸。
设计碳化硅MOSFET的目的是在晶体管的使用期间在反向偏置条件下保护栅极-电介质区域，即当前述区域经受高电场时。对栅极-电介质区域的更好保护使得上述晶体管也能够在较高的操作电压下适当操作，而不危及其可靠性。
特别地，碳化硅MOSFET可以以这样的方式制造，即使得它们具有平面结构或沟槽-栅极结构。平面结构晶体管通常具有比沟槽-栅极晶体管低的沟道迁移率。
图1中提供了已知类型的沟槽碳化硅MOSFET的一个示例(在下文中简称为“器件1”)，其中以由相互正交的轴X、Y和Z限定的空间坐标的系统中的横向截面图表示。
器件1包括由碳化硅制成的半导体本体2。
具体地，半导体本体2包括衬底4和结构区域6。衬底4由具有第一类型(此处为N型)的导电性和第一掺杂浓度的碳化硅制成。衬底4沿着Z方向由彼此相对的第一侧4a和第二侧4b界定。
结构区域6同样由具有第一类型(N)的导电性和第二掺杂浓度的碳化硅制成，第二掺杂浓度低于第一掺杂浓度。结构区域6在衬底4之上延伸并且由第一侧6a和第二侧6b界定，第二侧6b在方向Z上与第一侧6a相对并且在其第一侧上与衬底4接触。
具有与第一类型不同的第二类型(此处为P类型)的导电性的本本体区域域8在结构区域6内延伸，其中主延伸方向基本上平行于平面XY。
具有第一类型(N)的导电性的源极区域10在本本体区域域8上延伸，其中主延伸方向平行于平面XY。具体地，源极区域10的第一侧与本本体区域域8接触，而源极区域10的在Z方向上与第一侧相对的第二侧与结构区域6的第一侧6a一致。
第一栅极区域12a在结构区域6内从其第一侧面6a开始在深度上延伸。特别地，第一栅极区域12a完全横穿源极区域10和本本体区域域8，并且在深度上延伸超过本本体区域域8。
从结构和功能角度与第一栅极区域12a等价的第二栅极区域12b在距第一栅极区域12a一定距离处，在结构区域6内从其第一侧6a开始在深度上延伸。如针对第一栅极区域12a所述，第二栅极区域12b完全横穿源极区域10和本本体区域域8并且在深度上延伸超过本本体区域域8。
第一栅极区域12a和第二栅极区域12b分别包括由导电材料制成的第一栅极电极12a'和第二栅极电极12b'。此外，第一栅极区域12a和第二栅极区域12b分别包括由绝缘材料制成的第一栅极电介质12a″和第二栅极电介质12b″。
特别地，第一栅极电介质12a″和第二栅极电介质12b″以这样的方式涂覆第一栅极电极12a'和第二栅极电极12b'，使得第一栅极电极12a'和第二栅极电极12b'与源极区域10、本本体区域域8和结构区域6不直接接触。
在器件1的使用期间，以已知的方式，在本本体区域域8分别与第一栅极电介质12a″和第二栅极电介质12b″之间的界面处形成导电沟道。
具有第二类型(P)的导电性的屏蔽区域14在距第一栅极区域12a和第二栅极区域12b一定距离处，在第一栅极区域12a和第二栅极区域12b的相应侧上，在结构区域6内延伸。更具体地，屏蔽区域14不在第一栅极区域12a与第二栅极区域12b之间延伸。屏蔽区域14从结构区域6的第一侧6a开始在深度上延伸，达到的深度大于本本体区域域8的深度。
器件1还包括中间电介质区域18，其在结构区域6的第一侧6a处，在源极区域10、第一栅极区域12a和第二栅极区域12b以及屏蔽区域14之上延伸。具体地，中间电介质区域18完全覆盖第一栅极区域12a和第二栅极区域12b。
器件1还包括源极电极20，其在结构区域6的第一侧6a的未被中间电介质区域18覆盖的区域处，在中间电介质区域18之上并且在中间电介质区域18中的开口内延伸。
器件1还包括漏极电极22，其在半导体本体2下方延伸。
具有第一类型的导电性(N+)和高于第二掺杂浓度的第三掺杂浓度的接触区域16在第一栅极区域12a和第二栅极区域12b之间并且在距第一栅极区域12a和第二栅极区域12b一定距离处在深度上延伸。特别地，接触区域16沿着Z所延伸的深度对应于源极区域10延伸的深度。
具有第二类型(P)的导电性的中心注入区域24在第一栅极区域12a和第二栅极区域12b之间并且在距第一栅极区域12a和第二栅极区域12b一定距离处，在结构区域6内并且紧接在接触区域16和源极区域19的下方延伸。特别地，中心注入区域24在结构区域6内在深度上延伸超过沿着轴Z测量的由本本体区域域10到达的深度。
特别地，中心注入区域24在距第一栅极区域12a的第一距离TTPL处并且在距第二栅极区域12b的第二距离TTPR处延伸，第一距离TTPL和第二距离TTPR是中心注入区域24与第一栅极区域12a和第二栅极区域12b之间沿着X方向测量的的最小距离。
同样地，屏蔽区域14也在距它们所直接面对的相应的第一栅极区域12a和第二栅极区域12b的相应最小距离TTPL'和TTPR'处延伸。
众所周知，屏蔽区域14和中心注入区域24被设计以便在相同的反向偏置电压被施加的情况下减小第一栅极电介质12a″和第二栅极电介质12b″处的电场。实际上，器件1的设计的目的包括保证第一栅极电介质12a″和第二栅极电介质12b″将能够在任何操作条件下承受电场。
为此，已知增加第一栅极电介质12a″和第二栅极电介质12b″的厚度的可能性。然而，该设计方案导致第一栅极区域12a和第二栅极区域12b的区的平面XY中的延伸不期望的增加，因此限制了器件1的效率并增加了由此占据的面积。
此外，已知中心注入区域24在限制第一栅极电介质12a″和第二栅极电介质12b″处的电场的效率分别取决于第一距离TTPL和第二距离TTPR的值，以及取决于距离TTPL'和TTPR'的值。特别地，已知距离TTPL、TTPR、TTPL'和TTPR'应该优选地包括在理想值附近的范围内。然而，将该解决方案应用于器件1的可能缺点是由通常用于制造器件1的方法引起的。具体地，通常使用第一光刻掩模产生第一栅极区域12a和第二栅极区域12b，而使用同一个第二光刻掩模或连续的第二光刻掩模来获得中心注入区域24和屏蔽区域14。因此，第一光刻掩模和一个或多个第二光刻掩模之间的任何不可避免的对准不精确意味着距离TTPL、TTPR、TTPL'和TTPR'实际上彼此不同，因此使器件1的电行为不平衡。特别地，所产生的不对称性意味着在给定相同的操作电压的情况下第一栅极电介质12a″和第二栅极电介质12b″中的一个受到更强的电场，因此导致器件1的较低的击穿电压。附加于此的是栅极氧化物的劣化，这危害了器件1的使用寿命期间的可靠性。
发明内容
本公开的一个或多个实施例提供了可替代已知类型的具有低导通状态电阻和高可靠性的碳化硅MOSFET器件及其制造方法。这样的一个或多个实施例提供了MOSFET器件和用于制造MOSFET器件的方法，其将能够克服或减少先前提到的现有技术的缺点。
根据本公开，提供了MOSFET器件和用于制造MOSFET器件的方法。
附图说明
为了理解本公开，现在参考附图，仅通过非限制性示例描述其优选实施例，其中：
图1是已知类型的MOSFET器件的示意性横向剖视图；
图2是根据本公开的一个实施例的MOSFET器件的示意性横向剖视图；
图3A-图3F是根据本公开的一个实施例的MOSFET器件的相应制造步骤的示意性横向剖视图；以及
图4图示了图2的MOSFET器件的基本单元。
具体实施方式
图2是根据本公开的实施例的沟槽栅极MOSFET 31的示意图。为简单起见，在说明书的其余部分中，将其称为“MOSFET器件31”。MOSFET器件31在由相互正交的轴X、Y和Z限定的空间坐标系统中以横向剖视图示出。
MOSFET器件31包括由碳化硅制成的半导体本体32。半导体本体32包括衬底34和结构体36。衬底34由半导体材料(例如碳化硅SiC)制成，该半导体材料具有第一类型(本文中为N型)的导电性和第一掺杂浓度，例如，高于1018原子/cm3。衬底34由沿Z方向彼此相对的第一侧34a和第二侧34b界定。
结构体36同样可以由碳化硅制成，在衬底34上延伸，并且由第一侧36a和第二侧36b界定，第二侧36b在Z方向上与第一侧36a相对。特别地，结构体36的第二侧36b与衬底34的第一侧34a重合。结构体36具有包括例如在1μm和100μm之间(例如10μm)的厚度(沿Z方向测量)，用于在使用中耐受100V至20kV之间的电压。
具有与第一类型不同的第二类型(本文中为P型)的导电性的本体区域38在结构体36内从其第一侧36a开始并沿着Z的深度延伸。特别地，本体区域38具有包括例如在1015原子/cm3和1018原子/cm3之间(例如1017原子/cm3)的掺杂浓度，用于在使用中耐受100V至20kV之间的电压。
具有第一类型(N型)的导电性的源极区域40在本体区域38内从结构体36的第一侧36a开始延伸。具体地，源极区域40具有包括例如在1018原子/cm3和1021原子/cm3之间(例如1020原子/cm3)的掺杂浓度。
特别地，源极区域40在结构体36内延伸至最大深度，该最大深度包括例如0.1μm和0.5μm之间(例如0.3μm)，其中所述深度从结构体36的第一侧36a开始沿Z方向考虑。本体区域38在结构体36内延伸至包括例如0.3μm和1μm之间(例如0.6μm)的深度，所述深度从结构体36的第一侧36a开始沿Z方向考虑。
未被本体区域38和源极区域40占据的结构体36的部分具有第一类型(N型)的导电性和低于第一掺杂浓度的第二掺杂浓度，例如在1014原子/cm3和1017原子/cm3之间(例如1016原子/cm3)。在实践中，可以选择结构体36的掺杂物质的浓度，以便为后者赋予6.25Ω·cm和0.125Ω·cm之间的电阻率。
第一栅极区域42a从结构体36的第一侧36a开始在结构体36内沿深度延伸。具体地，第一栅极区域42a完全横穿源极区域40和本体区域38，并且延伸超出本体区域38直到包括例如0.4μm和10μm之间(例如1.5μm)的深度，终止于结构体36内。
在结构上和功能上类似于第一栅极区域42a的第二栅极区域42b在结构体36内从其第一侧36a开始在基本平行于Z轴的主方向上沿深度延伸。第一栅极区域42a和第二栅极区域42b彼此相距一段距离。如已经针对第一栅极区域42a所述，第二栅极区域42b完全横穿源极区域40和本体区域38，并且延伸超出本体区域38，达到与第一栅极区域42a相同的深度，并且终止于结构体36内。
特别地，第一栅极区域42a和第二栅极区域42b彼此之间的距离dG包括例如1μm和5μm之间(例如2μm)。该距离dG是在第一栅极区域42a和第二栅极区域42b之间沿X方向测量的最小距离。
第一栅极区42a和第二栅极区42b分别包括第一栅极电极42a'和第二栅极电极42b'，由诸如掺杂多晶硅的导电材料制成，以及相应的第一栅极电介质42a″和第二栅极电介质42b″，该第一栅极电介质42a″和第二栅极电介质42b″由绝缘材料(诸如二氧化硅(SiO2))制成。
特别地，第一栅极电介质42a″和第二栅极电介质42b″分别围绕或涂覆第一栅极电极42a'和第二栅极电极42b'，使得第一栅极电极42a'和第二栅极电极42b'不与源极区域40、本体区域38和结构体36直接接触。换句话说，第一栅极电介质42a″和第二栅极电介质42b″使第一栅极电极42a'和第二栅极电极42b'与源极区域40、本体区域38和结构体36电绝缘。
举例来说，第一栅极电介质42a″和第二栅极电介质42b″具有包括例如10nm和150nm之间(例如50nm)的厚度。
以其本身已知的方式，在使用器件31期间，在本体区域38和各自的第一栅极电介质42a″和第二栅极电介质42b″之间的界面处形成导电沟道。
根据本公开的一个方面，具有第二类型(P+型)的导电性的第一屏蔽区域44a和第二屏蔽区域44b分别在第一栅极区域42a和第二栅极区域42b下面延伸，与第一栅极电介质42a″和第二栅极电介质42b″接触，第一栅极电介质42a″和第二栅极电介质42b″分别位于相应栅极区域42a，42b的底部。
特别地，第一屏蔽区域44a和第二屏蔽区域44b在结构体36内延伸，而不到达衬底34。具体地，第一屏蔽区域44a和第二屏蔽区域44b向下延伸到包括例如在0.1μm和0.3μm之间(例如0.2μm)的深度dwell，其中从与相应栅极区域42a，42b的底部的界面开始在Z方向上测量所述深度。
第一屏蔽区域44a和第二屏蔽区域44b具有在1017原子/cm3和1021原子/cm3之间(例如1020原子/cm3)的掺杂浓度。根据本公开的一个方面，选择第一屏蔽区域44a和第二屏蔽区域44b的掺杂剂种类的浓度，以便在其上赋予2.5·10-1Ω·cm和6.5·10-3Ω·cm之间的电阻率。
根据本公开的一个方面，第一屏蔽区域44a和第二屏蔽区域44b在Z方向上分别与第一栅极区域42a和第二栅极区域42b对准。特别地，在XY平面(图中未示出)的俯视平面图中，第一屏蔽区域44a在等于或大于第一栅极电极42a'的延伸区域的区域上延伸，但小于第一栅极电介质42a″的延伸区域。这也可以应用于第二栅极区域42b和第二屏蔽区域44b之间的对准。换句话说，第一屏蔽区域44a和第二屏蔽区域44b分别仅在第一栅极区域42a和第二栅极区域42b下面延伸。
根据本公开的一个方面，第一屏蔽区域44a和第二屏蔽区域44b的存在使得能够在MOSFET器件31的使用期间在第一栅极电介质42a″和第二栅极电介质42b″附近减小电场，从而提高MOSFET器件31的可靠性。
此外，由于第一栅极区域42a和第二栅极区域42b与相应的第一屏蔽区域44a和第二屏蔽区域44b之间的对准，并且特别是由于第一屏蔽区域44a和第二屏蔽区域44b不突出到相应的第一栅极区域42a和第二栅极区域42b外部的事实，第一屏蔽区域44a和第二屏蔽区域44b不与导电沟道干涉，因此MOSFET器件31的导通状态电阻不会不方便地增加。
MOSFET器件31还包括中间电介质区域48，其在结构体36的第一侧36a处，在源极区域40上方以及在第一栅极区域42a和第二栅极区域42b上方延伸。特别地，中间电介质区域48完全覆盖第一栅极区域42a和第二栅极区域42b。特别地，中间电介质区域48由诸如TEOS的绝缘材料制成，并且具有例如在0.2μm和2μm之间(例如0.5μm)的厚度。
接触区域(沟槽)46沿着每个中间电介质区域48延伸，完全穿过源极区域40并且部分地穿过本体区域38，终止于后者。在一个实施例中，沟槽46在沿Y轴连续的XY平面的俯视图中延伸。
在不同的实施例(未示出)中，每个沟槽46在XY平面的俯视图中具有不连续类型的延伸，包括沿Y轴对齐并与整个区域交替的沟槽子部分。该实施例具有最大化与源极区域40接触的面积的优点。在另一实施例(未示出)中，MOSFET器件31不具有沟槽46。在这种情况下，借助于具有第二类型导电性(P型)的注入区域，发生与本体区域38的电接触，该注入区域延伸通过源极区域40直到它们到达并接触下面的本体区域38。所述注入区的形状和延伸基本上复制了对在本公开的上下文中的沟槽46所描述的形状和延伸(例如，它们在XY平面中的俯视图中具有不连续类型的延伸，包括沿着Y轴对齐的注入子部分，与注入物不在的区域交替)。
MOSFET器件31还包括由导电材料制成的源极电极50，其在中间电介质区域48上和接触区域46内延伸。因此，源极电极50与源极区域40和本体区域38电接触。每个接触区域46以距离第一栅极区域42a和第二栅极区域42b一定距离延伸，使得源极电极50与源极区域40和本体区域38直接电接触，但不是与第一栅极区域42a和第二栅极区域42b直接电接触。特别地，接触区域46在第一栅极区域42a和第二栅极区域42b之间的中心位置延伸，并且在第一栅极区域42a和第二栅极区域42b之间的区域的外部延伸。换句话说，接触区域46在每个栅极区域42a，42b的外部延伸，在每个栅极区域42a，42b的X方向的相对侧上给出。
具体地，第一栅极区域42a和第二栅极区域42b和源极电极50通过源极区域40的延伸意味着源极区域40包括多个子区域，其中：源极电极50和第一栅极电介质42a″的第一侧之间的第一源极子区域；源极电极50和第一栅极电介质42a″的第二侧之间的第二源极子区域，与X方向上的第一侧相对；源极电极50和第二栅极电介质42b″的第一侧之间的第三源极子区域；源极电极50和第二栅极电介质42b″的第二侧之间的第四源极子区域，与X方向上的第一侧相对。换句话说，每个栅极区域42a，42b插入在两个源极子区域之间。
MOSFET器件31还包括由导电材料制成的漏极电极52，其在半导体本体32的背面上，即在衬底34的第二侧34b上延伸。
下面参考图3A-图3F来描述用于制造根据本公开的MOSFET器件的步骤。图3A-图3F在XZ平面的横向截面图中图示了图2的空间坐标系XYZ系统中的MOSFET器件。
图3A图示了包括衬底64的晶片61的一部分，特别地，衬底64由具有第一导电类型(此处为N型)和第一掺杂浓度(例如高于1018原子/cm3)的碳化硅制成。基板64由沿Z方向彼此相对的第一侧64a和第二侧64b界定。
在衬底64的顶部上，结构层66例如通过在衬底64的第一侧64a上外延生长碳化硅来形成。根据已知技术并以这样的方式执行外延生长使得结构层66具有第一导电类型(N)和低于第一掺杂浓度的第二掺杂浓度，包括例如在1014原子/cm3至1017原子/cm3之间，例如1016原子/cm3。此外，进行外延生长直到结构层66的厚度达到例如1μm至100μm之间例如10μm。结构层66由第一侧66a和第二侧66b界定，第一侧66a和第二侧66b在Z方向上彼此相对；特别地，第二侧66b与衬底64的第一侧64a重合。
然后，以本身已知的方式使用注入技术，在结构层66的第一侧66a上形成具有第二导电类型(这里是P型)的本体层68，特别地通过注入P型掺杂剂离子物质(例如铝)。特别地，注入剂量例如在1012原子/cm3和1013原子/cm3之间，并且注入能量例如包括在150keV和700keV之间，以便达到从结构层66的第一侧66a开始的、在方向Z测得的、在例如0.1μm和1μm之间(例如0.6μm)的深度。
然后，以本身已知的方式使用注入技术，在结构层66的第一侧66a上形成具有第一导电类型(这里是N型)的源极层70，特别地通过注入N型掺杂剂离子物质(诸如，氮或磷)。特别地，注入剂量例如在1013原子/cm3和1015原子/cm3之间，并且注入能量例如包括在50keV和300keV之间，以便达到小于本体层68达到的深度的、并且包括例如在0.1μm和0.5μm之间(例如0.3μm)的深度。
作为已经描述的备选方案，可以通过适当掺杂的材料(这里，SiC)的后续外延生长来形成本体层68和源极层70。
接下来是(图3B)使用形成在结构层66的第一侧66a上的掩模72，通过本身已知的类型的光刻和刻蚀技术选择性刻蚀结构层66的步骤。特别地，在随后的处理步骤中，掩模72由诸如TEOS或氮化硅(Si3N4)的绝缘材料制成，并且在其中将形成图2的MOSFET器件31的第一和第二栅极区域42a、42b的区域中具有开口72a。
刻蚀穿过掩模72的步骤(如图3B所示)在掩模72的开口72a处的结构层66中形成多个沟槽。特别地，刻蚀步骤形成第一沟槽74a和第二沟槽74b。特别地，刻蚀步骤持续进行达第一和第二沟槽74a、74b完全穿过源极层70和本体层68所需的时间。特别地，第一和第二沟槽74a、74b的沿Z的深度包括例如在0.4μm和10μm之间，例如1.5μm。沟槽74a、74b具有沿轴线X测量的宽度，该宽度包括例如在0.5μm和1μm之间(例如0.6μm)。沟槽74a、74b的沿着轴线Y的延伸等于有源区域的延伸。
接下来是(图3C)在掩模72的顶部上以及在第一和第二沟槽74a、74b内形成由绝缘材料(诸如TEOS或Si3N4)制成的间隔层76，间隔层76部分地填充第一和第二沟槽74a、74b。特别地，间隔层76通过在第一和第二沟槽74a、74b内以适形的方式生长或沉积而形成，并且在沟槽的底部和侧壁上都进行延伸。更特别地，在形成间隔层76的步骤之后，结构层66被完全覆盖。
接下来是相对于结构层66以选择性方式刻蚀间隔件层76的步骤，以便暴露在第一和第二沟槽74a、74b底部的结构层66。根据本发明的一个方面，所述刻蚀步骤以这样的方式进行使得：在其端部处，间隔层76继续完全覆盖第一和第二沟槽74a、74b的侧壁，但不覆盖第一和第二沟槽74a、74b的底部。特别地，间隔件层76的形成和无掩模刻蚀的步骤根据已知技术进行设计，使得在刻蚀步骤结束时，在第一和第二沟槽74a、74b侧壁处的间隔件层76的厚度包括例如在50nm至300nm之间(例如100nm)，其中所述厚度沿X方向测量。举例来说，所述刻蚀步骤是各向异性干式(例如，RIE)，优选地在Z方向上起作用，使得去除在沟槽74a、74b的底部处的间隔件层76的速率高于去除在沟槽74a、74b的侧壁处的间隔层76的速率。
接下来是(图3D)形成图2的屏蔽区域44a、44b的步骤。为此目的，进行掺杂剂杂质(例如铝)的离子注入，以便形成具有第一导电类型(P+)的第一注入区域78a和第二注入区域78b，第一注入区域78a和第二注入区域78b分别位于第二沟槽74a、74b的底部。特别地，在注入步骤期间，掩模72和间隔件层76用作注入掩模，防止掺杂剂杂质渗透到除了第一和第二沟槽74a、74b底部的区域的结构层66内。
特别地，注入剂量例如在1013和1015原子/cm3之间，并且注入能量例如包括在10keV和80keV之间。
随后的热扩散步骤完成了屏蔽区域44a，44b的形成。
特别地，注入步骤以如下方式设计：第一和第二屏蔽区域78a、78b延伸达100nm至300nm之间(例如200nm)的深度dwell，其中深度从第一和第二沟槽74a、74b的底部开始沿Z方向进行测量。
根据本公开的一个方面，在第一和第二沟槽74a，74b的侧壁上存在间隔件层76意味着：在注入步骤结束时，第一和第二屏蔽区域78a、78b在平面XY中的俯视平面图中没有在先前已形成第一和第二沟槽74a、74b的区域之外延伸。
由此形成图2的MOSFET器件31的第一和第二屏蔽区域44a、44b。
接下来是(图3E)选择性地相对于结构层66湿法刻蚀掩模72和间隔件层76的步骤，以便完全去除在结构层66的顶部上以及在第一和第二沟槽74a、74b内的掩模72和间隔件层76。
接下来，以本身对于本领域技术人员来说显而易见的方式，第一和第二沟槽74a、74b填充有栅极-电介质层和栅极-金属化层。
特别地，由绝缘材料(例如SiO2，Al2O3，HfO2)制成的栅极-电介质层被沉积在结构层66上在其第一侧66上以及在第一和第二沟槽74a、74b内部。
特别地，栅极-电介质层通过在第一和第二沟槽74a、74b内以适形的方式生长或沉积而形成，并且在沟槽的底部和侧壁上延伸。换句话说，在形成栅极-电介质层的步骤之后，结构层66被完全覆盖。
特别地，栅极-电介质层的厚度包括例如在10nm至200nm之间(例如50nm)，以便仅部分地填充第一和第二沟槽74a、74b。
然后，沉积栅极金属化层以填充第一和第二沟槽74a、74b，并且随后通过刻蚀步骤将其图案化以形成相应的栅极电极82a、82b。由此形成第一和第二栅电极42a'、42b'，并且因此形成图2的MOSFET器件31的第一和第二栅极区42a、42b，其分别由图3E中的附图标记84a、84b表示。
接下来(图3F)，在结构层66的第一侧66a上，在源极层70的顶部上形成中间电介质层86。特别地，中间电介质层86完全覆盖第一和第二栅极区84a、84b。特别地，中间电介质层86由诸如TEOS的绝缘材料制成，并且具有例如在0.2μm和2μm之间(例如0.5μm)的厚度。
然后，执行刻蚀步骤，旨在在结构层66中在其第一侧66a上形成多个沟槽88。特别地，沟槽88在第一和第二栅极区域84a、84b之间在方向X上在相对侧上延伸。特别地，刻蚀步骤开始于中间电介质层86的刻蚀，然后在源极层70的整个厚度上延伸并且部分地延伸到本体层68中。换句话说，在旨在形成图2的MOSFET器件31的接触区域46的区域中，沟槽88在第一和第二栅极区域84a、84b的一定距离处延伸。由此形成图2的MOSFET器件31的源极区域40的源极子区域和中间电介质区域48。
接下来，以图3F中未示出的方式，通过在晶片61上沉积导电材料来形成源极金属化物，使得其完全填充沟槽88，并且在中间电介质层86上延伸。
最后，以图3F中未示出的方式，通过在晶片61的相对侧上沉积导电材料来形成与基板64接触的漏极金属化物。
以这种方式，形成图2的MOSFET器件31。
通过检查本公开的特征，其提供的优点是显而易见的。
特别地，在沟槽-栅极区域的底部存在屏蔽区域意味着：栅极电介质经受较低强度的电场。因此，MOSFET器件可以在更高的电压下操作而不会被损坏。因此改进了MOSFET器件的可靠性。
此外，制造方法基于每个栅极区域与相应的屏蔽区域的自对准的事实意味着：没有屏蔽区域沿着相应的栅极区域突出，其干扰相应的导电沟道。因此，屏蔽区域的存在不会对MOSFET器件的导通特性产生不利影响。具体来说，导通电阻不会增加。
另外，制造方法基于每个栅极区域与相应的屏蔽区域的自对准的事实意味着可以减小栅极区域之间的距离，从而有利于MOSFET器件的小型化。
此外，参考现有技术所标识的器件的电气性能不平衡的问题得以克服。
最后，清楚的是，可以对这里描述和图示的器件和方法进行修改和改变，而不偏离本公开的保护范围。
具体来说，明显的是，通过复制由栅极区域和相应的自对准屏蔽区域构成的基本单元，图2的MOSFET器件31可以包括任何数目(根据需要来选择)的栅极区域。图4示出了MOSFET器件31的基本单元，其包括单个栅极区域42a。图4的基本单元包括对应于已经参考图2描述的那些结构和功能要素的结构和功能要素，它们由对应的附图标记表示，并且不再进一步描述。
上述的各种实施例可以被组合，以提供更多的实施例。可以鉴于以上详细的描述对实施例进行这些改变和其他改变。总体来说，在随附的权利要求书中，所使用的术语不应该认为将权利要求限制于说明书和权利要求书中所公开的特定实施例，而应该被认为包括所有可能的实施例以及这些权利要求所赋予的等同物的全部范围。因此，权利要求不局限于所公开的内容。

Claims (20)

1.一种MOSFET器件，包括：
半导体材料的结构本体，所述半导体材料具有第一类型的导电性，所述结构本体具有沿着轴线彼此相对的第一侧和第二侧；
具有第二类型的导电性的本本体区域域，所述第二类型的导电性与所述第一类型的导电性相对，所述本本体区域域在所述第一侧处在所述结构本体中延伸；
具有所述第一类型的导电性的源极区域，所述源极区域在所述本本体区域域上延伸；
沟槽栅极，在所述结构本体中从所述第一侧开始延伸，并且完全穿过所述本本体区域域和所述源极区域；以及
具有所述第二类型的导电性的屏蔽区域，所述屏蔽区域在所述结构本体中从所述沟槽栅极的端部开始朝着所述结构本体的所述第二侧延伸，所述沟槽栅极的所述端部面对所述结构本体的所述第二侧。
2.根据权利要求1所述的MOSFET器件，其中所述沟槽栅极包括导电材料的栅极电极和绝缘材料的栅极电介质，所述栅极电介质在所述栅极电极和所述结构本体之间延伸，并且使所述栅极电极和所述结构本体彼此电绝缘，所述屏蔽区域与栅极电介质接触延伸。
3.根据权利要求1所述的MOSFET器件，其中所述屏蔽区域沿着所述轴线与所述沟槽栅极对齐。
4.根据权利要求1所述的MOSFET器件，其中所述屏蔽区域在正交于所述轴线的第一平面中具有延伸范围，所述延伸范围小于或等于所述沟槽栅极的在与所述第一平面平行的第二平面中的延伸范围。
5.根据权利要求1所述的MOSFET器件，其中所述结构本体具有所述第一类型的导电性的掺杂物质的浓度，以便在所述结构本体上赋予介于6.25Ω·cm至0.125Ω·cm之间的电阻率，并且其中所述屏蔽区域具有所述第二类型的导电性的掺杂物质的浓度，以便在所述屏蔽区域上赋予介于2.5·10-1Ω·cm和6.5·10-3Ω·cm之间的电阻率。
6.根据权利要求1所述的MOSFET器件，还包括：
源极电极，在所述第一侧上在所述结构本体中延伸，所述源极电极与所述源极区域和所述本本体区域域直接电接触；和
漏极电极，被电耦接到所述结构本体的所述第二侧。
7.根据权利要求1所述的MOSFET器件，其中所述半导体材料是碳化硅。
8.一种用于制造MOSFET器件的方法，包括：
形成具有第一类型的导电性的半导体材料的结构本体；
在所述结构层的第一侧形成第二类型的导电性的本本体区域域，所述第二类型与所述第一类型相对；
在所述结构本体的所述第一侧和在所述结构本体内形成源极区域，所述源极区域具有所述第一类型的导电性；
在所述结构层中形成沟槽栅极，所述沟槽栅极从所述第一侧开始并且完全穿过所述源极区域和所述本本体区域域；以及
在所述结构本体中、在所述沟槽栅极的端部处形成具有所述第二类型的导电性的屏蔽区域，所述沟槽栅极的所述端部面对所述结构本体的所述第二侧，所述屏蔽区域朝着所述结构本体的所述第二侧延伸。
9.根据权利要求8所述的方法，其中形成所述沟槽栅极包括：形成栅极电极，并在所述栅极电极与所述结构本体之间形成栅极电介质，以使所述栅极电极与所述结构本体电绝缘。
10.根据权利要求8所述的方法，其中形成所述屏蔽区域包括：
在所述结构层中形成沟槽，所述沟槽从所述第一侧开始并且穿过所述本本体区域域和所述源极区域；
在所述沟槽的侧壁上形成间隔件层，使得所述结构本体的一部分在所述沟槽的底部被暴露；以及
在所述沟槽的所述底部在所述结构层中注入具有所述第二类型的导电性的掺杂物质，并且其中形成所述栅极区域包括：在所述沟槽内形成所述栅极区域，使得所述栅极区域和所述屏蔽区域沿着所述轴线自对准。
11.根据权利要求10所述的方法，其中注入所述掺杂物质包括：执行所述掺杂物质的注入，以在所述沟槽下方的所述结构层中形成注入区域，并且执行所述注入区域的热扩散的过程。
12.根据权利要求8所述的方法，其中形成所述结构层包括：执行具有掺杂物质的浓度介于1014原子/cm3和1017原子/cm3之间的半导体层的外延生长，并且形成所述屏蔽区域包括：形成具有掺杂物质的浓度介于1017原子/cm3和1021原子/cm3之间的所述屏蔽区域。
13.根据权利要求8所述的方法，还包括：
在所述第一侧形成在所述结构本体中延伸的源极电极，所述源极电极与所述源极区域和所述本本体区域域直接电接触；以及
形成漏极电极，所述漏极电极电耦接到结构本体的所述第二侧。
14.根据权利要求8所述的方法，其中所述半导体材料是碳化硅。
15.一种碳化硅MOSFET器件，包括：
具有第一类型的导电性的碳化硅本体，所述碳化硅本体具有彼此相对的第一侧和第二侧；
第二类型的导电性的本本体区域域，第二类型的导电性与所述第一类型的导电性相对，所述本本体区域域在第一侧处在所述碳化硅本体中延伸；
具有第一类型的导电性的源极区域，所述源极区域在本本体区域域上延伸；
沟槽栅极，在所述结构本体中从所述第一侧开始延伸，并且完全穿过本本体区域域和所述源极区域；以及
屏蔽区域，所述屏蔽区域具有第二类型的导电性的屏蔽区域，并且位于所述结构本体中且在所述沟槽栅极的端部和所述碳化硅本体的所述第二侧之间。
16.根据权利要求15所述的MOSFET器件，其中所述沟槽栅极包括导电材料的栅极电极和绝缘材料的栅极电介质，所述栅极电介质在所述栅极电极和所述碳化硅本体之间延伸，并且使所述栅极电极与所述碳化硅本体彼此电绝缘，所述屏蔽区域与栅极电介质延伸接触。
17.根据权利要求15所述的MOSFET器件，其中所述屏蔽区域沿着垂直于所述第一侧和所述第二侧的平面与所述沟槽栅极对齐。
18.根据权利要求15所述的MOSFET器件，其中所述屏蔽区域在平行于所述第一侧和所述第二侧的第一平面中具有延伸范围，所述延伸范围小于或等于所述沟槽栅极的在与所述第一平面平行的第二平面中的延伸范围。
19.根据权利要求15所述的MOSFET器件，其中所述碳化硅本体具有所述第一类型的导电性的掺杂物质的浓度，以便在所述碳化硅本体上赋予介于6.25Ω·cm和0.125Ω·cm之间的电阻率，并且其中所述屏蔽区域具有所述第二类型的导电性的掺杂物质的浓度，以便在所述屏蔽区域上赋予介于2.5·10-1Ω·cm和6.5·10-3Ω·cm之间的电阻率。
20.根据权利要求15所述的MOSFET器件，还包括：
源极电极，在所述第一侧上在所述碳化硅本体中延伸，所述源极电极与所述源极区域和所述本本体区域域直接电接触；以及
漏极电极，被电耦合到所述碳化硅本体的所述第二侧。
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