IT201600108699A1 - Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione - Google Patents

Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione

Info

Publication number
IT201600108699A1
IT201600108699A1 IT102016000108699A IT201600108699A IT201600108699A1 IT 201600108699 A1 IT201600108699 A1 IT 201600108699A1 IT 102016000108699 A IT102016000108699 A IT 102016000108699A IT 201600108699 A IT201600108699 A IT 201600108699A IT 201600108699 A1 IT201600108699 A1 IT 201600108699A1
Authority
IT
Italy
Prior art keywords
region
type
semiconductor device
trench
extends
Prior art date
Application number
IT102016000108699A
Other languages
English (en)
Inventor
Fernando Giovanni Menta
Salvatore Pisano
Original Assignee
St Microelectronics Srl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by St Microelectronics Srl filed Critical St Microelectronics Srl
Priority to IT102016000108699A priority Critical patent/IT201600108699A1/it
Priority to US15/474,825 priority patent/US10115811B2/en
Priority to CN201710386000.3A priority patent/CN108010963B/zh
Priority to CN201720603731.4U priority patent/CN207637805U/zh
Publication of IT201600108699A1 publication Critical patent/IT201600108699A1/it

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Description

“DISPOSITIVO SEMICONDUTTORE A CANALE VERTICALE CON RIDOTTA TENSIONE DI SATURAZIONE”
La presente invenzione è relativa a un dispositivo a semiconduttore a canale verticale, il quale ha una ridotta tensione di saturazione.
Come è noto, sono oggigiorno disponibili cosiddetti transistori di potenza, quali ad esempio i transistori MOS di potenza ed i cosiddetti transistori bipolari a gate isolato (“Insulated-gate bipolar transistor”, IGBT).
Riferendosi ad esempio ai transistori IGBT, un parametro particolarmente significativo è dato dalla cosiddetta tensione collettore - emettitore di saturazione, più nota brevemente come VCEsat. In particolare, dal momento che la tensione VCEsatinfluisce sulle perdite che si verificano quando il transistore IGBT è acceso, è opportuno che la tensione VCEsatsia quanto più possibile bassa.
Scopo della presente invenzione è fornire un dispositivo a semiconduttore a canale verticale con una ridotta tensione VCEsat.
Secondo l’invenzione, viene fornito un dispositivo a semiconduttore come definito nella rivendicazione 1.
Per una migliore comprensione dell’invenzione, ne vengono ora descritte forme di realizzazione, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:
- la figura 1 mostra schematicamente una vista dall’alto con porzioni rimosse di una forma di realizzazione del presente dispositivo a semiconduttore;
- la figura 2 mostra schematicamente una sezione trasversale di una porzione del dispositivo a semiconduttore mostrato in figura 1, presa lungo una linea di sezione II-II mostrata in figura 1;
- la figura 3 mostra schematicamente una sezione trasversale di una porzione del dispositivo a semiconduttore mostrato in figura 1, presa lungo una linea di sezione III-III mostrata in figura 1; e
- le figure 4, 5 e 6 mostrano schematicamente viste dall’alto con porzioni rimosse di forme di realizzazione del presente dispositivo a semiconduttore.
La figura 1 mostra un dispositivo a semiconduttore 1, il quale, senza alcuna perdita di generalità, forma un transistore IGBT.
In dettaglio, come mostrato anche in figura 2, il dispositivo a semiconduttore 1 è formato in una piastrina (“die”) 2 di materiale semiconduttore.
La piastrina 2 forma un corpo 4 di materiale semiconduttore (ad esempio, silicio), il quale include un substrato 6 di tipo N-, al di sotto del quale si estende un primo strato inferiore 8 di tipo N, il quale è ottenuto ad esempio mediante impiantazione o crescita epitassiale ed ha un livello di drogaggio superiore al livello di drogaggio del substrato 6. Al di sotto del primo strato inferiore 8 si estende un secondo strato inferiore 10 di tipo P+, il quale forma una superficie inferiore Sinf che delimita inferiormente il corpo semiconduttore 4. Anche il secondo strato inferiore 10 può essere formato mediante impiantazione o crescita epitassiale.
Il corpo semiconduttore 4 comprende inoltre uno strato superiore 12 di tipo P, il quale si estende al di sopra del substrato 6. Inoltre, lo strato superiore 12 forma una superficie superiore Ssup che delimita superiormente il corpo semiconduttore 4. Anche lo strato superiore 12 può essere formato mediante impiantazione o crescita epitassiale.
Il dispositivo a semiconduttore 1 comprende inoltre una pluralità di trincee 16a di un primo tipo ed una pluralità di trincee 16b di un secondo tipo (in particolare, in figura 1 sono mostrate quattro trincee 16a del primo tipo e quattro trincee 16b del secondo tipo).
Le trincee 16a, 16b del primo e del secondo tipo si estendono nel corpo semiconduttore 4 a partire dalla superficie superiore Ssup, in modo da attraversare interamente lo strato superiore 12, fino ad estendersi in una porzione superiore del substrato 6. Senza alcuna perdita di generalità, le trincee 16a, 16b del primo e del secondo tipo hanno una medesima profondità.
Assumendo un sistema di riferimento ortogonale xyz tale per cui il piano xy è parallelo alla superficie superiore Ssup ed alla superficie inferiore Sinf, le trincee 16a, 16b del primo e del secondo tipo sono sfalsate lungo l’asse x; inoltre, le trincee 16a, 16b del primo e del secondo tipo sono disposte in modo da intervallarsi le une con le altre, lungo una direzione parallela all’asse x. A tal proposito, nel seguito si assumono un indice i ed un indice j per indicizzare rispettivamente le trincee 16a del primo tipo e le trincee 16b del secondo tipo (con i, j = 1, 2, 3, 4, dove valori più elevati corrispondono a coordinate lungo l’asse x più elevate).
In maggior dettaglio, ciascuna trincea 16a del primo tipo comprende una pluralità di porzioni longitudinali 20a del primo tipo, una pluralità di porzioni longitudinali 22a del secondo tipo ed una pluralità di porzioni trasversali Le porzioni longitudinali 20a del primo tipo si estendono parallelamente all’asse y ed hanno una medesima coordinata lungo l’asse x, cioè sono tra loro allineate lungo una direzione parallela all’asse y, senza essere sfalsate lungo l’asse x. Inoltre, senza alcuna perdita di generalità, le porzioni longitudinali 20a del primo tipo hanno una medesima larghezza (misurata lungo l’asse x), la quale è costante parallelamente all’asse y.
Le porzioni longitudinali 22a del secondo tipo di una trincea 16a del primo tipo si estendono anch’esse parallelamente all’asse y ed hanno una medesima coordinata lungo l’asse x, cioè sono tra loro allineate lungo una direzione parallela all’asse y, senza essere sfalsate lungo l’asse x. Inoltre, senza alcuna perdita di generalità, le porzioni longitudinali 22a del secondo tipo hanno una medesima larghezza, la quale è costante parallelamente all’asse y.
In aggiunta, data una trincea 16a del primo tipo, le porzioni longitudinali 20a del primo tipo hanno una coordinata x20a relativa all’asse x, mentre le porzioni longitudinali 22a del secondo tipo hanno una coordinata x22arelativa all’asse x, con x22a < x20a. Inoltre, le porzioni longitudinali 20a del primo tipo si intervallano con le porzioni longitudinali 22a del secondo tipo, lungo una direzione parallela all’asse y.
Sempre senza alcuna perdita di generalità, ciascuna trincea 16a del primo tipo si estende lungo un rispettivo asse longitudinale SHA, parallelo all’asse y; inoltre, in vista dall’alto, le porzioni longitudinali 20a del primo tipo si estendono su un primo lato dell’asse longitudinale SHA (in particolare, sulla destra), mentre le porzioni longitudinali 22a del secondo tipo si estendono su un secondo lato dell’asse longitudinale SHA (in particolare, sulla sinistra). Inoltre, in ciascuna coppia formata da una porzione longitudinale 20a del primo tipo e da una porzione longitudinale 22a del secondo tipo tra loro adiacenti, le porzioni longitudinali sono collegate tra loro mediante interposizione di una corrispondente porzione trasversale 24a, la quale si estende trasversalmente, ma non perpendicolarmente, rispetto all’asse longitudinale SHA.
In pratica, data ad esempio una prima porzione longitudinale 20a del primo tipo, essa ha una prima estremità collegata ad una prima estremità di una prima porzione trasversale 24a, la cui seconda estremità è collegata ad un’estremità di una prima porzione longitudinale 22a del secondo tipo; inoltre, la prima porzione longitudinale 20a del primo tipo ha una seconda estremità collegata ad una prima estremità di una seconda porzione trasversale 24a, la cui seconda estremità è collegata ad un’estremità di una seconda porzione longitudinale 22a del secondo tipo. Analoghe considerazioni valgono nel caso delle porzioni longitudinali 22a del secondo tipo.
Relativamente, alle trincee 16b del secondo tipo, ciascuna di esse comprende una pluralità di rispettive porzioni longitudinali 20b del primo tipo, una pluralità rispettive di porzioni longitudinali 22b del secondo tipo ed una pluralità di porzioni trasversali 24b.
In dettaglio, data una trincea 16b del secondo tipo, le porzioni longitudinali 20b del primo tipo hanno una coordinata x20b relativa all’asse x, mentre le porzioni longitudinali 22b del secondo tipo hanno una coordinata x22brelativa all’asse x, con x22b < x20b. Inoltre, la j-esima trincea 16b del secondo tipo forma un coppia di trincee 29A con la i-esima (con i=j) trincea 16a del primo tipo; tale coppia di trincee 29A ha un rispettivo asse longitudinale SHM, parallelo all’asse y, e la trincea 16b del secondo tipo è speculare alla trincea 16a del primo tipo, rispetto all’asse longitudinale SHM. Pertanto, indicando con SHB l’asse longitudinale della trincea 16b del secondo tipo, esso è disposto specularmente all’asse longitudinale SHA della trincea 16a del primo tipo, se si adotta l’asse longitudinale SHM come riferimento. Inoltre, indicando rispettivamente con xSHA, xSHBe xSHMle coordinate lungo l’asse x dell’asse longitudinale SHA della trincea 16a del primo tipo, dell’asse longitudinale SHB della trincea 16b del secondo tipo e dell’asse longitudinale SHM della corrispondente coppia di trincee 29A, si ha xSHB< xSHM< xSHA.
In pratica, riferendosi ancora alla coppia di trincee 29A formata dalla j-esima trincea 16b del secondo tipo e dall’i-esima trincea 16a del primo tipo, con i=j, ogni porzione longitudinale 20b del primo tipo della trincea 16b del secondo tipo si affaccia su una corrispondente porzione longitudinale 22a del secondo tipo della trincea 16a del primo tipo, dalla quale dista una distanza wMIN. Inoltre, ogni porzione longitudinale 22b del secondo tipo della trincea 16b del secondo tipo si affaccia su una corrispondente porzione longitudinale 20a del primo tipo della trincea 16a del primo tipo, dalla quale dista una distanza wMAX, con wMIN < wMAX.
A titolo puramente esemplificativo, la distanza wMINpuò essere compresa tra 0.05µm e 0.5µm, mentre la distanza wMAXpuò essere compresa ad esempio tra 2µm e 20µm.
Come visibile ancora in figura 1, per j>1 si ha che la j-esima trincea 16b del secondo tipo, oltre a formare una corrispondente coppia di trincee 29A con la i-esima (con i=j) trincea 16a del primo tipo, forma un’ulteriore coppia di trincee 29B con la i-1-esima (con i=j) trincea 16a del primo tipo. Pertanto, considerando ad esempio la j-esima (con j>1) trincea 16b del secondo tipo, ogni porzione longitudinale 20b del primo tipo ha:
- un primo lato che si affaccia, come precedentemente accennato, ad una corrispondente porzione longitudinale 22a del secondo tipo della i-esima (con i=j) trincea 16a del primo tipo, dalla quale dista una distanza wMIN; ed inoltre - ha un secondo lato, opposto al primo lato, che si affaccia su una corrispondente porzione longitudinale 22a del secondo tipo della i-1-esima (con i=j) trincea 16a del primo tipo, dalla quale dista una distanza wMAX.
Inoltre, ogni porzione longitudinale 22b del secondo tipo ha:
- un primo lato che si affaccia, come precedentemente accennato, su una corrispondente porzione longitudinale 20a del primo tipo della i-esima (con i=j) trincea 16a del primo tipo, dalla quale dista una distanza wMAX; e
- un secondo lato, opposto al primo lato, che si affaccia su una corrispondente porzione longitudinale 20a del primo tipo della i-1-esima (con i=j) trincea 16a del primo tipo, dalla quale dista una distanza wMIN.
In pratica, le trincee mostrate in figura 1 formano una sorta di struttura a nido d’ape. Più in particolare, ciascuna coppia di trincee adiacenti delimita una corrispondente regione 30 della piastrina 2, alla quale nel seguito ci si riferisce come alla regione interna 30. A sua volta, la regione interna 30 comprende un numero di regioni 32 di un primo tipo, alle quali nel seguito ci si riferisce come alle regioni estese 32, ed un numero di regioni 34 di un secondo tipo, alle quali nel seguito ci si riferisce come alle regioni ridotte 34.
Senza alcuna perdita di generalità, ciascuna delle regioni estese 32 e delle regioni ridotte 34 è simmetrica rispetto all’asse longitudinale SHM della coppia di trincee che la delimita. Inoltre, in vista dall’alto, le regioni estese 32 hanno forma esagonale, mentre le regioni ridotte 34 hanno forma rettangolare, allungata parallelamente all’asse y.
Ciascuna tra le regioni estese 32 e le regioni ridotte 34 comprende una corrispondente porzione del substrato 6 ed una corrispondente porzione dello strato superiore 12, come descritto in maggior dettaglio in seguito.
Come visibile in figura 2, all’interno di ciascuna trincea, sia essa del primo o del secondo tipo, sono presenti un corrispondente strato isolante 38 (non mostrato in figura 1) di materiale dielettrico (ad esempio, ossido), ed una corrispondente regione di gate 40 (non mostrata in figura 1), formata da materiale conduttivo (ad esempio, polisilicio). In particolare, lo strato isolante 38 è disposto più esternamente, mentre la regione di gate 40 è disposta più internamente, in modo da essere rivestita lateralmente ed inferiormente dallo strato isolante 38, il quale riveste le pareti laterali ed il fondo della trincea. Sia la regione di gate 40 che lo strato isolante 38 si affacciano sulla superficie superiore Ssup; inoltre, la regione di gate 40 si estende fino ad una profondità superiore alla profondità massima a cui si estende lo strato superiore 12.
In maggior dettaglio, sebbene non mostrato, la regione di gate 40 segue, in vista dall’alto, il profilo della rispettiva trincea, dunque comprende rispettive porzioni longitudinali e trasversali. Equivalentemente, lo spessore dello strato isolante 38 è in prima approssimazione invariante lungo la trincea.
Nuovamente con riferimento alle regioni interne 30, in ciascuna di esse è presente una regione di emettitore 50 di tipo N+, la quale si estende all’interno dello strato superiore 12 a partire dalla superficie superiore Ssup.
In particolare, considerata una regione interna 30 e la corrispondente regione di emettitore 50, quest’ultima comprende, per ciascuna regione ridotta 34 della regione interna 30 considerata, una corrispondente porzione piena 51, la quale si estende tra porzioni superiori della trincea 16a del primo tipo e della trincea 16b del secondo tipo che delimitano la regione ridotta 34, contattando gli strati isolanti 38 contenuti in queste due trincee. Inoltre, la regione di emettitore 50 comprende, per ciascuna regione estesa 32, una corrispondente porzione anulare 53, la quale ha appunto una forma anulare, in vista dall’alto. Tale porzione anulare 53 si estende tra porzioni superiori della trincea 16a del primo tipo e della trincea 16b del secondo tipo che delimitano la regione estesa 32, contattando, sul proprio lato esterno, gli strati isolanti 38 contenuti in queste due trincee.
In maggior dettaglio, in merito alle porzioni di trincea contattate dalla porzione piena 51 e dalla porzione anulare 53, se la regione interna 30 è delimitata dall’iesima trincea 16a del primo tipo e dalla j-esima trincea 16b del secondo tipo, e se i=j, si ha che:
- ciascuna regione ridotta 34 è delimitata da una porzione longitudinale 22a del secondo tipo della trincea 16a del primo tipo e da una porzione longitudinale 20b del primo tipo della trincea 16b del secondo tipo, tra le quali si estendono, senza soluzione di continuità, la corrispondente porzione piena 51 della regione di emettitore 50 e una sottostante porzione dello strato superiore 12; e
- ciascuna regione estesa 32 è delimitata da una porzione longitudinale 22b del secondo tipo della trincea 16b del secondo tipo e da una porzione longitudinale 20a del primo tipo della trincea 16a del primo tipo, le quali vengono contattate dalla corrispondente porzione anulare 53 della regione di emettitore 50;
invece, se j=i+1, si ha che:
- ciascuna regione ridotta 34 è delimitata da una porzione longitudinale 20a del primo tipo della trincea 16a del primo tipo e da una porzione longitudinale 22b del secondo tipo della trincea 16b del secondo tipo, tra le quali si estendono, senza soluzione di continuità, la corrispondente porzione piena 51 della regione di emettitore 50 e una sottostante porzione dello strato superiore 12; e
- ciascuna regione estesa 32 è delimitata da una porzione longitudinale 22a del secondo tipo della trincea 16a del primo tipo e da una porzione longitudinale 20b del primo tipo della trincea 16b del secondo tipo, le quali vengono contattate dalla corrispondente porzione anulare 53 della regione di emettitore 50.
Da un punto di vista matematico, all’interno di ciascuna regione ridotta 34 la corrispondente porzione piena 51 della regione di emettitore 50 forma una regione semplicemente connessa, cioè priva di buchi.
All’interno di ciascuna regione estesa 32 è presente una corrispondente regione di contatto di body 55 di tipo P+, la quale ha un livello di drogaggio superiore al livello di drogaggio dello strato superiore 12.
Ciascuna regione di contatto body 55 comprende una porzione superficiale 57 ed una coppia di porzioni sepolte 59. Inoltre, senza alcuna perdita di generalità, ciascuna regione di contatto di body 55 ha una forma esagonale, in vista dall’alto.
La porzione superficiale 57 si estende all’interno dello strato superiore 12 a partire dalla superficie superiore Ssup; in particolare, la porzione superficiale 57 si estende all’interno della porzione di strato superiore 12 che è delimitata lateralmente del lato interno della corrispondente porzione anulare 53 della regione di emettitore 50. Le due porzioni sepolte 59 si estendono all’interno del secondo strato epitassiale 12, su lati opposti della porzione superficiale 57, alla quale sono connesse, e a distanza dalla superficie superiore Ssup. In particolare, come visibile in figura 3, le porzioni sepolte 59 si estendono al di sotto di corrispondenti parti della porzione anulare 53 della regione di emettitore 50, con cui sono in contatto diretto; tali parti della porzione anulare 53 della regione di emettitore 50 contattano lateralmente la porzione superficiale 57 della regione di contatto di body 55, rispetto alla quale sono quindi lateralmente sfalsate. Senza alcuna perdita di generalità, le porzioni sepolte 59 della regione di contatto di body 55 si estendono fino ad una profondità massima pari alla profondità massima raggiunta dalla porzione superficiale 57 della regione di contatto di body 55.
Come visibile ancora nelle figure 1 e 2, la porzione superficiale 57 della regione di contatto di body 55 non occupa interamente lo spazio delimitato dal lato interno della corrispondente porzione anulare 53 della regione di emettitore 50. Pertanto, una coppia di parti sommitali dello strato superiore 12 si affacciano sulla superficie superiore Ssup; ciascuna di tali parti è disposta su lati opposti della porzione superficiale 57 della regione di contatto di body 55 ed è interposta tra la porzione superficiale 57 della regione di contatto di body 55 e la corrispondente porzione anulare 53 della regione di emettitore 50. Sebbene non mostrate, sono tuttavia possibili forme di realizzazione in cui la porzione superficiale 57 della regione di contatto di body 55 occupa interamente lo spazio delimitato dal lato interno della corrispondente porzione anulare 53 della regione di emettitore 50, nel qual caso all’interno della regione estesa 32 non vi sono parti dello strato superiore 12 che si affacciano sulla superficie superiore Ssup.
Il dispositivo a semiconduttore 1 comprende inoltre una regione dielettrica 60, la quale è formata ad esempio da ossido e si estende al di sopra della superficie superiore Ssup, formando una pluralità di finestre 62.
Ciascuna finestra 62 si affaccia su almeno parte della porzione superficiale 57 di una corrispondente regione di contatto di body 55. Una rappresentazione dell’estensione, in vista dall’alto, di una finestra 62 è riportata a titolo esemplificativo in una delle regioni estese 32 mostrate in figura 1; in particolare, la forma della finestra 62 all’altezza della superficie superiore Ssupè mostrata puntinata.
Come mostrato nella rappresentazione puntinata riportata in figura 1, ciascuna finestra 62 si affaccia anche su porzioni delle parti della porzione anulare 53 che sovrastano le porzioni sepolte 59 della regione di contatto di body 55.
Il dispositivo a semiconduttore 1 comprende inoltre una metallizzazione superiore 64, la quale sovrasta la regione dielettrica 60, estendendosi all’interno delle finestre 62, in modo da contattare le porzioni superficiali 57 delle regioni di contatto di body 55 e le regioni di emettitore 50 (in particolare, le summenzionate porzioni delle parti di porzioni anulari 53 che sovrastano le porzioni sepolte 59 delle regioni di contatto di body 55).
Operativamente, le regioni di emettitore 50 sono poste in contatto elettrico tra loro dalla metallizzazione superiore 64, la quale le pone inoltre in contatto elettrico con le regioni di contatto di body 55. In tal modo, vengono messi in corto circuito l’emettitore e la base del transistore parassita di tipo NPN formato dalla regione di emettitore, dalla regione di body e dal substrato, il quale dunque non può innescarsi. Ancora a proposito di tale transistore parassita, la regione di contatto di body 55 è opzionale, tuttavia la sua presenza consente di ridurre la resistenza di base del transistore parassita.
Il dispositivo a semiconduttore 1 è un dispositivo a canale verticale, ed in particolare è un transistore IGBT. Infatti, il canale si forma nelle porzioni dello strato superiore 12 disposte a contatto con gli strati isolanti 38. A tal proposito, le regioni di gate 40 vengono polarizzate mediante una corrispondente metallizzazione di gate (non mostrata). Inoltre, il secondo strato inferiore 10 forma il cosiddetto collettore del transistore IGBT; al di sotto del secondo strato inferiore 10 si estende una metallizzazione inferiore 70.
In pratica, all’interno delle regioni estese 32 vengono sagomate (“patterned”) la regione di emettitore e la regione di contatto di body; al contrario, nelle regioni ridotte 34 non avviene alcuna sagomatura, a causa della ridotta distanza presente tra le trincee. Pertanto, nelle regioni ridotte 34 le connessioni elettriche si basano su quanto avviene nelle adiacenti regioni estese 32.
Ciò premesso, la Richiedente ha osservato come, all’interno delle regioni ridotte 34, si verifichi un notevole incremento della concentrazione di portatori (elettroni/lacune), a causa della vicinanza delle trincee; ciò comporta un aumento della conducibilità della cosiddetta regione di deriva (“drift”), la quale è formata dalla porzioni del substrato 6 che contattano gli strati isolanti 38.
Ad esempio, assumendo che wMIN sia pari a 0.2µm, si verifica che, quando il dispositivo a semiconduttore 1 è acceso, la concentrazione di lacune all’interno di una regione ridotta 34 è circa quattro volte superiore alla concentrazione di lacune presente in una regione estesa 32.
In pratica, la vicinanza delle trincee causa un incremento locale della concentrazione dei portatori, riducendo le perdite alle quali è soggetto il dispositivo a semiconduttore 1 quando è acceso, e quindi riducendo la cosiddetta Vcesat. In particolare, la Vcesat si riduce man mano che si riduce la distanza wMIN. Inoltre, la diminuzione della Vcesat è ottenuta senza la necessità di ricorrere a tecnologie di miniaturizzazione spinta. Ancora, la diminuzione della VCEsat non comporta un aumento della cosiddetta energia di spegnimento (indicata brevemente come Eoff), a parità di spessore del substrato 6.
Una differente forma di realizzazione è mostrata in figura 4, in cui per semplicità è mostrata in dettaglio solo una delle regioni estese 32.
In particolare, in figura 4 le trincee del primo e del secondo tipo sono indicate rispettivamente con 76a e 76b; inoltre, le porzioni trasversali (indicate con 74a) delle trincee 76a del primo tipo e le porzioni trasversali (indicate con 74b) delle trincee 76b del secondo tipo sono perpendicolari, anziché trasversali, rispetto alle porzioni longitudinali di suddette trincee. In tal modo, le regioni estese, indicate ancora con 32, hanno forma rettangolare o quadrata, in vista dall’alto.
Come mostrato, per semplicità di visualizzazione, con riferimento ad una sola regione estesa 32, la forma delle regioni di contatto di body 55 può ad esempio essere rettangolare o quadrata, in vista dall’alto; similmente, le porzioni anulari 53 delle regioni di emettitore 50 possono avere la forma di un rettangolo/quadrato cavo.
Un’ulteriore forma di realizzazione è mostrata in figura 5, in cui per semplicità sono mostrate solamente le trincee, cioè non sono mostrati i dettagli presenti all’interno delle regioni estese 32.
In particolare, in figura 5 le trincee 76a del primo tipo sono come quelle mostrate in figura 4, mentre le trincee (indicate con 86b) del secondo tipo sono rettilinee. Pertanto, le trincee di ciascuna coppia non sono più simmetriche.
Un’ulteriore forma di realizzazione è mostrata in figura 6, la quale viene descritta nel seguito con riferimento alle sole differenze rispetto a quanto mostrato in figura 1.
In dettaglio, nella forma di realizzazione mostrata in figura 6 sono visibili una trincea 16a del primo tipo ed una trincea 16b del secondo tipo, tra le quali si estendono tre trincee 16c di un terzo tipo.
In maggior dettaglio, ciascuna trincea 16c del terzo tipo include una pluralità di rispettive porzioni longitudinali 26 e una o più porzioni anulari 106, alle quali nel seguito ci si riferisce come agli anelli di trincea 106; le porzioni longitudinali 26 si estendono parallelamente all’asse y, intervallandosi con gli anelli di trincea 106.
Senza alcuna perdita di generalità, nel piano xy gli anelli di trincea 106 hanno forma esagonale e ciascuno si raccorda, in corrispondenza di due suoi vertici opposti, a due porzioni longitudinali 26. In altre parole, ciascuna trincea 16c del terzo tipo si biforca, in corrispondenza di ogni suo anello di trincea 106, in due rami, i quali poi si riuniscono. Inoltre, ciascun anello di trincea 106 è delimitato da sei corrispondenti porzioni laterali di trincea 108.
Data una trincea 16c del terzo tipo, ciascun anello di trincea 106 è allineato, lungo una direzione parallela all’asse x, a corrispondenti anelli di trincea 106 delle altre trincee 16c del terzo tipo, in modo da formare una fila di anelli di trincea 106 (in figura 6, ciascuna fila comprende tre anelli). Inoltre, dato ciascun anello di trincea 106 di una fila, le due porzioni laterali di trincea 108 che si estendono parallelamente all’asse y sono allineate, lungo detta direzione parallela all’asse x, a una porzione longitudinale 20b del primo tipo della trincea 16b del secondo tipo e a una porzione longitudinale 22a del secondo tipo della trincea 16a del primo tipo.
Similmente, data una trincea 16c del terzo tipo, ciascuna porzione longitudinale 26 è allineata, lungo una direzione parallela all’asse x, a corrispondenti porzioni longitudinali 26 delle altre trincee 16c del terzo tipo, in modo da formare una corrispondente fila di porzioni longitudinali 26; inoltre, ciascuna porzione longitudinale 26 è allineata, lungo la summenzionata direzione parallela all’asse x, a una corrispondente porzione longitudinale 22b del secondo tipo della trincea 16b del secondo tipo e a una corrispondente porzione longitudinale 20a del primo tipo della trincea 16a del primo tipo.
In pratica, coppie di porzioni longitudinali 26 adiacenti ed appartenenti ad una medesima fila di porzioni longitudinali delimitano corrispondenti regioni estese 32, del tipo descritto in precedenza; analogamente, porzioni longitudinali 26 adiacenti ed allineate, lungo una direzione parallela all’asse x, a porzioni longitudinali delle trincee 16a, 16b del primo e del secondo tipo formano con queste ultime corrispondenti regioni estese 32.
Coppie di porzioni laterali di trincea 108 dirette parallelamente all’asse y ed appartenenti a trincee 16c del terzo tipo adiacenti delimitano corrispondenti regioni ridotte 34. Inoltre, porzioni laterali di trincea 108 dirette parallelamente all’asse y ed adiacenti a porzioni longitudinali di trincee 16a, 16b del primo e del secondo tipo formano con queste ultime corrispondenti regioni ridotte 34.
In aggiunta, ciascun anello di trincea 106 può delimitare una corrispondente regione dummy 232 (a titolo esemplificativo, una sola regione dummy 232 è mostrata in dettaglio in figura 6, dove tuttavia sono indicate con la dicitura “dummy” altre aree in cui possono essere formate corrispondenti regioni dummy 232).
Senza alcuna perdita di generalità, la regione dummy 232 è uguale, a meno di eventuali variazioni dimensionali, alle regioni estese 32, dunque comprende: una corrispondente regione di contatto body (indicata con 255), la quale a sua volta comprende una rispettiva porzione superficiale (indicata con 257) ed una coppia di porzioni sepolte (indicate con 259); e una rispettiva porzione anulare di una regione di emettitore (indicata con 253). Tuttavia, la regione dummy 232 è interamente circondata dal corrispondente anello di trincea 106, dunque la propria porzione anulare 253 non contatta alcuna porzione piena 51 di una regione di emettitore 50. Inoltre, sebbene non visibile in figura 6, la regione dummy 232 non è sovrastata da una corrispondente finestra 62, bensì è interamente sovrastata dalla regione dielettrica 60; pertanto, la metallizzazione superiore 64 è separata dalla porzione superficiale 257 della regione di contatto di body 255 e dalla porzione anulare 253 della regione di emettitore, le quali contattano la regione dielettrica 60. In altre parole, la regione dielettrica 60 sovrasta interamente ciascun anello di trincea 106 in cui è formata una regione dummy.
La presenza delle regioni dummy (facoltative) consente di migliorare la protezione nei confronti di eventuali corto circuiti.
I vantaggi che il presente dispositivo a semiconduttore consente di ottenere emergono chiaramente dalla discussione precedente. In particolare, il presente dispositivo a semiconduttore si caratterizza per una ridotta tensione Vcesat ed è fabbricabile con tecnologie tradizionali.
Risulta infine evidente che al presente dispositivo a semiconduttore possono essere apportate modifiche e varianti, senza uscire dall’ambito della presente invenzione.
In generale, come precedentemente spiegato, la forma delle trincee può variare rispetto a quanto descritto; pertanto le forme delle regioni estese e le forme delle regioni ridotte possono variare, purché le regioni estese abbiano comunque una larghezza massima, misurata lungo l’asse x, maggiore della larghezza massima delle regioni ridotte.
Similmente, la forma delle porzioni anulari delle regioni di emettitore può variare rispetto a quanto descritto, come anche la forma delle regioni di contatto di body e la forma delle finestre. Inoltre, all’interno di ciascuna regione estesa, la forma delle parti sommitali dello strato superiore (se presenti) che si affacciano sulla superficie superiore può variare.
All’interno delle trincee, è possibile che la regione di gate 40 abbia una forma differente e/o che siano presenti, in una stessa trincea, più di una regione di gate; ad esempio, in ciascuna trincea possono essere presenti due regioni di gate, separate da un corrispondente separatore dielettrico.
E’ inoltre possibile che il secondo strato inferiore 10 sia di tipo N, anziché P, nel qual caso il dispositivo a semiconduttore forma un transistore MOS di potenza, anziché un IGBT.
Circa la presenza di eventuali regioni dummy, una o più di esse possono essere sovrastate da corrispondenti finestre, nel qual caso le corrispondenti porzioni superficiali delle regioni di contatto di body contattano la metallizzazione superiore, in modo da formare corrispondenti celle attive.
In aggiunta, è possibile che tutti i tipi di drogaggio risultino invertiti rispetto a quanto descritto, anche con riferimento al transistore MOS.
Infine, sono possibili forme di realizzazione in cui solo porzioni delle trincee (e conseguentemente anche i relativi strati isolanti e le relative regioni di gate) seguono i profili descritti. E’ quindi possibile che, data una trincea, solo una porzione di essa delimiti, insieme alla porzione di un’altra trincea ad essa adiacente, una regione estesa ed una regione ridotta tra loro comunicanti, cioè che condividono la regione di emettitore.

Claims (12)

  1. RIVENDICAZIONI 1. Dispositivo a semiconduttore a canale verticale comprendente: - un corpo semiconduttore (4) includente un substrato (6) di un primo tipo di conducibilità ed uno strato frontale (12) di un secondo tipo di conducibilità, detto corpo semiconduttore essendo delimitato da una superficie frontale (Ssup); e - almeno una prima ed una seconda porzione di trincea (16a,16b;16c), le quali si estendono all’interno del corpo semiconduttore a partire dalla superficie frontale; detto dispositivo a semiconduttore comprendendo inoltre, all’interno di ciascuna di dette prima e seconda porzione di trincea: - una corrispondente regione conduttiva (40) e un corrispondente strato di isolamento (38) che circonda detta regione conduttiva e contatta lo strato frontale; ed in cui dette prima e seconda porzione di trincea delimitano lateralmente una prima regione semiconduttiva (32) ed una seconda regione semiconduttiva (34), detta prima regione semiconduttiva avendo una larghezza massima (wMAX) maggiore della larghezza massima (wMIN) della seconda regione semiconduttiva; detto dispositivo a semiconduttore comprendendo inoltre una prima regione di emettitore (50) del primo tipo di conducibilità, la quale si estende nello strato frontale a partire dalla superficie frontale ed include: - una porzione piena (51), la quale si estende in detta seconda regione semiconduttiva, tra la prima e la seconda porzione di trincea; e - una porzione anulare (53), la quale si estende in detta prima regione semiconduttiva, a contatto con detta porzione piena e con gli strati di isolamento della prima e della seconda porzione di trincea, detta porzione anulare circondando lateralmente una regione sommitale (12,57) del secondo tipo di conducibilità.
  2. 2. Dispositivo a semiconduttore secondo la rivendicazione 1, in cui la larghezza massima (wMAX) della prima regione semiconduttiva (32) è compresa tra 2µm e 20µm; ed in cui la larghezza massima (wMIN) della seconda regione semiconduttiva (34) è compresa tra 0.05µm e 0.5µm.
  3. 3. Dispositivo a semiconduttore secondo la rivendicazione 1 o 2, comprendente inoltre una prima regione di contatto di body (55) del secondo tipo di conducibilità, la quale ha un livello di drogaggio superiore al livello di drogaggio dello strato frontale (12) e comprende una porzione superficiale (57), la quale forma detta regione sommitale (12, 57) e si estende nel corpo semiconduttore (4) a partire dalla superficie frontale (Ssup), a contatto con lo strato frontale.
  4. 4. Dispositivo a semiconduttore secondo la rivendicazione 3, in cui detta prima regione di contatto di body (55) comprende inoltre almeno una porzione sepolta (59), la quale contatta la porzione superficiale (57) e si estende nello strato frontale (12) al di sotto di detta porzione anulare (53), con cui è in contatto diretto.
  5. 5. Dispositivo a semiconduttore secondo la rivendicazione 3 o 4, comprendente inoltre: - una regione dielettrica (60), disposta al di sopra della superficie frontale (Ssup); e - una metallizzazione frontale (64), la quale si estende attraverso la regione dielettrica in modo da contattare detta porzione superficiale (57) della prima regione di contatto di body (55) e detta porzione anulare (53) della prima regione di emettitore (50).
  6. 6. Dispositivo a semiconduttore secondo una qualsiasi delle rivendicazioni precedenti, in cui detta prima porzione di trincea (16a) comprende almeno: - una prima ed una seconda porzione longitudinale (20a, 22a), le quali si estendono lungo una prima direzione (y) e sono lateralmente sfalsate lungo una seconda direzione (x), perpendicolare alla prima direzione; e - una porzione trasversale (24a), la quale si estende trasversalmente alla prima direzione e collega la prima e la seconda porzione longitudinale; ed in cui una tra dette prima e seconda porzione longitudinale delimita, insieme a detta porzione trasversale, detta prima regione semiconduttiva (32), l’altra tra dette prima e seconda porzione longitudinale delimitando la seconda regione semiconduttiva (34).
  7. 7. Dispositivo a semiconduttore secondo la rivendicazione 6, in cui, in un piano (xy) parallelo a dette prima e seconda direzione, la prima regione semiconduttiva (32) ha sostanzialmente una forma a scelta tra: una forma esagonale, una forma rettangolare o una forma a quadrato; ed in cui, in detto piano, la seconda regione semiconduttiva (34) ha sostanzialmente una forma a rettangolo.
  8. 8. Dispositivo a semiconduttore secondo la rivendicazione 7, comprendente una pluralità di trincee (16a, 16b) separate tra loro; ed in cui coppie di trincee adiacenti delimitano regioni esagonali (32) e regioni rettangolari (34), una di detta regioni esagonali formando detta prima regione, una di dette regioni rettangolari formando detta seconda regione; ed in cui dette regioni esagonali sono disposte, in detto piano (xy), secondo uno schema a nido d’ape.
  9. 9. Dispositivo a semiconduttore secondo la rivendicazione 5, in cui almeno una tra dette prima e seconda porzione di trincea (16c) comprende almeno una porzione ad anello (106) ed una rispettiva porzione longitudinale (26) tra loro collegate; ed in cui detta porzione ad anello ha una forma chiusa e delimita lateralmente, con un proprio lato esterno, detta seconda regione semiconduttiva (34), detta porzione longitudinale di detta almeno una tra dette prima e seconda porzione di trincea delimitando lateralmente detta prima regione (32).
  10. 10. Dispositivo a semiconduttore secondo la rivendicazione 9, comprendente inoltre una seconda regione di emettitore (50) del primo tipo di conducibilità, la quale si estende nello strato frontale (12) a partire dalla superficie frontale (Ssup) e comprende una rispettiva porzione anulare (253), la quale si estende all’interno di detta porzione ad anello (106); detto dispositivo a semiconduttore (1) comprendendo inoltre una seconda regione di contatto di body (255) del secondo tipo di conducibilità, la quale ha un livello di drogaggio superiore al livello di drogaggio dello strato frontale e comprende una rispettiva porzione superficiale (257), la quale si estende nel corpo semiconduttore (4) a partire dalla superficie frontale, in contatto con lo strato frontale, ed è circondata lateralmente dalla porzione anulare della seconda regione di emettitore.
  11. 11. Dispositivo a semiconduttore secondo la rivendicazione 10, in cui detta regione dielettrica (60) contatta la porzione superficiale (257) della seconda regione di contatto di body (255) e la porzione anulare (253) della seconda regione di emettitore (50).
  12. 12. Dispositivo a semiconduttore secondo una qualsiasi delle rivendicazioni precedenti, in cui detto corpo semiconduttore (4) comprende inoltre uno strato inferiore (10) del secondo tipo di conducibilità, detto substrato (6) essendo interposto tra lo strato frontale (12) e lo strato inferiore (10).
IT102016000108699A 2016-10-27 2016-10-27 Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione IT201600108699A1 (it)

Priority Applications (4)

Application Number Priority Date Filing Date Title
IT102016000108699A IT201600108699A1 (it) 2016-10-27 2016-10-27 Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione
US15/474,825 US10115811B2 (en) 2016-10-27 2017-03-30 Vertical channel semiconductor device with a reduced saturation voltage
CN201710386000.3A CN108010963B (zh) 2016-10-27 2017-05-26 具有减小的饱和电压的竖直沟道半导体器件
CN201720603731.4U CN207637805U (zh) 2016-10-27 2017-05-26 竖直沟道半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102016000108699A IT201600108699A1 (it) 2016-10-27 2016-10-27 Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione

Publications (1)

Publication Number Publication Date
IT201600108699A1 true IT201600108699A1 (it) 2018-04-27

Family

ID=58010290

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102016000108699A IT201600108699A1 (it) 2016-10-27 2016-10-27 Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione

Country Status (3)

Country Link
US (1) US10115811B2 (it)
CN (2) CN108010963B (it)
IT (1) IT201600108699A1 (it)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN109037314B (zh) * 2018-08-15 2023-07-04 深圳市金誉半导体有限公司 一种晶体管及其制作方法
US10950699B2 (en) * 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
CN111933702B (zh) * 2020-09-22 2021-01-29 中芯集成电路制造(绍兴)有限公司 绝缘栅双极型晶体管及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005271A (en) * 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
US6060747A (en) * 1997-09-30 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor device
US20020043684A1 (en) * 2000-08-03 2002-04-18 Hirotoshi Kubo Insulated gate field effect semiconductor device
US20090072304A1 (en) * 2005-08-03 2009-03-19 Adan Alberto O Trench misfet
US20100078674A1 (en) * 2008-09-30 2010-04-01 Ixys Corporation Insulated gate bipolar transistor

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369388B2 (ja) * 1996-01-30 2003-01-20 株式会社東芝 半導体装置
JPH11330469A (ja) * 1998-05-21 1999-11-30 Nec Kansai Ltd 絶縁ゲート型半導体装置
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
GB0122120D0 (en) * 2001-09-13 2001-10-31 Koninkl Philips Electronics Nv Edge termination in MOS transistors
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017022311A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060747A (en) * 1997-09-30 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor device
US6005271A (en) * 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
US20020043684A1 (en) * 2000-08-03 2002-04-18 Hirotoshi Kubo Insulated gate field effect semiconductor device
US20090072304A1 (en) * 2005-08-03 2009-03-19 Adan Alberto O Trench misfet
US20100078674A1 (en) * 2008-09-30 2010-04-01 Ixys Corporation Insulated gate bipolar transistor

Also Published As

Publication number Publication date
CN108010963B (zh) 2022-01-11
CN108010963A (zh) 2018-05-08
CN207637805U (zh) 2018-07-20
US10115811B2 (en) 2018-10-30
US20180122926A1 (en) 2018-05-03

Similar Documents

Publication Publication Date Title
IT201600108699A1 (it) Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione
US9385188B2 (en) Semiconductor device with termination region having floating electrodes in an insulating layer
US20140319540A1 (en) Semiconductor device
US10164025B2 (en) Semiconductor device having termination trench
US10797167B2 (en) Superjunction semiconductor device and method of manufacturing the same
US9153674B2 (en) Insulated gate bipolar transistor
US8242537B2 (en) IGBT with fast reverse recovery time rectifier and manufacturing method thereof
JP2014523134A (ja) 絶縁ゲート型バイポーラトランジスタ
KR20140046018A (ko) 절연 게이트 바이폴라 트랜지스터
US9972707B2 (en) Semiconductor device
US20140151789A1 (en) Semiconductor Device Including Trenches and Method of Manufacturing a Semiconductor Device
WO2015141327A1 (ja) 半導体装置
KR101589904B1 (ko) 반도체장치
US7829972B2 (en) Edge termination structure for semiconductor components
TWI527215B (zh) 具有台面式界面終止延伸結構之半導體裝置及其製造方法
US9165921B2 (en) Transistor cell array including semiconductor diode
JP2020177973A (ja) 半導体装置
JP2020004876A (ja) 炭化珪素半導体装置
ITTO20100724A1 (it) Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione
JP5774422B2 (ja) 半導体装置
KR102159418B1 (ko) 슈퍼 정션 mosfet 및 그 제조 방법
JP6926261B2 (ja) 半導体装置及びその製造方法
US20200258983A1 (en) Semiconductor power device
TWI672766B (zh) 隔離元件及其製作方法
CN116632057A (zh) Igbt器件