CN108010963B - 具有减小的饱和电压的竖直沟道半导体器件 - Google Patents

具有减小的饱和电压的竖直沟道半导体器件 Download PDF

Info

Publication number
CN108010963B
CN108010963B CN201710386000.3A CN201710386000A CN108010963B CN 108010963 B CN108010963 B CN 108010963B CN 201710386000 A CN201710386000 A CN 201710386000A CN 108010963 B CN108010963 B CN 108010963B
Authority
CN
China
Prior art keywords
region
semiconductor
type
semiconductor device
extending
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710386000.3A
Other languages
English (en)
Other versions
CN108010963A (zh
Inventor
F·G·门塔
S·皮萨诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN108010963A publication Critical patent/CN108010963A/zh
Application granted granted Critical
Publication of CN108010963B publication Critical patent/CN108010963B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明涉及具有减小的饱和电压的竖直沟道半导体器件。一种竖直沟道半导体器件，包括：半导体本体，半导体本体包括：具有第一导电类型的衬底以及具有第二导电类型的前层；第一部分沟槽以及第二部分沟槽；以及在第一和第二部分沟槽内的相应的导电区域和相应的绝缘层。第一和第二部分沟槽横向地界定第一半导体区域和第二半导体区域，第一半导体区域的最大宽度比第二半导体区间的最大宽度更大。器件进一步包括具有第一导电类型的发射极区域，发射极区域在前层中延伸并且包括：完整部分，完整部分在第二半导体区域中延伸；以及环形部分，环形部分在第一半导体区域中延伸。环形部分横向地环绕具有第二导电类型的顶部区域。

Description

具有减小的饱和电压的竖直沟道半导体器件
技术领域
本发明涉及一种竖直沟道半导体器件，该竖直沟道半导体器件具有减小的饱和电压。
背景技术
众所周知，当今可用的是所谓的功率晶体管，比如功率MOS晶体管和所谓的IGBT(绝缘栅双极晶体管)。
参考例如IGBT，用所谓的集电极-发射极饱和电压(简称VCE饱和)来表示特别重要的参数。具体地，由于电压VCE饱和对当IGBT导通时发生的泄漏有影响，因此电压VCE饱和应该尽可能地低。
发明内容
本发明的目的是提供一种具有减小的电压VCE饱和的竖直沟道半导体器件。
根据本发明，按照权利要求1中所定义的提供了半导体器件。
附图说明
为了更好地理解本发明，现在仅以非限制性示例方式参照附图来描述其实施例，在附图中：
-图1是本半导体器件的实施例的一部分被移除的示意性俯视平面图；
-图2是沿图1的截面线II-II截取的图1中所展示的半导体器件的一部分的示意性横截面视图；
-图3是沿图1的截面线III-III截取的图1中所展示的半导体器件的一部分的示意性横截面视图；以及
-图4、图5和图6是本半导体器件的实施例的一部分被移除的示意性俯视平面图。
具体实施方式
图1示出了半导体器件1，该半导体器件在没有任何一般性损失的情况下形成IGBT。
详细地，还如图2中所展示的，半导体器件1形成于采用半导体材料的裸片2中。
该裸片2形成采用半导体材料(例如，硅)的本体4，该本体包N型衬底6，在该N型衬底下面延伸的是N型第一下层8，该第一下层是例如通过注入或外延生长获得的并且具有比衬底6的掺杂水平更高的掺杂水平。在该第一下层8下面延伸的是P+型第二下层10，该P+型第二下层形成了在底部界定半导体本体4的底面Sinf。同样，可以通过注入或外延生长来获得该第二下层10。
半导体本体4进一步包括P型上层12，该P型上层在衬底6上延伸。此外，上层12形成顶表面Ssup，该顶表面在顶部界定半导体本体4。同样，可以通过注入或外延生长获得该上层12。
半导体器件1进一步包括第一类型的多个沟槽16a以及第二类型的多个沟槽16b(具体地，在图1中展示了该第一类型的四个沟槽16a以及该第二类型的四个沟槽16b)。
该第一和第二类型的沟槽16a、16b从顶表面Ssup开始在半导体本体4中延伸，从而完全地穿过上层12远到衬底6的上部部分。在没有任何一般性损失的情况下，该第一和第二类型的沟槽16a、16b具有相同深度。
假定正交参考系xyz，从而使得平面xy与顶表面Ssup以及与底表面Sinf平行，该第一和第二类型的沟道16a、16b沿x轴错开；进一步，该第一和第二类型的沟道16a、16b被安排成在平行于x轴的方向上彼此穿插。在这一点上，采用索引i和索引j来分别索引该第一类型的沟道16a和该第二类型的沟道16b(其中，i，y＝1，2，3，4，其中，越高的值对应于沿x轴越高的坐标)。
更详细地，第一类型的每个沟槽16a包括第一类型的多个纵向部分20a、第二类型的多个纵向部分22a、以及多个横向部分24a。
该第一类型的纵向部分20a平行于y轴延伸并且沿着x轴具有相同的坐标；即，它们在平行于y轴的方向上彼此对准，而不沿着x轴错开。此外，在没有任何一般性损失的情况下，第一类型的纵向部分20a具有相同的宽度(沿着x轴测量)，该宽度在平行于y轴的方向上是恒定的。
第一类型的沟槽16a的第二类型的纵向部分22a同样平行于y轴延伸并且沿着x轴具有相同的坐标；即，它们在平行于y轴的方向上彼此对准，而不沿着x轴错开。此外，在没有任何一般性损失的情况下，第二类型的纵向部分22a具有相同的宽度，该宽度在平行于y轴的方向上是恒定的。
此外，给定第一类型的沟槽16a，第一类型的纵向部分20a具有与x轴相对应的坐标x20a，而第二类型的纵向部分22a具有与x轴相对应的坐标x22a，其中，x22a<x20a。而且，在平行于y轴的方向上，第一类型的纵向部分20a与第二类型的纵向部分22a穿插。
再次，在没有任何一般性损失的情况下，第一类型的每一个沟槽16a沿着与y轴平行的对应纵轴SHA延伸；进一步，在俯视平面图中，第一类型的纵向部分20a在纵轴SHA的第一侧上(具体地，在右侧上)延伸，而第二类型的纵向部分22a在纵轴SHA的第二侧上(具体地，在左侧上)延伸。而且，在由第一类型的纵向部分20a以及由第二类型的纵向部分22a形成的彼此相邻的每一对中，该纵向部分通过插入相应横向部分24a而连接在一起，该相应横向部分在横向于但不垂直于纵轴SHA的方向延伸。
在实践中，给定例如第一类型的第一纵向部分20a，此第一纵向部分具有与第一横向部分24a的第一端连接的第一端，该第一横向部分的第二端连接至第二类型的第一纵向部分22a的一端。进一步，第一类型的第一纵向部分20a具有与第二横向部分24a的第一端连接的第二端，该第二横向部分的第二端连接至第二类型的第二纵向部分22a的一端。类似的考虑应用于第二类型的纵向部分22a的情况。
关于第二类型的沟槽16b，它们中的每一个包括第一类型的多个对应的纵向部分20b、第二类型的多个对应的纵向部分22b、以及多个横向部分24b。
详细地，给定第二类型的沟槽16b，第一类型的纵向部分20b具有与x轴相对应的坐标x20b，而第二类型的纵向部分22b具有与x轴相对应的坐标x22b，其中，x22b<x20b。而且，第j个第二类型的沟槽16b与第i个(其中，i＝j)第一类型的沟槽16a形成一对沟槽29A。这对沟槽29A具有与y轴平行的对应纵轴SHM，并且第二类型的沟槽16b与第一类型的沟槽16a相对于纵轴SHM是镜面的。因此，用SHB表示第二类型的沟槽16b的纵轴，它相对于第一类型的沟槽16a的纵轴SHA镜面地安排，如果纵轴SHM被采用作为参照的话。进一步，分别用xSHA、xSHB、和xSHM表示第一类型的沟槽16a的纵轴SHA、第二类型的沟槽16b的纵轴SHB、以及相应的一对沟槽29A的纵轴SHM沿着x轴的坐标，我们有xSHB<xSHM<xSHA。
在实践中，再次参照由第j个第二类型的沟槽16b以及由第i个第一类型的沟槽16a形成的这对沟槽29A(其中，i＝j)，第二类型的沟槽16b的第一类型的每个纵向部分20b面向第一类型的沟槽16a的第二类型的相应纵向部分22a，与其相离距离wMIN。而且，第二类型的沟槽16b的每个第二类型的纵向部分22b面向第一类型的沟槽16a的第一类型的相应纵向部分20a，与其相离距离wMAX，其中，wMIN<wMAX。
单纯地举例而言，距离wMIN可以包括在0.05μm至0.5μm之间，而距离wMAX可以包括在例如2μm至20μm之间。
如图1中再次可见的，对于j>1，除了用第一类型的第i个(其中，i＝j)沟槽16a形成相应的一对沟槽29A之外，我们使第二类型的第j个沟槽16b与第一类型的第i-1个(其中，i＝j)沟槽16a形成另一对沟槽29B。因此，考虑例如第j个(其中，j>1)第二类型的沟槽16b，每个第一类型的纵向部分20b具有：
-第一侧，如之前所述，该第一侧面向第i个(其中，i＝j)第一类型的沟槽16a的第二类型的相应纵向部分22a，与其相离距离wMIN；以及进一步的
-第二侧，该第二侧与第一侧相反、面向第i-1个(其中，i＝j)第一类型的沟槽16a的第二类型的相应纵向部分22a，与其相离距离wMAX。
而且，第二类型的每个纵向部分22b具有：
-第一侧，如之前所述，该第一侧面向第i个(其中，i＝j)第一类型的沟槽16a的第一类型的相应纵向部分20a，与其相离距离wMAX；以及
-第二侧，该第二侧与第一侧相反、面向第i-1个(其中，i＝j)第一类型的沟槽16a的第一类型的相应纵向部分20a，与其相离距离wMIN。
在实践中，图1中所展示的沟槽形成一种蜂巢结构。更具体地，每一对相邻沟槽界定裸片2的相应区域30，在下文中被称为内部区域30。进而，内部区域30包括第一类型的多个区域32(在下文中被称为“经扩展区域32”)以及第二类型的多个区域34(在下文中被称为“减小的区域34”)。
在没有任何一般性损失的情况下，经扩展区域32中以及减小的区域34中的每一个相对于对其进行界定的这对沟槽的纵轴SHM是对称的。而且，在俯视平面图中，经扩展区域32具有六边形形状，而减小的区域34具有矩形形状，在平行于y轴的方向是狭长的。
经扩展区域32和减小的区域34中的每一个包括衬底6的相应部分以及上层12的相应部分，如下文更详细描述的。
如图2中可见的，在每个沟槽(第一类型的沟槽和第二类型的沟槽两者)内，存在采用介电材料(例如，氧化物)的相应绝缘层38(图1中未展示)、以及由导电材料(例如，多晶硅)形成的相应栅极区域40(图1中未展示)。具体地，绝缘层38被安排在更外部，而栅极区域40被安排在更内部，从而横向地且在底部被绝缘层38覆盖，该绝缘层覆盖沟槽的侧壁和底部。栅极区域40和绝缘层38都放出至顶表面上Ssup；进一步，栅极区域40延伸至比上层12延伸的最大深度更大的深度。
更详细地，虽然未展示，但是栅极区域40在俯视平面图中遵循对应沟槽的轮廓，并因此包括对应的纵向部分和横向部分。等效地，绝缘层38的厚度沿着沟槽达到第一近似值不变量。
再次参照内部区域30，它们中的每一个中存在N+类型的发射极区域50，该发射极区域从顶表面Ssup开始延伸进入上层12中。
具体地，考虑内部区域30和相应的发射极区域50，后者针对所考虑的内部区域30的每个减小的区域34包括相应的完整部分51，该相应的完整部分在第一类型的沟槽16a的上部部分与界定了该减小的区域34的第二类型的沟槽16b的上部部分之间延伸，与这两个沟槽内包含的绝缘层38接触。而且，发射极50针对每个经扩展区域32包括相应的环形部分53，该相应的环形部分在俯视平面图中精确地具有环形形状。这个环形部分53在第一类型的沟槽16a的上部部分与界定了经扩展区域32的第二类型的沟槽16b的上部部分之间延伸，在其外侧上与这两个沟槽中所包含的绝缘层38接触。
更详细地，关于完整部分51所接触的以及环形部分53所接触的沟槽部分，如果内部区域30是由第一类型的第i个沟槽16a并且由第二类型的第j个沟槽16b界定的，并且如果i＝j，则我们有：
-每个减小的区域34是由第一类型的沟槽16a的第二类型的纵向部分22a并且由第二类型的沟槽16b的第一类型的纵向部分20b界定的，在其之间延伸(在没有连续性的解决方案的情况下)的是发射极区域50的相应完整部分51以及上层12的底层部分；并且
-每个经扩展区域32是由第二类型的沟槽16b的第二类型的纵向部分22b并且由第一类型的沟槽16a的第一类型的纵向部分20a界定的，它们被发射极区域50的相应环形部分53接触；
反而，如果j＝i+1，则我们有：
-每个减小的区域34是由第一类型的沟槽16a的第一类型的纵向部分20a并且由第二类型的沟槽16b的第二类型的纵向部分22b界定的，在其之间延伸(在没有连续性的解决方案的情况下)的是发射极区域50的相应完整部分51以及上层12的底层部分；并且
-每个经扩展区域32是由第一类型的沟槽16a的第二类型的纵向部分22a并且由第二类型的沟槽16b的第一类型的纵向部分20b界定的，它们被发射极区域50的相应环形部分53接触。
从数学的角度来看，在每个减小的区域34内，发射极区域50的相应完整部分51形成简单连接的区域，即，不存在任何孔。
每个经扩展区域32内存在P+类型的相应本体接触区域55，该相应本体接触区域的掺杂水平比上层12的掺杂水平更高。
每个本体接触区域55包括表面部分57和一对掩埋部分59。而且，在没有任何一般性损失的情况下，在俯视平面图中，每个本体接触区域55具有六边形形状。
表面部分57从顶表面Ssup开始延伸进入上层12中；具体地，表面部分57在上层12的由发射极区域50的相应环形部分53的内侧横向地界定的部分中延伸。这两个掩埋部分59在第二外延层12内、在与其连接的表面部分57的相反侧上、以及在离顶表面Ssup一定距离处延伸。具体地，如图3中可见的，掩埋部分59在(与其直接接触的)发射极区域50的环形部分53的相应部分下面延伸。发射极区域50的环形部分53的这些部分与本体接触区域55的表面部分57横向地接触，该发射极区域的环形部分因此相对于该本体接触区域的表面部分横向地错开。在没有任何一般性损失的情况下，本体接触区域55的掩埋部分59延伸至与本体接触区域55的表面部分57所达到的最大深度相等的最大深度。
如图1和图2中再次可见的，本体接触区域55的表面部分57不完全地占据发射极区域50的相应环形部分53的内侧所界定的空间。因此，上层12的一对顶部部分放出至顶表面Ssup上；该部分中的每一个被安排在本体接触区域55的表面部分57的相反侧上并且被安排在本体接触区域55的表面部分57与发射极区域50的相应环形部分53之间。虽然未展示，然而下述实施例是可能的：在这些实施例中，本体接触区域55的表面部分57完全地占据发射极区域50的相应环形部分53的内侧所界定的空间，在这种情况下，在经扩展区域32中不存在放出至顶表面Ssup上的上层12的一部分。
该半导体器件1进一步包括介电区域60，该介电区域例如由氧化物形成并且在顶表面Ssup上延伸，从而形成多个窗口62。
每个窗口62放出至相应本体接触区域55的表面部分57的至少一部分上。在图1中所展示的经扩展区域32之一中，通过举例提供了窗口62的扩展在俯视平面图中的表示；具体地，窗口62在顶表面Ssup的高度处的形状用虚线表示。
如图1中出现的虚线表示中所展示的，每个窗口62还放出至环形部分53的组成部分的与本体接触区域55的掩埋部分59重叠的部分上。
半导体器件1进一步包括顶部金属喷镀64，该顶部金属喷镀与介电区域60重叠并在窗口62内延伸从而与本体接触区域55的表面部分57和发射极区域50(具体地，前述环形部分53的组成部分的与本体接触区域55的掩埋部分59重叠的部分)接触。
操作性地，发射极区域50被安排成通过顶部金属喷镀64与彼此电接触，该顶部金属喷镀进一步将其安排成与本体接触区域55电接触。以这种方式，由发射极区域、由本体区域、以及由衬底形成的NPN型寄生晶体管的发射极和基极被短路，并且此寄生晶体管可以不被触发。再次结合该寄生晶体管，本体接触区域55是可选的；然而，其存在使得减小寄生晶体管的基极电阻。
半导体器件1是竖直沟道器件，并且具体是IGBT。事实上，该沟道形成于上层12的部分中，被安排成与绝缘层38接触。在这一点上，栅极区域40被相应的栅极金属喷镀(未展示)偏置。而且，第二下层10形成IGBT的所谓集电极；在第二下层10下面延伸的是底部金属喷镀70。
在实践中，经扩展区域32内被图案化的是发射极区域和本体接触区域；相反，由于沟槽之间的短距离，在减小的区域34中不存在图案化。因此，在减小的区域34中，电连接基于相邻经扩展区域32中所发生的。
这已经被陈述，本申请人已经注意到，在减小的区域34内，由于沟槽之间的短距离，载流子(电子/空穴)的浓度存在显著的增大；这导致所谓的漂移区的导电性的提高，该漂移区是由衬底6的与绝缘层38接触的部分形成的。
例如，假定wMIN等于0.2μm，我们发现：当半导体器件1导通时，减小的区域34内的空穴浓度比经扩展区域32中存在的空穴浓度高近似四倍。
在实践中，沟槽之间的短距离导致载流子浓度的局部提高，因而减小当半导体器件1导通时它所经历的泄漏，并由此减小所谓的VCE饱和。具体地，VCE饱和随着距离wMIN减小而减小。而且，VCE饱和的减小是在不需要诉诸显著的最小化技术的情况下获得的。再次，给定衬底6的相同厚度，VCE饱和的减小不引起所谓的切断能量(简称为E切断)的增加。
图4中展示了不同的实施例，其中为了简化起见仅详细展示了经扩展区域32之一。
具体地，在图4中，第一和第二类型的沟槽分别由76a和76b指定；进一步，第一类型的沟槽76a的横向部分(由74a指定)以及第二类型的沟槽76b的横向部分(由74b指定)相对于前述沟槽的纵向部分是垂直的，而不是横向的。以这种方式，再次由32指定的经扩展区域在俯视平面图中具有矩形或正方形形状。
如所展示的，为了表示的简单起见，仅参考一个经扩展区域32，在俯视平面图中，本体接触区域55的形状可以例如是矩形或正方形；同样地，发射极区域50的环形部分53可以具有中空矩形/正方形的形状。
图5中展示了进一步实施例，其中，为了简化仅示出了沟槽；即，未表示经扩展区域32内存在的细节。
具体地，在图5中，第一类型的沟槽76a与图4中所展示的沟槽相似，而第二类型的沟槽(由86b指定)是直线的。因此，每一对中的沟槽不再对称。
图6中展示了进一步的实施例，在下文中仅参照相对于图1中所展示的内容的不同之处对其加以描述。
详细地，图6中所展示的实施例中可见的是第一类型的沟槽16a和第二类型的沟槽16b，在其之间延伸的是第三类型的三个沟槽16c。
更详细地，第三类型的每个沟槽16c包括多个对应的纵向部分26以及一个或多个环形部分106，在下文中称为“沟槽环106”；纵向部分26平行于y轴延伸，与沟槽环106穿插。
在没有任何一般性损失的情况下，在平面xy内，沟槽环106具有六边形形状并且每一个在其两个相对的顶点处与两个纵向部分26连接。换言之，每个第三类型的沟槽16c在其每个沟槽环106处形成两个分支，这两个分支然后再次联结起来。另外，每个沟槽环106是由六个相应的横向沟槽部分108界定的。
给定第三类型的沟槽16c，每个沟槽环106在平行于x轴的方向上与第三类型的其他沟槽16c的相应沟槽环106对准，从而形成一行沟槽环106(在图6中，每一行包括三个环)。而且，给定一行中的每个沟槽环106，平行于y轴延伸的两个横向沟槽部分108在平行于x轴的该方向上与第二类型的沟槽16b的第一类型的纵向部分20b并且与第一类型的沟槽16a的第二类型的纵向部分22a对准。
同样地，给定第三类型的沟槽16c，每个纵向部分26在平行于x轴的方向上与第三类型的其他沟槽16c的相应纵向部分26对准，从而形成相应一行纵向部分26；进一步，每个纵向部分26在前述平行于x轴的方向上与第二类型的沟槽16b的第二类型的相应纵向部分22b并且与第一类型的沟槽16a的第一类型的相应纵向部分20a对准。
在实践中，相邻并且属于同一行纵向部分的多对纵向部分26界定了之前所述类型的相应经扩展区域32。同样地，相邻且在平行于x轴的方向上与第一和第二类型的沟槽16a、16b的纵向部分对准的纵向部分26与后者(该第一和第二类型的沟槽的纵向部分)形成相应的经扩展区域32。
平行于y轴定向并且属于第三类型的相邻沟槽16c的多对横向沟槽部分108界定了相应的减小的区域34。而且，平行于y轴定向并且与第一和第二类型的沟槽16a、16b的纵向部分相邻的横向沟槽部分108与后者(该第一和第二类型的沟槽的纵向部分)形成相应的减小的区域34。
另外，每个沟槽环106可以界定相应的虚拟区域232(举例而言，图6中只详细展示了一个虚拟区域232，其中，然而其中可以形成相应虚拟区域232的其他区域用术语“虚拟”表示)。
在没有任何一般性损失的情况下，虚拟区域232与经扩展区域32相同(除了可能的尺寸变化之外)并且因此包括：相应的本体接触区域(由255标示)，该相应的本体接触区域进而包括对应的表面部分(由257标示)以及一对掩埋部分(由259标示)；以及发射极区域的对应环形部分(由253标示)。然而，虚拟区域232完全被相应的沟槽环106环绕，并且因此其本身的环形部分253不与发射极区域50的任何完整部分51相接触。另外，即使在图6中不可见，虚拟区域232不位于相应窗口62下面，而是被介电区域60完整地覆盖。因此，顶部金属喷镀64与本体接触区域255的表面部分257并且与发射极区域的环形部分253(这两者与介电区域60接触)隔开。换言之，介电区域60完全地覆盖每个沟槽环106，在每个沟槽环中形成虚拟区域。
(可选的)虚拟区域的存在使得能够改进关于可能短路的保护。
当前半导体器件提供的优点从前述讨论中清楚地显现。具体地，本半导体器件的特征在于减小的电压VCE饱和并且可以用传统技术制造。
最后，清楚的是，可以对本半导体器件进行修改和变化，而不会由此脱离本发明的范围。
一般地，如之前所解释的，该沟槽的形状可以相对于已经描述的内容变化。因此，倘若经扩展区域的沿着x轴测量的最大宽度无论如何都大于减小的区域的最大宽度，则经扩展区域的形状以及减小的区域的形状可以变化。
同样，发射极区域的环形部分的形状可以相对于已经描述的内容而变化，本体接触区域的形状以及窗口的形状也同样。而且，在每个经扩展区域内，放出至顶表面上的上层(如果存在的话)的顶部部分的形状可以变化。
在这些沟槽内，栅极区域40可以具有不同形状和/或在同一沟槽中可以存在不止一个栅极区域；例如，在每个沟槽内可以存在两个栅极区域，被相应的介电分隔件隔开。
第二下层10进一步可以是N型的而不是P型的，在这种情况下，半导体器件形成MOS功率晶体管而非IGBT。
关于可能虚拟区域的存在，其中的一个或多个可以位于相应窗口之下，在这种情况下，本体接触区域的相应表面部分与顶部金属喷镀接触从而形成相应的有源单元。
另外，所有的掺杂类型相对于已经描述的内容可能是相反的，同样参照MOS晶体管。
最终，下述实施例是可能的：在这些实施例中，沟槽中仅一部分(以及因此还有相应的绝缘层和相应的栅极区域)遵循所描述的轮廓。因此，可以给定一沟槽使得其仅一部分与另一沟槽的与其相邻的一部分一起界定彼此联通的(即，共享发射极区域)经扩展区域和减小的区域。

Claims (11)

1.一种竖直沟道半导体器件，包括：
- 半导体本体，所述半导体本体包括具有第一导电类型的衬底以及具有第二导电类型的上层，所述半导体本体由顶表面所界定；以及
- 第一部分沟槽和第二部分沟槽，所述第一部分沟槽和所述第二部分沟槽在所述半导体本体内从所述顶表面开始延伸；
在所述第一部分沟槽和所述第二部分沟槽中的每一个内，所述半导体器件进一步包括：
- 相应的导电区域以及环绕所述导电区域并与所述上层接触的相应的绝缘层；
并且其中，所述第一部分沟槽和所述第二部分沟槽横向地界定第一半导体区域和第二半导体区域，所述第一半导体区域的最大宽度比所述第二半导体区间的最大宽度更大；所述半导体器件进一步包括具有所述第一导电类型的第一发射极区域，所述第一发射极区域从所述顶表面开始延伸进入所述上层中并且包括：
- 所述第一部分沟槽和所述第二部分沟槽之间的完整部分，所述完整部分在所述第二半导体区域中延伸；以及
- 第一环形部分，所述第一环形部分在所述第一半导体区域中延伸，与所述完整部分并且与所述第一部分沟槽和所述第二部分沟槽的所述绝缘层接触，所述第一环形部分横向地环绕具有所述第二导电类型的顶部区域，其中，所述第一部分沟槽和所述第二部分沟槽中至少一者包括至少一个第二环形部分以及连接在一起的对应的纵向部分；并且其中，所述第二环形部分具有闭合形状并与自身的外侧横向地界定所述第二半导体区域，所述第一部分沟槽和所述第二部分沟槽中的所述至少一者的所述纵向部分横向地界定所述第一半导体区域。
2.根据权利要求1所述的半导体器件，进一步包括具有所述第二导电类型的第一本体接触区域，所述第一本体接触区域的掺杂水平高于所述上层的掺杂水平并且包括第一表面部分，所述第一本体接触区域形成所述顶部区域并从与所述上层接触的所述顶表面开始延伸进入所述半导体本体中。
3.根据权利要求2所述的半导体器件，其中，所述第一本体接触区域进一步包括至少一个掩埋部分，所述至少一个掩埋部分与所述第一表面部分接触并且在与其直接接触的所述第一环形部分下面在所述上层内延伸。
4. 根据权利要求2或权利要求3所述的半导体器件，进一步包括：
- 介电区域，所述介电区域被安排在所述顶表面的顶部上；以及
- 顶部金属喷镀，所述顶部金属喷镀延伸穿过所述介电区域从而与所述第一本体接触区域的所述表面部分以及所述第一发射极区域的所述第一环形部分接触。
5. 根据权利要求1-3中任一项所述的半导体器件，其中，所述第一部分沟槽至少包括：
- 第一纵向部分和第二纵向部分，所述第一纵向部分和所述第二纵向部分在第一方向上延伸并且在与所述第一方向垂直的第二方向上横向地错开；以及
- 横向部分，所述横向部分在横向于所述第一方向的方向上延伸并且将所述第一纵向部分和所述第二纵向部分连接；
并且其中，所述第一纵向部分和所述第二纵向部分之一与所述横向部分一起界定所述第一半导体区域，所述第一纵向部分和所述第二纵向部分中的另一个界定所述第二半导体区域。
6.根据权利要求5所述的半导体器件，其中，在与所述第一方向和所述第二方向平行的平面内，所述第一半导体区域基本上具有选自以下各项的形状：六边形、矩形、或正方形；并且其中，在所述平面内，所述第二半导体区域基本上具有矩形形状。
7.根据权利要求6所述的半导体器件，包括彼此隔开的多个沟槽；并且其中，多对相邻沟槽界定六边形形状和矩形形状，所述六边形形状之一形成所述第一半导体区域，所述矩形形状之一形成所述第二半导体区域；并且其中，所述六边形形状在所述平面内根据蜂巢状图案安排。
8. 根据权利要求1所述的半导体器件，其中，所述第一半导体区域的所述最大宽度包括在2 μm至20 μm之间；并且其中，所述第二半导体区域的所述最大宽度包括在0.05 μm至0.5 μm之间。
9.根据权利要求4所述的半导体器件，进一步包括具有所述第一导电类型的第二发射极区域，所述第二发射极区域从所述顶表面开始延伸进入所述上层中并且包括对应的第二环形部分，所述第二发射极区域在所述第二环形部分中延伸；所述半导体器件进一步包括具有所述第二导电类型的第二本体接触区域，所述第二本体接触区域的掺杂水平高于所述上层的掺杂水平并且包括对应的第二表面部分，所述第二本体接触区域从与所述上层接触的所述顶表面开始延伸进入所述半导体本体中，并且被所述第二发射极区域的所述第二环形部分横向地环绕。
10.根据权利要求9所述的半导体器件，其中，所述介电区域与所述第二本体接触区域的所述第二表面部分以及所述第二发射极区域的所述第二环形部分接触。
11.根据权利要求1-3中任一项所述的半导体器件，其中，所述半导体本体进一步包括具有所述第二导电类型的下层，所述衬底被安排在所述上层与所述下层之间。
CN201710386000.3A 2016-10-27 2017-05-26 具有减小的饱和电压的竖直沟道半导体器件 Active CN108010963B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102016000108699A IT201600108699A1 (it) 2016-10-27 2016-10-27 Dispositivo semiconduttore a canale verticale con ridotta tensione di saturazione
IT102016000108699 2016-10-27

Publications (2)

Publication Number Publication Date
CN108010963A CN108010963A (zh) 2018-05-08
CN108010963B true CN108010963B (zh) 2022-01-11

Family

ID=58010290

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201720603731.4U Withdrawn - After Issue CN207637805U (zh) 2016-10-27 2017-05-26 竖直沟道半导体器件
CN201710386000.3A Active CN108010963B (zh) 2016-10-27 2017-05-26 具有减小的饱和电压的竖直沟道半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201720603731.4U Withdrawn - After Issue CN207637805U (zh) 2016-10-27 2017-05-26 竖直沟道半导体器件

Country Status (3)

Country Link
US (1) US10115811B2 (zh)
CN (2) CN207637805U (zh)
IT (1) IT201600108699A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN109037314B (zh) * 2018-08-15 2023-07-04 深圳市金誉半导体有限公司 一种晶体管及其制作方法
US10950699B2 (en) * 2019-08-05 2021-03-16 Vishay-Siliconix, LLC Termination for vertical trench shielded devices
CN111933702B (zh) * 2020-09-22 2021-01-29 中芯集成电路制造(绍兴)有限公司 绝缘栅双极型晶体管及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213951A (ja) * 1996-01-30 1997-08-15 Toshiba Corp 半導体装置
JPH11330469A (ja) * 1998-05-21 1999-11-30 Nec Kansai Ltd 絶縁ゲート型半導体装置
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置
WO2003023861A2 (en) * 2001-09-13 2003-03-20 Koninklijke Philips Electronics N.V. Edge termination in mos transistors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3329707B2 (ja) * 1997-09-30 2002-09-30 株式会社東芝 半導体装置
US6005271A (en) * 1997-11-05 1999-12-21 Magepower Semiconductor Corp. Semiconductor cell array with high packing density
JP2007042892A (ja) * 2005-08-03 2007-02-15 Sharp Corp トレンチ型ｍｉｓｆｅｔ
EP2342753B1 (en) * 2008-09-30 2018-01-17 Ixys Corporation Insulated gate bipolar transistor
JP6037499B2 (ja) * 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP6440989B2 (ja) * 2013-08-28 2018-12-19 ローム株式会社 半導体装置
JP6495751B2 (ja) * 2015-06-10 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP2017022311A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213951A (ja) * 1996-01-30 1997-08-15 Toshiba Corp 半導体装置
JPH11330469A (ja) * 1998-05-21 1999-11-30 Nec Kansai Ltd 絶縁ゲート型半導体装置
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置
WO2003023861A2 (en) * 2001-09-13 2003-03-20 Koninklijke Philips Electronics N.V. Edge termination in mos transistors

Also Published As

Publication number Publication date
CN108010963A (zh) 2018-05-08
US10115811B2 (en) 2018-10-30
US20180122926A1 (en) 2018-05-03
CN207637805U (zh) 2018-07-20
IT201600108699A1 (it) 2018-04-27

Similar Documents

Publication Publication Date Title
US10804355B2 (en) Dual-gate trench IGBT with buried floating P-type shield
CN107039419B (zh) 半导体装置
US9048282B2 (en) Dual-gate trench IGBT with buried floating P-type shield
KR101933244B1 (ko) 절연형 게이트 바이폴라 트랜지스터
CN108010963B (zh) 具有减小的饱和电压的竖直沟道半导体器件
TWI613732B (zh) 溝槽式mosfet及其製備方法
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
JP4166627B2 (ja) 半導体装置
JP7279770B2 (ja) 半導体装置
KR19990045294A (ko) 전계 효과 트랜지스터 및 그 제조 방법
US9634131B2 (en) Insulated gate bipolar device
JP2013522924A (ja) 電力半導体デバイス
CN111370485B (zh) 沟槽型垂直双扩散金属氧化物半导体场效应晶体管
US11139376B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7056031B2 (ja) 半導体装置
CN105637644A (zh) 碳化硅半导体装置，碳化硅半导体装置的制造方法以及碳化硅半导体装置的设计方法
KR101589904B1 (ko) 반도체장치
US8227857B2 (en) Planar extended drain transistor and method of producing the same
US10892359B2 (en) Semiconductor device
JP6173987B2 (ja) 半導体装置
CN116722027A (zh) 一种具有载流子存储层的超结igbt器件及其制造方法
KR101893615B1 (ko) 반도체 소자 및 그 소자의 제조 방법
CN115548088A (zh) 一种半导体器件
JPH02189979A (ja) 静電誘導型スイッチング素子及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant