TWI453827B - Vertical NPN transistor and its manufacturing method - Google Patents
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Description
本發明涉及半導體器件製造領域,尤其涉及一種垂直NPN電晶體及其製造方法。
雙極電晶體是構成現代大型積體電路的器件結構之一,雙極電晶體優點在於操作速度快、單位晶片面積的輸出電流大、導通電壓變動小,適於製作類比電路。
隨著半導體工藝的不斷發展,對器件性能要求越來越高。在傳統的雙極電晶體(例如垂直NPN電晶體)製作工藝中,通常採用兩步基區/發射區熱過程來形成有效基區寬度,即先進行基區硼注入/擴散形成基極,再進行發射區的磷注入/擴散形成發射極,由基極和發射極的深度差來得到基區寬度。
現有形成垂直NPN電晶體的製造工藝如下:如圖1所示,提供半導體襯底100,所述半導體襯底100的材料可以是矽或矽鍺等;向半導體襯底100內注入銻離子且進行擴散,形成N型埋層區域101;採用外延法在N埋層區域101上形成N型外延層102。
如圖2所示,在N型外延層102上形成第一光刻膠層(未圖示),經過光刻工藝後,在第一光刻膠層上定義出基區開口圖形;以第一光刻膠層為掩膜(mask),沿基區開口圖形向N型外延層102中注入P型離子並進行擴散,形成基極104,所述P型離子為硼離子。
參考圖3,去除第一光刻膠層後,在N型外延層102上形成第二光刻膠層(未圖示),經過光刻工藝後,在第二光刻膠層上定義出發射區開口圖形;以第二光刻膠層為掩膜,沿發射區開口圖形向N型外延層102中注入N型離子並進行擴散,形成發射極106,所述N型離子為磷離子。所述發射極106包含於基極104內,且基極104深度大於發射極106。
由於現有工藝形成的NPN電晶體中發射極是包含於基極內的,這樣會產生發射極電流集邊效應,使發射極邊緣的電流密度增大,產生基區電導調製效應,同時也減小了發射極中央電流密度,使發射極面積不能充分利用。
本發明解決的問題是提供一種垂直NPN電晶體及其製造方法,防止發射極邊緣電流密度增大,中央電流密度減小。
為解決上述問題,本發明提供一種垂直NPN電晶體的製造方法,包括:提供半導體襯底;向半導體襯底注入離子且擴散,形成N型埋層區域;在N型埋層區域上形成第一N型外延層,作為集電極;在第一N型外延層上形成P型外延層,作為基極;在P型外延層上形成氧化層;刻蝕氧化層至露出P型外延層,形成發射極開口;向發射極開口內填充滿第二N型外延層,作為發射極。
可選的,所述P型外延層的材料為外延單晶矽,厚度為1μm~3μm。
可選的,所述第一N型外延層的材料為外延單晶矽,厚度為4μm~5μm。
可選的,所述第二N型外延層的材料為外延單晶矽,厚度為2μm~3μm。
可選的,所述氧化層的材料為含矽氧化物,厚度為2500埃~3500埃。
可選的,所述形成氧化層的方法為化學氣相沉積法或熱氧化法。
可選的,所述填充第二N型外延層的方法為選擇性外延法。
本發明還提供一種垂直NPN電晶體,包括:半導體襯底;位於半導體襯底內的N型埋層區域;位於N埋層區域上的作為集電極的第一N型外延層;其特徵在於,還包括:位於第一N型外延層上的作為基極的P型外延層;位於P型外延層上的氧化層,所述氧化層內具有貫穿其厚度的發射極開口;填充滿發射極開口的第二N型外延層,作為發射極。
可選的,所述P型外延層的材料為外延單晶矽,厚度為1μm~3μm。
可選的,所述第二N型外延層的材料為外延單晶矽,厚度為2μm~3μm。
可選的,所述氧化層的材料為含矽氧化物,厚度為2500埃~3500埃。
與現有技術相比,本發明具有以下優點:發射極不包含於基極內,消除了發射極電流集邊效應。
另外,本發明還節省了一道光刻工藝,使工藝流程更簡潔,節省了工藝成本。
現有工藝形成的NPN電晶體中發射極是包含於基極內的,這樣會產生發射極電流集邊效應,使發射極邊緣的電流密度增大,產生基區電導調製效應,同時也減小了發射極中央電流密度,使發射極面積不能充分利用。
本發明形成垂直NPN電晶體的具體實施方式流程如圖4所示,執行步驟S1,提供半導體襯底;執行步驟S2,向半導體襯底注入離子且擴散,形成N型埋層區域;執行步驟S3,在N型埋層區域上形成第一N型外延層,作為集電極;執行步驟S4,在第一N型外延層上形成P型外延層,作為基極;執行步驟S5,在P型外延層上形成氧化層;執行步驟S6,刻蝕氧化層至露出P型外延層,形成發射極開口;執行步驟S7,向發射極開口內填充滿第二N型外延層,作為發射極。
基於上述實施方式形成的垂直NPN電晶體,包括:半導體襯底;位於半導體襯底內的N型埋層區域;位於N埋層區域上的作為集電極的第一N型外延層;其特徵在於,還包括:位於第一N型外延層上的作為基極的P型外延層;位於P型外延層上的氧化層,所述氧化層內具有貫穿其厚度的發射極開口;填充滿發射極開口的第二N型外延層,作為發射極。
本發明製作的NPN電晶體中發射極不包含於基極內,消除了發射極電流集邊效應。另外,本發明還節省了一道光刻工藝,使工藝流程更簡潔,節省了工藝成本。
下面結合附圖對本發明的具體實施方式做詳細的說明。
圖5至圖7是本發明形成垂直NPN電晶體的實施例示意圖。如圖5所示,提供半導體襯底200,所述半導體襯底200的材料可以是矽或矽鍺等;向半導體襯底內注入N型離子,形成N型埋層區域201,所述注入的N型離子為銻離子,注入離子的劑量為5×1014
/cm2
~8×1014
/cm2
,能量為40Kev~80Kev;然後,採用退火的工藝使N型離子擴散。接著,採用外延生長法在N型埋層區域201上形成作為集電極的第一N型外延層202,所述第一N型外延層202的材料為外延單晶矽,厚度為4μm~5μm。
繼續參考圖5,採用外延生長法在第一N型外延層202上形成厚度為外1μm~3μm的P型外延層204,所述P型外延層204的材料為外延單晶矽。
本實施例中,所述P型外延層204作為NPN電晶體的基極。
如圖6所示,用化學氣相沉積法或熱氧化法在P型外延層204上形成厚度為2500埃~3500埃的氧化層206,所述氧化層206的材料為含矽氧化物,例如二氧化矽。如果氧化層206的材料為二氧化矽,則形成方法為熱氧化法。
本實施例中,氧化層206的厚度優選3000埃。氧化層206的作用為防止後續選擇性外延生長時在發射區外生長單晶矽。
繼續參考圖6,用旋塗法在氧化層206上形成光刻膠層(未圖示),經過曝光顯影工藝後,在光刻膠層上定義出發射極圖形;以光刻膠層為掩膜,沿發射極圖形,用乾式刻蝕法刻蝕氧化層206至露出P型外延層204,形成發射極開口。
如圖7所示,採用選擇性外延方法有選擇性的在發射極開口內沉積並填充滿第二N型外延層207,形成發射極,所述第二N型外延層207的厚度與氧化層206一致。
除上述實施例外,還有其它實施例,採用外延方法在氧化層206上形成第二N型外延層207,且第二N型外延層207填充滿發射極開口;用化學機械拋光法平坦化第二N型外延層207至露出氧化層206,所述發射極開口內的第二N型外延層207作為發射極。
最後,進行退火工藝,使離子擴散均勻。
基於上述實施例形成的垂直NPN電晶體,包括:半導體襯底200;N型埋層區域201,位於半導體襯底200內;第一N型外延層202,位於N埋層區域201上,作為垂直NPN電晶體的集電極;P型外延層204,位於N型外延層202上,作為垂直NPN電晶體的基極;氧化層206,位於P型外延層204上,所述氧化層206內具有貫穿其厚度的發射極開口;N型外延層207,填充滿發射極開口,作為垂直NPN電晶體的發射極。
本發明的方案除了適用垂直NPN電晶體外,還可以用於形成垂直PNP電晶體。例如:提供半導體襯底;向半導體襯底注入離子且擴散,形成N型埋層區域;在N型埋層區域上形成第一P型外延層,作為集電極;在第一P型外延層上形成N型外延層,作為基極;在N型外延層上形成氧化層;刻蝕氧化層至露出N型外延層,形成發射極開口;向發射極開口內填充滿第二P型外延層,作為發射極。
雖然本發明已以較佳實施例披露如上,但本發明並非限定於此。任何本領域技術人員,在不脫離本發明的精神和範圍內,均可作各種更動與修改,因此本發明的保護範圍應當以權利要求所限定的範圍為准。
S1...步驟
S2...步驟
S3...步驟
S4...步驟
S5...步驟
S6...步驟
S7...步驟
200...半導體襯底
201...N型埋層區域
202...第一N型外延層
204...P型外延層
206...氧化層
207...第二N型外延層
圖1至圖3是現有形成垂直NPN電晶體的示意圖;
圖4是本發明形成垂直NPN電晶體的具體實施方式流程圖;
圖5至圖7是本發明形成垂直NPN電晶體的實施例示意圖。
200...半導體襯底
201...N型埋層區域
202...第一N型外延層
204...P型外延層
206...氧化層
207...第二N型外延層
Claims (11)
- 一種垂直NPN電晶體的製造方法,其特徵在於,包括:提供半導體襯底;向半導體襯底注入離子且擴散,形成N型埋層區域;在N型埋層區域上形成第一N型外延層,作為集電極;在第一N型外延層上形成P型外延層,作為基極;在P型外延層上形成氧化層;刻蝕氧化層至露出P型外延層,形成發射極開口;向發射極開口內填充滿第二N型外延層,作為發射極。
- 依據申請專利範圍第1項所述之垂直NPN電晶體的製造方法,其特徵在於,所述P型外延層的材料為外延單晶矽,厚度為1μm~3μm。
- 依據申請專利範圍第1項所述之垂直NPN電晶體的製造方法,其特徵在於,所述第一N型外延層的材料為外延單晶矽,厚度為4μm~5μm。
- 依據申請專利範圍第1項所述之垂直NPN電晶體的製造方法,其特徵在於,所述第二N型外延層的材料為外延單晶矽,厚度為2μm~3μm。
- 依據申請專利範圍第1項所述之垂直NPN電晶體的製造方法,其特徵在於,所述氧化層的材料為含矽氧化物,厚度為2500埃~3500埃。
- 依據申請專利範圍第5項所述之垂直NPN電晶體的製造方法,其特徵在於,所述形成氧化層的方法為化學氣相沉積法或熱氧化法。
- 依據申請專利範圍第1項所述之垂直NPN電晶體的製造方法,其特徵在於,所述填充第二N型外延層的方法為選擇性外延法。
- 一種垂直NPN電晶體,包括:半導體襯底,位於半導體襯底內的N型埋層區域,位於N埋層區域上的作為集電極的第一N型外延層;其特徵在於,還包括:位於第一N型外延層上的作為基極的P型外延層;位於P型外延層上的氧化層,所述氧化層內具有貫穿其厚度的發射極開口;填充滿發射極開口的第二N型外延層,作為發射極。
- 依據申請專利範圍第8項所述之垂直NPN電晶體,其特徵在於,所述P型外延層的材料為外延單晶矽,厚度為1μm~3μm。
- 依據申請專利範圍第8項所述之垂直NPN電晶體,其特徵在於,所述第二N型外延層的材料為外延單晶矽,厚度為2μm~3μm。
- 依據申請專利範圍第8項所述之垂直NPN電晶體,其特徵在於,所述氧化層的材料為含矽氧化物,厚度為2500埃~3500埃。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19742624A1 (de) * | 1997-09-26 | 1999-04-22 | Siemens Ag | Herstellverfahren für einen vertikalen Bipolartransistor |
US6465325B2 (en) * | 2001-02-27 | 2002-10-15 | Fairchild Semiconductor Corporation | Process for depositing and planarizing BPSG for dense trench MOSFET application |
US6657254B2 (en) * | 2001-11-21 | 2003-12-02 | General Semiconductor, Inc. | Trench MOSFET device with improved on-resistance |
US6946348B2 (en) * | 2002-05-03 | 2005-09-20 | Fairchild Semiconductor Corporation | Low voltage high density trench-gated power device with uniformity doped channel and its edge termination technique |
US7132344B1 (en) * | 2004-12-03 | 2006-11-07 | National Semiconductor Corporation | Super self-aligned BJT with base shorted field plate and method of fabricating |
-
2010
- 2010-08-20 TW TW099127934A patent/TWI453827B/zh active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19742624A1 (de) * | 1997-09-26 | 1999-04-22 | Siemens Ag | Herstellverfahren für einen vertikalen Bipolartransistor |
US6465325B2 (en) * | 2001-02-27 | 2002-10-15 | Fairchild Semiconductor Corporation | Process for depositing and planarizing BPSG for dense trench MOSFET application |
US6657254B2 (en) * | 2001-11-21 | 2003-12-02 | General Semiconductor, Inc. | Trench MOSFET device with improved on-resistance |
US6946348B2 (en) * | 2002-05-03 | 2005-09-20 | Fairchild Semiconductor Corporation | Low voltage high density trench-gated power device with uniformity doped channel and its edge termination technique |
US7132344B1 (en) * | 2004-12-03 | 2006-11-07 | National Semiconductor Corporation | Super self-aligned BJT with base shorted field plate and method of fabricating |
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