KR100821084B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서,
소스/드레인 영역 및 상기 소스/드레인 영역 사이에 채널 영역이 형성된 반도체 기판, 상기 반도체 기판 내에 매립되고 상기 소스/드레인 영역의 하부에 형성되며 일정 부분이 개방된 제1 산화막층, 상기 채널 위에 형성된 제2 산화막층, 상기 제2 산화막층 위에 형성된 게이트 전극, 및, 상기 제2 산화막층과 상기 게이트 전극의 측면에 형성된 스페이서로 구성되어,
간단한 공정으로도 SOI 소자 기판을 제조할 수 있으며, 셀프 히팅 현상으로 인한 소자의 성능 감소를 방지할 수 있으며, 접합 커패시턴스를 제거함으로써 기존의 SOI 소자와 동일한 성능을 구현할 수 있는 효과가 있다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and the Fabricating Method thereof}
도 1은 종래의 SOI(Silicon On Insulator)구조를 가진 반도체 소자를 도시한 단면도,
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도,
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 제1 제조 방법을 도시한 공정도,
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자 제2 제조 방법을 도시한 공정도,
도 5는 본 발명에 따른 반도체 소자에서 열이 방출되는 경로를 도시한 도이다.
본 발명은 반도체 소자, 특히, SOI(Silicon On Insulator)구조를 가진 반도 체 소자에 관한 것이다.
현재의 실리콘 기판(Bulk-Si)에서의 씨모스(CMOS) 소자의 크기 축소(Scaling down)은 그 한계점에 이르고 있으며, 이를 극복하기 위해 많은 대안들이 제시되고 있다.
그 중에서도 SOI는 유력한 대안으로 제시되고 있는데, 이는 소자의 접합 캐패시턴스(junction capacitance)를 현저히 줄일 수 있고, 기판의 도핑 농도를 낮출 수 있기 때문에 소자의 성능을 극대화할 수 있다는 장점이 있기 때문이다.
이와 같은 SOI 소자의 제조 방법은 웨이퍼 전체를 SOI 기판으로 만들기 위하여 산소를 주입하는 SIMOX(Silicon Implanted Oxygen) 방식과 본딩(Bonding)를 이용한 BESOI(Bond and Etchback SOI) 등의 기술들이 적용되고 있다.
그러나, SOI 기판 제조의 복잡함과 셀프 히팅(Self heating) 현상으로 인한 소자의 성능 감소가 문제가 되고 있다.
셀프 히팅 현상은 반도체 기판으로 주로 사용되는 실리콘(Si)의 열전도도가 산화막(SiO2)의 열전도도 보다 커서 실리콘 기판에 산소를 주입한 후, 소스/드레인 영역 형성을 위해 불순물을 도핑하고 열확산 공정을 할 때, 도 1에 도시된 종래의 SOI(Silicon On Insulator)구조를 가진 반도체 소자는 소스/드레인 영역에서 생긴 열이 산화막층에 가해져서 산화막층이 가열되는 현상을 말한다. 산화막층이 가열됨으로 인해 반도체 소자의 성능 저하의 문제점이 생긴다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 그 제조 방법이 간단하면서도 셀프 히팅 현상을 방지하여 반도체 소자의 성능을 개선할 수 있는 반도체 소자를 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는,
소스/드레인 영역 및 상기 소스/드레인 영역 사이에 채널 영역이 형성된 반도체 기판;
상기 반도체 기판 내에 매립되고 상기 소스/드레인 영역의 하부에 형성되며 일정 부분이 개방된 제1 산화막층;
상기 채널 위에 형성된 제2 산화막층;
상기 제2 산화막층 위에 형성된 게이트 전극; 및,
상기 제2 산화막층과 상기 게이트 전극의 측면에 형성된 스페이서를 포함한다.
또한, 상기 제1 산화막층은 상기 소스/드레인 영역의 하부에 형성되며 상기 채널 영역의 하부는 개방된다.
또한, 상기 제1 산화막층은 SiO2이다.
또한, 상기 제1 산화막층의 두께는 상기 소스/드레인 영역 두께의 1/3.5 내지 1/4.5이다.
또한, 상기 제1 산화막층의 두께는 20 내지 30 ㎚이다.
본 발명에 따른 반도체 소자의 제1 제조 방법은,
반도체 기판 위에 제2 산화막층, 게이트 전극용 폴리, 포토레지스트를 차례로 적층하는 단계;
상기 포토레지스트를 노광하고 현상하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 하여 게이트 전극용 폴리 및 제2 산화막층을 식각하는 단계;
상기 포토레지스트 패턴을 마스크로 하여 산소를 주입하는 단계;
상기 포토레지스트 패턴을 제거하는 단계; 및,
상기 주입된 산소가 열공정에 의해 제1 산화막층으로 형성되게 하는 단계를 포함한다.
또한, 본 발명에 따른 반도체 소자의 제2 제조 방법은,
반도체 기판 위에 제1 포토레지스트를 도포하는 단계;
상기 제1 포토레지스트를 노광하고 현상하여 제1 포토레지스트 패턴을 형성하는 단계;
상기 제1 포토레지스트 패턴을 마스크로 하여 산소를 주입하는 단계;
상기 제1 포토레지스트 패턴을 제거하는 단계;
상기 주입된 산소가 열공정에 의해 제1 산화막층으로 형성되게 하는 단계;
상기 반도체 기판 위에 제2 산화막층, 게이트 전극용 폴리, 제2 포토레지스트를 차례로 적층하는 단계;
상기 제2 포토레지스트를 노광하고 현상하여 제2 포토레지스트 패턴을 형성하는 단계;
상기 제2 포토레지스트 패턴을 식각 마스크로 하여 게이트 전극용 폴리 및 제2 산화막층을 식각하는 단계; 및,
상기 제2 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 제1 및 제2 제조 방법에 있어서,
상기 산소 주입 단계는 100 내지 200 keV의 전압, 산소 농도는 3×1015 내지 5×1015 도스(dose)로, 1100 내지 1200℃에서 40분 내지 80분 동안 실시한다.
또한, 상기 제1 및 제2 제조 방법에 있어서,
상기 산소 주입 단계는 150 keV의 전압, 산소 농도는 4×1015 도스(dose)로, 1150℃에서 60분 동안 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도, 도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 제1 제조 방법을 도시한 공정도, 도 4a 내지 도 4f는 본 발명에 따른 반도체 소자 제2 제조 방법을 도시한 공정도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판(10)에 소스/드레인 영역(20) 및 상기 소스/드레인 영역 사이에 채널 영역(C)이 형성되고, 제1 산화막층(30)이 상기 반도체 기판 내에 매립되어 상기 소스/드레인 영역의 하부에 형성되며 일정 부분이 개방된다.
상기 제1 산화막층(30)은 소스/드레인 영역(20)의 하부에 형성되고 채널 영역(C)의 하부가 개방되는 것이 바람직하며, 그 두께는 상기 소스/드레인 영역 두께 의 1/3.5 내지 1/4.5이며, 20 내지 30 ㎚ 인 것이 바람직하다.
상기 채널 영역(C) 위에 제2 산화막층(40)이 형성되고, 상기 제2 산화막층 위에 게이트 전극(50)이 형성된다. 상기 제2 산화막층(40)과 상기 게이트 전극의 측면에는 스페이서(60)가 형성된다.
상기와 같이 구성된 본 발명에 따른 반도체 소자의 제1 제조 방법은 다음과 같다.
도 3a에 도시된 바와 같이, 반도체 기판 표면을 산화하여 제2 산화막층(41)을 형성한 다음, 그 위에 게이트 전극용 폴리(51)를 적층하고, 그 위에 포토레지스트(P1)를 도포한다.
그 다음, 도 3b에 도시된 바와 같이, 상기 포토레지스트를 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 소정 영역에 포토레지스트 패턴(P)을 형성한다.
상기 포토레지스트 패턴(P)을 식각 마스크로 삼아 상기 게이트 전극용 폴리(51)와 제2 산화막층(41)을 RIE(Reactive Ion Etching) 등의 방법으로 건식 식각하여 게이트 전극(50)과 제2 산화막층(40)을 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 상기 포토레지스트 패턴(P)을 마스크로 하여 산소이온을 주입한다. 이 때, 상기 산소를 주입하기 위해, 100 내지 200 keV의 전압을 가하고, 산소 농도는 3×1015 내지 5×1015 도스(dose)로 하여, 1100 내지 1200℃에서 40분 내지 80분 동안 실시하는 것이 바람직하다. 또한, 150 keV의 전압을 가하고, 산소 농도는 4×1015 도스(dose)로 하여, 1150℃에서 60분 동안 실시하는 것이 더욱 바람직하다. 상기 도스는 평방센티미터당 이온수를 뜻한다.
상기의 전압, 산소 농도, 온도 및 시간 조건으로 산소 주입 공정(O2 Implant)을 실시하면 상기 반도체 기판의 표면 하부의 적정한 위치에 산소층(A)이 스스로 위치하게 된다. 상기 조건을 적절히 변화시키면 산소층이 형성되는 위치를 조절할 수 있으며, 위의 조건은 후공정에서 형성되는 소스/드레인 영역의 두께와 제1 산화막층에서 실리콘 기판으로의 열 방출의 효율을 극대화시키는 수치이다.
상기와 같이 포토레지스트 패턴(P)을 산소 주입 마스크로 하여 산소 주입 공정을 함으로써, 소스/드레인 영역의 하부에만 산소층(A)이 형성된다.
그 다음, 도 3d에 도시된 바와 같이, 식각 마스크 및 이온주입 마스크로 사용되었던 상기 포토레지스트 패턴(P)을 제거한 후, 열 공정 등의 활성화 공정(activation)으로 상기 주입된 산소(O2)와 반도체 기판의 실리콘(Si)이 반응하여 제1 산화막층(SiO2)(30)이 형성되도록 한다. 이 공정에서 소스/드레인 영역의 하부에만 형성된 산소층이 열을 받음에 따라 확산하여 제1 산화막층은 종횡방향으로 일정 부분 확산하게 된다.
그 다음, 상기 게이트 전극(50) 및 제2 산화막층(40)의 측면에 스페이서(60)를 형성하고, 공지의 방법으로 소스/드레인 영역을 형성한 후, 콘택홀, 비아홀 등을 통해 금속배선을 형성하여 통상의 반도체 소자 공정을 진행하여 본 발명의 반도 체 소자를 제조한다.
또한, 본 발명에 따른 반도체 소자의 제2 제조 방법은 다음과 같다.
도 4a에 도시된 바와 같이, 반도체 기판(10) 위에 제1 포토레지스트를 도포한 후, 상기 포토레지스트를 스텝퍼(stepper)와 같은 노광 장비를 사용하여 상기 포토레지스트 상에 포토레지스트 패턴을 축소투영 노광시킨 후, 현상(developing)하여 소정 영역에 포토레지스트 패턴(P)을 형성한다.
그 다음, 도 4b에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(P)을 이온주입 마스크로 하여 산소를 주입한다. 이 때, 산소 주입 공정의 조건은 상기 제1 제조 방법과 같다. 그 결과, 상기 반도체 기판(10) 내에 산소층(A)이 형성된다.
그 다음, 도 4c에 도시된 바와 같이, 이온주입 마스크로 사용되었던 상기 포토레지스트 패턴(P)을 제거한 후, 열 공정 등의 활성화 공정(activation)으로 상기 주입된 산소(O2)와 실리콘 기판의 실리콘(Si)이 반응하여 제1 산화막층(SiO2)(30)이 형성되도록 한다.
그 다음, 도 4d에 도시된 바와 같이, 상기 반도체 기판 위에 제2 산화막층(41), 게이트 전극용 폴리(51), 제2 포토레지스트(미도시)를 차례로 적층한 후, 상기 제2 포토레지스트를 노광하고 현상하여 제2 포토레지스트 패턴(P2)을 형성한다.
그 다음, 도 4f에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(P2)을 식각 마스크로 하여 게이트 전극용 폴리(51) 및 제2 산화막층(41)을 식각한 후, 상기 제2 포토레지스트 패턴을 제거한다.
그 다음, 상기 게이트 전극(50) 및 제2 산화막층(40)의 측면에 스페이서(60)를 형성하고, 공지의 방법으로 소스/드레인 영역을 형성한 후, 콘택홀, 비아홀 등을 통해 금속배선을 형성하여 통상의 반도체 소자 공정을 진행하여 본 발명의 반도체 소자를 제조한다.
상기와 같은 방법으로 제조된 본 발명의 반도체 소자는 소스/드레인 영역의 하부에 산화막층이 형성되고, 채널 영역의 하부에는 산화막층이 형성되지 않아서 소스/드레인 영역 형성을 위해 불순물을 도핑한 후, 열확산 공정을 하면, 도 5에서 화살표로 도시된 바와 같이, 소스/드레인 영역에서 생긴 열이 산화막층이 없는 채널 영역의 하부로 방출되어 상기 산화막층은 열을 덜 받게 되어 셀프 히팅 현상이 현저히 감소된다.
이상과 같이 본 발명에 따른 반도체 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 반도체 소자 및 그 제 조 방법에 의하면,
간단한 공정으로도 SOI 소자 기판을 제조할 수 있으며, 셀프 히팅 현상으로 인한 소자의 성능 감소를 방지할 수 있으며, 접합 커패시턴스를 제거함으로써 기존의 SOI 소자와 동일한 성능을 구현할 수 있는 효과가 있다.

Claims (9)

  1. 소스/드레인 영역 및 상기 소스/드레인 영역 사이에 채널 영역이 형성된 반도체 기판;
    상기 반도체 기판 내에 매립되고, 상기 소스/드레인 영역의 하부에 형성되며, 일정 부분이 개방되고, 두께가 상기 소스/드레인 영역 두께의 1/4.5 내지 1/3.5인 제1 산화막층;
    상기 채널 위에 형성된 제2 산화막층;
    상기 제2 산화막층 위에 형성된 게이트 전극; 및
    상기 제2 산화막층과 상기 게이트 전극의 측면에 형성된 스페이서
    를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 산화막층은 상기 소스/드레인 영역의 하부에 형성되며 상기 채널 영역의 하부는 개방된 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 산화막층은 SiO2인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 산화막층은 상기 게이트 전극의 하부가 개방된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1 산화막층의 두께는 20 내지 30 ㎚인 반도체 소자.
  6. 반도체 기판 위에 제2 산화막층, 게이트 전극용 폴리, 포토레지스트를 차례로 적층하는 단계;
    상기 포토레지스트를 노광하고 현상하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 게이트 전극용 폴리 및 제2 산화막층을 식각하는 단계;
    상기 포토레지스트 패턴을 마스크로 하여 산소를 주입하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및,
    상기 산소가 주입된 영역이 열공정에 의해 제1 산화막층으로 형성되게 하는 단계
    를 포함하는 반도체 소자 제조 방법.
  7. 반도체 기판 위에 제1 포토레지스트를 도포하는 단계;
    상기 제1 포토레지스트를 노광하고 현상하여 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 마스크로 하여 산소를 주입하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 산소가 주입된 영역이 열공정에 의해 제1 산화막층으로 형성되게 하는 단계;
    상기 반도체 기판 위에 제2 산화막층, 게이트 전극용 폴리, 제2 포토레지스트를 차례로 적층하는 단계;
    상기 제2 포토레지스트를 노광하고 현상하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 마스크로 하여 상기 게이트 전극용 폴리 및 제2 산화막층을 식각하는 단계; 및,
    상기 제2 포토레지스트 패턴을 제거하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 산소 주입 단계는 100 내지 200 keV의 전압, 산소 농도는 3×1015 내지 5×1015 도스(dose)로, 1100 내지 1200℃에서 40분 내지 80분 동안 실시하는 반도체 소자 제조 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 산소 주입 단계는 150 keV의 전압, 산소 농도는 4×1015 도스(dose)로, 1150℃에서 60분 동안 실시하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
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KR19990026679A (ko) * 1997-09-26 1999-04-15 구본준 트랜지스터의 제조방법

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