JPS6151879A - 縦型ｍｏｓ・ｆｅｔ - Google Patents

縦型ｍｏｓ・ｆｅｔ

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Publication number
JPS6151879A
JPS6151879A JP59173970A JP17397084A JPS6151879A JP S6151879 A JPS6151879 A JP S6151879A JP 59173970 A JP59173970 A JP 59173970A JP 17397084 A JP17397084 A JP 17397084A JP S6151879 A JPS6151879 A JP S6151879A
Authority
JP
Japan
Prior art keywords
drain
region
voltage
substrate
gate
Prior art date
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Pending
Application number
JP59173970A
Other languages
English (en)
Inventor
Daisuke Ueda
大助 上田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP59173970A priority Critical patent/JPS6151879A/ja
Publication of JPS6151879A publication Critical patent/JPS6151879A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高圧縦型ＭＯ５−，ＦＥＴに関する。
従来例の構成とその問題点 近年、晶耐圧の縦型ＭＯ８−ＦＥＴは重要視され、また
高耐圧化の必要性はますます高まってきている。第１図
は従来の高耐圧縦型ｎチャネルＭＯ８−ＦＥＴの構造断
面を示している。第１図において、（１）はソース電極
、（２）はゲート電極、（３）はドレイン電極、（４）
はｎ“ドレイン電極、（５）はｎ−エピタキシャルバッ
フ７層、（［ｊ）はＰ型ノベツクゲート領域、（７）は
ｎ＋ソース領域、（８）はソース・ドレイン間に電圧を
加えた時の空乏領域、（９）　ｊ！ソース・ドレイン間
に高電圧を加えた時に最も′電界の強くなる場所である
。
以上のように形成されたｎチャネル縦型ＭＯ５・ＦＥＴ
では、ドレイン電極（３）に電圧を印加すると、バック
ゲート領域（６）との間に空乏層（８）が拡がる。電圧
を更に加えると、空乏層（８）は更に拡がるが、電界の
最も高くなるパックゲート領域（６）の周辺部（９）で
降伏が起きる。この時の最大印加電圧は、ドレインバッ
ファ層（５）の比抵抗が高ければ高いほど大きな値を持
つ。然しながら、ゲート電極（２）に電圧を印加してＦ
ＥＴをオンにした時に流れる電流は、ドレインバッファ
領域（５）の抵抗弁で制限される。このためドレインバ
ッファ領域（５）の比抵抗はなるべく低くする必要があ
った。
発明の［１的 本発明はドレインバッファ層の比抵抗を低くしたままで
１ｌ１１ｈｔ圧化が容易な、縦型ＭＯ５−ＦＥＴを提供
することを目的とする。
発明の構成 本発明の縦型ＭＯ５−ＦＥＴは、半導体基板の表面部に
ゲートおよびソース領域が形成され前記半導体基板の底
部をドレインとし、かつ前記半導体基板の表面に形成さ
れた溝の側面にチャネルを設けると共に市記半導体基板
の表面に前記溝の底面よりも浅い真性領域を形成したこ
とを特徴とする。
実施例の説明 以下１本発明の一実施例を第２図に基づいて説明する。
第２図は本発明による縦型ＭＯＳ　−ＦＥＴの一実施例
を示し、（１１）はソース電極、（１２）はゲート電極
、　（１３）は１くレイン電極、　（１４）はｎ＋ドレ
イン領域、（１５）はｎ−エピタキシャルドレインバソ
ファ領域、　（１６）はｐ型バックゲート領域、（＋７
）はｎ“ソース領域、（１８）はソース・ドレイン間に
高電圧を加えた時の空乏領域、（１９）は電界集中の生
じやすいρｎ　Ｉ！＆、（２０）は真性領域で、溝部（
２１）の底面位置よりも浅く形成されている。
上記構成を動作に基づいて構成を更に詳しく説明する。
ドレイン電顕（１３）に電圧を印加すると、バックゲー
ト領域（１６）との間に空乏層（＋８）が生じる。印加
電圧を上昇させると、空乏層（１８）は拡大するが、電
界の集中の生じやすいｐ型バックゲート領域の周辺部に
おいては、表面に真性領域（２０）が形成されているた
め、空乏層は容易に拡がる。このため、従来例と比べて
表面付近の電界集中は大幅に緩和される。また、　ｉｉ
＋を部に形成されたゲートが真性領域を貫通しているた
め、ドレイン電流は真性領域（２０）の影響を受けない
、このため、ドレインバッファ層の低１７ｉ値を上げる
ことなく高耐圧化を可能とすることができる。
なお、本実施例は縦型ＭＯＳ−［’ＥＴのｎチャネルの
場合について述べたが、導電型をすべて逆にすることに
よってｎチャネルの場合についても同様に行えるのは言
うまでもない。
発明の詳細 な説明のように本発明の縦型ＭＯ８−ＦＥＴは、半導体
基板の表面部にゲートおよびソース領域が形成され前記
半導体基板の底部をドレインとし、かつ前記半導体基板
の表面に形成された溝の側面にチャネルを設けると共に
前記半ふ体基板の表面に前記溝の底面よりも浅い真性領
域を形成したため、ドレインバッファ層の抵抗を上げる
ことなしに容易に高耐圧化をはかることができ、その実
用的効果は大なるものがある。
【図面の簡単な説明】
第１図は従来の縦型ｎチャネルＭＯ３−ＦＥＴの構造断
面図、第２図は本発明の縦型ＭＯ５−ＦＥＴの一実施例
の構造断面図である。 （１１）・・・ソース電極、　（１２）・・ゲート電極
、　（１３）・・・ドレイン電極、（１４）・・・　ｎ
９ドレイン領域、（１５）・・・ｎ−エビタキシャルド
レインバソファ層、（１６）・・・ｐ型バックゲート領
域、　（１７）・・・　ｎ１ソース領域、（１８）・・
・ドレイン電圧印加時の空乏領域、　（＋９）・・・電
界集中の化しやすい領域、（２０）・・・真性領域、　
（２１）・・・溝部 代理人　　　森　　本　　義　　弘 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. １、半導体基板の表面部にゲートおよびソース領域が形
    成され前記半導体基板の底部をドレインとし、かつ前記
    半導体基板の表面に形成された溝の側面にチャネルを設
    けると共に前記半導体基板の表面に前記溝の底面よりも
    浅い真性領域を形成した縦型ＭＯＳ・ＦＥＴ。
JP59173970A 1984-08-21 1984-08-21 縦型ｍｏｓ・ｆｅｔ Pending JPS6151879A (ja)

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JP59173970A JPS6151879A (ja) 1984-08-21 1984-08-21 縦型ｍｏｓ・ｆｅｔ

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JP59173970A JPS6151879A (ja) 1984-08-21 1984-08-21 縦型ｍｏｓ・ｆｅｔ

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JPS6151879A true JPS6151879A (ja) 1986-03-14

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ID=15970403

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JP59173970A Pending JPS6151879A (ja) 1984-08-21 1984-08-21 縦型ｍｏｓ・ｆｅｔ

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1033756A2 (en) * 1999-03-02 2000-09-06 Hitachi, Ltd. Semiconductor device having a lightly doped layer and power converter comprising the same

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JPS5548964A (en) * 1978-10-05 1980-04-08 Shindengen Electric Mfg Co Ltd High-voltage-resisting planar semiconductor device
JPS58106872A (ja) * 1981-12-07 1983-06-25 エヌ　ベー　フイリツプス　フルーイランペンフアブリケン 絶縁ゲート電界効果トランジスタ
JPS58192368A (ja) * 1982-05-07 1983-11-09 Toshiba Corp 高耐圧プレ−ナ型半導体装置

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