JP2001036085A - シリコン・パワ・デバイスのためのエッジ終端部 - Google Patents
シリコン・パワ・デバイスのためのエッジ終端部Info
- Publication number
- JP2001036085A JP2001036085A JP2000184291A JP2000184291A JP2001036085A JP 2001036085 A JP2001036085 A JP 2001036085A JP 2000184291 A JP2000184291 A JP 2000184291A JP 2000184291 A JP2000184291 A JP 2000184291A JP 2001036085 A JP2001036085 A JP 2001036085A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- edge termination
- silicon
- die
- termination zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 58
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 58
- 239000010703 silicon Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000005684 electric field Effects 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 3
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 114
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 25
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- 239000002344 surface layer Substances 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 2
- 230000015556 catabolic process Effects 0.000 abstract description 28
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 239000000243 solution Substances 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000004297 Draba Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005094 computer simulation Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- -1 zone 705 Chemical compound 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/931—Silicon carbide semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 シリコンパワーデバイスのＰ／Ｎ接合終端部
と表面絶縁膜に沿うピーク電流による破壊を防止した信
頼性のある構造のシリコンダイを提供する。 【解決手段】 シリコン基板１１０１上をＮ型にドープ
された上部層１１０２とし、その上面にＰ型ドープ注入
によりＰウエル１１０３及び炭素の折込みによりＮ型上
部層１１０２より高い臨界電界を有するＳｉＣ層１１０
５を形成しエッジ帯域とする。その上に酸化物層１１０
６とＰウエル１１０３上に金属層１１０７を形成する。
ＳｉＣ層１１０５はＰウエル１１０３の下部の一部まで
延長し、Ｐウエル１１０３終端部と上層部１１０２が直
接接合することを防止するため漏れ電流１１１０はＰウ
エル終端部への集中が緩和されＰ／Ｎ接合平行面部１１
０９に移動する。これにより表面絶縁膜破壊は効率よく
改善される。
と表面絶縁膜に沿うピーク電流による破壊を防止した信
頼性のある構造のシリコンダイを提供する。 【解決手段】 シリコン基板１１０１上をＮ型にドープ
された上部層１１０２とし、その上面にＰ型ドープ注入
によりＰウエル１１０３及び炭素の折込みによりＮ型上
部層１１０２より高い臨界電界を有するＳｉＣ層１１０
５を形成しエッジ帯域とする。その上に酸化物層１１０
６とＰウエル１１０３上に金属層１１０７を形成する。
ＳｉＣ層１１０５はＰウエル１１０３の下部の一部まで
延長し、Ｐウエル１１０３終端部と上層部１１０２が直
接接合することを防止するため漏れ電流１１１０はＰウ
エル終端部への集中が緩和されＰ／Ｎ接合平行面部１１
０９に移動する。これにより表面絶縁膜破壊は効率よく
改善される。
Description
【０００１】
【産業上の利用分野】本発明はシリコン・パワ半導体デ
バイスに関し、より詳細には効率的で、信頼性あるエッ
ジ終端帯域を有するダイに関する。半導体デバイス内の
PN接合は無限ではなく、ダイのエッジ帯域において終端
している。このエッジ効果は、無限の平行な平面接合に
よって設定される理想値Vbrpp未満のデバイス降伏電圧
を制限するものである。ダイのエッジにおける接合の適
切かつ効率的な終端を確実にするために注意が払われね
ばならない。もし、接合が不完全に終端されていると、
デバイスの降伏電圧は理想的な場合の１０−２０％ほど
低くなる可能性がある。降伏電圧における、このような
激しい性能低下はデバイスの設計を深刻に損ない、その
上減少した電流定格を導くものである。更に、不適当な
エッジの終端は、もしそのデバイスが苛酷な環境におい
て、あるいは長時間に亘って作動される場合、そのデバ
イスを不安定かつ信頼性に乏しいものとする。
バイスに関し、より詳細には効率的で、信頼性あるエッ
ジ終端帯域を有するダイに関する。半導体デバイス内の
PN接合は無限ではなく、ダイのエッジ帯域において終端
している。このエッジ効果は、無限の平行な平面接合に
よって設定される理想値Vbrpp未満のデバイス降伏電圧
を制限するものである。ダイのエッジにおける接合の適
切かつ効率的な終端を確実にするために注意が払われね
ばならない。もし、接合が不完全に終端されていると、
デバイスの降伏電圧は理想的な場合の１０−２０％ほど
低くなる可能性がある。降伏電圧における、このような
激しい性能低下はデバイスの設計を深刻に損ない、その
上減少した電流定格を導くものである。更に、不適当な
エッジの終端は、もしそのデバイスが苛酷な環境におい
て、あるいは長時間に亘って作動される場合、そのデバ
イスを不安定かつ信頼性に乏しいものとする。
【０００２】
【従来の技術】たとえば、Solid State Electronics, V
ol.15, 第93-105頁、F.ContiおよびM.Contiの"Surface
breakdown in silicon planar diodes equipped withfi
eld plate"「フィールドプレート(FP)を備えたシリコン
・プレーナダイオードにおける表面降伏電圧」中に開示
されたフィールドプレートを初めとする様々なエッジ終
端技術が開発されて来た。他のエッジ終端アプローチは
Proc.IEEE, 1965年, Vol.55, 第1409-1414頁、Kaoおよ
びWolleyの"High voltage planar p-njunctions"中に開
示されたフィールド・リミティング・リング(FLR)であ
る。別のエッジ終端構造はIEEE Trans.Electron Device
s, 1986年, Vol. ED-33, No.3, 第 426-428頁、R. Sten
gel et al.の"Variationof lateral doping as a field
terminator for high-voltage power devices"中に記
載されたvariablelateral doping concentration (VLD)
およびIEEE International Electron DevicesMeeting D
igest, 1977年 Abstract 20.4, 第423-426頁、V.A.K. T
empleの"Junctionterminationextension, a new techni
que for increasing avalanche breakdownvoltage and
controlling surface electric field in p-n junctio
n"中に記載されたjunctiontermination extension (JT
E)「接合終端延長部」を利用していた。
ol.15, 第93-105頁、F.ContiおよびM.Contiの"Surface
breakdown in silicon planar diodes equipped withfi
eld plate"「フィールドプレート(FP)を備えたシリコン
・プレーナダイオードにおける表面降伏電圧」中に開示
されたフィールドプレートを初めとする様々なエッジ終
端技術が開発されて来た。他のエッジ終端アプローチは
Proc.IEEE, 1965年, Vol.55, 第1409-1414頁、Kaoおよ
びWolleyの"High voltage planar p-njunctions"中に開
示されたフィールド・リミティング・リング(FLR)であ
る。別のエッジ終端構造はIEEE Trans.Electron Device
s, 1986年, Vol. ED-33, No.3, 第 426-428頁、R. Sten
gel et al.の"Variationof lateral doping as a field
terminator for high-voltage power devices"中に記
載されたvariablelateral doping concentration (VLD)
およびIEEE International Electron DevicesMeeting D
igest, 1977年 Abstract 20.4, 第423-426頁、V.A.K. T
empleの"Junctionterminationextension, a new techni
que for increasing avalanche breakdownvoltage and
controlling surface electric field in p-n junctio
n"中に記載されたjunctiontermination extension (JT
E)「接合終端延長部」を利用していた。
【０００３】あらゆるこれら各種の技法の目的は、半導
体表面に沿うピーク電界の強さを低下させることにより
正孔電子なだれの生成を減少させ、それによって電子な
だれ破壊位置をそのデバイスのバルク内へ移動させるこ
とである。このゴールを達成するため、エッジ終端帯域
(Ledge)はPN接合の平行平面部の空乏幅(Wpp)より数倍高
くなければならない。SolidState Electronics, 1996
年、Vol.3, No.3, 第323-328頁、DrabeおよびSittigの"
Theoreticalinvestigation of plane junction termina
tion"中に記載される（そしてこの開示はここに参考と
して引用するものとする）ような「理想的なエッジ終端
部」が使用される場合、たとえば、もしLe dge= 2.98Wpp
であれば、Vbrppの98.7％を達成することが出来る。実
際に、理論値より長いLedgeを用いてデバイスの信頼性
を保証すべきである。しかしながら、非常に効率的なエ
ッジ終端部によってさえ、約１ｘ1018pairs/cm3.sの速
度において正孔衝突の発生が半導体表面に沿って依然と
して存在することを指摘するのは非常に重要である。
体表面に沿うピーク電界の強さを低下させることにより
正孔電子なだれの生成を減少させ、それによって電子な
だれ破壊位置をそのデバイスのバルク内へ移動させるこ
とである。このゴールを達成するため、エッジ終端帯域
(Ledge)はPN接合の平行平面部の空乏幅(Wpp)より数倍高
くなければならない。SolidState Electronics, 1996
年、Vol.3, No.3, 第323-328頁、DrabeおよびSittigの"
Theoreticalinvestigation of plane junction termina
tion"中に記載される（そしてこの開示はここに参考と
して引用するものとする）ような「理想的なエッジ終端
部」が使用される場合、たとえば、もしLe dge= 2.98Wpp
であれば、Vbrppの98.7％を達成することが出来る。実
際に、理論値より長いLedgeを用いてデバイスの信頼性
を保証すべきである。しかしながら、非常に効率的なエ
ッジ終端部によってさえ、約１ｘ1018pairs/cm3.sの速
度において正孔衝突の発生が半導体表面に沿って依然と
して存在することを指摘するのは非常に重要である。
【０００４】
【課題を解決するための手段】本発明は、高密度にドー
プされたシリコン基板と前記基板上に配置された第一の
導電タイプを有するドープされたシリコンを含む上部層
とを含んで成り、前記上部層はエッジ終端帯域に隣接す
る、第二の反対の導電タイプの井戸領域を含んで成り、
前記井戸領域および前記隣接するエッジ終端帯域の両者
が前記上部層の上面において配置されるシリコン半導体
ダイにおいて、酸化物層が前記上部層および前記エッジ
終端帯域の上に横たわり、前記エッジ終端帯域はシリコ
ンより高い臨界電界を有する物質から成る層を含んで成
ることを特徴とするダイを包含する。
プされたシリコン基板と前記基板上に配置された第一の
導電タイプを有するドープされたシリコンを含む上部層
とを含んで成り、前記上部層はエッジ終端帯域に隣接す
る、第二の反対の導電タイプの井戸領域を含んで成り、
前記井戸領域および前記隣接するエッジ終端帯域の両者
が前記上部層の上面において配置されるシリコン半導体
ダイにおいて、酸化物層が前記上部層および前記エッジ
終端帯域の上に横たわり、前記エッジ終端帯域はシリコ
ンより高い臨界電界を有する物質から成る層を含んで成
ることを特徴とするダイを包含する。
【０００５】本発明はまた、改良されたエッジ終端部を
有するシリコンダイを形成するための方法において、高
密度にドープされたシリコン基板上に第一の導電タイプ
を有するドープされたシリコンを含んで成る上部層を形
成し、前記上部層の上面においてエッジ終端帯域を形成
し、前記エッジ終端帯域はシリコンより高い臨界電界を
有する物質の層を含んで成り、前記エッジ終端帯域に隣
接する前記上部層内に第二の、反対の導電タイプを有す
る井戸領域が形成され、そして酸化物層が前記上部層お
よび前記エッジ終端帯域を覆って形成されることを特徴
とする方法をも包含する。
有するシリコンダイを形成するための方法において、高
密度にドープされたシリコン基板上に第一の導電タイプ
を有するドープされたシリコンを含んで成る上部層を形
成し、前記上部層の上面においてエッジ終端帯域を形成
し、前記エッジ終端帯域はシリコンより高い臨界電界を
有する物質の層を含んで成り、前記エッジ終端帯域に隣
接する前記上部層内に第二の、反対の導電タイプを有す
る井戸領域が形成され、そして酸化物層が前記上部層お
よび前記エッジ終端帯域を覆って形成されることを特徴
とする方法をも包含する。
【０００６】好都合なのは、シリコン半導体ダイが高密
度にドープされたシリコン基板および基板上に配置され
た第一の導電タイプを有するドープされたシリコンを含
む上部層を含んで成ることである。この上部層は、シリ
コンより高い臨界電界を有する物質の層を含んで成るエ
ッジ終端帯域に隣接する、第二の反対の導電タイプの井
戸領域を含んで構成される。この井戸領域および隣接す
るエッジ終端帯域の両者は上部層の上面において配置さ
れ、そして酸化物層がその上部層およびエッジ終端帯域
の上に横たわっている。
度にドープされたシリコン基板および基板上に配置され
た第一の導電タイプを有するドープされたシリコンを含
む上部層を含んで成ることである。この上部層は、シリ
コンより高い臨界電界を有する物質の層を含んで成るエ
ッジ終端帯域に隣接する、第二の反対の導電タイプの井
戸領域を含んで構成される。この井戸領域および隣接す
るエッジ終端帯域の両者は上部層の上面において配置さ
れ、そして酸化物層がその上部層およびエッジ終端帯域
の上に横たわっている。
【０００７】有利なのは、より良好なエッジ終端部を有
するシリコンダイを形成するための方法である。この方
法は高密度にドープされたシリコン基板上に第一の導電
タイプを有するドープされたシリコンを含んで成る上部
層を形成する工程と、上部層の上面においてシリコンよ
り高い臨界電界を有する物質の層を含んで成るエッジ終
端帯域を形成する工程とを含んで構成される。第二の、
反対の導電タイプの井戸領域はエッジ終端帯域に隣接す
る上部層の上面において形成され、そして酸化物層が上
部層およびエッジ終端帯域を覆って形成される。
するシリコンダイを形成するための方法である。この方
法は高密度にドープされたシリコン基板上に第一の導電
タイプを有するドープされたシリコンを含んで成る上部
層を形成する工程と、上部層の上面においてシリコンよ
り高い臨界電界を有する物質の層を含んで成るエッジ終
端帯域を形成する工程とを含んで構成される。第二の、
反対の導電タイプの井戸領域はエッジ終端帯域に隣接す
る上部層の上面において形成され、そして酸化物層が上
部層およびエッジ終端帯域を覆って形成される。
【０００８】
【実施例】次に、本発明を添付図面を参照しながら、実
施例により説明する。本発明は現在知られた技術と比較
してより効率的かつ信頼性のある、シリコン・パワ半導
体デバイスのためのエッジ終端部を提供する。シリコン
・ダイのエッジ帯域内のシリコンは、より高い臨界電界
(Ecrit)であって、破壊条件下で最大の電界であるもの
ならびにより低い衝突イオン化生成速度であって、移動
した単位距離当たりの電子または正孔によって生成され
る電子空孔対の数であるものを有する材料によって置換
される。
施例により説明する。本発明は現在知られた技術と比較
してより効率的かつ信頼性のある、シリコン・パワ半導
体デバイスのためのエッジ終端部を提供する。シリコン
・ダイのエッジ帯域内のシリコンは、より高い臨界電界
(Ecrit)であって、破壊条件下で最大の電界であるもの
ならびにより低い衝突イオン化生成速度であって、移動
した単位距離当たりの電子または正孔によって生成され
る電子空孔対の数であるものを有する材料によって置換
される。
【０００９】この目的のための適切な材料によるシリコ
ンの置換は、たとえば、打ち込みまたは堆積を初めとす
る、あるいはたとえば、"Journal of the Electrochemi
calSociety, 1999年、Vol. 46, No. 3, 第1197-1202
頁、Madapuraet al.の"Heteroepitaxial Growth of SiC
on Si (100) and (111) by ChemicalVpor DepositionU
sing Trimethylsilane"中に記載される（そしてこの開
示はここに参考として引用するものとする）ようなヘテ
ロエピタキシャル成長によるものを含む数種類の方法に
おいて達成することが出来る。その高いEcrit（Siより
〜１２倍高い）およびシリコンによる適合性のある熱酸
化法の故でSiCはダイ・エッジ帯域におけるシリコンに
とって有用な置換材料である。シリコン基板中で制御さ
れた深さにSiC部材エッジを生成するための実行可能な
方法は図１−４中に示されている。
ンの置換は、たとえば、打ち込みまたは堆積を初めとす
る、あるいはたとえば、"Journal of the Electrochemi
calSociety, 1999年、Vol. 46, No. 3, 第1197-1202
頁、Madapuraet al.の"Heteroepitaxial Growth of SiC
on Si (100) and (111) by ChemicalVpor DepositionU
sing Trimethylsilane"中に記載される（そしてこの開
示はここに参考として引用するものとする）ようなヘテ
ロエピタキシャル成長によるものを含む数種類の方法に
おいて達成することが出来る。その高いEcrit（Siより
〜１２倍高い）およびシリコンによる適合性のある熱酸
化法の故でSiCはダイ・エッジ帯域におけるシリコンに
とって有用な置換材料である。シリコン基板中で制御さ
れた深さにSiC部材エッジを生成するための実行可能な
方法は図１−４中に示されている。
【００１０】図１は酸化物マスク１０２を用いるN-エピ
タキシャル層として示されるダイ１００のエッジ帯域１
０１への炭素、すなわちＣの打ち込みを例示している。
レーザ助長局所アニーリング(laser-promotedlocal ann
ealing)のような高温法がＣ打ち込みをアクティブと
し、そして拡散し、シリコンダイ１００のエッジ表面層
１０３のSiCへの変換をもたらす。
タキシャル層として示されるダイ１００のエッジ帯域１
０１への炭素、すなわちＣの打ち込みを例示している。
レーザ助長局所アニーリング(laser-promotedlocal ann
ealing)のような高温法がＣ打ち込みをアクティブと
し、そして拡散し、シリコンダイ１００のエッジ表面層
１０３のSiCへの変換をもたらす。
【００１１】図２−４はSiCダイ・エッジ帯域を作成す
るための他の可能な方法を例示している。先ず、乾式ま
たは湿式エッチング法によって陥凹エッジ帯域２０１
が、酸化物マスク２０２を用いてN-エピタキシャル層と
して表されるシリコンダイ２００中で特定の深さにエッ
チされて、図２に示すように、活性領域２０３からのシ
リコンの離脱を阻止する。エピタキシャル層と同一の導
電タイプを有するSiC層２０４が、図３に示すように、
ヘテロエピタキシャル成長または堆積技法を利用して陥
凹エッジ帯域２０１上に形成される。次いで、酸化物マ
スク２０２を除去し、そして化学−機械研磨(CMP)を行
って完全に平坦化したダイ２０５であって、図４に示す
ように、選択した厚さを有するSiCエッジ帯域２０４ａ
を含むものを生成する。
るための他の可能な方法を例示している。先ず、乾式ま
たは湿式エッチング法によって陥凹エッジ帯域２０１
が、酸化物マスク２０２を用いてN-エピタキシャル層と
して表されるシリコンダイ２００中で特定の深さにエッ
チされて、図２に示すように、活性領域２０３からのシ
リコンの離脱を阻止する。エピタキシャル層と同一の導
電タイプを有するSiC層２０４が、図３に示すように、
ヘテロエピタキシャル成長または堆積技法を利用して陥
凹エッジ帯域２０１上に形成される。次いで、酸化物マ
スク２０２を除去し、そして化学−機械研磨(CMP)を行
って完全に平坦化したダイ２０５であって、図４に示す
ように、選択した厚さを有するSiCエッジ帯域２０４ａ
を含むものを生成する。
【００１２】広範囲に及ぶ降伏電圧６００Ｖ乃至３０Ｖ
についての概念を検証するためにコンピュータシミュレ
ーションを行った。フィールドプレート・エッジ終端部
を備えた従来技術によるダイ５００についてのエッジ破
壊の到来に際してシミュレートされた漏れ電流および電
子空孔衝突イオン化発生の等高線５１１および５０８が
それぞれ図５および図６中に示されている。ダイ５００
はN-エピタキシャル層５０２であって、P-井戸５０３が
打ち込まれているものを支える基板５０１を含んでい
る。エピタキシャル層５０２の表面５０４上には、酸化
物層５０５が堆積され、そしてP-井戸５０３と接して正
面金属層５０６であって、更にフィールドプレート５０
７と接するものが堆積される。裏面金属層（図示せず）
は基板５０１の底部に形成される。
についての概念を検証するためにコンピュータシミュレ
ーションを行った。フィールドプレート・エッジ終端部
を備えた従来技術によるダイ５００についてのエッジ破
壊の到来に際してシミュレートされた漏れ電流および電
子空孔衝突イオン化発生の等高線５１１および５０８が
それぞれ図５および図６中に示されている。ダイ５００
はN-エピタキシャル層５０２であって、P-井戸５０３が
打ち込まれているものを支える基板５０１を含んでい
る。エピタキシャル層５０２の表面５０４上には、酸化
物層５０５が堆積され、そしてP-井戸５０３と接して正
面金属層５０６であって、更にフィールドプレート５０
７と接するものが堆積される。裏面金属層（図示せず）
は基板５０１の底部に形成される。
【００１３】図６に示すように、最高の電子空孔発生サ
イト５０８がP-井戸およびN-エピタキシャル層５０２間
のPN接合とシリコン上面５０４との交差部分に近接して
確認される。これはPN接合５０９の終端が有限曲率(fin
itecurvature)を有する平坦拡散接合を形成し、これが
上面５０４近傍に押し寄せる電界を生じ、そしてダイエ
ッジで大きな衝突イオン化値へと導くことに起因する。
その結果、破壊は平行な平面部５１０よりむしろ、接合
終端エッジ５０８において生ずる。
イト５０８がP-井戸およびN-エピタキシャル層５０２間
のPN接合とシリコン上面５０４との交差部分に近接して
確認される。これはPN接合５０９の終端が有限曲率(fin
itecurvature)を有する平坦拡散接合を形成し、これが
上面５０４近傍に押し寄せる電界を生じ、そしてダイエ
ッジで大きな衝突イオン化値へと導くことに起因する。
その結果、破壊は平行な平面部５１０よりむしろ、接合
終端エッジ５０８において生ずる。
【００１４】Ｃ打ち込みおよび拡散によって生成された
フィールドプレート・エッジおよびSiCエッジ帯域を有
する本発明のダイ７００の破壊特性もまたシミュレート
した。図７および図８中に概略的に示されたダイ７００
はN-エピタキシャル層７０２であって、P-井戸７０３が
打ち込まれているものを載せる基板７０１を含んでい
る。エピタキシャル層７０２の表面７０４において、Si
Cエッジ帯域７０５が形成される。酸化物層７０６はSiC
エッジ帯域７０５上に形成され、そして前面金属層７０
７はP-井戸７０３をフィールドプレート７０８と相互接
続する。裏面金属層（図示せず）は基板７０１の底部に
生成される。図７および図８はダイ７００についてシミ
ュレートした電子なだれ漏れ電流および衝突イオン化輪
郭７０９および７１０をそれぞれ示している。破壊位置
７１０はSiCエッジ帯域７０５により酸化物層７０６か
ら完全に遮蔽されており、そして上面７０４に沿ってご
く僅かに電子空孔発生が存在する。ダイ７００について
の降伏電圧はダイ５００に関して観察されたものより高
い。
フィールドプレート・エッジおよびSiCエッジ帯域を有
する本発明のダイ７００の破壊特性もまたシミュレート
した。図７および図８中に概略的に示されたダイ７００
はN-エピタキシャル層７０２であって、P-井戸７０３が
打ち込まれているものを載せる基板７０１を含んでい
る。エピタキシャル層７０２の表面７０４において、Si
Cエッジ帯域７０５が形成される。酸化物層７０６はSiC
エッジ帯域７０５上に形成され、そして前面金属層７０
７はP-井戸７０３をフィールドプレート７０８と相互接
続する。裏面金属層（図示せず）は基板７０１の底部に
生成される。図７および図８はダイ７００についてシミ
ュレートした電子なだれ漏れ電流および衝突イオン化輪
郭７０９および７１０をそれぞれ示している。破壊位置
７１０はSiCエッジ帯域７０５により酸化物層７０６か
ら完全に遮蔽されており、そして上面７０４に沿ってご
く僅かに電子空孔発生が存在する。ダイ７００について
の降伏電圧はダイ５００に関して観察されたものより高
い。
【００１５】Si／酸化物インターフェースに沿う電子空
孔電子なだれ発生率を減少させ、そしてデバイスの信頼
性を改良するために、従来技術によるダイ９００はより
深いPN接合およびより薄い酸化物を利用して、曲率効果
を低下させるている。フィールドプレート・エッジ終端
部を備えたダイ９００はN-エピタキシャル層９０２を載
せる基板９０１であって、深いP-井戸９０３が打ち込ま
れているものを含んでいる。エピタキシャル層９０２の
表面９０４上には薄い酸化物層９０５が堆積されてお
り、そしてP-井戸９０３と接して前面金属層９０６が堆
積され、これは更にフィールドプレート９０７と接して
いる。裏面金属層（図示せず）は基板９０１の底部に形
成される。
孔電子なだれ発生率を減少させ、そしてデバイスの信頼
性を改良するために、従来技術によるダイ９００はより
深いPN接合およびより薄い酸化物を利用して、曲率効果
を低下させるている。フィールドプレート・エッジ終端
部を備えたダイ９００はN-エピタキシャル層９０２を載
せる基板９０１であって、深いP-井戸９０３が打ち込ま
れているものを含んでいる。エピタキシャル層９０２の
表面９０４上には薄い酸化物層９０５が堆積されてお
り、そしてP-井戸９０３と接して前面金属層９０６が堆
積され、これは更にフィールドプレート９０７と接して
いる。裏面金属層（図示せず）は基板９０１の底部に形
成される。
【００１６】図９および図１０は従来技術によるダイ９
００について、シミュレートされた電子なだれ漏れ電流
および衝突イオン化輪郭９０８および９１１をそれぞれ
例示している。PN接合９０９の深さおよび酸化物層９０
５の厚さを適切に選択することによって、破壊位置はPN
接合９０９の平行な平面部９１０に移動する。その結
果、ダイ９００のデバイス信頼性を実質的に改良するこ
とが出来る。しかし、電子なだれ破壊位置はバルク・シ
リコン中に移行するけれども、そこにはエピタキシャル
層９０２および酸化物層９０５間のインターフェース９
０４に沿う、或るレベルの電子空孔発生が依然として存
在する。シミュレーションは、破壊位置９１１における
衝突イオン化発生率が約１ｘ１０21pairs／ｃｍ3．ｓお
よび表面９０４において同一電圧における発生率が約１
ｘ１０18pairs／ｃｍ3／・ｓであることを示している。
００について、シミュレートされた電子なだれ漏れ電流
および衝突イオン化輪郭９０８および９１１をそれぞれ
例示している。PN接合９０９の深さおよび酸化物層９０
５の厚さを適切に選択することによって、破壊位置はPN
接合９０９の平行な平面部９１０に移動する。その結
果、ダイ９００のデバイス信頼性を実質的に改良するこ
とが出来る。しかし、電子なだれ破壊位置はバルク・シ
リコン中に移行するけれども、そこにはエピタキシャル
層９０２および酸化物層９０５間のインターフェース９
０４に沿う、或るレベルの電子空孔発生が依然として存
在する。シミュレーションは、破壊位置９１１における
衝突イオン化発生率が約１ｘ１０21pairs／ｃｍ3．ｓお
よび表面９０４において同一電圧における発生率が約１
ｘ１０18pairs／ｃｍ3／・ｓであることを示している。
【００１７】本発明は接合深さおよび酸化物厚さを変更
する必要なく、従来技術によるダイ９００によって得ら
れる結果を超えて、更なる改良を提供するものである。
図１１および図１２中に概略的に示されるダイ１１００
はN-エピタキシャル層１１０２であって、P-井戸１１０
３が打ち込まれているものを載せる基板１１０１を含ん
でいる。エピタキシャル層１１０２の表面１１０４にお
いて、SiCエッジ帯域１１０５であって、N-エピタキシ
ャル層１１０２内にP-井戸１１０３のそれ以下の深さに
延びるものが形成される。酸化物層１１０６はSiCエッ
ジ帯域１１０５上に形成され、そして前面金属層１１０
７はP-井戸１１０３を相互連結する。先に記載したダイ
とは異なり、ダイ１１００はフィールドプレートを全く
含まない。裏面金属層（図示せず）は基板１１０１の底
部に形成される。
する必要なく、従来技術によるダイ９００によって得ら
れる結果を超えて、更なる改良を提供するものである。
図１１および図１２中に概略的に示されるダイ１１００
はN-エピタキシャル層１１０２であって、P-井戸１１０
３が打ち込まれているものを載せる基板１１０１を含ん
でいる。エピタキシャル層１１０２の表面１１０４にお
いて、SiCエッジ帯域１１０５であって、N-エピタキシ
ャル層１１０２内にP-井戸１１０３のそれ以下の深さに
延びるものが形成される。酸化物層１１０６はSiCエッ
ジ帯域１１０５上に形成され、そして前面金属層１１０
７はP-井戸１１０３を相互連結する。先に記載したダイ
とは異なり、ダイ１１００はフィールドプレートを全く
含まない。裏面金属層（図示せず）は基板１１０１の底
部に形成される。
【００１８】SiCエッジ層を平坦PN接合より深くするこ
とによって、理想的な降伏電圧を伴ったエッジ終端部が
成就される。更に、デバイスの破壊特性を劣化させるこ
となくフィールドプレートを切り捨てることが可能とな
る。図１１および図１２は本発明のダイ１１００につい
てのシミュレーションした電子なだれ漏れ電流および衝
突イオン化輪郭１１１０および１１１１をそれぞれ示し
ている。破壊位置１１０８は最も適切であるようにP-N
接合平行面部１１０９に位置を定められる。更に、上面
１１０４における電子空孔生成は非常に少ない。
とによって、理想的な降伏電圧を伴ったエッジ終端部が
成就される。更に、デバイスの破壊特性を劣化させるこ
となくフィールドプレートを切り捨てることが可能とな
る。図１１および図１２は本発明のダイ１１００につい
てのシミュレーションした電子なだれ漏れ電流および衝
突イオン化輪郭１１１０および１１１１をそれぞれ示し
ている。破壊位置１１０８は最も適切であるようにP-N
接合平行面部１１０９に位置を定められる。更に、上面
１１０４における電子空孔生成は非常に少ない。
【００１９】図１３、すなわちSi/SiO2インターフェー
スに沿う衝突イオン化対インターフェースにおけるP-N
接合からの距離のプロットは本発明のダイ１１００（図
１１および１２参照）と共に従来技術によるダイ５００
（図５および６参照）ならびに図５および９中に示され
るダイ９００（図９および１０参照）を包含するフィー
ルドプレートの表面キャリア発生特性を示している。ダ
イ１１００中に包含されるSiCエッジ終端部は従来技術
によるダイ５００と比較してマグニチュード２０桁以
上、そして従来技術によるダイ９００と比較してマグニ
チュード１６桁以上電子空孔なだれ発生率を低下させ
る。更に、ダイ１１００の降伏電圧は、より厚いネット
エピタキシャル層であって、PN接合平行平面部１１０９
および高度にドープされた基板１１０１間の距離によっ
て限定された結果、望ましいことに向上される。
スに沿う衝突イオン化対インターフェースにおけるP-N
接合からの距離のプロットは本発明のダイ１１００（図
１１および１２参照）と共に従来技術によるダイ５００
（図５および６参照）ならびに図５および９中に示され
るダイ９００（図９および１０参照）を包含するフィー
ルドプレートの表面キャリア発生特性を示している。ダ
イ１１００中に包含されるSiCエッジ終端部は従来技術
によるダイ５００と比較してマグニチュード２０桁以
上、そして従来技術によるダイ９００と比較してマグニ
チュード１６桁以上電子空孔なだれ発生率を低下させ
る。更に、ダイ１１００の降伏電圧は、より厚いネット
エピタキシャル層であって、PN接合平行平面部１１０９
および高度にドープされた基板１１０１間の距離によっ
て限定された結果、望ましいことに向上される。
【００２０】本発明によりもたらされる他の改良は、エ
ッジ終端領域における減縮であり、これは表面空乏層の
幅によって制御される。本発明によるエッジ終端部はエ
ッジ平面接合の曲率および等電位輪郭分布を変化させる
ことがない。従って、表面空乏層の幅であって、平行平
面部の空乏層より狭いものは変化する。先に述べたDrab
eおよびSittigの論文中に記載された分析によれば、ダ
イ１１００中のエッジ端縁の面積はSiエッジ端縁部のそ
れの約半分であることが期待される。如何なる終端構造
も存在しない場合、シリコンよりも高い臨界電界を有す
る物質を含むエッジ帯域の幅を選択して、エッジ平坦接
合の表面空乏層の幅を均等にすることが出来る。これを
検証するために、ダイ１１００中のSiCエッジ帯域１１
０５（図１２参照）の幅を減少して、PN接合１１０９の
表面空乏層境界１１１２に相当させる。シミュレーショ
ンした破壊特性は変化せず、また降伏電圧も同じ儘であ
る。電子なだれ破壊の始まりにおけるダイ１１００の空
乏層境界１１１２が図１４Ａ中に示されている。ダイ９
００を備えるフィールドプレート（図１０参照）の空乏
層境界９１２は図１４Ｂに示される。従来技術によるダ
イ９００中の空乏層の幅は本発明のダイ１１００のそれ
より少なくとも２倍は大きい。
ッジ終端領域における減縮であり、これは表面空乏層の
幅によって制御される。本発明によるエッジ終端部はエ
ッジ平面接合の曲率および等電位輪郭分布を変化させる
ことがない。従って、表面空乏層の幅であって、平行平
面部の空乏層より狭いものは変化する。先に述べたDrab
eおよびSittigの論文中に記載された分析によれば、ダ
イ１１００中のエッジ端縁の面積はSiエッジ端縁部のそ
れの約半分であることが期待される。如何なる終端構造
も存在しない場合、シリコンよりも高い臨界電界を有す
る物質を含むエッジ帯域の幅を選択して、エッジ平坦接
合の表面空乏層の幅を均等にすることが出来る。これを
検証するために、ダイ１１００中のSiCエッジ帯域１１
０５（図１２参照）の幅を減少して、PN接合１１０９の
表面空乏層境界１１１２に相当させる。シミュレーショ
ンした破壊特性は変化せず、また降伏電圧も同じ儘であ
る。電子なだれ破壊の始まりにおけるダイ１１００の空
乏層境界１１１２が図１４Ａ中に示されている。ダイ９
００を備えるフィールドプレート（図１０参照）の空乏
層境界９１２は図１４Ｂに示される。従来技術によるダ
イ９００中の空乏層の幅は本発明のダイ１１００のそれ
より少なくとも２倍は大きい。
【００２１】説明したフィールドプレート（ＦＰ）の他
に、本発明のエッジ終端部は半導体ダイであって、その
他のエッジ終端特性、たとえばフィールド・リミティン
グ・リング(FLR)、可変横方向ドーピング濃度(VLD)およ
び接合終端延長部(JTE)を有するものに有利に適用する
ことが出来る。
に、本発明のエッジ終端部は半導体ダイであって、その
他のエッジ終端特性、たとえばフィールド・リミティン
グ・リング(FLR)、可変横方向ドーピング濃度(VLD)およ
び接合終端延長部(JTE)を有するものに有利に適用する
ことが出来る。
【００２２】シリコン半導体ダイは高密度にドープされ
たシリコン基板および上部層を含んで成り、この上部層
は基板上に配置された第一導電タイプを有するドープさ
れたシリコンを含んで成っている。上部層は、シリコン
より高い臨界電界を有する物質の層を含んで成るエッジ
終端帯域に隣接する、第二の反対の導電タイプの井戸領
域を含んで成る。井戸領域および隣接するエッジ終端帯
域の両者は上部層の上面において配置され、そして酸化
物層がその上部層およびエッジ終端帯域の上に横たわっ
ている。エッジ終端部を有するシリコンダイを形成する
ための方法。この方法は高密度にドープされたシリコン
基板上に第一の導電タイプを有するドープされたシリコ
ンを含んで成る上部層を形成する工程と、上部層の上面
にシリコンより高い臨界電界を有する物質の層を含んで
成るエッジ終端帯域を形成する工程とを含んで構成され
る。第二の、反対の導電タイプの井戸領域はエッジ終端
帯域に隣接する上部層の上面において形成され、そして
酸化物層が上部層およびエッジ終端帯域を覆って形成さ
れる。
たシリコン基板および上部層を含んで成り、この上部層
は基板上に配置された第一導電タイプを有するドープさ
れたシリコンを含んで成っている。上部層は、シリコン
より高い臨界電界を有する物質の層を含んで成るエッジ
終端帯域に隣接する、第二の反対の導電タイプの井戸領
域を含んで成る。井戸領域および隣接するエッジ終端帯
域の両者は上部層の上面において配置され、そして酸化
物層がその上部層およびエッジ終端帯域の上に横たわっ
ている。エッジ終端部を有するシリコンダイを形成する
ための方法。この方法は高密度にドープされたシリコン
基板上に第一の導電タイプを有するドープされたシリコ
ンを含んで成る上部層を形成する工程と、上部層の上面
にシリコンより高い臨界電界を有する物質の層を含んで
成るエッジ終端帯域を形成する工程とを含んで構成され
る。第二の、反対の導電タイプの井戸領域はエッジ終端
帯域に隣接する上部層の上面において形成され、そして
酸化物層が上部層およびエッジ終端帯域を覆って形成さ
れる。
【図１】打ち込みおよび拡散によるシリコン・ダイ中の
エッジ帯域の生成を概略的に示す図である。
エッジ帯域の生成を概略的に示す図である。
【図２】選択された厚さの炭化ケイ素エッジ帯域を有す
るシリコン・ダイの生成を概略的に示す図である。
るシリコン・ダイの生成を概略的に示す図である。
【図３】選択された厚さの炭化ケイ素エッジ帯域を有す
るシリコン・ダイの生成を概略的に示す図である。
るシリコン・ダイの生成を概略的に示す図である。
【図４】選択された厚さの炭化ケイ素エッジ帯域を有す
るシリコン・ダイの生成を概略的に示す図である。
るシリコン・ダイの生成を概略的に示す図である。
【図５】フィールドプレートを有する従来技術のダイに
関するエッジ破壊の出始めにおける漏れ電流および正孔
衝突イオン化発生の等高線を示す図である。
関するエッジ破壊の出始めにおける漏れ電流および正孔
衝突イオン化発生の等高線を示す図である。
【図６】フィールドプレートを有する従来技術のダイに
関するエッジ破壊の出始めにおける漏れ電流および正孔
衝突イオン化発生の等高線を示す図である。
関するエッジ破壊の出始めにおける漏れ電流および正孔
衝突イオン化発生の等高線を示す図である。
【図７】フィールドプレートを有する本発明のダイに関
するエッジ破壊の出始めにおける漏れ電流および正孔衝
突イオン化発生の等高線を示す図である。
するエッジ破壊の出始めにおける漏れ電流および正孔衝
突イオン化発生の等高線を示す図である。
【図８】フィールドプレートを有する本発明のダイに関
するエッジ破壊の出始めにおける漏れ電流および正孔衝
突イオン化発生の等高線を示す図である。
するエッジ破壊の出始めにおける漏れ電流および正孔衝
突イオン化発生の等高線を示す図である。
【図９】フィールドプレート、薄い酸化物層および深い
P-井戸を有する第二の従来技術ダイに関するエッジ破壊
の出始めにおける漏れ電流および正孔衝突イオン化発生
の等高線を示す図である。
P-井戸を有する第二の従来技術ダイに関するエッジ破壊
の出始めにおける漏れ電流および正孔衝突イオン化発生
の等高線を示す図である。
【図１０】フィールドプレート、薄い酸化物層および深
いP-井戸を有する第二の従来技術ダイに関するエッジ破
壊の出始めにおける漏れ電流および正孔衝突イオン化発
生の等高線を示す図である。
いP-井戸を有する第二の従来技術ダイに関するエッジ破
壊の出始めにおける漏れ電流および正孔衝突イオン化発
生の等高線を示す図である。
【図１１】ダイがフィールドプレートを含まない本発明
の第二の実施態様に関するエッジ破壊の出始めにおける
漏れ電流および正孔衝突イオン化発生の等高線を示す図
である。
の第二の実施態様に関するエッジ破壊の出始めにおける
漏れ電流および正孔衝突イオン化発生の等高線を示す図
である。
【図１２】ダイがフィールドプレートを含まない本発明
の第二の実施態様に関するエッジ破壊の出始めにおける
漏れ電流および正孔衝突イオン化発生の等高線を示す図
である。
の第二の実施態様に関するエッジ破壊の出始めにおける
漏れ電流および正孔衝突イオン化発生の等高線を示す図
である。
【図１３】従来技術および本発明によるシリコン・ダイ
に関して正孔電子なだれ発生速度を比較するプロットで
ある。
に関して正孔電子なだれ発生速度を比較するプロットで
ある。
【図１４】ＡおよびＢ 従来技術および本発明によるダ
イにおける表面空乏層の境界線を比較する図である。
イにおける表面空乏層の境界線を比較する図である。
１１００ ダイ １１０１ 基板 １１０２ N-エピタキシャル層 １１０３ P-井戸 １１０４ 表面 １１０５ SiCエッジ帯域 １１０６ 酸化物層 １１０７ 前面金属層 １１０９ PN接合平行平面部 １１１０ 電子なだれ漏れ電流
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲイリー ドルリー アメリカ合衆国、ペンシルベニア州 18706、マウンテントップ、サウス メイ ン ロード 633 (72)発明者 プラビーン ムラリードハラン アメリカ合衆国、ペンシルベニア州 18706、ウィルクス−バー、イーグル コ ート 81
Claims (10)
- 【請求項１】 高密度にドープされたシリコン基板と前
記基板上に配置された第一の導電タイプを有するドープ
されたシリコンを含む上部層とを含んで成り、前記上部
層はエッジ終端帯域に隣接する、第二の反対の導電タイ
プの井戸領域を含んで成り、前記井戸領域および前記隣
接するエッジ終端帯域の両者が前記上部層の上面におい
て配置されるシリコン半導体ダイにおいて、酸化物層が
前記上部層および前記エッジ終端帯域の上に横たわり、
前記エッジ終端帯域はシリコンより高い臨界電界を有す
る物質から成る層を含んで構成されることを特徴とする
ダイ。 - 【請求項２】 前記上部層はエピタキシャル層であり、
前記第一導電タイプがＮであり、かつ前記第二導電タイ
プはＰであり、あるいは前記第一導電タイプがＰであ
り、かつ前記第二導電タイプはＮである請求項１記載の
ダイ。 - 【請求項３】 前記エッジ終端帯域は炭化ケイ素から成
る層を含み、ここにおいて前記炭化ケイ素層が炭素の前
記上部シリコン層への打ち込み、賦活および拡散によっ
て形成されるか、あるいは前記炭化ケイ素から成る層は
堆積により形成され、また前記炭化ケイ素から成る層が
ヘテロエピタキシャル成長により形成される請求項１記
載のダイ。 - 【請求項４】 前面金属層が上に横たわり、前記井戸領
域と電気的接触状態にあり、また裏面金属層が前記基板
の底面上に配置され、そしてフィールドプレートが前記
前面金属層と電気的接触状態にある請求項１記載のダ
イ。 - 【請求項５】 前記エッジ終端帯域は選択された厚さを
有し、そして前記エッジ終端帯域は前記上部層に凹みを
設け、かつ隣接する井戸領域の深さを超える深さまで前
記上部層内に延在する請求項１記載のダイ。 - 【請求項６】 フィールド・リミティング・リングを含
み、また可変横方向ドーピング濃度を有し、そして更に
接合終端延長部を含む請求項１記載のダイ。 - 【請求項７】 改良されたエッジ終端部を有するシリコ
ンダイを形成するための方法において、高密度にドープ
されたシリコン基板上に第一の導電タイプを有するドー
プされたシリコンを含んで成る上部層を形成し、前記上
部層の上面においてエッジ終端帯域を形成し、前記エッ
ジ終端帯域はシリコンより高い臨界電界を有する物質の
層を含んで成り、前記エッジ終端帯域に隣接する前記上
部層内に第二の、反対の導電タイプを有する井戸領域が
形成され、そして酸化物層が前記上部層および前記エッ
ジ終端帯域を覆って形成されることを特徴とする方法。 - 【請求項８】 前記上部層はエピタキシャル層であり、
前記第一導電タイプがＮであり、かつ前記第二導電タイ
プはＰであり、あるいは前記第一導電タイプがＰであ
り、かつ前記第二導電タイプはＮである請求項７記載の
方法。 - 【請求項９】 前記エッジ終端帯域は選択された厚さを
有し、そして前記エッジ終端帯域は炭化ケイ素から成る
層を含んで成り、ここにおいて前記炭化ケイ素層の前記
形成は、炭素の前記上部シリコン層への打ち込み、賦活
および拡散を含んで成る請求項７記載の方法。 - 【請求項１０】 前記エッジ終端帯域の前記形成は、前
記炭化ケイ素層の形成に先立って前記上部層の前記上面
をエッチングし、それによって前記上面層に凹ませたエ
ッジ終端帯域を提供し、ここにおいて前記上面層内に凹
ませた前記エッジ終端帯域が、隣接する井戸領域の深さ
を超える深さまで前記上面層内に延在する請求項７記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/344868 | 1999-06-28 | ||
| US09/344,868 US6242784B1 (en) | 1999-06-28 | 1999-06-28 | Edge termination for silicon power devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036085A true JP2001036085A (ja) | 2001-02-09 |
| JP4955139B2 JP4955139B2 (ja) | 2012-06-20 |
Family
ID=23352402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000184291A Expired - Fee Related JP4955139B2 (ja) | 1999-06-28 | 2000-06-20 | シリコン・パワ・デバイスのためのエッジ終端部 |
Country Status (5)
| Country | Link |
|---|---|
| US (5) | US6242784B1 (ja) |
| EP (1) | EP1065727B1 (ja) |
| JP (1) | JP4955139B2 (ja) |
| KR (1) | KR100619621B1 (ja) |
| DE (1) | DE60028134T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1058318B1 (en) * | 1999-06-03 | 2008-04-16 | STMicroelectronics S.r.l. | Power semiconductor device having an edge termination structure comprising a voltage divider |
| US6242784B1 (en) * | 1999-06-28 | 2001-06-05 | Intersil Corporation | Edge termination for silicon power devices |
| DE19942679C1 (de) * | 1999-09-07 | 2001-04-05 | Infineon Technologies Ag | Verfahren zum Herstellen eines hochvolttauglichen Randabschlusses bei einem nach dem Prinzip der lateralen Ladungskompensation vorgefertigten Grundmaterialwafer |
| JP3667676B2 (ja) * | 2001-10-11 | 2005-07-06 | 株式会社東芝 | 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム |
| US6825510B2 (en) | 2002-09-19 | 2004-11-30 | Fairchild Semiconductor Corporation | Termination structure incorporating insulator in a trench |
| US6818947B2 (en) | 2002-09-19 | 2004-11-16 | Fairchild Semiconductor Corporation | Buried gate-field termination structure |
| US7026650B2 (en) * | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| US9515135B2 (en) * | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| US7618880B1 (en) * | 2004-02-19 | 2009-11-17 | Quick Nathaniel R | Apparatus and method for transformation of substrate |
| US20060006394A1 (en) * | 2004-05-28 | 2006-01-12 | Caracal, Inc. | Silicon carbide Schottky diodes and fabrication method |
| US7304363B1 (en) * | 2004-11-26 | 2007-12-04 | United States Of America As Represented By The Secretary Of The Army | Interacting current spreader and junction extender to increase the voltage blocked in the off state of a high power semiconductor device |
| US20060197153A1 (en) * | 2005-02-23 | 2006-09-07 | Chih-Feng Huang | Vertical transistor with field region structure |
| DE102005023668B3 (de) * | 2005-05-23 | 2006-11-09 | Infineon Technologies Ag | Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich |
| US7525122B2 (en) * | 2005-06-29 | 2009-04-28 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
| US7855401B2 (en) * | 2005-06-29 | 2010-12-21 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
| US7598576B2 (en) * | 2005-06-29 | 2009-10-06 | Cree, Inc. | Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices |
| DE112006002377B4 (de) * | 2005-09-08 | 2014-04-24 | Mitsubishi Denki K.K. | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
| DE102005056426B4 (de) * | 2005-11-28 | 2012-03-15 | Infineon Technologies Austria Ag | Halbleiterbauelement und Verfahren zu dessen Herstellung |
| US7541660B2 (en) * | 2006-04-20 | 2009-06-02 | Infineon Technologies Austria Ag | Power semiconductor device |
| US7579650B2 (en) * | 2006-08-09 | 2009-08-25 | International Rectifier Corporation | Termination design for deep source electrode MOSFET |
| US8110888B2 (en) * | 2007-09-18 | 2012-02-07 | Microsemi Corporation | Edge termination for high voltage semiconductor device |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US8174067B2 (en) * | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8304829B2 (en) | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8106487B2 (en) | 2008-12-23 | 2012-01-31 | Pratt & Whitney Rocketdyne, Inc. | Semiconductor device having an inorganic coating layer applied over a junction termination extension |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| JP5658464B2 (ja) * | 2010-02-03 | 2015-01-28 | キヤノン株式会社 | 画像読取装置、及びその制御方法 |
| US8389348B2 (en) * | 2010-09-14 | 2013-03-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics |
| US8872278B2 (en) | 2011-10-25 | 2014-10-28 | Fairchild Semiconductor Corporation | Integrated gate runner and field implant termination for trench devices |
| US9178013B2 (en) | 2012-02-06 | 2015-11-03 | Infineon Technologies Austria Ag | Semiconductor device with edge termination and method for manufacturing a semiconductor device |
| DE112012005981T5 (de) | 2012-03-05 | 2015-04-09 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
| US9812338B2 (en) | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
| US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
| US8994073B2 (en) | 2012-10-04 | 2015-03-31 | Cree, Inc. | Hydrogen mitigation schemes in the passivation of advanced devices |
| US9082843B2 (en) | 2012-12-13 | 2015-07-14 | Infineon Technologies Ag | Semiconductor device with step-shaped edge termination, and method for manufacturing a semiconductor device |
| BR112018000482B1 (pt) | 2015-07-10 | 2022-11-22 | BASF Agro B.V. | Composição herbicida, uso da composição e método para o controle da vegetação indesejada |
| CN112310188A (zh) * | 2019-07-23 | 2021-02-02 | 珠海格力电器股份有限公司 | 横向变掺杂终端结构及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPH06275852A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | 高耐圧半導体装置 |
| JPH06334188A (ja) * | 1993-05-18 | 1994-12-02 | Hitachi Ltd | 半導体装置 |
| JPH10341018A (ja) * | 1997-06-06 | 1998-12-22 | Mitsubishi Electric Corp | 横型高耐圧素子を有する半導体装置およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374389A (en) * | 1978-06-06 | 1983-02-15 | General Electric Company | High breakdown voltage semiconductor device |
| DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Cons Ric Microelettronica | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
| US5510275A (en) * | 1993-11-29 | 1996-04-23 | Texas Instruments Incorporated | Method of making a semiconductor device with a composite drift region composed of a substrate and a second semiconductor material |
| TW286435B (ja) * | 1994-07-27 | 1996-09-21 | Siemens Ag | |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| JP3327135B2 (ja) * | 1996-09-09 | 2002-09-24 | 日産自動車株式会社 | 電界効果トランジスタ |
| SE9700156D0 (sv) * | 1997-01-21 | 1997-01-21 | Abb Research Ltd | Junction termination for Si C Schottky diode |
| US6242784B1 (en) * | 1999-06-28 | 2001-06-05 | Intersil Corporation | Edge termination for silicon power devices |
-
1999
- 1999-06-28 US US09/344,868 patent/US6242784B1/en not_active Expired - Lifetime
-
2000
- 2000-06-20 JP JP2000184291A patent/JP4955139B2/ja not_active Expired - Fee Related
- 2000-06-27 DE DE60028134T patent/DE60028134T2/de not_active Expired - Lifetime
- 2000-06-27 EP EP00401826A patent/EP1065727B1/en not_active Expired - Lifetime
- 2000-06-28 KR KR1020000036216A patent/KR100619621B1/ko not_active IP Right Cessation
-
2001
- 2001-02-23 US US09/792,345 patent/US6534347B2/en not_active Expired - Lifetime
- 2001-03-23 US US09/815,672 patent/US6362026B2/en not_active Expired - Lifetime
-
2002
- 2002-12-20 US US10/327,443 patent/US6759719B2/en not_active Expired - Fee Related
-
2004
- 2004-07-02 US US10/882,387 patent/US7166866B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPH06275852A (ja) * | 1993-03-18 | 1994-09-30 | Hitachi Ltd | 高耐圧半導体装置 |
| JPH06334188A (ja) * | 1993-05-18 | 1994-12-02 | Hitachi Ltd | 半導体装置 |
| JPH10341018A (ja) * | 1997-06-06 | 1998-12-22 | Mitsubishi Electric Corp | 横型高耐圧素子を有する半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6759719B2 (en) | 2004-07-06 |
| US6362026B2 (en) | 2002-03-26 |
| US6534347B2 (en) | 2003-03-18 |
| US7166866B2 (en) | 2007-01-23 |
| US20010007369A1 (en) | 2001-07-12 |
| US20040238903A1 (en) | 2004-12-02 |
| DE60028134D1 (de) | 2006-06-29 |
| DE60028134T2 (de) | 2007-03-15 |
| EP1065727A2 (en) | 2001-01-03 |
| JP4955139B2 (ja) | 2012-06-20 |
| EP1065727B1 (en) | 2006-05-24 |
| KR100619621B1 (ko) | 2006-09-06 |
| KR20010029855A (ko) | 2001-04-16 |
| US20030127693A1 (en) | 2003-07-10 |
| US20010050369A1 (en) | 2001-12-13 |
| EP1065727A3 (en) | 2003-05-02 |
| US6242784B1 (en) | 2001-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001036085A (ja) | シリコン・パワ・デバイスのためのエッジ終端部 | |
| JP6622343B2 (ja) | 炭化ケイ素半導体デバイス及びその製造方法 | |
| JP6640904B2 (ja) | トレンチ下部にオフセットを有するＳｉＣ半導体デバイス | |
| US7282753B2 (en) | Vertical conducting power semiconducting devices made by deep reactive ion etching | |
| KR100884077B1 (ko) | 트렌치 쇼트키 정류기 | |
| CN103489905B (zh) | 窄的有源单元ie型沟槽栅极igbt及其制造方法 | |
| US7489011B2 (en) | Semiconductor device containing dielectrically isolated PN junction for enhanced breakdown characteristics | |
| JP5439763B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US20110037139A1 (en) | Schottky barrier diode (sbd) and its off-shoot merged pn/schottky diode or junction barrier schottky (jbs) diode | |
| US20130270577A1 (en) | Grid-umosfet with electric field shielding of gate oxide | |
| US6215168B1 (en) | Doubly graded junction termination extension for edge passivation of semiconductor devices | |
| EP0820642A1 (en) | METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE HAVING A SEMICONDUCTOR LAYER OF SiC COMPRISING A MASKING STEP | |
| US7154177B2 (en) | Semiconductor device with edge structure | |
| TWI470802B (zh) | 溝槽式金氧半導體電晶體元件及其製造方法 | |
| CN109192780A (zh) | 一种横向mosfet器件及其制备方法 | |
| CN114284348A (zh) | 一种终端结构、制作方法以及功率器件 | |
| CN114864677A (zh) | 晶体管器件及其制造方法 | |
| KR890004960B1 (ko) | 반도체 장치 | |
| CN209766429U (zh) | 碳化硅mosfet器件 | |
| CN109065638A (zh) | 一种功率二极管器件 | |
| CN108550630A (zh) | 一种二极管及其制作方法 | |
| You et al. | A 600-V 10-A trench bipolar junction diode with superior static and dynamic characteristics |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101022 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110128 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110208 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20110302 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20110309 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111004 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20111228 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120221 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120315 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150323 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |