JP3667676B2 - 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム - Google Patents
半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム Download PDFInfo
- Publication number
- JP3667676B2 JP3667676B2 JP2001313939A JP2001313939A JP3667676B2 JP 3667676 B2 JP3667676 B2 JP 3667676B2 JP 2001313939 A JP2001313939 A JP 2001313939A JP 2001313939 A JP2001313939 A JP 2001313939A JP 3667676 B2 JP3667676 B2 JP 3667676B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- semiconductor element
- change
- electrical characteristics
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2642—Testing semiconductor operation lifetime or reliability, e.g. by accelerated life tests
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システムに関する。特に、本発明は、半導体素子の電気的特性の経時変化の評価に好適な半導体装置、このような評価を実現するための半導体装置の製造方法及び半導体装置の電気特性評価システムに関する。
【０００２】
【従来の技術】
シリコン素子に代表されるMOSFET(metal oxide semiconductor field effect transistor)を備えた半導体装置においては、使用時間の経過とともに、電気的な特性に変化を生じることが周知である。一般的には、使用時間の経過とともに、半導体装置の電気的な特性が劣化する。半導体装置には、通常使用状態において、１０年或いは２０年といった長寿命が要求されている。すなわち、長期間使用し続け、半導体装置の電気特性がたとえ劣化したとしても、劣化後の電気特性が製品仕様の範囲内であることが要求されている。
【０００３】
MOSFETの電気特性劣化は、基板電流の観測により予測できることが経験的に知られている。例えば、C. Hu等の「Hot-Electron-Induced MOSFET Degradation - Model, Monitor, and Improvement」（IEEE Transactions on Electron Devices、 Vol. ED-32、 １９８５年）参照。電気特性劣化と基板電流との間に密接な関係があるという経験的な事実は、次のように説明されている。すなわち、電界によりエネルギを得た半導体基板中のキャリアのうち、非常にエネルギの高いキャリア（一般にはホットキャリア（熱い電荷）と呼ばれている。）がゲート絶縁膜等に損傷を与え、ゲート絶縁膜界面に準位を形成したり、ゲート絶縁膜中に電荷が捕獲され、半導体素子の電気特性劣化が生じる。
【０００４】
一方、半導体基板中で高エネルギとなったキャリアはインパクトイオン（衝突電離）化と呼ばれる現象を生じる。この際に発生した電子正孔対のうち、チャネルを構成する電荷とは逆符号の電荷（例えば、チャネルを構成する電荷が電子であるｎチャネル導電型MOSFETの場合には正孔である。）は、半導体基板中を基板電流として流れる。この基板電流は基板電極により容易に観測することができる。つまり、MOSFETにおいて、電気特性劣化と基板電流とは、共にキャリアが高エネルギであることによって生じるものである。このような理由から、MOSFETの電気特性劣化と基板電流との間には相関があることが予測され、観測結果が示す事実として経験的ではあるが電気特性劣化と基板電流との間に関係式が存在する。従って、基板電流値を測定することにより、MOSFETの電気特性劣化を予測することが可能である。
【０００５】
ここで、一般的には、初期の電気的特性が劣る半導体素子の方が電気的特性劣化は顕著でなく、逆に初期の電気的特性が優れた半導体素子の方が電気的特性劣化は顕著である。初期の電気的特性の優れた半導体素子、つまり電流値が高い半導体素子は、キャリアのエネルギ状態が高くなるために、電気的特性劣化を著しく起こし易い。すなわち、一般的には、初期の電気的特性と電気的特性の劣化耐性とは相反するものである。初期の電気的特性に優れた半導体装置を製造することは当然であるが、劣化耐性との兼ね合いに留意する必要がある。つまり、初期の電気的特性に優れた半導体装置を製造するためには、電気的特性劣化は半導体装置の寿命に関する仕様にできる限り近づけることが望ましい。むやみに寿命が長すぎることは、初期の電気的特性を犠牲にしていることを意味する。
【０００６】
以上説明したように、電気的特性劣化の評価を精度良く行うことは、半導体装置の製造上、非常に重要である。半導体装置の電気的特性劣化は、半導体素子に直流ストレスを印加した場合の劣化量に基づき評価されている。例えば、電子回路の１０年後の電気的特性劣化は、以下のような方法を用いて評価されている。電子回路を構築する半導体素子には、本来、動的で時間的に変化するストレスが印加されている。従って、例えば１０年間の直流ストレス全体の半分が半導体素子に加わるであろうと近似し（duty factorという考え方。）、１０年後に直流ストレスを５年間印加した状態まで半導体素子の電気的特性劣化が生じるものと仮定して、半導体素子の電気的特性劣化の評価が行われている。このような評価方法は、本来、動的なストレスが半導体素子に印加されているにも拘わらず、直流ストレスによる電気的特性の劣化量を用いて評価しているので、精度の高い評価方法とは言い難い。
【０００７】
これに対して、米国バークリー大学において開発されたBERT解析ツール(Berkeley Reliability Tool) は、回路シミュレーション技術を用いることにより、半導体装置において高い精度の電気的特性劣化の評価を可能にしている。BERT解析ツールを用いた半導体装置の電気的特性劣化の評価方法は、以下の通りである。
【０００８】
まず、電気的特性劣化のない状態において動的な回路シミュレーションを行い、回路を構成する半導体素子の動的状態の基板電流等を時間の関数として計算する。例えば、以下に示すような、計算された基板電流Ｉsub（ｔ）を含む物理量の時間積分値と、経験的に求められた基板電流と電気的特性劣化との関係式とに基づき、与えられた時刻後の半導体素子の電気的特性劣化の予測を行う。
【０００９】
【数２】
Ｉｄ：ドレイン電流
α，β：モデルパラメータ
そして、以上の手順によって得られた半導体素子の劣化後の電気的特性に基づき、劣化後の回路の電気的特性の評価を行う。
【００１０】
このような手順により行われるBERT解析ツールを用いた半導体装置の電気的特性劣化の評価方法においては、半導体素子の動的なストレス状態を考慮した電気的特性劣化の評価が可能である。すなわち、前述の直流ストレスを用いた評価方法に比べて、半導体装置の電気的特性劣化を高い精度において評価することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、前述の半導体装置の電気的特性劣化の評価方法においては、以下の点について配慮がなされていなかった。
【００１２】
（１）前述の回路シミュレーションにおいては、動作中の回路を構築する半導体素子が非平衡状態である影響を精度良く考慮することができない。例えば、チャネル長が短く、キャリアの平均自由行程と比較して充分な長さを持っていない半導体素子、素子内部の電界が非常に急峻に変化する半導体素子、電界が時間とともに急峻に変化するような電圧印加状態にある半導体素子等においては、素子内部のキャリアのエネルギは非平衡状態にあることが知られている。このような半導体素子の動的な電気的特性の評価を回路シミュレーションにより正確に扱うことはできず、また基板電流の計算精度は正確ではない。従って、半導体素子の電気的特性劣化の評価を正確に行うことができない。
【００１３】
（２）シリコン多結晶を半導体活性領域として使用し、この半導体活性領域に半導体素子を形成する半導体装置においては、半導体活性領域中のキャリアの寿命（ライフタイム）が短い。すなわち、半導体活性領域中において電子正孔対の再結合が激しく行われ、インパクトイオン化によって生成された電子正孔対のうち大半が再結合により消滅し、一部分だけが基板電流として観測される。このような半導体素子においては、もはや基板電流は半導体活性領域中のキャリアの高エネルギ状態を表す指標とはなり得ないので、通常の基板電流と電気的特性劣化との間の相関は成り立たない。従って、回路シミュレーションを行って基板電流に基づく半導体装置の電気的特性劣化を評価しても、正確な評価を行うことができない。
【００１４】
（３）シリコン基板上にシリコン酸化膜を介在させたシリコン単結晶の半導体活性領域に半導体素子を形成するSOI（silicon on insulator）構造の半導体装置においては、素子毎に半導体活性領域が絶縁分離されており、基板電極も存在しないので、通常の意味での基板電流そのものが存在しない。従って、回路シミュレーションを行っても基板電流が計算できないので、電気的特性劣化の評価を行うことができない。
【００１５】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することである。
【００１６】
さらに、本発明の目的は、基板電流が半導体活性領域中のキャリアの高エネルギ状態の指標とならない場合、基板電極を備えてない場合等においても、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することである。
【００１７】
さらに、本発明の目的は、上記目的を達成し、製造上の歩留まりを向上することができる半導体装置の製造方法を提供することである。
【００１８】
さらに、本発明の目的は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置又は電気特性評価システムを提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを備えた半導体装置の製造方法としたことである。
【００２０】
このように構成される本発明の第１の特徴に係る半導体装置の製造方法においては、インパクトイオン化による電子正孔対生成率を算出した後、この電子正孔対生成率の体積分値を算出することにより、半導体活性領域に流れる、基板電流に相当する擬似的な電流値を求めることができる。すなわち、半導体活性領域に流れる電流値を直接検出することができない場合においても、擬似的な電流値に基づき、半導体素子の電気的特性の経時変化を高い精度により評価することができる。そして、このような評価結果を半導体装置の製造プロセスに反映させることにより、半導体素子の電気的特性の経時変化に優れた半導体装置を製造することができ、半導体装置の製造上の歩留まりを向上することができる。
【００２１】
本発明の第２の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、体積分値を含む物理量の時間積分値を算出する工程と、少なくとも時間積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを備えた半導体装置の製造方法としたことである。
【００２２】
このように構成される本発明の第２の特徴に係る半導体装置の製造方法においては、本発明の第１の特徴に係る半導体装置の製造方法の体積分値を含む物理量の時間積分値を算出することにより、半導体素子の動的なストレスを考慮した電気的特性の経時変化を高い精度により評価することができる。
【００２３】
本発明の第３の特徴は、少なくとも表面に絶縁層を有する基板の絶縁層上の第１の半導体活性領域にボディコンタクト電極を備えた第１の絶縁ゲート型電界効果トランジスタ（以下、単にIGFET（insulated gate field effect transistor）という。）を形成し、第１の半導体活性領域の少なくともボディ電流値を測定し、このボディ電流値を備えたデータを作成する工程と、絶縁層上の第２の半導体活性領域にボディコンタクト電極を備えない第２のIGFETを形成し、この第２のIGFETにおいて発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において電子正孔対生成率の体積分値を算出する工程と、体積分値及びデータの少なくともボディ電流値に基づき第２のIGFETの電気的特性の経時変化量を算出する工程と、電気的特性の経時変化量の算出結果に基づき、半導体装置を製造する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２４】
このように構成される本発明の第３の特徴に係る半導体装置の製造方法においては、ボディコンタクト電極を備えた第１のIGFETにより作成されたデータの少なくともボディ電流値を利用し、ボディコンタクト電極を備えていない第２のIGFETの電気的特性の経時変化量を容易に算出することができる。
【００２５】
本発明の第４の特徴は、半導体活性領域に半導体素子を形成する初期設計を行う工程と、半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、半導体素子の電気的特性の経時変化の評価結果に基づき、半導体素子を再設計する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２６】
このように構成される本発明の第４の特徴に係る半導体装置の製造方法においては、半導体素子の初期設計後に、本発明の第１の特徴に係る半導体装置の製造方法による半導体素子の電気的特性の経時変化を評価し、この評価結果に基づき、半導体素子の再設計を行うようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【００２７】
本発明の第５の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子のストレス印加後の物理モデル量を算出する工程と、算出された物理モデル量に基づき、半導体素子のストレス印加後の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２８】
このように構成される本発明の第５の特徴に係る半導体装置の製造方法においては、半導体素子の電気的特性の経時変化と物理モデル量との間の相関を高い精度により再現可能とし、高い精度のデバイスシミュレーションを実現することができるようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【００２９】
本発明の第６の特徴は、少なくとも表面に絶縁層を有する基板と、基板の絶縁層上の第１の半導体活性領域と、第１の半導体活性領域に形成され、ボディコンタクト電極を備えたボディ電流検出用の第１のIGFETと、基板の絶縁層上の第２の半導体活性領域と、第２の半導体活性領域に形成され、ボディコンタクト電極を備えない第２のIGFETとを備えた半導体装置としたことである。
【００３０】
このように構成される本発明の第６の特徴に係る半導体装置においては、本発明の第３の特徴に係る半導体装置の製造方法を実現することができ、第２のIGFETの電気的特性の経時変化量を容易に算出することができる。そして、この算出結果に基づき、第２のIGFETを設計することができるので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を実現することができる。
【００３１】
本発明の第７の特徴は、半導体素子の物理モデル量の情報を入力する情報入力ユニットと、入力された情報に基づき半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率の体積分値を算出し、少なくとも体積分値に基づき半導体素子の電気的特性の経時変化を算出する情報処理ユニットと、算出された電気的特性の経時変化の情報を出力する情報出力ユニットとを少なくとも備えた半導体装置の電気特性評価システムとしたことである。
【００３２】
このように構成される本発明の第７の特徴に係る半導体装置の電気的特性評価システムにおいては、本発明の第１の特徴乃至第５の特徴に係る半導体装置の製造方法を実現することができる。
【００３３】
【発明の実施の形態】
次に、図面を参照して、本発明に係る半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを、本発明の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００３４】
（第１の実施の形態）
本発明の第１の実施の形態は、SOI構造を採用する半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを説明するものである。
【００３５】
［SOI構造の半導体装置の基本構造］
本発明の第１の実施の形態に係るSOI構造を採用する半導体装置は、図１及び図２に示すように、少なくとも表面に絶縁層１１を有する基板１と、この基板１の絶縁層１１上の半導体活性領域２と、この半導体活性領域２に形成された半導体素子２０とを少なくとも備えて構築されている。
【００３６】
基板１は、本発明の第１の実施の形態において、ｐ型シリコン単結晶からなる支持基板１０と、この支持基板１０上（図１中、上側表面上）の絶縁層１１とを備えて構成されている。支持基板１０の裏面（図１中、下側表面上）には、支持基板１０を所定電位、例えば回路の接地電位、０Ｖに固定するための支持基板電極１２が配設されている。絶縁層１１には、例えば、熱酸化法、CVD法、スパッタリング法、SIMOX(separation by implantation of oxygen)法等により成膜したシリコン酸化膜を実用的に使用することができる。ここで、SIMOX法とは、支持基板１０の表面近傍のバルク中に高ネエルギのイオン注入法により酸素原子を注入し、この酸素原子と支持基板１０のシリコンとを反応させてシリコン酸化膜を形成する方法である。
【００３７】
半導体活性領域２は、底面を絶縁層１１により、側面周囲を素子間分離領域３により囲まれ、別の半導体活性領域２、支持基板１０等の他の領域に対して電気的に分離されている。半導体活性領域２とは、半導体素子２０の動作領域を形成するための領域という意味で使用される。本発明の第１の実施の形態において、半導体活性領域２には、シリコン単結晶を実用的に使用することができる。なお、本発明において、半導体活性領域２には、シリコン単結晶の他に、シリコン多結晶及びシリコン非晶質が少なくとも含まれる。
【００３８】
素子間分離領域３には、例えば熱酸化法により成膜したシリコン酸化膜を実用的に使用することができる。また、素子間分離領域３は、トレンチを形成し、このトレンチ内部にシリコン酸化膜等の絶縁体を埋設することにより形成してもよい。
【００３９】
半導体素子２０には、本発明の第１の実施の形態において、ｎチャネル導電型のIGFETが使用されている。ここで、IGFETとは、MOSFET、MISFET（metal insulator semiconductor field effect transistor）、TFT(thin film transistor)等を少なくとも含む意味において使用されている。また、IGFETは、ｐチャネル導電型であってもよいし、さらにｎチャネル導電型とｐチャネル導電型とを併せ持った相補型であってもよい。
【００４０】
すなわち、本発明の第１の実施の形態に係る半導体素子２０は、ボディ領域として使用される半導体活性領域２と、半導体活性領域２上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、半導体活性領域２に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域２に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。
【００４１】
絶縁膜４には、シリコン酸化膜、シリコン窒化膜、オキシナイトライド膜等の単層膜、又はそれらを組み合わせた複合膜を実用的に使用することができる。制御電極５には、シリコン多結晶膜、シリサイド膜、高融点金属膜の単層膜、又はシリコン多結晶膜上にシリサイド膜を積層した複合膜或いはシリコン多結晶膜上に高融点金属膜を積層した複合膜等を実用的に使用することができる。第１の主電極６Ａ及び第２の主電極６Ｂには、例えばLDD(lightly doped drain)構造を実用的に使用することができる。
【００４２】
さらに、半導体素子２０の第１の主電極６Ａ上には、例えばアルミニウム合金膜、銅膜、高融点金属膜等により形成された第１の主電極端子７Ａが電気的に接続されている。同様に、第２の主電極６Ｂには、第２の主電極端子７Ｂが電気的に接続されている。
【００４３】
［半導体装置の製造方法］
次に、半導体装置の製造プロセスの初期設計段階に実施する、半導体装置の電気的特性劣化の経時変化の評価方法を備えた半導体装置の製造方法を、図３を用いて説明する。なお、ここでは、半導体素子２０としてｎチャネル導電型IGFETを使用し、このIGFETの電気的特性劣化の経時変化の評価方法を説明する。
【００４４】
（１）まず最初に、プロセスシミュレーションを行う（１００）。このプロセスシミュレーションにおいては、イオン注入工程、熱酸化工程、堆積工程等の半導体製造工程（製造工程の種類）の情報と、ドーズ量、熱酸化温度、堆積条件等の製造条件と、マスク形状等のマスク情報とを少なくとも含む情報が入力され、絶縁膜等の形状の情報、不純物密度分布の情報等が算出される。具体的には、半導体素子２０すなわちｎチャネル導電型IGFETの絶縁膜４（例えば、シリコン酸化膜）の膜厚等の形状、半導体活性領域２の不純物密度分布等の情報が算出される。
【００４５】
（２）デバイスシミュレーションを行う（１０１）。デバイスシミュレーションにおいては、ストレス電圧、ストレス時間等のストレス条件が入力され、このストレス条件下に基づき半導体活性領域２中において発生するインパクトイオン化による電子正孔対生成率ＧIIを少なくとも含む、IGFETの電気的特性が算出される。なお、このデバイスシミュレーションにおいては、予め入力された不純物密度分布、ストレス条件等の情報に基づき、ｎチャネル導電型IGFETの電位分布、キャリア密度分布、ドレイン電流値等の情報が数値として算出される。
【００４６】
（３）半導体活性領域２の少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値が算出される（１０２）。ここで、少なくともインパクトイオン化が発生する領域とは、最低限、インパクトイオン化が発生する領域という意味で使用される。電子正孔対生成率ＧIIの体積分値を算出する、実用的な最小の領域は、インパクトイオン化による電子正孔対生成率のピーク値の１００分の１の領域である。一方、電子正孔対生成率ＧIIの体積分値を算出する、実用的な最大の領域は、ボディ領域、第１の主電極６Ａ及び第２の主電極６Ｂを含む半導体活性領域２の実質的に全体の領域である。
【００４７】
（４）電子正孔対生成率ＧIIの体積分値が算出されると、次式＜１＞に示すように体積分値と素電荷ｑとの積を算出し、シリコンバルク中の基板電流に相当する、半導体活性領域２に流れる擬似的な電流（ボディ電流）ＩsubQが算出される（１０３）。
【００４８】
【数３】
（５）算出された擬似的な電流ＩsubQと、通常のシリコン基板（バルク）に形成される半導体素子の基板電流と電気的特性劣化との間に成立する経験的な関係式とに基づき、IGFETの電気的特性劣化の経時変化の評価を行う（１０４）。このIGFETの電気的特性劣化の経時変化の評価は、次式＜２＞で表される、電気的特性劣化によるしきい値電圧の変動量ΔＶthにより行うことができる。
【００４９】
【数４】
Ｉｄ：ドレイン電流
Ａ：モデルパラメータ
α：モデルパラメータ
β：モデルパラメータ（例えば、β≒１．４）
例えば、経験的な関係式により求められた１０年後のしきい値電圧の変動量が５０ｍＶである場合、１０年に相当するストレス印加後に上記式＜１＞及び式＜２＞により算出されたIGFETのしきい値電圧Ｖthの変動量ΔＶthが５０ｍＶを越える場合には、初期設計の段階において製品仕様限界を越えた数値であると評価することができる。逆に、変動量ΔＶthが５０ｍＶ以内である場合には、初期設計の段階において製品仕様限界の範囲内の数値であると評価することができる。ここでは、IGFETのしきい値電圧の変動量ΔＶthを電気的特性劣化の経時変化のパラメータとして説明しているが、例えばIGFETの駆動電流の変化量を電気的特性劣化の経時変化のパラメータとして併用することが、又は別途独立に使用することができる。IGFETの駆動電流の変化量としては例えば５％が製品仕様限界の臨界数値になる。
【００５０】
（６）この後、IGFETの電気的特性劣化の経時変化の評価に基づき、半導体装置の製造を実際に行う。
【００５１】
［半導体素子の電気的特性劣化の評価］
このような本発明の第１の実施の形態に係る半導体装置の製造方法においては、以下の理由により、半導体素子２０すなわちｎチャネル導電型IGFETの電気的特性劣化の経時変化の評価を行うことができる。
【００５２】
通常のシリコン基板に形成された半導体素子例えばMOSFET（バルク素子）の動作中においては、シリコン基板中（シリコン活性領域中）、キャリアは電界からエネルギを得て、一部の高エネルギのキャリアはインパクトイオン化現象を起こし、電子正孔対が生成される。通常のシリコン基板は基板電極を備え、例えばｐ型シリコン基板は基板電極により回路の接地電位例えば０Ｖに印加されている。インパクトイオン化により生成された電子正孔対のうち、チャネルを構成する電荷とは逆符号の電荷、すなわちｎチャネル導電型MOSFETの場合は正孔（ホール）の大部分が、シリコン基板中で再結合することなく基板電極まで達し、基板電流として観測される。
【００５３】
これに対して、本発明の第１の実施の形態に係るSOI構造を採用する半導体装置は、半導体素子（ｎチャネル導電型IGFET）２０の動作中において、半導体活性領域２中、同様にキャリアは電界からエネルギを得て、一部の高エネルギのキャリアはインパクトイオン化現象を起こし、電子正孔対が生成されるものの、基板電極に相当する、半導体活性領域２の電位を印加する電極が存在しないので、基板電流に相当するボディ電流を観測することができない。
【００５４】
ここで、本発明の第１の実施の形態に係る半導体装置の製造方法によれば、まずデバイスシミュレーション（１００）により、半導体活性領域２中の、インパクトイオン化による電子正孔対生成率ＧIIを算出することができる。上記のように、通常のシリコン基板に形成されたMOSFETの動作中は、インパクトイオン化により生成された電子正孔対のうちチャネルを構成する電荷とは逆符号の電荷（正孔）の大半が基板電流として観測されるのであるから、IGFETの動作中の半導体活性領域２において電子正孔対生成率ＧIIの体積分値と素電荷ｑとの積を求めれば、IGFETにおいて基板電流に相当する擬似的な電流（ボディ電流）ＩsubQ を算出することができる。このようにして算出された擬似的な電流ＩsubQは、基板電流と同様に、IGFET内部のキャリアの高エネルギ状態を表している物理量である。すなわち、この擬似的な電流ＩsubQと、基板電流と電気特性劣化との間に成立する経験的な関係式とに基づき、例えばIGFETのしきい値電圧の変動量ΔＶthを比較検討し、或いは駆動電流の変化量を比較検討することにより、IGFETの電気的特性劣化の経時変化を予測することができる。
【００５５】
なお、上記式＜１＞は半導体活性領域２において電子正孔対生成率ＧIIの体積分を行っているが、Ｚ方向である奥行き方向は均一であると仮定したＸ方向及びＹ方向についてシミュレーションを行う二次元デバイスシミュレーションを使用して電子正孔対生成率ＧIIの体積分値を算出することができる。すなわち、二次元デバイスシミュレーションにおいては、半導体活性領域２内部の電子正孔対生成率ＧIIの二次元的な面積分値を算出し、この面積分値と奥行き方向の幅との積を算出することにより、結果的には電子正孔対生成率ＧIIの体積分値を算出することができる。
【００５６】
このように本発明の第１の実施の形態に係る半導体装置の製造方法においては、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出した後、この電子正孔対生成率ＧIIの体積分値を算出することにより、半導体活性領域２に流れる、基板電流に相当する擬似的な電流ＩsubQを求めることができる。すなわち、基板電極やボディ電極を備えてなくて半導体活性領域２に流れる電流を直接検出することができない場合においても、擬似的な電流ＩsubQに基づき、半導体素子２０の電気的特性の経時変化を高い精度により評価することができる。そして、このような評価結果を半導体装置の製造プロセスに反映させることにより、半導体素子２０の動的な電気的特性の経時変化に優れた半導体装置を製造することができる。さらに、半導体装置の製造上の歩留まりを向上することができる。
【００５７】
特に、本発明の第１の実施の形態に係る半導体装置の製造方法は、電子正孔対が再結合し易く、ボディ電流が観測しにくく、ボディ電流が半導体活性領域２中のキャリアの高エネルギ状態の指標にならないような、シリコン多結晶若しくはシリコン非晶質により形成された半導体活性領域２を備えた場合の、半導体素子２０の電気的特性劣化の経時変化の評価に最適である。
【００５８】
［半導体装置の電気特性評価システムの基本構造］
上記本発明の第１の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０の電気的特性劣化の経時変化の評価は、図４に示す電気特性評価システム３０により実現することができる。電気特性評価システム３０は、半導体素子２０の物理モデル量の情報を入力する情報入力ユニット３０１と、入力された情報に基づき半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率ＧIIの体積分値を算出し、少なくとも体積分値に基づき半導体素子２０の電気的特性の経時変化を算出する情報処理ユニット３０２と、算出された電気的特性の経時変化の情報を出力する情報出力ユニット３０６とを少なくとも備えて構築されている。
【００５９】
図４に示す電気特性評価システム３０の基本的なハードウエアはパーソナルコンピュータシステムである。つまり、情報入力ユニット３０１には、例えば入力キーボードを実用的に使用することができる。勿論、情報入力ユニット３０１には、マウス、ペン等の入力補助デバイスを併用する場合がある。
【００６０】
詳細な構造を示してないが、情報処理ユニット３０２は、少なくとも図３に示す本発明の第１の実施の形態に係る製造方法を実現するための（電気的特性劣化の経時変化を評価するための）ソフトウエアがインストールされた内蔵メモリ装置（例えば、ハードディスク、RAM(random access memory)、ROM(read only memory)等）、このようなソフトウエアを実行するための中央演算処理ユニット（CPU）等を少なくとも備えている。図４に示す情報処理ユニット３０２には、フロッピーディスク３１０のディスクドライブ３０３及び光ディスク３１１の光ディスクドライブ３０４が内蔵され、さらに不揮発性メモリカード（例えばフラッシュEEPROMカード）３１２やストレージテープ３１３のストレージドライブ３０５が外部メモリ装置として外付けされている。なお、前述の半導体素子２０の電気的特性劣化の経時変化を評価するためのソフトウエアはフロッピーディスク３１０、光ディスク３１１、不揮発性メモリカード３１２又はストレージテープ３１３に記憶され、これらに記憶されたソフトウエアが情報処理ユニット３０２の内蔵メモリ装置にインストールされるようになっている。
【００６１】
情報出力ユニット３０６には、例えば陰極線管（CRT）ディスプレイ、液晶ディスプレイ等の表示装置を実用的に使用することができる。また、情報出力ユニット３０６には、例えばプリンタ、プロジェクタ等を備えることができる。
【００６２】
このように構成される本発明の第１の実施の形態に係る電気特性評価システム３０においては、本発明の第１の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０の電気的特性劣化の経時変化の評価を、特別な設備を必要とすることなく、容易にかつ安価に実現することができる。
【００６３】
［変形例］
本発明の第１の実施の形態は、表面に限らず全体が絶縁体基板であるサファイア基板上に半導体活性領域２を形成し、この半導体活性領域２に半導体素子２０を構成したSOS（silicon on sapphire）構造の半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム３０にも同様に適用できる。
【００６４】
（第２の実施の形態）
本発明の第２の実施の形態は、電気的にフローティング状態にあるウエル領域に半導体素子を配設した半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを説明するものである。
【００６５】
［半導体装置の基本構造］
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、ｐｎ接合分離により基板４０に対して電気的に分離され、かつ電気的にフローティング状態にある半導体活性領域４１に形成された半導体素子２０を少なくとも備えて構成されている。
【００６６】
半導体活性領域４１は基板４０の主面部に配設されている。本発明の第２の実施の形態は半導体素子２０にｎチャネル導電型IGFETを使用しているので、基板４０はｎ型シリコン単結晶基板であり、半導体活性領域４１はｐ型ウエル領域である。当然のことながら、半導体素子２０にｐチャネル導電型IGFETを使用する場合には、基板４０はｐ型シリコン単結晶基板であり、半導体活性領域４１はｎ型ウエル領域である。ここで、ｐｎ接合分離により他の領域に対して電気的に分離された半導体活性領域４１とは、基板４０との間のｐｎ接合によりこの基板４０に対して電気的に分離された半導体活性領域４１という意味で使用される。
【００６７】
同図５には示していないが、基板４０の裏面又は表面に基板電極を備えていても、半導体活性領域４１にはその電位を印加するような電極は基本的には備えていない。従って、本発明の第１の実施の形態に係る半導体装置の半導体活性領域２と同様に、半導体活性領域４１に流れる電流（基板電流に相当するウエル電流）を観測することはできない。
【００６８】
半導体素子２０は、本発明の第１の実施の形態に係る半導体装置の半導体素子２０と基本的には同様の構造により形成されている。すなわち、半導体素子２０は、素子間分離領域４３により周囲を取り囲まれた領域内において半導体活性領域４１の主面に配設され、チャネル形成領域として使用される半導体活性領域４１と、半導体活性領域４１上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、半導体活性領域４１に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域４１に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。さらに、半導体素子２０の第１の主電極６Ａ上には第１の主電極端子７Ａが電気的に接続され、第２の主電極６Ｂには第２の主電極端子７Ｂが電気的に接続されている。
【００６９】
なお、素子間分離領域４３には、例えばシリコン表面の選択的酸化により形成されたシリコン酸化膜、すなわちLOCOS(local oxidation of silicon)を実用的に使用することができる。
【００７０】
［半導体装置の製造方法］
本発明の第２の実施の形態に係る、半導体素子２０の電気的特性劣化の経時変化の評価方法を備えた半導体装置の製造方法は、基本的には本発明の第１の実施の形態に係る半導体装置の製造方法と同様である。すなわち、本発明の第２の実施の形態に係る半導体装置の製造方法は、ｐｎ接合分離により基板４０に対して電気的に分離され、かつ電気的にフローティング状態にある半導体活性領域（例えば、ｐ型ウエル領域）４１に半導体素子（例えば、ｎチャネル導電型IGFET）２０を形成し、この半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子２０の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを少なくとも備えている。
【００７１】
このように構成される本発明の第２の実施の形態に係る半導体装置の製造方法においては、本発明の第１の実施の形態に係る半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
【００７２】
特に、本発明の第２の実施の形態に係る半導体装置の製造方法は、ｐｎ接合分離により他の領域に対して電気的に分離され、かつ電気的にフローティング状態にある、電流（ウエル電流）を観測しにくい半導体活性領域４１を備えた場合の、半導体素子２０の電気的特性劣化の経時変化の評価に最適である。
【００７３】
［半導体素子の電気特性評価システムの基本構造］
本発明の第２の実施の形態に係る電気特性評価システム並びにこれ以降の実施の形態に係る電気特性評価システムの基本的構造は図４に示す本発明の第１の実施の形態に係る電気特性評価システム３０と同一であるので、その説明は省略する。
【００７４】
［変形例］
本発明の第２の実施の形態は、図５に示す半導体活性領域４１の底面をｐｎ接合分離とし、素子間分離領域４３をトレンチ内部に埋設した絶縁体により形成して半導体活性領域４１の側面周囲をトレンチ分離構造とした半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システムにも同様に適用できる。
【００７５】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、予め作成されたデータに基づき半導体素子の電気的特性劣化の評価を行う例を説明するものである。
【００７６】
［経験的に求められたデータに基づく評価］
本発明の第３の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０さらに詳細にはｎチャネル導電型IGFETの評価方法は、ストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示す経験的に求められたデータを予め作成しておき、ｎチャネル導電型IGFETのしきい値電圧の経時変化をデータに基づき評価する工程を少なくとも備えている。
【００７７】
この評価に使用されるデータは、図６に示すように、「表」として作成すると、取り扱い上、便利である。図６に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth（劣化後のＶth−劣化前のＶth）［Ｖ］である。経験的に変動量ΔＶthを求めるには、前述の式＜２＞を使用すればよい。
【００７８】
ここでは、一例のストレス条件を印加した場合のIGFETの変動量ΔＶthを示すデータを示しているが、ストレス条件毎に経験的に求めたデータ、半導体素子２０毎（例えば、チャネル長が異なるIGFET毎）に経験的に求めたデータ等を収集したデータが実際には作成される。
【００７９】
このようなデータを予め準備した後、本発明の第１の実施の形態に係る半導体装置の製造方法において説明したように、インパクトイオン化による電子正孔対生成率ＧIIを算出し、電子正孔対生成率ＧIIの体積分値を算出し、前述の式＜１＞に基づき体積分値と素電荷ｑとの積を求めて擬似的な電流ＩsubQを算出する。データは、本発明の第１の実施の形態に係る半導体装置の製造方法のプロセスシミュレーション（１００）の実行前又は後であって、デバイスシミュレーション（１０１）の実行前に、図４に示す電気特性評価システム３０に情報入力ユニット３０１から入力される。
【００８０】
そして、図６に示すデータを参照しつつ、必要に応じて、適宜、データを補間し、擬似的な電流ＩsubQとドレイン電流Ｉｄ（直流ストレス）とに基づき、ストレス印加後のIGFETのしきい値電圧の変動量ΔＶthを算出し、IGFETの電気的特性劣化の評価を行うことができる。
【００８１】
［実測値のデータに基づく評価］
本発明の第３の実施の形態に係る半導体装置の製造方法においては、前述の経験的に求められたデータに代えて、ストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示す実測値のデータを予め作成しておき、ｎチャネル導電型IGFETのしきい値電圧の経時変化をこのデータに基づき評価するようにしてもよい。
【００８２】
この評価に使用されるデータは、図６に示すデータと同様に、図７に示すような「表」として作成すると、取り扱い上、便利である。図７に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth（劣化後のＶth−劣化前のＶth）［Ｖ］であり、実測値である。なお、図７中、破線により囲まれた領域内の変動量ΔＶthは、現状の測定装置の能力上、測定不可能であり、また空白のままでは使用し難いので、経験的関係式として知られている次式＜３＞により算出した値を便宜的に示したものである。
【００８３】
【数５】
α：モデルパラメータ（例えば、α≒〜３．９）
ここでは、一例のストレス条件を印加した場合のIGFETの変動量ΔＶthを示すデータを示しているが、ストレス条件毎に実測したデータ、半導体素子２０毎（例えば、チャネル長が異なるIGFET毎）のデータ等を収集したデータが実際には作成される。
【００８４】
このようなデータを予め準備した後、本発明の第１の実施の形態に係る半導体装置の製造方法において説明したように、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、電子正孔対生成率ＧIIの体積分値を算出し、前述の式＜１＞に基づき体積分値と素電荷ｑとの積を求めて擬似的な電流ＩsubQを算出する。そして、図７に示すデータを参照しつつ、必要に応じて、適宜、データを補間し、擬似的な電流ＩsubQとドレイン電流Ｉｄ（直流ストレス）とに基づき、ストレス印加後のIGFETのしきい値電圧の変動量ΔＶthを算出し、IGFETの電気的特性劣化の評価を行うことができる。
【００８５】
このように構成される本発明の第３の実施の形態に係る半導体装置の製造方法においては、本発明の第１の実施の形態に係る半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
【００８６】
特に、本発明の第３の実施の形態に係る半導体装置の製造方法においては、経験的に求められたデータ又は実測値に基づくデータを参照しつつ、半導体素子２０の電気的特性劣化の経時変化の評価が行なわれるので、評価精度を向上することができる。
【００８７】
（第４の実施の形態）
本発明の第４の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、動的なストレスを考慮に入れた、半導体素子の電気的特性劣化の経時変化の評価を行う例を説明するものである。
【００８８】
本発明の第４の実施の形態に係る半導体装置の製造方法は、半導体活性領域２又は４１に半導体素子２０を形成し、この半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する工程と、体積分値を含む物理量の時間積分値を算出する工程と、少なくとも時間積分値に基づき、半導体素子２０の電気的特性の経時変化を評価する工程と、この評価結果に基づき半導体装置を製造する工程とを少なくとも備えている。
【００８９】
半導体素子２０、具体的にはｎチャネル導電型IGFETに例えば直流ストレスをｔstress時間印加した場合、しきい値電圧の変化量ΔＶthは次式＜４＞に示すように表すことができる。
【００９０】
【数６】
この上記式＜４＞を用いて、ｎチャネル導電型IGFETに時間変化を伴うストレスをｔstress時間印加した場合、しきい値電圧の変化量ΔＶthは次式＜５＞に示すように表すことができる。
【００９１】
【数７】
すなわち、動的なストレスを考慮に入れたｎチャネル導電型IGFETのしきい値電圧の変化量ΔＶthを予測することが可能となる。
【００９２】
このように構成される本発明の第４の実施の形態に係る半導体装置の製造方法においては、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法の体積分値を含む物理量の時間積分値を算出するようにしたので、半導体素子２０の動的なストレスを考慮した電気的特性の経時変化を高い精度により評価することができる。
【００９３】
（第５の実施の形態）
本発明の第５の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、動作温度を考慮に入れた、半導体素子の電気的特性劣化の経時変化の評価を行う例を説明するものである。
【００９４】
本発明の第５の実施の形態に係る半導体装置の製造方法は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法の半導体素子２０の電気的特性の経時変化を評価する工程に代えて、動作温度中のストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量ΔＶthとの関係を示すデータを予め作成しておき、半導体素子２０の動作中のしきい値電圧の経時変化をデータに基づき評価する工程を備えている。
【００９５】
特に、本発明の第１の実施の形態に係るSOI構造を備えた半導体装置においては、半導体素子２０すなわちｎチャネル導電型IGFETの動作中の素子温度は環境温度（例えば、測定温度）に比べて上昇している。素子温度が変化するとドレイン電流Ｉｄ等に変化を生じるので、一般的には電気的特性劣化は温度依存性を持っている。つまり、本発明の第３の実施の形態に係る半導体装置の製造方法において説明した、ｎチャネル導電型IGFETの電気的特性劣化の経時変化の実測値を用いて動作中の電気的特性劣化の経時変化の評価を行う場合には、動作中の素子温度のストレス（動作温度中のストレス）を考慮に入れたデータの作成が必要になる。
【００９６】
動作温度を考慮に入れた、ｎチャネル導電型IGFETの電気的特性劣化の経時変化の具体的な評価方法を、図８を用いて説明する。
【００９７】
（１）まず最初に、常温環境下例えば２５℃の温度下において、ｎチャネル導電型IGFETに通常の動作条件と同一のバイアスを印加する（１１０）。
【００９８】
（２）このような動作条件下において動作するｎチャネル導電型IGFETの動作温度（素子温度）Ｔを測定する（１１１）。
【００９９】
（３）動作温度Ｔにおいて、半導体活性領域２又は４１に流れる擬似的な電流ＩsubQ、ドレイン電流Ｉｄ、しきい値電圧の変動量ΔＶthの物理量を少なくとも測定する（１１２）。ここで、本発明の第３の実施の形態に係る半導体装置の製造方法と同様に、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、この電子正孔対生成率ＧIIの体積分値を算出し、上記式＜１＞に示すように体積分値と素電荷ｑとの積から擬似的な電流ＩsubQを算出することができる。また、上記式＜２＞から変動量ΔＶthを算出することができる。さらに、測定装置の能力上、測定不可能な物理量は上記式＜３＞に基づき算出することができる。
【０１００】
（４）本発明の第３の実施の形態に係る半導体装置の製造方法において説明した実測値のデータの作成手順と同様に、測定された物理量に基づき、動作温度Ｔにおける、擬似的な電流ＩsubQ、ドレイン電流Ｉｄ、変動量ΔＶthのそれぞれの関係を示すデータを図９に示すように作成する（１１３）。図９に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、動作温度Ｔを７０℃として加熱した状態において、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth［Ｖ］であり、実測値である。
【０１０１】
（５）そして、この作成された実測値のデータを参照しつつ、必要に応じて、適宜補間し、常温環境下におかれたｎチャネル導電型IGFETの動作温度Ｔにおける電気的特性劣化の経時変化の評価を行う（１１４）。
【０１０２】
このように構成される本発明の第５の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の動作温度Ｔを考慮に入れた実測値に基づくデータを予め作成しておき、このデータに基づき半導体素子２０の電気的特性の経時変化を評価するようにしたので、高い精度の評価を行うことができる。
【０１０３】
（第６の実施の形態）
本発明の第６の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法をさらに具現化し、半導体素子の電気的特性劣化の経時変化が初期設計段階において製品仕様限界まで近づけることができる半導体装置の製造方法を説明するものである。
【０１０４】
本発明の第６の実施の形態に係る半導体装置の製造方法を、図１０を用いて説明する。
【０１０５】
（１）まず最初に、半導体活性領域２又は４１に半導体素子２０を形成する、すなわちｎチャネル導電型IGFETを形成する初期設計を行う（１２０）。ここでは、半導体活性領域２又は４１の不純物密度、ｎチャネル導電型IGFETの第１の主電極６Ａ及び第２の主電極６Ｂのイオン注入条件、イオン注入された不純物の拡散条件、LDD構造においては第１の主電極６Ａ及び第２の主電極６ＢのLDD長（低不純物密度領域の長さ）等の条件が決定され、ｎチャネル導電型IGFETが設計される。
【０１０６】
（２）この設計されたｎチャネル導電型IGFET又はこのｎチャネル導電型IGFETにより構築された回路において、寿命が予測される（１２１）。この寿命の予測とは、前述の本発明の第１乃至第５の実施の形態のいずれかの半導体装置の製造方法を用いて、ｎチャネル導電型IGFETにおいて発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率ＧIIの体積分値を算出し、少なくとも体積分値に基づきIGFETの電気的特性の経時変化特にしきい値電圧の変動量ΔＶthを評価し、このIGFETの寿命を予測することである。
【０１０７】
（３）ここで、ｎチャネル導電型IGFET又は回路が、半導体装置の製品仕様に適合するか否かが判定される（１２２）。例えば、前例のように、１０年の使用によりｎチャネル導電型IGFETのしきい値電圧の変動量ΔＶthが５０ｍＶを越えるか越えないかの判定がなされる。
【０１０８】
（４）製品仕様に適合すると判定された場合には次段の製造プロセスに進み、製品仕様に適合した、すなわち電気的特性劣化の経時変化の少ない優れた半導体装置を製造することができる。逆に、製品仕様に適合しないと判定された場合には、製品仕様に適合するように、再設計が実施される（１２３）。
【０１０９】
このように構成される本発明の第６の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の初期設計後に、本発明の第１乃至第５の実施の形態のいずれかに係る半導体装置の製造方法による半導体素子２０の電気的特性の経時変化を評価し、この評価結果に基づき、半導体素子２０の再設計を行うようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【０１１０】
（第７の実施の形態）
本発明の第７の実施の形態は、第１乃至第６の実施の形態に係る半導体装置の製造方法、すなわち半導体素子の電気的特性劣化の経時変化の評価を別の物理モデル量で行う例を説明するものである。
【０１１１】
本発明の第７の実施の形態に係る半導体装置の製造方法を、図１１を用いて説明する。
【０１１２】
（１）まず最初に、本発明の第６の実施の形態に係る半導体装置の製造方法と同様に、半導体活性領域２又は４１に半導体素子２０を形成する、すなわちｎチャネル導電型IGFETを形成する初期設計を行う（１３０）。
【０１１３】
（２）デバイスシミュレーションにより、ｎチャネル導電型IGFETにおいて、ストレス状態のバイアスを印加し、少なくともインパクトイオン化による電子正孔対生成率ＧIIを算出する（１３１）。
【０１１４】
（２）少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する（１３２）。
【０１１５】
（３）少なくとも体積分値に基づき、ｎチャネル導電型IGFETのストレス印加後の物理モデル量を算出する（１３３）。ここで、物理モデル量として、ｎチャネル導電型IGFETのストレス印加後のチャネルキャリア移動度の変化量Δμが算出される。ｎチャネル導電型IGFETの場合、キャリアは電子である。変化量Δμは、ストレス印加前のキャリア移動度をμ0、ストレス印加後のキャリア移動度をμ1とすると、次式＜６＞及び＜７＞により求めることができる。
【０１１６】
【数８】
【数９】
（４）算出された変化量Δμに基づき、ｎチャネル導電型IGFETのストレス印加後の電気的特性の経時変化を評価する（１３４）。
【０１１７】
（５）なお、この後、必要に応じて、本発明の第６の実施の形態に係る半導体装置の製造方法と同様に、評価結果に基づき、製品仕様限界の判定がなされる（１３５）。ここで、製品仕様限界に適合しないと判定されたｎチャネル導電型IGFET、例えばチャネルキャリア移動度の変化量Δμが５％を越えるｎチャネル導電型IGFETは再設計される（１３６）。製品仕様限界に適合すると判定されたｎチャネル導電型IGFETは次段の製造プロセスに進み、製品仕様に適合した、すなわち電気的特性劣化の経時変化の少ない優れた半導体装置を製造することができる。
【０１１８】
なお、本発明の第７の実施の形態は、物理モデル量にｎチャネル導電型IGFETのチャネルキャリア移動度を使用したが、IGFETの絶縁膜（ゲート絶縁膜）４の界面における半導体活性領域２又は４１の界面準位濃度、絶縁膜４中に捕獲された電荷濃度等の少なくとも１つの物理モデル量を単独で、又は２つ以上の物理モデル量を組み合わせて、IGFETの電気的特性劣化の経時変化の評価を行うようにしてもよい。
【０１１９】
このように構成される本発明の第７の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の電気的特性の経時変化と物理モデル量との間の相関を高い精度により再現可能とし、高い精度のデバイスシミュレーションを実現することができるようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【０１２０】
（第８の実施の形態）
本発明の第８の実施の形態は、本発明の第１の実施の形態に係るSOI構造の半導体装置及びその製造方法において、電気的特性劣化の経時変化の評価を行う半導体素子と同一構造の特性検出用半導体素子を別途製作し、この特性検出用半導体素子から得られる実測値のデータに基づき、半導体素子の電気的特性劣化の経時変化を評価するようにした例を説明するものである。
【０１２１】
［半導体装置の基本的構造］
本発明の第８の実施の形態に係る半導体装置は、図１２及び図１３に示すように、少なくとも表面に絶縁層１１を有する基板１と、基板１の絶縁層１１上の第１の半導体活性領域２と、第１の半導体活性領域２に形成され、ボディコンタクト電極７Ｃを備えたボディ電流検出用の第１の半導体素子２１と、基板１の絶縁層１１上の第２の半導体活性領域２と、第２の半導体活性領域２に形成され、ボディコンタクト電極７Ｃを備えない第２の半導体素子２０とを備えて構築されている。
【０１２２】
基板１は、本発明の第１の実施の形態に係る半導体装置の基板１と同様に、支持基板１０とこの支持基板１０上の絶縁層１１とを備えて構成されている。第２の半導体素子２０は、本発明の第１の実施の形態に係る半導体装置の半導体素子２０と同一構造であり、例えばｎチャネル導電型IGFETである。さらに、この第２の半導体素子２０は実際に集積回路を構築するようになっている。
【０１２３】
第１の半導体素子２１は、基本的には第２の半導体素子２０と同一構造、すなわちボディ領域として使用される第１の半導体活性領域２と、第１の半導体活性領域２上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、第１の半導体活性領域２に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域２に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。さらに、この第１の半導体素子２１は、第１の半導体活性領域２に流れる電流つまりボディ電流を検出するためのボディコンタクト領域６Ｃを備え、このボディコンタクト領域６Ｃにボディコンタクト電極７Ｃが電気的に接続されている。ボディコンタクト領域６Ｃは、ｎチャネル導電型IGFETの場合、ボディ領域となる第１の半導体活性領域２と同一導電型で形成され、かつ第１の半導体活性領域２よりも不純物密度の高いｐ型半導体領域により形成されている。半導体装置に相補型IGFETが搭載される場合、ｐチャネル導電型IGFETの主電極と同一製造工程によりボディコンタクト領域６Ｃを形成することができるので、特に製造工程数を増加することなく、ボディコンタクト領域６Ｃを形成することができる。
【０１２４】
第１の半導体素子２１は、好ましくは製造プロセス条件が同等となる第２の半導体素子２０と同一基板（同一半導体ウェハ）上に形成され、半導体チップ形成領域内（半導体装置形成領域内）、半導体チップ形成領域間のスクライブ領域内、テスト用半導体チップ形成領域（TEG）内のいずれかに配設されるようになっている。また、半導体ウェハ自体をテスト用半導体ウェハとする場合には、このテスト用半導体ウェハに第１の半導体素子２１が配設される。
【０１２５】
このように構成される本発明の本発明の第８の実施の形態に係る半導体装置においては、後述する半導体装置の製造方法を実現することができ、第２の半導体素子２０の電気的特性の経時変化を高い精度で評価し、この評価結果に基づき第２の半導体素子２０の再設計することができるので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を実現することができる。
【０１２６】
［半導体装置の製造方法］
本発明の第８の実施の形態に係る半導体装置の製造方法を、図１４を用いて説明する。
【０１２７】
（１）まず最初に、少なくとも表面に絶縁層１１を有する基板１の絶縁層１１上の第１の半導体活性領域２にボディコンタクト電極７Ｃを備えたボディ電流検出用の第１の半導体素子２１すなわちｎチャネル導電型IGFETを形成し、少なくとも第１の半導体活性領域２のボディ電流Ｉbody、ドレイン電流Ｉｄ及びしきい値電圧の変化量ΔＶthを測定する（１４０）。ボディ電流Ｉbodyの測定はボディコンタクト電極７Ｃにより行われる。
【０１２８】
（２）このｎチャネル導電型IGFETにより得られたボディ電流Ｉbody、ドレイン電流Ｉｄ及びしきい値電圧の変化量ΔＶthの関係を示すデータを作成する（１４１）。
【０１２９】
（３）絶縁層１１上の第２の半導体活性領域２にボディコンタクト電極７Ｃを備えない第２の半導体素子２０すなわちｎチャネル導電型IGFETを形成し、このｎチャネル導電型IGFETにおいて発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する（１４２）。
【０１３０】
（４）引き続き、ｎチャネル導電型IGFET（第２の半導体素子２０）の少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する（１４３）。
【０１３１】
（５）そして、この算出された体積分値及びデータの少なくともボディ電流値Ｉbodyに基づき、データを参照しつつ、第２の半導体素子２０であるｎチャネル導電型IGFETのしきい値電圧の変化量ΔＶthを算出する（１４４）。
【０１３２】
このように構成される本発明の第８の実施の形態に係る半導体装置の製造方法においては、ボディコンタクト電極７Ｃを備えた第１の半導体素子２１により作成されたデータの少なくともボディ電流値Ｉbodyに基づき、ボディコンタクト電極７Ｃを備えていない第２の半導体素子２０の電気的特性の経時変化量すなわちしきい値電圧の変化量ΔＶthを容易に算出することができる。
【０１３３】
（第９の実施の形態）
本発明の第９の実施の形態は、半導体装置の評価ビジネス方法を説明するものである。
【０１３４】
本発明の第９の実施の形態に係る半導体装置の評価ビジネス方法は、本発明の第１乃至第８の実施の形態に係る半導体装置の製造方法により半導体素子や回路の電気的特性劣化の経時変化を評価する工程と、この評価結果を、半導体装置の使用を計画する顧客や既に半導体装置を使用している顧客に対してビジネスとして知らせる工程とを少なくとも備えている。
【０１３５】
このような本発明の第９の実施の形態に係る半導体装置の評価ビジネス方法においては、半導体装置の電気的特性劣化の経時変化を顧客は容易に知ることができ、顧客は半導体装置の信頼性を確認することができ、また顧客における新たな半導体装置の開発に評価結果を利用することができる。
【０１３６】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３７】
例えば、本発明の第１の実施の形態等においては、半導体素子２０としてｎチャネル導電型IGFETを使用しているが、本発明は、ｐチャネル導電型IGFETを使用してもよい。また、本発明は、これらIGFETにより構築された回路の電気的特性劣化の経時変化の評価に適用してもよい。
【０１３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３９】
【発明の効果】
本発明によれば、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することができる。
【０１４０】
さらに、本発明は、基板電流が半導体活性領域中のキャリアの高エネルギ状態の指標とならない場合、基板電極を備えてない場合等においても、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供できる。
【０１４１】
さらに、本発明は、製造上の歩留まりを向上することができる半導体装置の製造方法を提供できる。
【０１４２】
さらに、本発明は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置又は電気特性評価システムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面構造図（図２に示すＦ１−Ｆ１切断線で切った断面図）である。
【図２】図１に示す半導体装置の平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図４】本発明の第１の実施の形態に係る半導体装置の電気特性評価システムの構成図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面構造図である。
【図６】本発明の第３の実施の形態に係る半導体装置の製造方法を実現するためのデータを示す図である。
【図７】本発明の第３の実施の形態に係る半導体装置の製造方法を実現するための他のデータを示す図である。
【図８】本発明の第５の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図９】本発明の第５の実施の形態に係る半導体装置の製造方法を実現するためのデータを示す図である。
【図１０】本発明の第６の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図１１】本発明の第７の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図１２】本発明の第８の実施の形態に係る半導体装置の平面図である。
【図１３】図１２に示す半導体装置のＦ１３−Ｆ１３切断線で切った断面構造図である。
【図１４】本発明の第８の実施の形態に係る半導体装置の製造方法のフローチャートである。
【符号の説明】
１ 基板
１０ 支持基板
１１ 絶縁層
２ 半導体活性領域
３ 素子間分離領域
４ 絶縁膜
５ 制御電極（ゲート電極）
６Ａ，６Ｂ 主電極（ソース領域又はドレイン領域）
６Ｃ ボディコンタクト領域
７Ａ，７Ｂ 主電極端子
７Ｃ ボディコンタクト電極
１２ 支持基板電極
２０ 半導体素子（IGFET）又は第１の半導体素子
２１ 第２の半導体素子（IGFET）
３０ 電気特性評価システム
３０１ 情報入力ユニット
３０２ 情報処理ユニット
３０６ 情報出力ユニット
【発明の属する技術分野】
本発明は、半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システムに関する。特に、本発明は、半導体素子の電気的特性の経時変化の評価に好適な半導体装置、このような評価を実現するための半導体装置の製造方法及び半導体装置の電気特性評価システムに関する。
【０００２】
【従来の技術】
シリコン素子に代表されるMOSFET(metal oxide semiconductor field effect transistor)を備えた半導体装置においては、使用時間の経過とともに、電気的な特性に変化を生じることが周知である。一般的には、使用時間の経過とともに、半導体装置の電気的な特性が劣化する。半導体装置には、通常使用状態において、１０年或いは２０年といった長寿命が要求されている。すなわち、長期間使用し続け、半導体装置の電気特性がたとえ劣化したとしても、劣化後の電気特性が製品仕様の範囲内であることが要求されている。
【０００３】
MOSFETの電気特性劣化は、基板電流の観測により予測できることが経験的に知られている。例えば、C. Hu等の「Hot-Electron-Induced MOSFET Degradation - Model, Monitor, and Improvement」（IEEE Transactions on Electron Devices、 Vol. ED-32、 １９８５年）参照。電気特性劣化と基板電流との間に密接な関係があるという経験的な事実は、次のように説明されている。すなわち、電界によりエネルギを得た半導体基板中のキャリアのうち、非常にエネルギの高いキャリア（一般にはホットキャリア（熱い電荷）と呼ばれている。）がゲート絶縁膜等に損傷を与え、ゲート絶縁膜界面に準位を形成したり、ゲート絶縁膜中に電荷が捕獲され、半導体素子の電気特性劣化が生じる。
【０００４】
一方、半導体基板中で高エネルギとなったキャリアはインパクトイオン（衝突電離）化と呼ばれる現象を生じる。この際に発生した電子正孔対のうち、チャネルを構成する電荷とは逆符号の電荷（例えば、チャネルを構成する電荷が電子であるｎチャネル導電型MOSFETの場合には正孔である。）は、半導体基板中を基板電流として流れる。この基板電流は基板電極により容易に観測することができる。つまり、MOSFETにおいて、電気特性劣化と基板電流とは、共にキャリアが高エネルギであることによって生じるものである。このような理由から、MOSFETの電気特性劣化と基板電流との間には相関があることが予測され、観測結果が示す事実として経験的ではあるが電気特性劣化と基板電流との間に関係式が存在する。従って、基板電流値を測定することにより、MOSFETの電気特性劣化を予測することが可能である。
【０００５】
ここで、一般的には、初期の電気的特性が劣る半導体素子の方が電気的特性劣化は顕著でなく、逆に初期の電気的特性が優れた半導体素子の方が電気的特性劣化は顕著である。初期の電気的特性の優れた半導体素子、つまり電流値が高い半導体素子は、キャリアのエネルギ状態が高くなるために、電気的特性劣化を著しく起こし易い。すなわち、一般的には、初期の電気的特性と電気的特性の劣化耐性とは相反するものである。初期の電気的特性に優れた半導体装置を製造することは当然であるが、劣化耐性との兼ね合いに留意する必要がある。つまり、初期の電気的特性に優れた半導体装置を製造するためには、電気的特性劣化は半導体装置の寿命に関する仕様にできる限り近づけることが望ましい。むやみに寿命が長すぎることは、初期の電気的特性を犠牲にしていることを意味する。
【０００６】
以上説明したように、電気的特性劣化の評価を精度良く行うことは、半導体装置の製造上、非常に重要である。半導体装置の電気的特性劣化は、半導体素子に直流ストレスを印加した場合の劣化量に基づき評価されている。例えば、電子回路の１０年後の電気的特性劣化は、以下のような方法を用いて評価されている。電子回路を構築する半導体素子には、本来、動的で時間的に変化するストレスが印加されている。従って、例えば１０年間の直流ストレス全体の半分が半導体素子に加わるであろうと近似し（duty factorという考え方。）、１０年後に直流ストレスを５年間印加した状態まで半導体素子の電気的特性劣化が生じるものと仮定して、半導体素子の電気的特性劣化の評価が行われている。このような評価方法は、本来、動的なストレスが半導体素子に印加されているにも拘わらず、直流ストレスによる電気的特性の劣化量を用いて評価しているので、精度の高い評価方法とは言い難い。
【０００７】
これに対して、米国バークリー大学において開発されたBERT解析ツール(Berkeley Reliability Tool) は、回路シミュレーション技術を用いることにより、半導体装置において高い精度の電気的特性劣化の評価を可能にしている。BERT解析ツールを用いた半導体装置の電気的特性劣化の評価方法は、以下の通りである。
【０００８】
まず、電気的特性劣化のない状態において動的な回路シミュレーションを行い、回路を構成する半導体素子の動的状態の基板電流等を時間の関数として計算する。例えば、以下に示すような、計算された基板電流Ｉsub（ｔ）を含む物理量の時間積分値と、経験的に求められた基板電流と電気的特性劣化との関係式とに基づき、与えられた時刻後の半導体素子の電気的特性劣化の予測を行う。
【０００９】
【数２】
α，β：モデルパラメータ
そして、以上の手順によって得られた半導体素子の劣化後の電気的特性に基づき、劣化後の回路の電気的特性の評価を行う。
【００１０】
このような手順により行われるBERT解析ツールを用いた半導体装置の電気的特性劣化の評価方法においては、半導体素子の動的なストレス状態を考慮した電気的特性劣化の評価が可能である。すなわち、前述の直流ストレスを用いた評価方法に比べて、半導体装置の電気的特性劣化を高い精度において評価することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、前述の半導体装置の電気的特性劣化の評価方法においては、以下の点について配慮がなされていなかった。
【００１２】
（１）前述の回路シミュレーションにおいては、動作中の回路を構築する半導体素子が非平衡状態である影響を精度良く考慮することができない。例えば、チャネル長が短く、キャリアの平均自由行程と比較して充分な長さを持っていない半導体素子、素子内部の電界が非常に急峻に変化する半導体素子、電界が時間とともに急峻に変化するような電圧印加状態にある半導体素子等においては、素子内部のキャリアのエネルギは非平衡状態にあることが知られている。このような半導体素子の動的な電気的特性の評価を回路シミュレーションにより正確に扱うことはできず、また基板電流の計算精度は正確ではない。従って、半導体素子の電気的特性劣化の評価を正確に行うことができない。
【００１３】
（２）シリコン多結晶を半導体活性領域として使用し、この半導体活性領域に半導体素子を形成する半導体装置においては、半導体活性領域中のキャリアの寿命（ライフタイム）が短い。すなわち、半導体活性領域中において電子正孔対の再結合が激しく行われ、インパクトイオン化によって生成された電子正孔対のうち大半が再結合により消滅し、一部分だけが基板電流として観測される。このような半導体素子においては、もはや基板電流は半導体活性領域中のキャリアの高エネルギ状態を表す指標とはなり得ないので、通常の基板電流と電気的特性劣化との間の相関は成り立たない。従って、回路シミュレーションを行って基板電流に基づく半導体装置の電気的特性劣化を評価しても、正確な評価を行うことができない。
【００１４】
（３）シリコン基板上にシリコン酸化膜を介在させたシリコン単結晶の半導体活性領域に半導体素子を形成するSOI（silicon on insulator）構造の半導体装置においては、素子毎に半導体活性領域が絶縁分離されており、基板電極も存在しないので、通常の意味での基板電流そのものが存在しない。従って、回路シミュレーションを行っても基板電流が計算できないので、電気的特性劣化の評価を行うことができない。
【００１５】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することである。
【００１６】
さらに、本発明の目的は、基板電流が半導体活性領域中のキャリアの高エネルギ状態の指標とならない場合、基板電極を備えてない場合等においても、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することである。
【００１７】
さらに、本発明の目的は、上記目的を達成し、製造上の歩留まりを向上することができる半導体装置の製造方法を提供することである。
【００１８】
さらに、本発明の目的は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置又は電気特性評価システムを提供することである。
【００１９】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを備えた半導体装置の製造方法としたことである。
【００２０】
このように構成される本発明の第１の特徴に係る半導体装置の製造方法においては、インパクトイオン化による電子正孔対生成率を算出した後、この電子正孔対生成率の体積分値を算出することにより、半導体活性領域に流れる、基板電流に相当する擬似的な電流値を求めることができる。すなわち、半導体活性領域に流れる電流値を直接検出することができない場合においても、擬似的な電流値に基づき、半導体素子の電気的特性の経時変化を高い精度により評価することができる。そして、このような評価結果を半導体装置の製造プロセスに反映させることにより、半導体素子の電気的特性の経時変化に優れた半導体装置を製造することができ、半導体装置の製造上の歩留まりを向上することができる。
【００２１】
本発明の第２の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、体積分値を含む物理量の時間積分値を算出する工程と、少なくとも時間積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを備えた半導体装置の製造方法としたことである。
【００２２】
このように構成される本発明の第２の特徴に係る半導体装置の製造方法においては、本発明の第１の特徴に係る半導体装置の製造方法の体積分値を含む物理量の時間積分値を算出することにより、半導体素子の動的なストレスを考慮した電気的特性の経時変化を高い精度により評価することができる。
【００２３】
本発明の第３の特徴は、少なくとも表面に絶縁層を有する基板の絶縁層上の第１の半導体活性領域にボディコンタクト電極を備えた第１の絶縁ゲート型電界効果トランジスタ（以下、単にIGFET（insulated gate field effect transistor）という。）を形成し、第１の半導体活性領域の少なくともボディ電流値を測定し、このボディ電流値を備えたデータを作成する工程と、絶縁層上の第２の半導体活性領域にボディコンタクト電極を備えない第２のIGFETを形成し、この第２のIGFETにおいて発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において電子正孔対生成率の体積分値を算出する工程と、体積分値及びデータの少なくともボディ電流値に基づき第２のIGFETの電気的特性の経時変化量を算出する工程と、電気的特性の経時変化量の算出結果に基づき、半導体装置を製造する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２４】
このように構成される本発明の第３の特徴に係る半導体装置の製造方法においては、ボディコンタクト電極を備えた第１のIGFETにより作成されたデータの少なくともボディ電流値を利用し、ボディコンタクト電極を備えていない第２のIGFETの電気的特性の経時変化量を容易に算出することができる。
【００２５】
本発明の第４の特徴は、半導体活性領域に半導体素子を形成する初期設計を行う工程と、半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子の電気的特性の経時変化を評価する工程と、半導体素子の電気的特性の経時変化の評価結果に基づき、半導体素子を再設計する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２６】
このように構成される本発明の第４の特徴に係る半導体装置の製造方法においては、半導体素子の初期設計後に、本発明の第１の特徴に係る半導体装置の製造方法による半導体素子の電気的特性の経時変化を評価し、この評価結果に基づき、半導体素子の再設計を行うようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【００２７】
本発明の第５の特徴は、半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率の体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子のストレス印加後の物理モデル量を算出する工程と、算出された物理モデル量に基づき、半導体素子のストレス印加後の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを少なくとも備えた半導体装置の製造方法としたことである。
【００２８】
このように構成される本発明の第５の特徴に係る半導体装置の製造方法においては、半導体素子の電気的特性の経時変化と物理モデル量との間の相関を高い精度により再現可能とし、高い精度のデバイスシミュレーションを実現することができるようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【００２９】
本発明の第６の特徴は、少なくとも表面に絶縁層を有する基板と、基板の絶縁層上の第１の半導体活性領域と、第１の半導体活性領域に形成され、ボディコンタクト電極を備えたボディ電流検出用の第１のIGFETと、基板の絶縁層上の第２の半導体活性領域と、第２の半導体活性領域に形成され、ボディコンタクト電極を備えない第２のIGFETとを備えた半導体装置としたことである。
【００３０】
このように構成される本発明の第６の特徴に係る半導体装置においては、本発明の第３の特徴に係る半導体装置の製造方法を実現することができ、第２のIGFETの電気的特性の経時変化量を容易に算出することができる。そして、この算出結果に基づき、第２のIGFETを設計することができるので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を実現することができる。
【００３１】
本発明の第７の特徴は、半導体素子の物理モデル量の情報を入力する情報入力ユニットと、入力された情報に基づき半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率の体積分値を算出し、少なくとも体積分値に基づき半導体素子の電気的特性の経時変化を算出する情報処理ユニットと、算出された電気的特性の経時変化の情報を出力する情報出力ユニットとを少なくとも備えた半導体装置の電気特性評価システムとしたことである。
【００３２】
このように構成される本発明の第７の特徴に係る半導体装置の電気的特性評価システムにおいては、本発明の第１の特徴乃至第５の特徴に係る半導体装置の製造方法を実現することができる。
【００３３】
【発明の実施の形態】
次に、図面を参照して、本発明に係る半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを、本発明の実施の形態により説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【００３４】
（第１の実施の形態）
本発明の第１の実施の形態は、SOI構造を採用する半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを説明するものである。
【００３５】
［SOI構造の半導体装置の基本構造］
本発明の第１の実施の形態に係るSOI構造を採用する半導体装置は、図１及び図２に示すように、少なくとも表面に絶縁層１１を有する基板１と、この基板１の絶縁層１１上の半導体活性領域２と、この半導体活性領域２に形成された半導体素子２０とを少なくとも備えて構築されている。
【００３６】
基板１は、本発明の第１の実施の形態において、ｐ型シリコン単結晶からなる支持基板１０と、この支持基板１０上（図１中、上側表面上）の絶縁層１１とを備えて構成されている。支持基板１０の裏面（図１中、下側表面上）には、支持基板１０を所定電位、例えば回路の接地電位、０Ｖに固定するための支持基板電極１２が配設されている。絶縁層１１には、例えば、熱酸化法、CVD法、スパッタリング法、SIMOX(separation by implantation of oxygen)法等により成膜したシリコン酸化膜を実用的に使用することができる。ここで、SIMOX法とは、支持基板１０の表面近傍のバルク中に高ネエルギのイオン注入法により酸素原子を注入し、この酸素原子と支持基板１０のシリコンとを反応させてシリコン酸化膜を形成する方法である。
【００３７】
半導体活性領域２は、底面を絶縁層１１により、側面周囲を素子間分離領域３により囲まれ、別の半導体活性領域２、支持基板１０等の他の領域に対して電気的に分離されている。半導体活性領域２とは、半導体素子２０の動作領域を形成するための領域という意味で使用される。本発明の第１の実施の形態において、半導体活性領域２には、シリコン単結晶を実用的に使用することができる。なお、本発明において、半導体活性領域２には、シリコン単結晶の他に、シリコン多結晶及びシリコン非晶質が少なくとも含まれる。
【００３８】
素子間分離領域３には、例えば熱酸化法により成膜したシリコン酸化膜を実用的に使用することができる。また、素子間分離領域３は、トレンチを形成し、このトレンチ内部にシリコン酸化膜等の絶縁体を埋設することにより形成してもよい。
【００３９】
半導体素子２０には、本発明の第１の実施の形態において、ｎチャネル導電型のIGFETが使用されている。ここで、IGFETとは、MOSFET、MISFET（metal insulator semiconductor field effect transistor）、TFT(thin film transistor)等を少なくとも含む意味において使用されている。また、IGFETは、ｐチャネル導電型であってもよいし、さらにｎチャネル導電型とｐチャネル導電型とを併せ持った相補型であってもよい。
【００４０】
すなわち、本発明の第１の実施の形態に係る半導体素子２０は、ボディ領域として使用される半導体活性領域２と、半導体活性領域２上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、半導体活性領域２に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域２に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。
【００４１】
絶縁膜４には、シリコン酸化膜、シリコン窒化膜、オキシナイトライド膜等の単層膜、又はそれらを組み合わせた複合膜を実用的に使用することができる。制御電極５には、シリコン多結晶膜、シリサイド膜、高融点金属膜の単層膜、又はシリコン多結晶膜上にシリサイド膜を積層した複合膜或いはシリコン多結晶膜上に高融点金属膜を積層した複合膜等を実用的に使用することができる。第１の主電極６Ａ及び第２の主電極６Ｂには、例えばLDD(lightly doped drain)構造を実用的に使用することができる。
【００４２】
さらに、半導体素子２０の第１の主電極６Ａ上には、例えばアルミニウム合金膜、銅膜、高融点金属膜等により形成された第１の主電極端子７Ａが電気的に接続されている。同様に、第２の主電極６Ｂには、第２の主電極端子７Ｂが電気的に接続されている。
【００４３】
［半導体装置の製造方法］
次に、半導体装置の製造プロセスの初期設計段階に実施する、半導体装置の電気的特性劣化の経時変化の評価方法を備えた半導体装置の製造方法を、図３を用いて説明する。なお、ここでは、半導体素子２０としてｎチャネル導電型IGFETを使用し、このIGFETの電気的特性劣化の経時変化の評価方法を説明する。
【００４４】
（１）まず最初に、プロセスシミュレーションを行う（１００）。このプロセスシミュレーションにおいては、イオン注入工程、熱酸化工程、堆積工程等の半導体製造工程（製造工程の種類）の情報と、ドーズ量、熱酸化温度、堆積条件等の製造条件と、マスク形状等のマスク情報とを少なくとも含む情報が入力され、絶縁膜等の形状の情報、不純物密度分布の情報等が算出される。具体的には、半導体素子２０すなわちｎチャネル導電型IGFETの絶縁膜４（例えば、シリコン酸化膜）の膜厚等の形状、半導体活性領域２の不純物密度分布等の情報が算出される。
【００４５】
（２）デバイスシミュレーションを行う（１０１）。デバイスシミュレーションにおいては、ストレス電圧、ストレス時間等のストレス条件が入力され、このストレス条件下に基づき半導体活性領域２中において発生するインパクトイオン化による電子正孔対生成率ＧIIを少なくとも含む、IGFETの電気的特性が算出される。なお、このデバイスシミュレーションにおいては、予め入力された不純物密度分布、ストレス条件等の情報に基づき、ｎチャネル導電型IGFETの電位分布、キャリア密度分布、ドレイン電流値等の情報が数値として算出される。
【００４６】
（３）半導体活性領域２の少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値が算出される（１０２）。ここで、少なくともインパクトイオン化が発生する領域とは、最低限、インパクトイオン化が発生する領域という意味で使用される。電子正孔対生成率ＧIIの体積分値を算出する、実用的な最小の領域は、インパクトイオン化による電子正孔対生成率のピーク値の１００分の１の領域である。一方、電子正孔対生成率ＧIIの体積分値を算出する、実用的な最大の領域は、ボディ領域、第１の主電極６Ａ及び第２の主電極６Ｂを含む半導体活性領域２の実質的に全体の領域である。
【００４７】
（４）電子正孔対生成率ＧIIの体積分値が算出されると、次式＜１＞に示すように体積分値と素電荷ｑとの積を算出し、シリコンバルク中の基板電流に相当する、半導体活性領域２に流れる擬似的な電流（ボディ電流）ＩsubQが算出される（１０３）。
【００４８】
【数３】
【００４９】
【数４】
Ａ：モデルパラメータ
α：モデルパラメータ
β：モデルパラメータ（例えば、β≒１．４）
例えば、経験的な関係式により求められた１０年後のしきい値電圧の変動量が５０ｍＶである場合、１０年に相当するストレス印加後に上記式＜１＞及び式＜２＞により算出されたIGFETのしきい値電圧Ｖthの変動量ΔＶthが５０ｍＶを越える場合には、初期設計の段階において製品仕様限界を越えた数値であると評価することができる。逆に、変動量ΔＶthが５０ｍＶ以内である場合には、初期設計の段階において製品仕様限界の範囲内の数値であると評価することができる。ここでは、IGFETのしきい値電圧の変動量ΔＶthを電気的特性劣化の経時変化のパラメータとして説明しているが、例えばIGFETの駆動電流の変化量を電気的特性劣化の経時変化のパラメータとして併用することが、又は別途独立に使用することができる。IGFETの駆動電流の変化量としては例えば５％が製品仕様限界の臨界数値になる。
【００５０】
（６）この後、IGFETの電気的特性劣化の経時変化の評価に基づき、半導体装置の製造を実際に行う。
【００５１】
［半導体素子の電気的特性劣化の評価］
このような本発明の第１の実施の形態に係る半導体装置の製造方法においては、以下の理由により、半導体素子２０すなわちｎチャネル導電型IGFETの電気的特性劣化の経時変化の評価を行うことができる。
【００５２】
通常のシリコン基板に形成された半導体素子例えばMOSFET（バルク素子）の動作中においては、シリコン基板中（シリコン活性領域中）、キャリアは電界からエネルギを得て、一部の高エネルギのキャリアはインパクトイオン化現象を起こし、電子正孔対が生成される。通常のシリコン基板は基板電極を備え、例えばｐ型シリコン基板は基板電極により回路の接地電位例えば０Ｖに印加されている。インパクトイオン化により生成された電子正孔対のうち、チャネルを構成する電荷とは逆符号の電荷、すなわちｎチャネル導電型MOSFETの場合は正孔（ホール）の大部分が、シリコン基板中で再結合することなく基板電極まで達し、基板電流として観測される。
【００５３】
これに対して、本発明の第１の実施の形態に係るSOI構造を採用する半導体装置は、半導体素子（ｎチャネル導電型IGFET）２０の動作中において、半導体活性領域２中、同様にキャリアは電界からエネルギを得て、一部の高エネルギのキャリアはインパクトイオン化現象を起こし、電子正孔対が生成されるものの、基板電極に相当する、半導体活性領域２の電位を印加する電極が存在しないので、基板電流に相当するボディ電流を観測することができない。
【００５４】
ここで、本発明の第１の実施の形態に係る半導体装置の製造方法によれば、まずデバイスシミュレーション（１００）により、半導体活性領域２中の、インパクトイオン化による電子正孔対生成率ＧIIを算出することができる。上記のように、通常のシリコン基板に形成されたMOSFETの動作中は、インパクトイオン化により生成された電子正孔対のうちチャネルを構成する電荷とは逆符号の電荷（正孔）の大半が基板電流として観測されるのであるから、IGFETの動作中の半導体活性領域２において電子正孔対生成率ＧIIの体積分値と素電荷ｑとの積を求めれば、IGFETにおいて基板電流に相当する擬似的な電流（ボディ電流）ＩsubQ を算出することができる。このようにして算出された擬似的な電流ＩsubQは、基板電流と同様に、IGFET内部のキャリアの高エネルギ状態を表している物理量である。すなわち、この擬似的な電流ＩsubQと、基板電流と電気特性劣化との間に成立する経験的な関係式とに基づき、例えばIGFETのしきい値電圧の変動量ΔＶthを比較検討し、或いは駆動電流の変化量を比較検討することにより、IGFETの電気的特性劣化の経時変化を予測することができる。
【００５５】
なお、上記式＜１＞は半導体活性領域２において電子正孔対生成率ＧIIの体積分を行っているが、Ｚ方向である奥行き方向は均一であると仮定したＸ方向及びＹ方向についてシミュレーションを行う二次元デバイスシミュレーションを使用して電子正孔対生成率ＧIIの体積分値を算出することができる。すなわち、二次元デバイスシミュレーションにおいては、半導体活性領域２内部の電子正孔対生成率ＧIIの二次元的な面積分値を算出し、この面積分値と奥行き方向の幅との積を算出することにより、結果的には電子正孔対生成率ＧIIの体積分値を算出することができる。
【００５６】
このように本発明の第１の実施の形態に係る半導体装置の製造方法においては、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出した後、この電子正孔対生成率ＧIIの体積分値を算出することにより、半導体活性領域２に流れる、基板電流に相当する擬似的な電流ＩsubQを求めることができる。すなわち、基板電極やボディ電極を備えてなくて半導体活性領域２に流れる電流を直接検出することができない場合においても、擬似的な電流ＩsubQに基づき、半導体素子２０の電気的特性の経時変化を高い精度により評価することができる。そして、このような評価結果を半導体装置の製造プロセスに反映させることにより、半導体素子２０の動的な電気的特性の経時変化に優れた半導体装置を製造することができる。さらに、半導体装置の製造上の歩留まりを向上することができる。
【００５７】
特に、本発明の第１の実施の形態に係る半導体装置の製造方法は、電子正孔対が再結合し易く、ボディ電流が観測しにくく、ボディ電流が半導体活性領域２中のキャリアの高エネルギ状態の指標にならないような、シリコン多結晶若しくはシリコン非晶質により形成された半導体活性領域２を備えた場合の、半導体素子２０の電気的特性劣化の経時変化の評価に最適である。
【００５８】
［半導体装置の電気特性評価システムの基本構造］
上記本発明の第１の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０の電気的特性劣化の経時変化の評価は、図４に示す電気特性評価システム３０により実現することができる。電気特性評価システム３０は、半導体素子２０の物理モデル量の情報を入力する情報入力ユニット３０１と、入力された情報に基づき半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率ＧIIの体積分値を算出し、少なくとも体積分値に基づき半導体素子２０の電気的特性の経時変化を算出する情報処理ユニット３０２と、算出された電気的特性の経時変化の情報を出力する情報出力ユニット３０６とを少なくとも備えて構築されている。
【００５９】
図４に示す電気特性評価システム３０の基本的なハードウエアはパーソナルコンピュータシステムである。つまり、情報入力ユニット３０１には、例えば入力キーボードを実用的に使用することができる。勿論、情報入力ユニット３０１には、マウス、ペン等の入力補助デバイスを併用する場合がある。
【００６０】
詳細な構造を示してないが、情報処理ユニット３０２は、少なくとも図３に示す本発明の第１の実施の形態に係る製造方法を実現するための（電気的特性劣化の経時変化を評価するための）ソフトウエアがインストールされた内蔵メモリ装置（例えば、ハードディスク、RAM(random access memory)、ROM(read only memory)等）、このようなソフトウエアを実行するための中央演算処理ユニット（CPU）等を少なくとも備えている。図４に示す情報処理ユニット３０２には、フロッピーディスク３１０のディスクドライブ３０３及び光ディスク３１１の光ディスクドライブ３０４が内蔵され、さらに不揮発性メモリカード（例えばフラッシュEEPROMカード）３１２やストレージテープ３１３のストレージドライブ３０５が外部メモリ装置として外付けされている。なお、前述の半導体素子２０の電気的特性劣化の経時変化を評価するためのソフトウエアはフロッピーディスク３１０、光ディスク３１１、不揮発性メモリカード３１２又はストレージテープ３１３に記憶され、これらに記憶されたソフトウエアが情報処理ユニット３０２の内蔵メモリ装置にインストールされるようになっている。
【００６１】
情報出力ユニット３０６には、例えば陰極線管（CRT）ディスプレイ、液晶ディスプレイ等の表示装置を実用的に使用することができる。また、情報出力ユニット３０６には、例えばプリンタ、プロジェクタ等を備えることができる。
【００６２】
このように構成される本発明の第１の実施の形態に係る電気特性評価システム３０においては、本発明の第１の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０の電気的特性劣化の経時変化の評価を、特別な設備を必要とすることなく、容易にかつ安価に実現することができる。
【００６３】
［変形例］
本発明の第１の実施の形態は、表面に限らず全体が絶縁体基板であるサファイア基板上に半導体活性領域２を形成し、この半導体活性領域２に半導体素子２０を構成したSOS（silicon on sapphire）構造の半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム３０にも同様に適用できる。
【００６４】
（第２の実施の形態）
本発明の第２の実施の形態は、電気的にフローティング状態にあるウエル領域に半導体素子を配設した半導体装置、半導体装置の製造方法及び半導体装置の電気的特性評価システムを説明するものである。
【００６５】
［半導体装置の基本構造］
本発明の第２の実施の形態に係る半導体装置は、図５に示すように、ｐｎ接合分離により基板４０に対して電気的に分離され、かつ電気的にフローティング状態にある半導体活性領域４１に形成された半導体素子２０を少なくとも備えて構成されている。
【００６６】
半導体活性領域４１は基板４０の主面部に配設されている。本発明の第２の実施の形態は半導体素子２０にｎチャネル導電型IGFETを使用しているので、基板４０はｎ型シリコン単結晶基板であり、半導体活性領域４１はｐ型ウエル領域である。当然のことながら、半導体素子２０にｐチャネル導電型IGFETを使用する場合には、基板４０はｐ型シリコン単結晶基板であり、半導体活性領域４１はｎ型ウエル領域である。ここで、ｐｎ接合分離により他の領域に対して電気的に分離された半導体活性領域４１とは、基板４０との間のｐｎ接合によりこの基板４０に対して電気的に分離された半導体活性領域４１という意味で使用される。
【００６７】
同図５には示していないが、基板４０の裏面又は表面に基板電極を備えていても、半導体活性領域４１にはその電位を印加するような電極は基本的には備えていない。従って、本発明の第１の実施の形態に係る半導体装置の半導体活性領域２と同様に、半導体活性領域４１に流れる電流（基板電流に相当するウエル電流）を観測することはできない。
【００６８】
半導体素子２０は、本発明の第１の実施の形態に係る半導体装置の半導体素子２０と基本的には同様の構造により形成されている。すなわち、半導体素子２０は、素子間分離領域４３により周囲を取り囲まれた領域内において半導体活性領域４１の主面に配設され、チャネル形成領域として使用される半導体活性領域４１と、半導体活性領域４１上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、半導体活性領域４１に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域４１に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。さらに、半導体素子２０の第１の主電極６Ａ上には第１の主電極端子７Ａが電気的に接続され、第２の主電極６Ｂには第２の主電極端子７Ｂが電気的に接続されている。
【００６９】
なお、素子間分離領域４３には、例えばシリコン表面の選択的酸化により形成されたシリコン酸化膜、すなわちLOCOS(local oxidation of silicon)を実用的に使用することができる。
【００７０】
［半導体装置の製造方法］
本発明の第２の実施の形態に係る、半導体素子２０の電気的特性劣化の経時変化の評価方法を備えた半導体装置の製造方法は、基本的には本発明の第１の実施の形態に係る半導体装置の製造方法と同様である。すなわち、本発明の第２の実施の形態に係る半導体装置の製造方法は、ｐｎ接合分離により基板４０に対して電気的に分離され、かつ電気的にフローティング状態にある半導体活性領域（例えば、ｐ型ウエル領域）４１に半導体素子（例えば、ｎチャネル導電型IGFET）２０を形成し、この半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する工程と、少なくとも体積分値に基づき、半導体素子２０の電気的特性の経時変化を評価する工程と、この評価結果に基づき、半導体装置を製造する工程とを少なくとも備えている。
【００７１】
このように構成される本発明の第２の実施の形態に係る半導体装置の製造方法においては、本発明の第１の実施の形態に係る半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
【００７２】
特に、本発明の第２の実施の形態に係る半導体装置の製造方法は、ｐｎ接合分離により他の領域に対して電気的に分離され、かつ電気的にフローティング状態にある、電流（ウエル電流）を観測しにくい半導体活性領域４１を備えた場合の、半導体素子２０の電気的特性劣化の経時変化の評価に最適である。
【００７３】
［半導体素子の電気特性評価システムの基本構造］
本発明の第２の実施の形態に係る電気特性評価システム並びにこれ以降の実施の形態に係る電気特性評価システムの基本的構造は図４に示す本発明の第１の実施の形態に係る電気特性評価システム３０と同一であるので、その説明は省略する。
【００７４】
［変形例］
本発明の第２の実施の形態は、図５に示す半導体活性領域４１の底面をｐｎ接合分離とし、素子間分離領域４３をトレンチ内部に埋設した絶縁体により形成して半導体活性領域４１の側面周囲をトレンチ分離構造とした半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システムにも同様に適用できる。
【００７５】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、予め作成されたデータに基づき半導体素子の電気的特性劣化の評価を行う例を説明するものである。
【００７６】
［経験的に求められたデータに基づく評価］
本発明の第３の実施の形態に係る半導体装置の製造方法、すなわち半導体素子２０さらに詳細にはｎチャネル導電型IGFETの評価方法は、ストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示す経験的に求められたデータを予め作成しておき、ｎチャネル導電型IGFETのしきい値電圧の経時変化をデータに基づき評価する工程を少なくとも備えている。
【００７７】
この評価に使用されるデータは、図６に示すように、「表」として作成すると、取り扱い上、便利である。図６に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth（劣化後のＶth−劣化前のＶth）［Ｖ］である。経験的に変動量ΔＶthを求めるには、前述の式＜２＞を使用すればよい。
【００７８】
ここでは、一例のストレス条件を印加した場合のIGFETの変動量ΔＶthを示すデータを示しているが、ストレス条件毎に経験的に求めたデータ、半導体素子２０毎（例えば、チャネル長が異なるIGFET毎）に経験的に求めたデータ等を収集したデータが実際には作成される。
【００７９】
このようなデータを予め準備した後、本発明の第１の実施の形態に係る半導体装置の製造方法において説明したように、インパクトイオン化による電子正孔対生成率ＧIIを算出し、電子正孔対生成率ＧIIの体積分値を算出し、前述の式＜１＞に基づき体積分値と素電荷ｑとの積を求めて擬似的な電流ＩsubQを算出する。データは、本発明の第１の実施の形態に係る半導体装置の製造方法のプロセスシミュレーション（１００）の実行前又は後であって、デバイスシミュレーション（１０１）の実行前に、図４に示す電気特性評価システム３０に情報入力ユニット３０１から入力される。
【００８０】
そして、図６に示すデータを参照しつつ、必要に応じて、適宜、データを補間し、擬似的な電流ＩsubQとドレイン電流Ｉｄ（直流ストレス）とに基づき、ストレス印加後のIGFETのしきい値電圧の変動量ΔＶthを算出し、IGFETの電気的特性劣化の評価を行うことができる。
【００８１】
［実測値のデータに基づく評価］
本発明の第３の実施の形態に係る半導体装置の製造方法においては、前述の経験的に求められたデータに代えて、ストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示す実測値のデータを予め作成しておき、ｎチャネル導電型IGFETのしきい値電圧の経時変化をこのデータに基づき評価するようにしてもよい。
【００８２】
この評価に使用されるデータは、図６に示すデータと同様に、図７に示すような「表」として作成すると、取り扱い上、便利である。図７に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth（劣化後のＶth−劣化前のＶth）［Ｖ］であり、実測値である。なお、図７中、破線により囲まれた領域内の変動量ΔＶthは、現状の測定装置の能力上、測定不可能であり、また空白のままでは使用し難いので、経験的関係式として知られている次式＜３＞により算出した値を便宜的に示したものである。
【００８３】
【数５】
ここでは、一例のストレス条件を印加した場合のIGFETの変動量ΔＶthを示すデータを示しているが、ストレス条件毎に実測したデータ、半導体素子２０毎（例えば、チャネル長が異なるIGFET毎）のデータ等を収集したデータが実際には作成される。
【００８４】
このようなデータを予め準備した後、本発明の第１の実施の形態に係る半導体装置の製造方法において説明したように、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、電子正孔対生成率ＧIIの体積分値を算出し、前述の式＜１＞に基づき体積分値と素電荷ｑとの積を求めて擬似的な電流ＩsubQを算出する。そして、図７に示すデータを参照しつつ、必要に応じて、適宜、データを補間し、擬似的な電流ＩsubQとドレイン電流Ｉｄ（直流ストレス）とに基づき、ストレス印加後のIGFETのしきい値電圧の変動量ΔＶthを算出し、IGFETの電気的特性劣化の評価を行うことができる。
【００８５】
このように構成される本発明の第３の実施の形態に係る半導体装置の製造方法においては、本発明の第１の実施の形態に係る半導体装置の製造方法により得られる効果と同様の効果を得ることができる。
【００８６】
特に、本発明の第３の実施の形態に係る半導体装置の製造方法においては、経験的に求められたデータ又は実測値に基づくデータを参照しつつ、半導体素子２０の電気的特性劣化の経時変化の評価が行なわれるので、評価精度を向上することができる。
【００８７】
（第４の実施の形態）
本発明の第４の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、動的なストレスを考慮に入れた、半導体素子の電気的特性劣化の経時変化の評価を行う例を説明するものである。
【００８８】
本発明の第４の実施の形態に係る半導体装置の製造方法は、半導体活性領域２又は４１に半導体素子２０を形成し、この半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する工程と、少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する工程と、体積分値を含む物理量の時間積分値を算出する工程と、少なくとも時間積分値に基づき、半導体素子２０の電気的特性の経時変化を評価する工程と、この評価結果に基づき半導体装置を製造する工程とを少なくとも備えている。
【００８９】
半導体素子２０、具体的にはｎチャネル導電型IGFETに例えば直流ストレスをｔstress時間印加した場合、しきい値電圧の変化量ΔＶthは次式＜４＞に示すように表すことができる。
【００９０】
【数６】
【００９１】
【数７】
【００９２】
このように構成される本発明の第４の実施の形態に係る半導体装置の製造方法においては、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法の体積分値を含む物理量の時間積分値を算出するようにしたので、半導体素子２０の動的なストレスを考慮した電気的特性の経時変化を高い精度により評価することができる。
【００９３】
（第５の実施の形態）
本発明の第５の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法において、動作温度を考慮に入れた、半導体素子の電気的特性劣化の経時変化の評価を行う例を説明するものである。
【００９４】
本発明の第５の実施の形態に係る半導体装置の製造方法は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法の半導体素子２０の電気的特性の経時変化を評価する工程に代えて、動作温度中のストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量ΔＶthとの関係を示すデータを予め作成しておき、半導体素子２０の動作中のしきい値電圧の経時変化をデータに基づき評価する工程を備えている。
【００９５】
特に、本発明の第１の実施の形態に係るSOI構造を備えた半導体装置においては、半導体素子２０すなわちｎチャネル導電型IGFETの動作中の素子温度は環境温度（例えば、測定温度）に比べて上昇している。素子温度が変化するとドレイン電流Ｉｄ等に変化を生じるので、一般的には電気的特性劣化は温度依存性を持っている。つまり、本発明の第３の実施の形態に係る半導体装置の製造方法において説明した、ｎチャネル導電型IGFETの電気的特性劣化の経時変化の実測値を用いて動作中の電気的特性劣化の経時変化の評価を行う場合には、動作中の素子温度のストレス（動作温度中のストレス）を考慮に入れたデータの作成が必要になる。
【００９６】
動作温度を考慮に入れた、ｎチャネル導電型IGFETの電気的特性劣化の経時変化の具体的な評価方法を、図８を用いて説明する。
【００９７】
（１）まず最初に、常温環境下例えば２５℃の温度下において、ｎチャネル導電型IGFETに通常の動作条件と同一のバイアスを印加する（１１０）。
【００９８】
（２）このような動作条件下において動作するｎチャネル導電型IGFETの動作温度（素子温度）Ｔを測定する（１１１）。
【００９９】
（３）動作温度Ｔにおいて、半導体活性領域２又は４１に流れる擬似的な電流ＩsubQ、ドレイン電流Ｉｄ、しきい値電圧の変動量ΔＶthの物理量を少なくとも測定する（１１２）。ここで、本発明の第３の実施の形態に係る半導体装置の製造方法と同様に、半導体素子２０において発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、この電子正孔対生成率ＧIIの体積分値を算出し、上記式＜１＞に示すように体積分値と素電荷ｑとの積から擬似的な電流ＩsubQを算出することができる。また、上記式＜２＞から変動量ΔＶthを算出することができる。さらに、測定装置の能力上、測定不可能な物理量は上記式＜３＞に基づき算出することができる。
【０１００】
（４）本発明の第３の実施の形態に係る半導体装置の製造方法において説明した実測値のデータの作成手順と同様に、測定された物理量に基づき、動作温度Ｔにおける、擬似的な電流ＩsubQ、ドレイン電流Ｉｄ、変動量ΔＶthのそれぞれの関係を示すデータを図９に示すように作成する（１１３）。図９に示す横軸はドレイン電流Ｉｄ［Ａ］であり、縦軸はドレイン電流Ｉｄと半導体活性領域２又は４１に流れる擬似的な電流（ボディ電流又はウエル電流）ＩsubQとの間の比である。表の中身は、動作温度Ｔを７０℃として加熱した状態において、直流ストレスを１０００秒間印加した後の、電気的特性劣化前後のしきい値電圧の変動量ΔＶth［Ｖ］であり、実測値である。
【０１０１】
（５）そして、この作成された実測値のデータを参照しつつ、必要に応じて、適宜補間し、常温環境下におかれたｎチャネル導電型IGFETの動作温度Ｔにおける電気的特性劣化の経時変化の評価を行う（１１４）。
【０１０２】
このように構成される本発明の第５の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の動作温度Ｔを考慮に入れた実測値に基づくデータを予め作成しておき、このデータに基づき半導体素子２０の電気的特性の経時変化を評価するようにしたので、高い精度の評価を行うことができる。
【０１０３】
（第６の実施の形態）
本発明の第６の実施の形態は、本発明の第１又は第２の実施の形態に係る半導体装置の製造方法をさらに具現化し、半導体素子の電気的特性劣化の経時変化が初期設計段階において製品仕様限界まで近づけることができる半導体装置の製造方法を説明するものである。
【０１０４】
本発明の第６の実施の形態に係る半導体装置の製造方法を、図１０を用いて説明する。
【０１０５】
（１）まず最初に、半導体活性領域２又は４１に半導体素子２０を形成する、すなわちｎチャネル導電型IGFETを形成する初期設計を行う（１２０）。ここでは、半導体活性領域２又は４１の不純物密度、ｎチャネル導電型IGFETの第１の主電極６Ａ及び第２の主電極６Ｂのイオン注入条件、イオン注入された不純物の拡散条件、LDD構造においては第１の主電極６Ａ及び第２の主電極６ＢのLDD長（低不純物密度領域の長さ）等の条件が決定され、ｎチャネル導電型IGFETが設計される。
【０１０６】
（２）この設計されたｎチャネル導電型IGFET又はこのｎチャネル導電型IGFETにより構築された回路において、寿命が予測される（１２１）。この寿命の予測とは、前述の本発明の第１乃至第５の実施の形態のいずれかの半導体装置の製造方法を用いて、ｎチャネル導電型IGFETにおいて発生するインパクトイオン化による電子正孔対生成率ＧIIを算出し、少なくともインパクトイオン化が発生する領域において電子正孔対生成率ＧIIの体積分値を算出し、少なくとも体積分値に基づきIGFETの電気的特性の経時変化特にしきい値電圧の変動量ΔＶthを評価し、このIGFETの寿命を予測することである。
【０１０７】
（３）ここで、ｎチャネル導電型IGFET又は回路が、半導体装置の製品仕様に適合するか否かが判定される（１２２）。例えば、前例のように、１０年の使用によりｎチャネル導電型IGFETのしきい値電圧の変動量ΔＶthが５０ｍＶを越えるか越えないかの判定がなされる。
【０１０８】
（４）製品仕様に適合すると判定された場合には次段の製造プロセスに進み、製品仕様に適合した、すなわち電気的特性劣化の経時変化の少ない優れた半導体装置を製造することができる。逆に、製品仕様に適合しないと判定された場合には、製品仕様に適合するように、再設計が実施される（１２３）。
【０１０９】
このように構成される本発明の第６の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の初期設計後に、本発明の第１乃至第５の実施の形態のいずれかに係る半導体装置の製造方法による半導体素子２０の電気的特性の経時変化を評価し、この評価結果に基づき、半導体素子２０の再設計を行うようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【０１１０】
（第７の実施の形態）
本発明の第７の実施の形態は、第１乃至第６の実施の形態に係る半導体装置の製造方法、すなわち半導体素子の電気的特性劣化の経時変化の評価を別の物理モデル量で行う例を説明するものである。
【０１１１】
本発明の第７の実施の形態に係る半導体装置の製造方法を、図１１を用いて説明する。
【０１１２】
（１）まず最初に、本発明の第６の実施の形態に係る半導体装置の製造方法と同様に、半導体活性領域２又は４１に半導体素子２０を形成する、すなわちｎチャネル導電型IGFETを形成する初期設計を行う（１３０）。
【０１１３】
（２）デバイスシミュレーションにより、ｎチャネル導電型IGFETにおいて、ストレス状態のバイアスを印加し、少なくともインパクトイオン化による電子正孔対生成率ＧIIを算出する（１３１）。
【０１１４】
（２）少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する（１３２）。
【０１１５】
（３）少なくとも体積分値に基づき、ｎチャネル導電型IGFETのストレス印加後の物理モデル量を算出する（１３３）。ここで、物理モデル量として、ｎチャネル導電型IGFETのストレス印加後のチャネルキャリア移動度の変化量Δμが算出される。ｎチャネル導電型IGFETの場合、キャリアは電子である。変化量Δμは、ストレス印加前のキャリア移動度をμ0、ストレス印加後のキャリア移動度をμ1とすると、次式＜６＞及び＜７＞により求めることができる。
【０１１６】
【数８】
【０１１７】
（５）なお、この後、必要に応じて、本発明の第６の実施の形態に係る半導体装置の製造方法と同様に、評価結果に基づき、製品仕様限界の判定がなされる（１３５）。ここで、製品仕様限界に適合しないと判定されたｎチャネル導電型IGFET、例えばチャネルキャリア移動度の変化量Δμが５％を越えるｎチャネル導電型IGFETは再設計される（１３６）。製品仕様限界に適合すると判定されたｎチャネル導電型IGFETは次段の製造プロセスに進み、製品仕様に適合した、すなわち電気的特性劣化の経時変化の少ない優れた半導体装置を製造することができる。
【０１１８】
なお、本発明の第７の実施の形態は、物理モデル量にｎチャネル導電型IGFETのチャネルキャリア移動度を使用したが、IGFETの絶縁膜（ゲート絶縁膜）４の界面における半導体活性領域２又は４１の界面準位濃度、絶縁膜４中に捕獲された電荷濃度等の少なくとも１つの物理モデル量を単独で、又は２つ以上の物理モデル量を組み合わせて、IGFETの電気的特性劣化の経時変化の評価を行うようにしてもよい。
【０１１９】
このように構成される本発明の第７の実施の形態に係る半導体装置の製造方法においては、半導体素子２０の電気的特性の経時変化と物理モデル量との間の相関を高い精度により再現可能とし、高い精度のデバイスシミュレーションを実現することができるようにしたので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を設計し、かつ製造することができる。
【０１２０】
（第８の実施の形態）
本発明の第８の実施の形態は、本発明の第１の実施の形態に係るSOI構造の半導体装置及びその製造方法において、電気的特性劣化の経時変化の評価を行う半導体素子と同一構造の特性検出用半導体素子を別途製作し、この特性検出用半導体素子から得られる実測値のデータに基づき、半導体素子の電気的特性劣化の経時変化を評価するようにした例を説明するものである。
【０１２１】
［半導体装置の基本的構造］
本発明の第８の実施の形態に係る半導体装置は、図１２及び図１３に示すように、少なくとも表面に絶縁層１１を有する基板１と、基板１の絶縁層１１上の第１の半導体活性領域２と、第１の半導体活性領域２に形成され、ボディコンタクト電極７Ｃを備えたボディ電流検出用の第１の半導体素子２１と、基板１の絶縁層１１上の第２の半導体活性領域２と、第２の半導体活性領域２に形成され、ボディコンタクト電極７Ｃを備えない第２の半導体素子２０とを備えて構築されている。
【０１２２】
基板１は、本発明の第１の実施の形態に係る半導体装置の基板１と同様に、支持基板１０とこの支持基板１０上の絶縁層１１とを備えて構成されている。第２の半導体素子２０は、本発明の第１の実施の形態に係る半導体装置の半導体素子２０と同一構造であり、例えばｎチャネル導電型IGFETである。さらに、この第２の半導体素子２０は実際に集積回路を構築するようになっている。
【０１２３】
第１の半導体素子２１は、基本的には第２の半導体素子２０と同一構造、すなわちボディ領域として使用される第１の半導体活性領域２と、第１の半導体活性領域２上の絶縁膜（ゲート絶縁膜）４と、絶縁膜４上の制御電極（ゲート電極）５と、第１の半導体活性領域２に配設されたソース領域又はドレイン領域として使用される第１の主電極６Ａと、半導体活性領域２に配設されたドレイン領域又はソース領域として使用される第２の主電極６Ｂとを備えて構成されている。さらに、この第１の半導体素子２１は、第１の半導体活性領域２に流れる電流つまりボディ電流を検出するためのボディコンタクト領域６Ｃを備え、このボディコンタクト領域６Ｃにボディコンタクト電極７Ｃが電気的に接続されている。ボディコンタクト領域６Ｃは、ｎチャネル導電型IGFETの場合、ボディ領域となる第１の半導体活性領域２と同一導電型で形成され、かつ第１の半導体活性領域２よりも不純物密度の高いｐ型半導体領域により形成されている。半導体装置に相補型IGFETが搭載される場合、ｐチャネル導電型IGFETの主電極と同一製造工程によりボディコンタクト領域６Ｃを形成することができるので、特に製造工程数を増加することなく、ボディコンタクト領域６Ｃを形成することができる。
【０１２４】
第１の半導体素子２１は、好ましくは製造プロセス条件が同等となる第２の半導体素子２０と同一基板（同一半導体ウェハ）上に形成され、半導体チップ形成領域内（半導体装置形成領域内）、半導体チップ形成領域間のスクライブ領域内、テスト用半導体チップ形成領域（TEG）内のいずれかに配設されるようになっている。また、半導体ウェハ自体をテスト用半導体ウェハとする場合には、このテスト用半導体ウェハに第１の半導体素子２１が配設される。
【０１２５】
このように構成される本発明の本発明の第８の実施の形態に係る半導体装置においては、後述する半導体装置の製造方法を実現することができ、第２の半導体素子２０の電気的特性の経時変化を高い精度で評価し、この評価結果に基づき第２の半導体素子２０の再設計することができるので、初期設計の段階において製品仕様限界に近い電気的特性の経時変化に優れた半導体装置を実現することができる。
【０１２６】
［半導体装置の製造方法］
本発明の第８の実施の形態に係る半導体装置の製造方法を、図１４を用いて説明する。
【０１２７】
（１）まず最初に、少なくとも表面に絶縁層１１を有する基板１の絶縁層１１上の第１の半導体活性領域２にボディコンタクト電極７Ｃを備えたボディ電流検出用の第１の半導体素子２１すなわちｎチャネル導電型IGFETを形成し、少なくとも第１の半導体活性領域２のボディ電流Ｉbody、ドレイン電流Ｉｄ及びしきい値電圧の変化量ΔＶthを測定する（１４０）。ボディ電流Ｉbodyの測定はボディコンタクト電極７Ｃにより行われる。
【０１２８】
（２）このｎチャネル導電型IGFETにより得られたボディ電流Ｉbody、ドレイン電流Ｉｄ及びしきい値電圧の変化量ΔＶthの関係を示すデータを作成する（１４１）。
【０１２９】
（３）絶縁層１１上の第２の半導体活性領域２にボディコンタクト電極７Ｃを備えない第２の半導体素子２０すなわちｎチャネル導電型IGFETを形成し、このｎチャネル導電型IGFETにおいて発生するインパクトイオン化による電子正孔対生成率ＧIIを算出する（１４２）。
【０１３０】
（４）引き続き、ｎチャネル導電型IGFET（第２の半導体素子２０）の少なくともインパクトイオン化が発生する領域において、電子正孔対生成率ＧIIの体積分値を算出する（１４３）。
【０１３１】
（５）そして、この算出された体積分値及びデータの少なくともボディ電流値Ｉbodyに基づき、データを参照しつつ、第２の半導体素子２０であるｎチャネル導電型IGFETのしきい値電圧の変化量ΔＶthを算出する（１４４）。
【０１３２】
このように構成される本発明の第８の実施の形態に係る半導体装置の製造方法においては、ボディコンタクト電極７Ｃを備えた第１の半導体素子２１により作成されたデータの少なくともボディ電流値Ｉbodyに基づき、ボディコンタクト電極７Ｃを備えていない第２の半導体素子２０の電気的特性の経時変化量すなわちしきい値電圧の変化量ΔＶthを容易に算出することができる。
【０１３３】
（第９の実施の形態）
本発明の第９の実施の形態は、半導体装置の評価ビジネス方法を説明するものである。
【０１３４】
本発明の第９の実施の形態に係る半導体装置の評価ビジネス方法は、本発明の第１乃至第８の実施の形態に係る半導体装置の製造方法により半導体素子や回路の電気的特性劣化の経時変化を評価する工程と、この評価結果を、半導体装置の使用を計画する顧客や既に半導体装置を使用している顧客に対してビジネスとして知らせる工程とを少なくとも備えている。
【０１３５】
このような本発明の第９の実施の形態に係る半導体装置の評価ビジネス方法においては、半導体装置の電気的特性劣化の経時変化を顧客は容易に知ることができ、顧客は半導体装置の信頼性を確認することができ、また顧客における新たな半導体装置の開発に評価結果を利用することができる。
【０１３６】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１３７】
例えば、本発明の第１の実施の形態等においては、半導体素子２０としてｎチャネル導電型IGFETを使用しているが、本発明は、ｐチャネル導電型IGFETを使用してもよい。また、本発明は、これらIGFETにより構築された回路の電気的特性劣化の経時変化の評価に適用してもよい。
【０１３８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３９】
【発明の効果】
本発明によれば、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供することができる。
【０１４０】
さらに、本発明は、基板電流が半導体活性領域中のキャリアの高エネルギ状態の指標とならない場合、基板電極を備えてない場合等においても、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置の製造方法を提供できる。
【０１４１】
さらに、本発明は、製造上の歩留まりを向上することができる半導体装置の製造方法を提供できる。
【０１４２】
さらに、本発明は、半導体素子の動的な電気的特性劣化の経時変化を高い精度により正確に評価することができる半導体装置又は電気特性評価システムを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の断面構造図（図２に示すＦ１−Ｆ１切断線で切った断面図）である。
【図２】図１に示す半導体装置の平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図４】本発明の第１の実施の形態に係る半導体装置の電気特性評価システムの構成図である。
【図５】本発明の第２の実施の形態に係る半導体装置の断面構造図である。
【図６】本発明の第３の実施の形態に係る半導体装置の製造方法を実現するためのデータを示す図である。
【図７】本発明の第３の実施の形態に係る半導体装置の製造方法を実現するための他のデータを示す図である。
【図８】本発明の第５の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図９】本発明の第５の実施の形態に係る半導体装置の製造方法を実現するためのデータを示す図である。
【図１０】本発明の第６の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図１１】本発明の第７の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図１２】本発明の第８の実施の形態に係る半導体装置の平面図である。
【図１３】図１２に示す半導体装置のＦ１３−Ｆ１３切断線で切った断面構造図である。
【図１４】本発明の第８の実施の形態に係る半導体装置の製造方法のフローチャートである。
【符号の説明】
１ 基板
１０ 支持基板
１１ 絶縁層
２ 半導体活性領域
３ 素子間分離領域
４ 絶縁膜
５ 制御電極（ゲート電極）
６Ａ，６Ｂ 主電極（ソース領域又はドレイン領域）
６Ｃ ボディコンタクト領域
７Ａ，７Ｂ 主電極端子
７Ｃ ボディコンタクト電極
１２ 支持基板電極
２０ 半導体素子（IGFET）又は第１の半導体素子
２１ 第２の半導体素子（IGFET）
３０ 電気特性評価システム
３０１ 情報入力ユニット
３０２ 情報処理ユニット
３０６ 情報出力ユニット
Claims (15)
- 半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、
少なくとも前記インパクトイオン化が発生する領域において、前記電子正孔対生成率の体積分値を算出する工程と、
少なくとも前記体積分値に基づき、前記半導体素子の電気的特性の経時変化を評価する工程と、
前記評価結果に基づき、半導体装置を製造する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記電子正孔対生成率を算出する工程は、少なくとも表面に絶縁層を有する基板の前記絶縁層上の前記半導体活性領域に形成された絶縁ゲート型電界効果トランジスタにおいて発生する電子正孔対生成率を算出する工程であり、
前記半導体素子の電気的特性の経時変化を評価する工程は、前記絶縁ゲート型電界効果トランジスタの電気的特性の経時変化を評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記電子正孔対生成率を算出する工程は、電気的にフローティング状態にある半導体活性領域に形成された絶縁ゲート型電界効果トランジスタにおいて発生する電子正孔対生成率を算出する工程であり、
前記半導体素子の電気的特性の経時変化を評価する工程は、前記絶縁ゲート型電界効果トランジスタの電気的特性の経時変化を評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記電子正孔対生成率を算出する工程は、ウエル電極又はボディ電極を持たない半導体活性領域に形成された絶縁ゲート型電界効果トランジスタにおいて発生する電子正孔対生成率を算出する工程であり、
前記半導体素子の電気的特性の経時変化を評価する工程は、前記絶縁ゲート型電界効果トランジスタの電気的特性の経時変化を評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記半導体素子の電気的特性の経時変化を評価する工程は、次式により求められるしきい値電圧の変化量ΔＶthに基づき、絶縁ゲート型電界効果トランジスタのしきい値電圧の経時変化を評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
Ｉｄ：ドレイン電流
Ａ、α、β：モデルパラメータ - 前記半導体素子の電気的特性の経時変化を評価する工程は、ストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示すデータを作成し、絶縁ゲート型電界効果トランジスタのしきい値電圧の経時変化を前記データに基づき評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記半導体素子の電気的特性の経時変化を評価する工程は、所定電流値としきい値電圧の変化量との関係を少なくとも示す、経験的に求められたデータ、又は実測値に基づき作成されたデータを使用し、前記絶縁ゲート型電界効果トランジスタのしきい値電圧の経時変化を評価する工程であることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記半導体素子の電気的特性の経時変化を評価する工程は、動作温度中のストレス条件とこのストレス条件において所定時間経過後のしきい値電圧の変化量との関係を示すデータを作成し、絶縁ゲート型電界効果トランジスタの動作中のしきい値電圧の経時変化を前記データに基づき評価する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、
少なくとも前記インパクトイオン化が発生する領域において、前記電子正孔対生成率の体積分値を算出する工程と、
前記体積分値を含む物理量の時間積分値を算出する工程と、
少なくとも前記時間積分値に基づき、前記半導体素子の電気的特性の経時変化を評価する工程と、
前記評価結果に基づき、半導体装置を製造する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 少なくとも表面に絶縁層を有する基板の前記絶縁層上の第１の半導体活性領域にボディコンタクト電極を備えた第１の絶縁ゲート型電界効果トランジスタを形成し、前記第１の半導体活性領域の少なくともボディ電流値を測定し、前記ボディ電流値を少なくとも備えたデータを作成する工程と、
前記絶縁層上の第２の半導体活性領域にボディコンタクト電極を備えない第２の絶縁ゲート型電界効果トランジスタを形成し、この第２の絶縁ゲート型電界効果トランジスタにおいて発生するインパクトイオン化による電子正孔対生成率を算出する工程と、
少なくとも前記インパクトイオン化が発生する領域において、前記電子正孔対生成率の体積分値を算出する工程と、
前記体積分値及び前記データの少なくともボディ電流値に基づき、前記第２の絶縁ゲート型電界効果トランジスタの電気的特性の経時変化量を算出する工程と、
前記電気的特性の経時変化量の算出結果に基づき、半導体装置を製造する工程と
を少なくとも備えたことを特徴とする半導体装置の製造方法。 - 半導体活性領域に半導体素子を形成する初期設計を行う工程と、
前記半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、
少なくとも前記インパクトイオン化が発生する領域において、前記電子正孔対生成率の体積分値を算出する工程と、
少なくとも前記体積分値に基づき、前記半導体素子の電気的特性の経時変化を評価する工程と、
前記評価結果に基づき、前記半導体素子の再設計を行う工程と
を少なくとも備えたことを特徴とする半導体装置の製造方法。 - 半導体活性領域に半導体素子を形成し、この半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出する工程と、
少なくとも前記インパクトイオン化が発生する領域において、前記電子正孔対生成率の体積分値を算出する工程と、
少なくとも前記体積分値に基づき、前記半導体素子のストレス印加後の物理モデル量を算出する工程と、
前記算出された物理モデル量に基づき、前記半導体素子のストレス印加後の電気的特性の経時変化を評価する工程と、
前記評価結果に基づき、半導体装置を製造する工程と
を少なくとも備えたことを特徴とする半導体装置の製造方法。 - 前記半導体素子の物理モデル量を算出する工程は、絶縁ゲート型電界効果トランジスタのゲート絶縁膜界面における半導体活性領域の界面準位濃度、ゲート絶縁膜中に捕獲された電荷濃度、チャネルキャリア移動度の少なくとも１つの物理モデル量を算出する工程であることを特徴とする請求項１２に記載の半導体装置の製造方法。
- 少なくとも表面に絶縁層を有する基板と、
前記基板の絶縁層上の第１の半導体活性領域と、
前記第１の半導体活性領域に形成され、ボディコンタクト電極を備えたボディ電流検出用の第１の絶縁ゲート型電界効果トランジスタと、
前記基板の絶縁層上の第２の半導体活性領域と、
前記第２の半導体活性領域に形成され、ボディコンタクト電極を備えない第２の絶縁ゲート型電界効果トランジスタと
を備えたことを特徴とする半導体装置。 - 半導体素子の物理モデル量の情報を入力する情報入力ユニットと、
前記入力された情報に基づき前記半導体素子において発生するインパクトイオン化による電子正孔対生成率を算出し、少なくとも前記インパクトイオン化が発生する領域において前記電子正孔対生成率の体積分値を算出し、少なくとも前記体積分値に基づき前記半導体素子の電気的特性の経時変化を算出する情報処理ユニットと、
前記算出された電気的特性の経時変化の情報を出力する情報出力ユニットと
を少なくとも備えたことを特徴とする半導体装置の電気特性評価システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313939A JP3667676B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム |
| US10/001,977 US6784006B2 (en) | 2001-10-11 | 2001-12-05 | Semiconductor device, method of manufacturing semiconductor device, and system for evaluating electrical characteristics of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313939A JP3667676B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003121489A JP2003121489A (ja) | 2003-04-23 |
| JP3667676B2 true JP3667676B2 (ja) | 2005-07-06 |
Family
ID=19132330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001313939A Expired - Fee Related JP3667676B2 (ja) | 2001-10-11 | 2001-10-11 | 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6784006B2 (ja) |
| JP (1) | JP3667676B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003345854A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | デザインルール作成システム |
| US7528447B2 (en) | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
| JP4565512B2 (ja) * | 2006-09-27 | 2010-10-20 | Ｏｋｉセミコンダクタ株式会社 | Ｆｅｔの容量取得用ｔｅｇおよび容量取得方法 |
| JP2010108360A (ja) * | 2008-10-31 | 2010-05-13 | Elpida Memory Inc | シミュレーション方法、情報処理装置およびプログラム |
| JP5416966B2 (ja) * | 2008-12-26 | 2014-02-12 | 株式会社東芝 | 半導体装置のシミュレーション装置 |
| US20100241413A1 (en) * | 2009-03-18 | 2010-09-23 | Texas Instruments Incorporated | Method and system for modeling an ldmos transistor |
| JP2012043996A (ja) * | 2010-08-19 | 2012-03-01 | Toshiba Corp | イオン注入シミュレーションプログラム |
| CN111668190B (zh) * | 2019-03-07 | 2021-11-19 | 西安电子科技大学 | 基于化合物材料misfet器件的热电子效应表征方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288708A (en) * | 1980-05-01 | 1981-09-08 | International Business Machines Corp. | Differentially modulated avalanche area magnetically sensitive transistor |
| US5146296A (en) * | 1987-12-03 | 1992-09-08 | Xsirius Photonics, Inc. | Devices for detecting and/or imaging single photoelectron |
| US5510630A (en) * | 1993-10-18 | 1996-04-23 | Westinghouse Electric Corporation | Non-volatile random access memory cell constructed of silicon carbide |
| JP3859821B2 (ja) * | 1997-07-04 | 2006-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US6242784B1 (en) * | 1999-06-28 | 2001-06-05 | Intersil Corporation | Edge termination for silicon power devices |
-
2001
- 2001-10-11 JP JP2001313939A patent/JP3667676B2/ja not_active Expired - Fee Related
- 2001-12-05 US US10/001,977 patent/US6784006B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20030073256A1 (en) | 2003-04-17 |
| JP2003121489A (ja) | 2003-04-23 |
| US6784006B2 (en) | 2004-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7176508B2 (en) | Temperature sensor for high power very large scale integration circuits | |
| Larcher | Statistical simulation of leakage currents in MOS and flash memory devices with a new multiphonon trap-assisted tunneling model | |
| US8412487B2 (en) | Self heating monitor for SiGe and SOI CMOS devices | |
| US8878258B2 (en) | Detector of biological or chemical material and corresponding array of detectors | |
| Lou et al. | A novel single-device DC method for extraction of the effective mobility and source-drain resistances of fresh and hot-carrier degraded drain-engineered MOSFET's | |
| CN103545349A (zh) | 感测晶体管单元嵌入的电流感测晶体管 | |
| JP3667676B2 (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の電気特性評価システム | |
| CN103576066B (zh) | 一种半导体器件热载流子寿命的测量方法 | |
| Reggiani et al. | Measurement and modeling of the electron impact-ionization coefficient in silicon up to very high temperatures | |
| De Blauwe et al. | SILC-related effects in flash E/sup 2/PROM's-Part I: A quantitative model for steady-state SILC | |
| JP2000150606A (ja) | プラズマダメージ検出装置及びプラズマダメージ評価方法 | |
| Tonigan et al. | Impact of surface recombination on single-event charge collection in an SOI technology | |
| Zhang et al. | Charge pumping measurements of radiation-induced interface-trap density in floating-body SOI FinFETs | |
| Ma et al. | Hot-carrier effects in thin-film fully depleted SOI MOSFET's | |
| Guo et al. | A three-terminal band-trap-band tunneling model for drain engineering and substrate bias effect on GIDL in MOSFET | |
| Wang et al. | Characterization of various stress-induced oxide traps in MOSFET's by using a subthreshold transient current technique | |
| Dannheim et al. | Design and tests of the silicon sensors for the ZEUS micro vertex detector | |
| Ruch et al. | Localizing hot-carrier degradation in Silicon trench MOSFETs | |
| JP2004179502A (ja) | 部分空乏型のｓｏｉｍｏｓｆｅｔのｓｐｉｃｅパラメータ抽出、ｓｐｉｃｅ計算及びデバイス解析の方法 | |
| Mazza et al. | Electrical overstress effect characterization on Power MOS Trenchfet and correlation with time dependent dielectric breakdown | |
| Kimura et al. | Extraction of trap densities at front and back interfaces in thin-film transistors | |
| US6825684B1 (en) | Hot carrier oxide qualification method | |
| Tahiat et al. | Novel Y-function based strategy for parameter extraction in S/D asymmetric architecture devices and low frequency noise characterization in GAA Si VNW pMOSFETs | |
| JP2011085557A (ja) | 半導体センサ及び製造方法 | |
| JP2006234403A (ja) | 半導体素子の特性評価方法。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050329 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050406 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080415 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090415 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100415 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110415 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130415 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |