JPH06104444A - アクティブクランプを備えたパワーｍｏｓｆｅｔ回路 - Google Patents
アクティブクランプを備えたパワーｍｏｓｆｅｔ回路Info
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- JPH06104444A JPH06104444A JP3317563A JP31756391A JPH06104444A JP H06104444 A JPH06104444 A JP H06104444A JP 3317563 A JP3317563 A JP 3317563A JP 31756391 A JP31756391 A JP 31756391A JP H06104444 A JPH06104444 A JP H06104444A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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Abstract
(57)【要約】 （修正有）
【目的】 電源と負荷との間の直接短縮、ドレインの過
大電圧状態、静電放電に対するプロテクト用の回路を備
えたパワーＭＯＳＦＥＴ回路を提供する。 【構成】 本発明に係るパワーＭＯＳトランジスタは、
ソース，ドレイン及びゲートの各電極を備えたパワーＭ
ＯＳトランジスタにおいて、第１及び第２の表裏両面を
備えた一導電型の半導体基板と；この基板の両面の間に
形成されたドレイン領域と；基板の第１の面から当該基
板中に延設された逆導電型の複数のスペースボディ領域
と；各ボディ領域内において第１の面から基板中に延設
され、これら各領域と各ボディ領域とのインターフェー
スが、第１の面における各ボディ領域とドレイン領域と
のインターフェースから離れ、これらの間にチャネル領
域を形成する一導電型のソース領域とを備えている。導
体ゲートが、チャネル領域にまたがって形成され、第１
の面を被覆，絶縁する。電流制限回路２が、導体電極と
ゲート電極との間に接続され、また、電圧制限回路４が
ドレイン電極とゲート電極との間に接続されている。
大電圧状態、静電放電に対するプロテクト用の回路を備
えたパワーＭＯＳＦＥＴ回路を提供する。 【構成】 本発明に係るパワーＭＯＳトランジスタは、
ソース，ドレイン及びゲートの各電極を備えたパワーＭ
ＯＳトランジスタにおいて、第１及び第２の表裏両面を
備えた一導電型の半導体基板と；この基板の両面の間に
形成されたドレイン領域と；基板の第１の面から当該基
板中に延設された逆導電型の複数のスペースボディ領域
と；各ボディ領域内において第１の面から基板中に延設
され、これら各領域と各ボディ領域とのインターフェー
スが、第１の面における各ボディ領域とドレイン領域と
のインターフェースから離れ、これらの間にチャネル領
域を形成する一導電型のソース領域とを備えている。導
体ゲートが、チャネル領域にまたがって形成され、第１
の面を被覆，絶縁する。電流制限回路２が、導体電極と
ゲート電極との間に接続され、また、電圧制限回路４が
ドレイン電極とゲート電極との間に接続されている。
Description
【０００１】
【産業上の利用分野】本発明はパワーＭＯＳＦＥＴ回路
に関し、特に、電源と負荷との間の直接短絡，ドレイン
の過大電圧状態，静電放電（ＥＳＤ）に対するプロテク
ト用の回路を備えたパワーＭＯＳＦＥＴに関する。
に関し、特に、電源と負荷との間の直接短絡，ドレイン
の過大電圧状態，静電放電（ＥＳＤ）に対するプロテク
ト用の回路を備えたパワーＭＯＳＦＥＴに関する。
【０００２】
【発明の背景】パワーＭＯＳＦＥＴの１つとして、縦型
拡散ＭＯＳ（ＶＭＯＳ）トランジスタが知られている。
このタイプのトランジスタは、Ｊ．Ｍ．Ｓ．ニールソン
等による米国特許４，６３１，５６４号（１９８６年１
２月２３日公開）の「パワーＭＯＳ装置のゲートシール
ド構造」及び、その中で合体された引用例に開示されて
いる。
拡散ＭＯＳ（ＶＭＯＳ）トランジスタが知られている。
このタイプのトランジスタは、Ｊ．Ｍ．Ｓ．ニールソン
等による米国特許４，６３１，５６４号（１９８６年１
２月２３日公開）の「パワーＭＯＳ装置のゲートシール
ド構造」及び、その中で合体された引用例に開示されて
いる。
【０００３】この出願において、パワーＭＯＳＦＥＴの
主題は電源と負荷との間の直接短絡にある。このような
直接短絡という事態を回避するために、パワーＭＯＳＦ
ＥＴに電流制限回路が備えられている。このようなプロ
テクト回路は、１９８９年１２月７日出願の米国特許出
願４４７，３３０号の「パワーＭＯＳＦＥＴ回路」及
び、その中で合体された引用例に開示されている。
主題は電源と負荷との間の直接短絡にある。このような
直接短絡という事態を回避するために、パワーＭＯＳＦ
ＥＴに電流制限回路が備えられている。このようなプロ
テクト回路は、１９８９年１２月７日出願の米国特許出
願４４７，３３０号の「パワーＭＯＳＦＥＴ回路」及
び、その中で合体された引用例に開示されている。
【０００４】このようなプロテクト回路の機能として、
正確なクランプを有するドレインの過大電圧状態及び過
大電圧による過渡電流を回避することも望まれている。
また、プロテクト回路がパワーＭＯＳＦＥＴ中に集積さ
れ、パワーＭＯＳＦＥＴと同じプロセス形成できること
が望まれている。
正確なクランプを有するドレインの過大電圧状態及び過
大電圧による過渡電流を回避することも望まれている。
また、プロテクト回路がパワーＭＯＳＦＥＴ中に集積さ
れ、パワーＭＯＳＦＥＴと同じプロセス形成できること
が望まれている。
【０００５】
【発明の概要】本発明に係るパワーＭＯＳトランジスタ
は、ソース，ドレイン及びゲートの各電極を備えたパワ
ーＭＯＳトランジスタにおいて、第１及び第２の表裏両
面を備えた一導電型の半導体基板と；この基板の両面の
間に形成されたドレイン領域と；基板の第１の面から当
該基板中に延設された逆導電型の複数のスペースボディ
領域と；各ボディ領域内において第１の面から基板中に
延設され、これら各領域と各ボディ領域とのインターフ
ェースが、第１の面における各ボディ領域とドレイン領
域とのインターフェースから離れ、これらの間にチャネ
ル領域を形成する一導電型のソース領域とを備えてい
る。そして、導体ゲートが、チャネル領域にまたがって
形成され、第１の面を被覆，絶縁する。また、電流制限
回路が、導体電極とゲート電極との間に接続され、ま
た、電圧制限回路がドレイン電極とゲート電極との間に
接続されている。
は、ソース，ドレイン及びゲートの各電極を備えたパワ
ーＭＯＳトランジスタにおいて、第１及び第２の表裏両
面を備えた一導電型の半導体基板と；この基板の両面の
間に形成されたドレイン領域と；基板の第１の面から当
該基板中に延設された逆導電型の複数のスペースボディ
領域と；各ボディ領域内において第１の面から基板中に
延設され、これら各領域と各ボディ領域とのインターフ
ェースが、第１の面における各ボディ領域とドレイン領
域とのインターフェースから離れ、これらの間にチャネ
ル領域を形成する一導電型のソース領域とを備えてい
る。そして、導体ゲートが、チャネル領域にまたがって
形成され、第１の面を被覆，絶縁する。また、電流制限
回路が、導体電極とゲート電極との間に接続され、ま
た、電圧制限回路がドレイン電極とゲート電極との間に
接続されている。
【０００６】
【実施例】図１に示された好ましい実施例において、Ｑ
１はソース，ドレイン，ゲートの各電極を有するパワー
ＭＯＳＦＥＴである。ドレイン電極はドレイン端子（Ｄ
ＲＡＩＮ）に接続され、ソース電極は抵抗Ｒlim を介し
てソース端子（ＳＯＵＲＣＥ）に接続されている。ゲー
ト端子（ＧＡＴＥ）は、ゲート絶縁へのダメージを引き
起こす放電開始電圧を有するツェナーダイオードＤ１の
カソード電極に接続されている。ゲート端子（ＧＡＴ
Ｅ）は、直列に接続された抵抗Ｒg1とＲg2を介してゲー
ト電極に接続されている。ドレイン端子（ＤＲＡＩＮ）
は、また、直列接続されたツェナーダイオードＤ４とこ
のダイオードＤ４に逆極性センスで接続された他のダイ
オードＤ３を介して、抵抗Ｒg2とゲート電極の接合部に
接続されている。バイポーラＮＰＮトランジスタＱ１
は、抵抗Ｒg1とＲg2の接合部に接続されたコレクタ電極
と、抵抗Ｒlim を介して流れるノーマル方向の電流が伝
導状態でバイアストランジスタＱ１に向かうような極性
センスで、抵抗Ｒlim の端部に各々接続されたエミッタ
及びベース電極とを備えている。ツェナーダイオードＤ
１のアノード電極は、トランジスタＱ１のベース電極に
接続されている。パラスティックダイオードＤ２は、Ｑ
２の構造形成によって形成され、Ｑ２のドレイン及びソ
ース電極の間に接続される。
１はソース，ドレイン，ゲートの各電極を有するパワー
ＭＯＳＦＥＴである。ドレイン電極はドレイン端子（Ｄ
ＲＡＩＮ）に接続され、ソース電極は抵抗Ｒlim を介し
てソース端子（ＳＯＵＲＣＥ）に接続されている。ゲー
ト端子（ＧＡＴＥ）は、ゲート絶縁へのダメージを引き
起こす放電開始電圧を有するツェナーダイオードＤ１の
カソード電極に接続されている。ゲート端子（ＧＡＴ
Ｅ）は、直列に接続された抵抗Ｒg1とＲg2を介してゲー
ト電極に接続されている。ドレイン端子（ＤＲＡＩＮ）
は、また、直列接続されたツェナーダイオードＤ４とこ
のダイオードＤ４に逆極性センスで接続された他のダイ
オードＤ３を介して、抵抗Ｒg2とゲート電極の接合部に
接続されている。バイポーラＮＰＮトランジスタＱ１
は、抵抗Ｒg1とＲg2の接合部に接続されたコレクタ電極
と、抵抗Ｒlim を介して流れるノーマル方向の電流が伝
導状態でバイアストランジスタＱ１に向かうような極性
センスで、抵抗Ｒlim の端部に各々接続されたエミッタ
及びベース電極とを備えている。ツェナーダイオードＤ
１のアノード電極は、トランジスタＱ１のベース電極に
接続されている。パラスティックダイオードＤ２は、Ｑ
２の構造形成によって形成され、Ｑ２のドレイン及びソ
ース電極の間に接続される。
【０００７】動作において、ＥＳＤがゲート端子（ＧＡ
ＴＥ）のポテンシャルをダイオードＤ１をブレークダウ
ン，コンダクトさせるのに十分な値まで引き上げた時
に、ＥＳＤからプロテクとされる。この実施例におい
て、それは約８Ｖに到達した時点で行われる。ダイオー
ドＤ１による伝導により、それによってゲート端子（Ｇ
ＡＴＥ）からダイオードＤ１を通る電流の分岐によっ
て、パワーＭＯＳＦＥＴ Ｑ２のゲート電極に印加され
る。
ＴＥ）のポテンシャルをダイオードＤ１をブレークダウ
ン，コンダクトさせるのに十分な値まで引き上げた時
に、ＥＳＤからプロテクとされる。この実施例におい
て、それは約８Ｖに到達した時点で行われる。ダイオー
ドＤ１による伝導により、それによってゲート端子（Ｇ
ＡＴＥ）からダイオードＤ１を通る電流の分岐によっ
て、パワーＭＯＳＦＥＴ Ｑ２のゲート電極に印加され
る。
【０００８】ドレイン端子（ＤＲＡＩＮ）に接続された
負荷が電源に対して短絡した場合には、相対的に大きな
電流が抵抗Ｒlim を通過する方向に流れ、その結果、有
効電圧がドロップする。この電圧ドロップはトランジス
タＱ１のエミッタ−ベース接続部を通って供給され、こ
れによって、これを導電状態にバイアスし、電流をパワ
ーＭＯＳＦＥＴ Ｑ２のゲート電極から分流し、これに
よって、ドレイン電流が安全値に達するレベルまでゲー
トバイアス電圧を制御する。
負荷が電源に対して短絡した場合には、相対的に大きな
電流が抵抗Ｒlim を通過する方向に流れ、その結果、有
効電圧がドロップする。この電圧ドロップはトランジス
タＱ１のエミッタ−ベース接続部を通って供給され、こ
れによって、これを導電状態にバイアスし、電流をパワ
ーＭＯＳＦＥＴ Ｑ２のゲート電極から分流し、これに
よって、ドレイン電流が安全値に達するレベルまでゲー
トバイアス電圧を制御する。
【０００９】ドレイン端子（ＤＲＡＩＮ）に過大電圧状
態が発生した場合には、ドレイン端子（ＤＲＡＩＮ）の
電圧がツェナーダイオードＤ４のブレークダウン電圧
と、ダイオードＤ３の順方向電圧ドロップと、パワーＭ
ＯＳＦＥＴ Ｑ２のしきい電圧の総計を越えることがあ
り得る。ツェナーダイオードＤ４を流れる電流は、トラ
ンジスタＱ２のゲートにチャージされ、ドレイン電流伝
導をトランジスタＱ２中に発生させ、これによって、開
放バイアスまたは所謂アンクランプ誘導スイッチ状態で
過大電圧の支配を受ける、すなわち、安全動作領域内に
維持される。
態が発生した場合には、ドレイン端子（ＤＲＡＩＮ）の
電圧がツェナーダイオードＤ４のブレークダウン電圧
と、ダイオードＤ３の順方向電圧ドロップと、パワーＭ
ＯＳＦＥＴ Ｑ２のしきい電圧の総計を越えることがあ
り得る。ツェナーダイオードＤ４を流れる電流は、トラ
ンジスタＱ２のゲートにチャージされ、ドレイン電流伝
導をトランジスタＱ２中に発生させ、これによって、開
放バイアスまたは所謂アンクランプ誘導スイッチ状態で
過大電圧の支配を受ける、すなわち、安全動作領域内に
維持される。
【００１０】動作中に、ゲート電圧がドレイン電極の電
圧より大きくなるかも知れない。このような事態がダイ
オードＤ３がない時に生じた場合には、電流はダイオー
ドＤ４を通ってゲート電極からドレイン電極に流れ、こ
れによって、順方向バイアスになる。この状態は、ダイ
オードＤ３が逆方向バイアスになることによって防止さ
れる。
圧より大きくなるかも知れない。このような事態がダイ
オードＤ３がない時に生じた場合には、電流はダイオー
ドＤ４を通ってゲート電極からドレイン電極に流れ、こ
れによって、順方向バイアスになる。この状態は、ダイ
オードＤ３が逆方向バイアスになることによって防止さ
れる。
【００１１】抵抗Ｒg1とＲg2からなる直列抵抗は、ゲー
トキャパシタンスと共に、パワーＭＯＳＦＥＴ Ｑ２の
スイッチング速度を減少させ、逆に相対的に速くなるよ
うに作用する。低速スイッチングスピードは、無線周波
数インターフェアランス（ＲＦＩ）の量を減少させるよ
うな場合に望ましい。抵抗Ｒg1とＲg2の相対値は、装置
速度に関する要求される明細書に従って選出される。
トキャパシタンスと共に、パワーＭＯＳＦＥＴ Ｑ２の
スイッチング速度を減少させ、逆に相対的に速くなるよ
うに作用する。低速スイッチングスピードは、無線周波
数インターフェアランス（ＲＦＩ）の量を減少させるよ
うな場合に望ましい。抵抗Ｒg1とＲg2の相対値は、装置
速度に関する要求される明細書に従って選出される。
【００１２】図２は、図１の回路を含む本発明に係るパ
ワーＭＯＳＦＥＴの平面図を示す。六角形のドットで示
された領域がパワーＭＯＳＦＥＴを示す、なお、詳細に
ついては後に説明する。領域２は、概ね本発明に係る電
流制限回路を示す。ＥＳＤプロテクション回路が概ね領
域４で示され、電圧クランプ部は概ね領域６として示さ
れている。
ワーＭＯＳＦＥＴの平面図を示す。六角形のドットで示
された領域がパワーＭＯＳＦＥＴを示す、なお、詳細に
ついては後に説明する。領域２は、概ね本発明に係る電
流制限回路を示す。ＥＳＤプロテクション回路が概ね領
域４で示され、電圧クランプ部は概ね領域６として示さ
れている。
【００１３】図３は、図２に示された装置の一部を拡大
した図であり、ＦＥＴ装置部の構造を立体的に示してい
る。このような縦型拡散ＭＯＳ（ＶＤＭＯＳ）トランジ
スタは、例えば、上述した特許のように、従来より一般
によく知られている。
した図であり、ＦＥＴ装置部の構造を立体的に示してい
る。このような縦型拡散ＭＯＳ（ＶＤＭＯＳ）トランジ
スタは、例えば、上述した特許のように、従来より一般
によく知られている。
【００１４】図３に示されているように、ＶＤＭＯＳト
ランジスタ１０は、基本的には、Ｎ型のような一導電型
で、シリコンのような半導体材料から成り、第１及び第
２の表裏２つの主面１４，１６を有する基板１２を備え
ている。第２の主面１６に面しているのは、ドレイン領
域として参照したＮ+ 型のような一導電型の高伝導領域
１８である。Ｎ+ 型ドレイン領域に隣接するのは、第１
の主面１４まで広がったＮ- 型の延長領域２０である。
ランジスタ１０は、基本的には、Ｎ型のような一導電型
で、シリコンのような半導体材料から成り、第１及び第
２の表裏２つの主面１４，１６を有する基板１２を備え
ている。第２の主面１６に面しているのは、ドレイン領
域として参照したＮ+ 型のような一導電型の高伝導領域
１８である。Ｎ+ 型ドレイン領域に隣接するのは、第１
の主面１４まで広がったＮ- 型の延長領域２０である。
【００１５】第１の表面１４から基板１２内には、Ｐ型
のような逆導電型の微量添加された複数のボディ領域２
２が形成されている。第１の表面１４において、各ボデ
ィ領域２２は六角形状に成形されている。各ボディ領域
２２の範囲内で、第１の表面１４から基板１２内には、
Ｎ+ 型のような一導電型のソース領域２４が形成されて
いる。第１の表面１４において、チャネル領域２６の長
さ及び幅の範囲を画するために、各ソース領域２４も六
角形状に成形され、それぞれのボディ領域２２のエッジ
とスペースをもったエッジを持っている。各ソース領域
２４は、環状に成形され、Ｐ+ 型の補充ボディ領域２８
はソース領域２４内でボディ領域２２内の深さ方向にボ
ディ領域２２より深く又は浅く広がっている。
のような逆導電型の微量添加された複数のボディ領域２
２が形成されている。第１の表面１４において、各ボデ
ィ領域２２は六角形状に成形されている。各ボディ領域
２２の範囲内で、第１の表面１４から基板１２内には、
Ｎ+ 型のような一導電型のソース領域２４が形成されて
いる。第１の表面１４において、チャネル領域２６の長
さ及び幅の範囲を画するために、各ソース領域２４も六
角形状に成形され、それぞれのボディ領域２２のエッジ
とスペースをもったエッジを持っている。各ソース領域
２４は、環状に成形され、Ｐ+ 型の補充ボディ領域２８
はソース領域２４内でボディ領域２２内の深さ方向にボ
ディ領域２２より深く又は浅く広がっている。
【００１６】チャネル領域２６を越えて第１の表面１４
上には、表面１４上のゲート絶縁材３０と当該ゲート絶
縁材３０上のゲート電極３２を備えた絶縁ゲート電極が
形成されている。ゲート絶縁材３０は、一般的には約５
００〜２０００Åの厚さの二酸化シリコンからなり、ゲ
ート電極３２は、一般的には添加多結晶シリコンからな
る。一般にシリケートガラスを含む絶縁層３４は、ゲー
ト電極３２を電気的に絶縁するように当該ゲート電極３
２をカバーする。ソース電極３６は、ソース領域と補充
ボディ領域２８とを接続するために、絶縁層３４を被覆
し、第１の表面１４と接続する。ドレイン電極３８は、
高伝導領域１８と第２の表面１６とを接続する。ゲート
電極３２と外部との電気接続は、金属製のゲートボンド
パッド４０によって行われる。
上には、表面１４上のゲート絶縁材３０と当該ゲート絶
縁材３０上のゲート電極３２を備えた絶縁ゲート電極が
形成されている。ゲート絶縁材３０は、一般的には約５
００〜２０００Åの厚さの二酸化シリコンからなり、ゲ
ート電極３２は、一般的には添加多結晶シリコンからな
る。一般にシリケートガラスを含む絶縁層３４は、ゲー
ト電極３２を電気的に絶縁するように当該ゲート電極３
２をカバーする。ソース電極３６は、ソース領域と補充
ボディ領域２８とを接続するために、絶縁層３４を被覆
し、第１の表面１４と接続する。ドレイン電極３８は、
高伝導領域１８と第２の表面１６とを接続する。ゲート
電極３２と外部との電気接続は、金属製のゲートボンド
パッド４０によって行われる。
【００１７】図４は、図２の構造の一部を拡大して示し
たものであり、電流制限回路領域２とＥＳＤプロテクシ
ョン回路領域４が含まれている。抵抗Ｒg1はポリシリコ
ンから構成され、ゲートボンドパッド４０とトランジス
タＱ１のコレクタ電極４２と接続されている。抵抗Ｒg2
もポリシリコンから構成され、トランジスタＱ１のコレ
クタ電極４２とポリシリコンダイオードＤ３のＮ+ アノ
ード領域の接続部４４との間に接続されている。抵抗Ｒ
lim は、誘電層の上の複数の並列接続ストリップ内にア
ルミニウムによって形成されている。それは、一端がソ
ース端子（ＳＯＵＲＣＥ）及びバイポーラトランジスタ
Ｑ１のエミッタによってコンタクとされ、他端がパワー
ＭＯＳＦＥＴ Ｑ２のソース電極及びバイポーラトラン
ジスタＱ１のベース電極によってコンタクトされてい
る。
たものであり、電流制限回路領域２とＥＳＤプロテクシ
ョン回路領域４が含まれている。抵抗Ｒg1はポリシリコ
ンから構成され、ゲートボンドパッド４０とトランジス
タＱ１のコレクタ電極４２と接続されている。抵抗Ｒg2
もポリシリコンから構成され、トランジスタＱ１のコレ
クタ電極４２とポリシリコンダイオードＤ３のＮ+ アノ
ード領域の接続部４４との間に接続されている。抵抗Ｒ
lim は、誘電層の上の複数の並列接続ストリップ内にア
ルミニウムによって形成されている。それは、一端がソ
ース端子（ＳＯＵＲＣＥ）及びバイポーラトランジスタ
Ｑ１のエミッタによってコンタクとされ、他端がパワー
ＭＯＳＦＥＴ Ｑ２のソース電極及びバイポーラトラン
ジスタＱ１のベース電極によってコンタクトされてい
る。
【００１８】バイポーラトランジスタＱ１は、第１の表
面から基板内に形成され、ベース領域として機能する逆
導電型の第２の井戸領域と、井戸内で第１の表面から基
板内に形成され、コレクタ電極として機能する逆導電型
の少なくとも１つの領域と、第２の井戸内で第１の表面
から基板内に形成され、バイポーラトランジスタのエミ
ッタ電極として機能する一導電型の少なくとも１つの領
域とを備えている。
面から基板内に形成され、ベース領域として機能する逆
導電型の第２の井戸領域と、井戸内で第１の表面から基
板内に形成され、コレクタ電極として機能する逆導電型
の少なくとも１つの領域と、第２の井戸内で第１の表面
から基板内に形成され、バイポーラトランジスタのエミ
ッタ電極として機能する一導電型の少なくとも１つの領
域とを備えている。
【００１９】図５は、図２に示された構造の一部を拡大
して示したものであり、ＥＳＤプロテクション回路領域
４と電圧クランプ部回路６とが含まれている。
して示したものであり、ＥＳＤプロテクション回路領域
４と電圧クランプ部回路６とが含まれている。
【００２０】図６Ａ及び図６Ｂにおいて、ポリシリコン
ダイオードＤ３が示され、Ｐ型ポリシリコンアノード領
域６８と、ポリシリコンＰＮ接合８０と、誘電層６５
と、ポリシリコン材料４３ａ，４３ｂを介してポリシリ
コン材料ゲート電極と接続されたＮ型ポリシリコンカソ
ード領域６１とを備えている。ツェナーダイオードＤ４
は、符号６２で示され、複数のダイオード６２ａ〜６２
ｅの直列の連鎖接続を備えている。このような個々のダ
イオードは、Ｎ+ 型領域を内蔵したＰ型領域を備えてい
る。図に示されているように、Ｐ型領域は、ドレイン領
域のコンタクトを取り囲む連続リング状の構造に成形さ
れている。直列連鎖内の第１の個別ダイオード６２ａ
は、コンダクタ６７を介してドレイン領域に接続される
Ｎ+ 型領域を備えている。個別ダイオード６２ａは、誘
電層６５を覆うコンダクタ６９等を介して次の個別ダイ
オード６２ｂのＮ+ 型領域と接続されるＰ型領域６３を
備えている。直列連鎖内の最終個別ダイオード６２ｅ
は、ダイオードＤ３のＰ型ポリシリコンカソード領域６
８と接続されるＰ型領域６６を備えている。各ダイオー
ドから延び、ドレインコンタクトを囲むＰ型リング７１
は、高電界の小さな集中領域のフォーメーションを防ぐ
ために、ドレインポテンシャルによる電圧勾配を分配す
る。全体のダイオードは、ソース電極３６に接続された
Ｐ型領域によって包囲されている。
ダイオードＤ３が示され、Ｐ型ポリシリコンアノード領
域６８と、ポリシリコンＰＮ接合８０と、誘電層６５
と、ポリシリコン材料４３ａ，４３ｂを介してポリシリ
コン材料ゲート電極と接続されたＮ型ポリシリコンカソ
ード領域６１とを備えている。ツェナーダイオードＤ４
は、符号６２で示され、複数のダイオード６２ａ〜６２
ｅの直列の連鎖接続を備えている。このような個々のダ
イオードは、Ｎ+ 型領域を内蔵したＰ型領域を備えてい
る。図に示されているように、Ｐ型領域は、ドレイン領
域のコンタクトを取り囲む連続リング状の構造に成形さ
れている。直列連鎖内の第１の個別ダイオード６２ａ
は、コンダクタ６７を介してドレイン領域に接続される
Ｎ+ 型領域を備えている。個別ダイオード６２ａは、誘
電層６５を覆うコンダクタ６９等を介して次の個別ダイ
オード６２ｂのＮ+ 型領域と接続されるＰ型領域６３を
備えている。直列連鎖内の最終個別ダイオード６２ｅ
は、ダイオードＤ３のＰ型ポリシリコンカソード領域６
８と接続されるＰ型領域６６を備えている。各ダイオー
ドから延び、ドレインコンタクトを囲むＰ型リング７１
は、高電界の小さな集中領域のフォーメーションを防ぐ
ために、ドレインポテンシャルによる電圧勾配を分配す
る。全体のダイオードは、ソース電極３６に接続された
Ｐ型領域によって包囲されている。
【００２１】以上本発明について実施例に基づいて説明
したが、当該技術分野の範囲内において種々の変更が可
能であることは明らかである。従って、特許請求の範囲
の思想を逸脱しない範囲で、例えば、種々の要素の構造
又は配置、又は材料の導電型を変更しても良い。
したが、当該技術分野の範囲内において種々の変更が可
能であることは明らかである。従って、特許請求の範囲
の思想を逸脱しない範囲で、例えば、種々の要素の構造
又は配置、又は材料の導電型を変更しても良い。
【図１】本発明に係るＭＯＳＦＥＴの回路図である。
【図２】本発明に係るＭＯＳＦＥＴの平面図である。
【図３】本発明を説明するための、従来のパワーＭＯＳ
ＦＥＴの一部を示す断面斜視図（倍率不正確）である。
ＦＥＴの一部を示す断面斜視図（倍率不正確）である。
【図４】図２の平面の一部を拡大した平面図である。
【図５】図２の平面の他の部分を拡大した平面図であ
る。
る。
【図６Ａ】本発明に係るＭＯＳＦＥＴの上部を示す平面
図である。
図である。
【図６Ｂ】本発明に係るＭＯＳＦＥＴの電圧クランプ部
を切断した断面図である。
を切断した断面図である。
Ｑ１，Ｑ２ パワーＭＯＳＦＥＴ Ｒg1，Ｒg2，Ｒlim 抵抗 Ｄ１，Ｄ４ ツェナーダイオード Ｄ３ ダイオード Ｄ２ パラ
スティックダイオード ２ 電流制限回路 ４ ＥＳ
Ｄプロテクション回路 ６ 電圧クランプ部 １０ ＶＤ
ＭＯＳトランジスタ １２ 半導体基板 １４ 第１の面 １６ 第２
の面 １８ 高伝導領域 ２０ 延長
領域 ２２ ボディ領域 ２４ ソー
ス領域 ２６ チャネル領域 ２８ 補充
ボディ領域 ３０ ゲート絶縁材 ３２ ゲー
ト電極 ３４ 絶縁層 ３６ ソー
ス電極 ３８ ドレイン電極 ４０ ゲー
トボンドパッド ４２ コレクタ電極 ４３ａ，４３ｂ ポリシリコン材料 ４４ Ｎ+ アノード領域の接続部 ６１ Ｎ型ポリシリコンカソード領域 ６２ａ〜６２ｅ 単一ダイオード ６３ Ｐ型領域 ６５
誘電層 ６６ Ｐ型領域 ６７，６９
コンダクタ ６８ Ｐ型ポリシリコンアノード領域 ７１ Ｐ型リング ８０ ポリシリコンＰＮ接合
スティックダイオード ２ 電流制限回路 ４ ＥＳ
Ｄプロテクション回路 ６ 電圧クランプ部 １０ ＶＤ
ＭＯＳトランジスタ １２ 半導体基板 １４ 第１の面 １６ 第２
の面 １８ 高伝導領域 ２０ 延長
領域 ２２ ボディ領域 ２４ ソー
ス領域 ２６ チャネル領域 ２８ 補充
ボディ領域 ３０ ゲート絶縁材 ３２ ゲー
ト電極 ３４ 絶縁層 ３６ ソー
ス電極 ３８ ドレイン電極 ４０ ゲー
トボンドパッド ４２ コレクタ電極 ４３ａ，４３ｂ ポリシリコン材料 ４４ Ｎ+ アノード領域の接続部 ６１ Ｎ型ポリシリコンカソード領域 ６２ａ〜６２ｅ 単一ダイオード ６３ Ｐ型領域 ６５
誘電層 ６６ Ｐ型領域 ６７，６９
コンダクタ ６８ Ｐ型ポリシリコンアノード領域 ７１ Ｐ型リング ８０ ポリシリコンＰＮ接合
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フレデリック・ピーター・ジョーンズ アメリカ合衆国、ペンシルバニア州 18707、マウンテントップ、ループ ロー ド（番地なし) (72)発明者 ジョン・マーニング・セッビジ・ネイルソ ン アメリカ合衆国、ペンシルバニア州 19403、ノーリスタウン、エジプト ロー ド 2620 (72)発明者 ジョセフ・アンドリュー・エディナック アメリカ合衆国、ペンシルバニア州 18702、ウィルクス−バール、サークル ドライブ 28
Claims (22)
- 【請求項１】 ソース，ドレイン及びゲートの各電極を
備えたパワーＭＯＳトランジスタにおいて、 第１及び第２の表裏両面を備えた一導電型の半導体基板
と、 前記基板の両面の間に形成されたドレイン領域と、 前記基板の第１の面から当該基板中に延設された逆導電
型の複数のスペースボディ領域と、 前記各ボディ領域内において前記第１の面から前記基板
中に延設され、これら各領域と各ボディ領域とのインタ
ーフェースが、前記第１の面における各ボディ領域とド
レイン領域とのインターフェースから離れ、これらの間
にチャネル領域を形成するため一導電型のソース領域
と、 前記第１の面を被覆，絶縁し、前記チャネル領域にまた
がって形成された導体ゲートと、 前記ゲート電極を被覆，絶縁し、少なくとも前記ソース
領域の１つの部分と接触する導体電極と、 前記導体電極とゲート電極との間に接続された電流制限
回路と、 前記ドレイン電極とゲート電極との間に接続された電圧
制限回路とを備えたことを特徴とするパワーＭＯＳトラ
ンジスタ。 - 【請求項２】 前記電圧制限回路が、前記ドレイン電極
と前記ゲート電極との間に接続されたツェナーダイオー
ド手段を備えていることを特徴とする請求項１記載のパ
ワーＭＯＳトランジスタ。 - 【請求項３】 前記電圧制限回路が、前記ツェナーダイ
オード手段と直列接続された第１のダイオードを備えて
いることを特徴とする請求項２記載のパワーＭＯＳトラ
ンジスタ。 - 【請求項４】 前記ツェナーダイオード手段が、少なく
とも１つのツェナーダイオードを備えていることを特徴
とする請求項３記載のパワーＭＯＳトランジスタ。 - 【請求項５】 前記ツェナーダイオード手段が、直列に
接続された複数のツェナーダイオードを備えていること
を特徴とする請求項４記載のパワーＭＯＳトランジス
タ。 - 【請求項６】 前記各ツェナーダイオードが、前記第１
の面から前記基板中に延設され、１つの電極として機能
する逆導電型の第１の井戸領域と、前記第１の井戸領域
内に形成され、他の電極として機能する一導電型の領域
とを備えていることを特徴とする請求項５記載のパワー
ＭＯＳトランジスタ。 - 【請求項７】 前記第１のダイオードが、１つの電極と
して機能する前記一導電型のポリシリコン領域と、当該
一導電型の領域と接触して他の電極として機能する逆導
電型のポリシリコン領域とを備えていることを特徴とす
る請求項６記載のパワーＭＯＳトランジスタ。 - 【請求項８】 前記電流制限回路が、エミッタ，コレク
タ及びベースの各電極を有し、前記ベース電極が前記導
電電極と接続され、前記エミッタ電極がソース端子パッ
ドと接続され、前記コレクタ電極が導電ゲート及びゲー
ト端子パッドと接続されたバイポーラトランジスタと、 一端が前記ソース端子パッドと接続され、他端が前記導
電電極と接続された第１の抵抗とを備えていることを特
徴とする請求項７記載のパワーＭＯＳトランジスタ。 - 【請求項９】 前記電流制限回路が、前記バイポーラト
ランジスタの前記ゲート端子パッドと前記コレクタ電極
の間に接続された第２の抵抗を備えていることを特徴と
する請求項８記載のパワーＭＯＳトランジスタ。 - 【請求項１０】 前記電流制限回路が、前記バイポーラ
トランジスタの前記コレクタ電極と、前記第１のダイオ
ードと前記ゲート電極との共通接点との間に接続された
第３の抵抗を備えていることを特徴とする請求項９記載
のパワーＭＯＳトランジスタ。 - 【請求項１１】 前記第２及び第３の抵抗が、回路容量
とともにローパスフィルタを構成していることを特徴と
する請求項１０記載のパワーＭＯＳトランジスタ。 - 【請求項１２】 前記バイポーラトランジスタが、前記
第１の面から前記基板中に延設し、ベース領域として機
能する逆導電型で第２の井戸領域と、 井戸領域内で前記第１の面から前記基板中に延設され、
コレクタ電極として機能する逆導電型の少なくとも１つ
の領域と、 前記第２の井戸領域内で前記第１の面から前記基板中に
延設され、エミッタ電極として機能する一導電型の少な
くとも１つの領域とを備えていることを特徴とする請求
項１０記載のパワーＭＯＳトランジスタ。 - 【請求項１３】 前記バイポーラトランジスタが、複数
の前記エミッタ領域と、各エミッタ領域をそれぞれ包囲
するコレクタ領域とを備えていることを特徴とする請求
項１２記載のパワーＭＯＳトランジスタ。 - 【請求項１４】 前記第１の抵抗が、前記第２の井戸領
域を越えて前記第１の面を被覆，絶縁し、少なくとも１
つの部分的導電性材料のストリップを備えていることを
特徴とする請求項１３記載のパワーＭＯＳトランジス
タ。 - 【請求項１５】 前記第１の抵抗が、前記第２の井戸領
域の部分を越えて前記第１の面を被覆，絶縁し、複数の
導電性材料のストリップを備えていることを特徴とする
請求項１３記載のパワーＭＯＳトランジスタ。 - 【請求項１６】 前記第２のダイオードが、前記第１の
面の前記基板中の形成され、前記第２の井戸領域と離隔
された逆導電型の第３の井戸領域と、 前記第３の井戸領域内で、前記第１の面の前記基板中に
形成され、前記第３の井戸領域とＰＮ接合を形成する領
域とを備えていることを特徴とする請求項１５記載のパ
ワーＭＯＳトランジスタ。 - 【請求項１７】 前記第２の抵抗が、前記第２及び第３
の井戸領域の間に形成され、前記第１の面を被覆，絶縁
する部分的導電性材料のストリップを備えていることを
特徴とする請求項１６記載のパワーＭＯＳトランジス
タ。 - 【請求項１８】 前記第２の抵抗が、前記ゲート電極と
同じ材質のストリップを備えていることを特徴とする請
求項１７記載のパワーＭＯＳトランジスタ。 - 【請求項１９】 前記第１の抵抗のストリップが、前記
導電電極及び前記バイポーラトランジスタのエミッタ領
域と接触していることを特徴とする請求項１８記載のパ
ワーＭＯＳトランジスタ。 - 【請求項２０】 前記第２の抵抗のストリップの一端
が、前記第２のダイオードの一導電型の領域と電気的に
接続され、他端が前記バイポーラトランジスタのコレク
タ領域及び前記ゲート電極と接続手段によって接続され
ていることを特徴とする請求項１９記載のパワーＭＯＳ
トランジスタ。 - 【請求項２１】 前記第１のダイオードが前記ゲート電
極と同一材質からなることを特徴とする請求項２０記載
のパワーＭＯＳトランジスタ。 - 【請求項２２】 第１及び第２の表裏両面を備えた一導
電型の半導体基板と、 前記基板の両面の間に延設形成されたドレイン領域と、 前記基板の第１の面から当該基板中に延設された逆導電
型の複数のスペースボディ領域と、 前記基板中の第１面に形成された一導電型の複数の領域
であり、ドレイン領域とともにボディ／ドレイン接合部
を形成するスペースボディ領域と、 前記基板中の第１の面で前記各ボディ領域内に形成され
た一導電型の分離ソース領域であり、前記各ソース領域
が各ボディ領域とともに前記各ボディ領域のボディ／ド
レイン接合部から離隔したソース／ボディ接合部を構成
し、前記第１の面に沿ってチャネル領域を形成し、各ソ
ース領域とこれらの各ボディ領域がソース／ボディ単一
構成を形成する、分離ソース領域と、 前記第１の面を被覆，絶縁し、且つチャネル領域にまた
がって延設された導電ゲートと、 前記ゲートを被覆，絶縁し、且つ前記ソース／ボディ単
一構成の少なくとも一部と接触する導電電極と、 基板内の少なくとも１つのツェナーダイオードと、第１
のダイオードを備えたダイオード手段と、 前記第１の面を被覆、絶縁する第１及び第２の抵抗と、 コレクタ領域，エミッタ領域及びベース領域を有し、前
記第１の面上の前記基板内に形成されたバイポーラトラ
ンジスタと、 前記基板中に形成された第２のダイオードとを備え、 前記ツェナーダイオード手段が、前記ドレイン領域と接
続された１つの電極を備え、 前記第１のダイオードが、前記ツェナーダイオード手段
の他の電極と接続された１つの電極と、前記ゲート電極
と接続された他の電極とを備え、 前記第１の抵抗の一端が前記導電電極及び前記バイポー
ラトランジスタのベース領域と接続され、他端がソース
端子及び前記バイポーラトランジスタの前記エミッタ領
域と接続され、 前記第２のダイオードの他端が、ゲート端子及び前記第
２の抵抗の一端に接続され、 前記第２の抵抗の他端が、前記バイポーラトランジスタ
のコレクタ領域及び第３の抵抗の一端に接続され、 第３の抵抗の他端が、前記第１のダイオードの前記他の
電極及び前記ゲート電極に接続されていることを特徴と
するパワーＭＯＳ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/609,685 US5079608A (en) | 1990-11-06 | 1990-11-06 | Power MOSFET transistor circuit with active clamp |
| US609685 | 1990-11-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104444A true JPH06104444A (ja) | 1994-04-15 |
Family
ID=24441876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3317563A Pending JPH06104444A (ja) | 1990-11-06 | 1991-11-05 | アクティブクランプを備えたパワーｍｏｓｆｅｔ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5079608A (ja) |
| EP (1) | EP0485174B1 (ja) |
| JP (1) | JPH06104444A (ja) |
| CA (1) | CA2054675A1 (ja) |
| DE (1) | DE69127953T2 (ja) |
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